JP2006243060A - 表示装置およびその駆動方法、電子情報機器、表示制御プログラム、可読記録媒体 - Google Patents

Abstract

【課題】 有機ＥＬ素子を用いた表示装置において、動画質を改善すると共に、ソース配線１本当たりに必要なアクティブ素子の数を減らし、より少ないソースドライバ回路規模で多階調表示を得る。
【解決手段】 表示すべき階調数をＭｂｉｔ階調とするとき、１フレーム期間をＮｂｉｔ個のサブフレーム期間に分けて、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行う。階調表示は、特定のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で階調表示を行う。階調表示が行われないサブフレーム期間があることにより動画質が改善されると共に、ソースドライバ回路から出力すべき階調数が１／Ｎとなり、ソースドライバ回路規模を小さくすることができる。
【選択図】 図６

Description

本発明は、有機ＥＬ（Electro Luminescence；エレクトロ・ルミネッセンス）素子やＦＥＤ（Field Emission；フィールド・エミッション）素子などの電流発光素子を用いた表示装置およびその駆動方法、この表示装置を用いた携帯電話装置やＰＤＡ（PersonalDigital Assistants）などの電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体に関する。

近年、有機ＥＬ素子やＦＥＤ素子などの電流発光素子を用いた表示装置の研究開発が活発に行われている。特に、有機ＥＬ素子を用いた有機ＥＬディスプレイは、自発光で高速応答可能であるため、携帯電話装置やＰＤＡなどの電子携帯機器に搭載可能な表示装置として注目されている。

図１６は、従来の表示装置における要部構成例を示すブロック図である。

図１６に示すように、この表示装置は、制御信号発生回路１００と、この制御信号発生回路１００からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル１０１とを備えている。

制御信号発生回路１００は、制御信号として、ゲートスタートパルスＹＩ、ゲートクロックＧＣＫを生成して出力すると共に、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル１０１は、表示部１０２と、ゲートドライバ回路１０３と、ソースドライバ回路１０４と、基準電流源１０５とを有している。

表示部１０２は、相互に交差（または直交）する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（以下、総称するときには参照符Ｇｉで示す）および複数のソース配線Ｓ１，Ｓ２，…，Ｓｍ（以下、総称するときには参照符Ｓｊで示す）によってマトリクス状に区画された各領域に、画素部Ａ１１，Ａ１２，…，Ａ１ｍ，…，Ａｎ１，…，Ａｎｍ（以下、総称するときには参照符Ａｉｊで示す）が配置されている。

ゲートドライバ回路１０３は、シフトレジスタからなり、ゲートスタートパルスＹＩがクロックＧＣＫにより順次シフトされた走査信号により、各ゲート配線Ｇ１〜Ｇｎが順次選択される。

ソースドライバ回路１０４は、シフトレジスタ１０６と、レジスタ１０７と、ラッチ回路１０８と、電流出力回路１０９とを有している。

この図１６の例では、画像データＤａは６ビットであり、ｍビットのシフトレジスタ１０６によって１ビットのスタートパルスＳＰがクロックｃｌｋによりシフトされ、そのシフトされたスタートパルスＳＰのタイミングで、入力された６ビットの画像データＤａが６×ｍビットのレジスタ１０７に順次保持されてゆく。６×ｍビットのレジスタ１０７によってサンプリングされたデータは、ラッチパルスＬＰのタイミングで６×ｍビットのラッチ回路１０８に取り込まれる。各データ信号線Ｓ１〜Ｓｍに設けられた電流出力回路１０９から、そのデータに対応した電流が各ソース配線Ｓ１〜Ｓｍに出力されて、ゲートドライバ回路１０３によって選択されている画素部に供給される。

図１７は、図１６の各画素部Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素部Ａｉｊの画素回路構成例を示す等価回路図である。

図１７に示すように、画素部Ａｉｊの画素回路は、特許文献１に示されている有機ＥＬディスプレイ用回路の基本単位回路であり、階調が電流駆動レベルで表される。このため、図１６に示す上記ソースドライバ回路１０４には、その電流駆動レベルを後述するように変化させる電流出力回路１０９が設けられている。

画素部Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉと電源配線Ｖｓで囲まれた領域に、有機ＥＬ素子ＬＥＤと、ｐ型ＴＦＴからなる駆動用ＴＦＴ：Ｑａと、ｐ型ＴＦＴからなるスイッチ用ＴＦＴ：Ｑｂおよび選択用ＴＦＴ：Ｑｃと、ｎ型ＴＦＴからなるスイッチ用ＴＦＴ：Ｑｄと、コンデンサＣａとを有している。

ｐ型ＴＦＴからなる駆動用ＴＦＴ：Ｑａのソース端子は、予め定められた一定電位のハイレベル電源配線Ｖｓ（図１６には図示せず）に接続され、ドレイン端子はｎ型ＴＦＴからなるスイッチ用ＴＦＴ：Ｑｄを介して有機ＥＬ素子ＬＥＤの陽極に接続され、有機ＥＬ素子ＬＥＤの陰極はローレベルの共通配線Ｖｃｏｍに接続されている。また、駆動用ＴＦＴ：Ｑａのゲート端子とソース端子との間にはコンデンサＣａが接続され、そのコンデンサＣａは、ｐ型ＴＦＴからなるスイッチ用ＴＦＴ：Ｑｂおよび選択用ＴＦＴ：Ｑｃを介してソース配線Ｓｊに接続され、ソース配線Ｓｊと電源配線Ｖｓとの電位差によって充電される。選択用ＴＦＴ：Ｑｃとスイッチ用ＴＦＴ：Ｑｂとの接続点は、駆動用ＴＦＴ：Ｑａのドレイン端子に接続されている。選択用ＴＦＴ：Ｑｃ、スイッチ用ＴＦＴ：Ｑｂおよびスイッチ用ＴＦＴ：Ｑｄのゲート端子はそれぞれゲート配線Ｇｉに接続されている。この構成により、有機ＥＬ素子ＬＥＤは、駆動用ＴＦＴ：Ｑａによって駆動され、その電流駆動レベルはコンデンサＣａによって保持される。

この画素部構成では、１フレーム期間に１回、ゲート配線Ｇｉがアクティブ状態であるローレベルとなり、スイッチ用ＴＦＴ：Ｑｄがオフ状態となって、選択用ＴＦＴ：Ｑｃおよびスイッチ用ＴＦＴ：Ｑｂがオン状態となる。このとき、電源配線ＶｓからコンデンサＣａおよび駆動用ＴＦＴ：Ｑａを介してソース配線Ｓｊに電流が流れる。このときの電流値は、ソース配線Ｓｊに繋がるソースドライバ回路１０４の電流出力回路１０９によって制御される。

その後、上記ゲート配線Ｇｉが非アクティブ状態であるハイレベルとなり、スイッチ用ＴＦＴ：Ｑｄがオン状態となって、選択用ＴＦＴ：Ｑｃおよびスイッチ用ＴＦＴ：Ｑｂはオフ状態となる。このとき、コンデンサＣａに保持されている電位に対応した電流が、駆動用ＴＦＴ：Ｑａおよびスイッチ用ＴＦＴ：Ｑｄを介して有機ＥＬ素子ＬＥＤに流れ、有機ＥＬ素子ＬＥＤが点灯する。

図１８は、図１６のソースドライバ回路１０４における電流出力回路１０９の構成例を示す回路図である。なお、図１８では、図１６および図１７に対応する部材には、同一の参照符号を付して示す。この電流出力回路１０９は、非特許文献１に示されている回路である。

図１８に示すように、電流出力回路１０９は、上記６ビットのデータＤａに対応して、６個のカレントコピア回路１１０によって構成されている。各カレントコピア回路１１０は、アクティブ素子Ｑｅと、スイッチング素子Ｑｆ〜Ｑｈと、コンデンサＣｂとを備えている。

各カレントコピア回路１１０ではそれぞれ、上記基準電流源１０５から入力された基準電流Ｉｋ（ｋ＝０〜５）が、メモライジング信号ＭＳｊに応答してそれぞれコピーされ、選択データＤｋに応じてソース配線Ｓｊに出力される。これにより、２^６＝６４階調の表示を行うことができる。

各カレントコピア回路１１０において、基準電流源１０５からの基準電流Ｉｋラインには、ｎ型ＴＦＴからなるスイッチ素子Ｑｇのドレイン端子が接続されており、このスイッチ素子Ｑｇのソース端子はｎ型ＴＦＴからなるアクティブ素子Ｑｅを介してＧＮＤへ接続されている。また、アクティブ素子Ｑｅのゲート・ソース間にはコンデンサＣｂが接続されており、アクティブ素子Ｑｅのゲート・ドレイン間にはｎ型ＴＦＴからなるスイッチング素子Ｑｆが接続されている。スイッチング素子ＱｆおよびＱｇのゲート端子にはメモライジング信号ＭＳｊが与えられる。

一方、このソース配線Ｓｊには、ｎ型ＴＦＴからなるスイッチ素子Ｑｈのドレイン端子が接続されており、このスイッチ素子Ｑｈのソース端子はアクティブ素子Ｑｅを介してＧＮＤへ接続され、スイッチ素子Ｑｈのゲート端子には選択データＤｋが与えられている。

したがって、各カレントコピア回路１１０では、選択データＤｋがローレベルとされてスイッチ素子Ｑｈがオフ状態とされ、メモライジング信号ＭＳｊがハイレベルとされてスイッチ素子ＱｇおよびＱｆがオン状態とされることによって、基準電流Ｉｋがアクティブ素子Ｑｅに与えられ、その電流値に対応した電圧がコンデンサＣｂの端子間、即ち、アクティブ素子Ｑｅのゲート・ソース間に発生して保持される。

この状態で、メモライジング信号ＭＳｊがローレベルとされてスイッチ素子ＱｇおよびＱｆがオフ状態とされ、選択データＤｋがハイレベルとされてスイッチ素子Ｑｈがオン状態とされることによって、ゲート・ソース間電圧に応じた電流（基準電流Ｉｋと等しい電流）が、ソース配線Ｓｊからスイッチ素子Ｑｈおよびアクティブ素子Ｑｅを介して流れるようになる。

なお、基準電流Ｉｋが基準電流源１０５から直接ソース配線Ｓｊに出力されない理由は、ゲート配線Ｇｉがアクティブ状態であるローレベルの間に、そのゲート配線Ｇｉに対応した画素部Ａｉｊを構成する駆動用ＴＦＴ：Ｑａの電流値を総て同時にプログラムする必要があるからである。そこで、一旦、一つのソース配線Ｓｊ当たり６個のカレントコピア回路１１０にその電流値をコピーする必要がある。

図１９は、特許文献２に示された従来の他の階調表示方法を説明するための図である。なお、特許文献２には、１フレーム期間を複数のサブフレーム期間に分割して、時間階調と電圧階調とを組合わせて階調表示を行う方法が開示されている。

図１９の例では、１フレーム期間Ｔｆが４つのサブフレーム期間１ｓｔＴｓｆ，２ｎｄＴｓｆ，３ｒｄＴｓｆ，４ｔｈＴｓｆに分けられており、各サブフレーム期間で画素部に電圧ＶＬ，ＶＬ＋α，ＶＬ＋２α，ＶＬ＋３αの何れかが印加されることによって、ＶＬ，ＶＬ＋α／４，・・・，ＶＬ＋３αの１３階調表示レベルが実現されている。

なお、非特許文献２には、後述するが、ホールド型表示装置の構成例が開示されている。また、非特許文献３にはＣＧシリコンＴＦＴの構成例が開示されている。さらに、非特許文献４には、ＣＧシリコンＴＦＴプロセス例が開示されている。さらに、非特許文献５には、電流発光素子である有機ＥＬ素子の構成例について開示されている。
特表２００３−５２９８０５号公報 特開２０００−３４７６３４号公報 EURODISPLAY‘02,pp279-282"APoly-Si TFT 6-bit Current Data Driver for Active Matrix Organic Light EmittingDiode Displays " SID'01Digest pp.986-989 "Moving Picture Quality Improvement for Hold-typeAM-LCDs" SID'00Digest pp.924-927 "4.0-in. TFT-OLED Displays and a Novel Digital DrivingMethod" AM-LCD2000 pp.25-28 "Continuous Grain Silicon Technology and Its Applicationsfor Active Matrix Display" AM-LCD'01 pp.211-214 "Polymer Light-Emitting Diodes for use in Flat panelDisplay"

上記従来の有機ＥＬディスプレイは、自発光で高速応答可能なディスプレイであり、動画像表示に適している。

図１８に示す６４階調出力の電流出力回路１０９を用いて図１７に示す有機ＥＬ素子ＬＥＤに流れる電流を設定する方法では、１フレーム期間に１回、画素部Ａｉｊを構成するコンデンサＣａの電位が設定され、その設定されたコンデンサＣａの電位に対応した電流が駆動用ＴＦＴ：Ｑａからスイッチ用ＴＦＴ：Ｑｄを介して有機ＥＬ素子ＬＥＤに流れて、有機ＥＬ素子ＬＥＤが点灯する。このため、画素部Ａｉｊを構成する有機ＥＬ素子ＬＥＤを流れる電流は、１フレーム期間、一定となる。

しかしながら、例えば非特許文献２に示されているように、画素部Ａｉｊが１フレーム期間一定の表示状態にある場合には、動画質劣化が生じる。この問題について、図２０を用いて説明する。

図２０（ａ）〜図２０（ｃ）は、非特許文献２に開示されているホールド型表示装置における課題を説明するための模式図である。

図２０（ａ）に示すような明暗縞模様の物体が、図２０（ｂ）に示すように水平方向（ｘ方向）に移動するときに、その移動に追随して矢印Ａのように視線が動く。このとき、映像は１フレーム期間（１／６０ｓｅｃ）固定されているため、その視線の移動に沿って、図２０（ｃ）に示すような平均輝度が見えてしまう。

このような動画質劣化は、特許文献２に開示されているように、１フレーム期間Ｔｆを４つのサブフレーム期間１ｓｔＴｓｆ，２ｎｄＴｓｆ，３ｒｄＴｓｆ，４ｔｈＴｓｆに分ける場合でも、各サブフィールド期間で表示される階調レベルに大差がない場合には、同様に生じる。

特に、有機ＥＬディスプレイでは、図１７に示す画素回路を低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いて構成しているため、ソースドライバ回路もＩＣを用いずに低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いて構成することができる。

しかしながら、非特許文献１に示された電流出力回路１０８では、図１８に示すように、６ビットの階調表示を行うためにソース配線１本当たり６個のカレントコピア回路１１０が必要となる。この場合、電流出力回路１０９を構成するためのＴＦＴが４×６＝２４個も必要となる。

このように、上記電流出力回路を含むソースドライバ回路を低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで構成すると、その回路規模が非常に大きくなるという問題がある。

この問題は、ソースドライバ回路を構成するＴＦＴの個数増加に繋がるため、そのＴＦＴ１個当たりの製造歩留まりが変わらないとき、そのソースドライバ回路の製造歩留まりを低下させることになる。その結果、パネルの製造歩留まりが低下し、コストアップの要因となる。

また、上記問題は、ソースドライバ回路を配置するための面積が大きくなることを意味し、額縁部（画面表示部の外側ガラスエリア）に配置されるドライバ回路の幅が広くなる。その結果、額縁部の幅が広くなり、１枚のガラスから取れるパネル枚数を減少させるため、コストアップの要因となる。

本発明は、上記従来の問題を解決するもので、動画質を改善できると共に、ソース配線１本当たりに必要なアクティブ素子の数を減らし、より小さなソースドライバ回路規模で必要な階調出力特性を得ることができる表示装置およびその駆動方法、この表示装置を用いた携帯電話装置やＰＤＡなどの電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体を提供することを目的とする。

本発明の表示装置は、電流発光素子が複数配列された表示部と、表示信号に基づいて該表示部に画像を階調表示させる表示駆動手段を有する表示装置において、
該表示駆動手段は、１フレーム期間を複数のサブフレーム期間に分割し、
第１サブフレーム期間を用いて０階調〜Ａ−１階調表示が行われ（Ａは２以上の整数）、
これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示が行われ、
分割されたサブフレーム期間だけ順次加えて該１フレーム期間を通して２Ａ−２＋１以上の階調表示を駆動可能とし、そのことにより上記目的が達成される。

また、好ましくは、本発明の表示装置における表示駆動手段は、前記表示部で表示すべき階調数がＭｂｉｔ階調である場合に（Ｍは２以上の整数）、前記１フレーム期間がＮｂｉｔ個のサブフレーム期間に分割されて（Ｎは２以上の整数）、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行わせる。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、特定のサブフレーム期間で前記（Ｍ−Ｎ）ｂｉｔ階調表示を行った後に、順次その周辺のサブフレーム期間で該（Ｍ−Ｎ）ｂｉｔ階調表示を行って、１フレーム期間にＭｂｉｔ階調表示を行わせる。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
前記表示部に０階調〜Ａ−１階調を表示させるときに、前記第１サブフレーム期間は前記画素部に階調レベル０〜階調レベルＡ−１で点灯させ、該第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第ｘサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させる。

さらに、好ましくは、本発明の表示装置における表示部は、相互に交差する複数のソース配線および複数のゲート配線によってマトリクス状に区画された各領域にそれぞれ、前記電流発光素子の他に、少なくとも駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子を有する画素部が配置され、
該第１アクティブ素子のゲート端子と該ソース配線とが該第２アクティブ素子を介して直接または他の素子を介して間接的に接続され、
該第２アクティブ素子のゲート端子と該ゲート配線とが接続され、該第２アクティブ素子が導通状態のときに、該第１アクティブ素子のゲート端子電圧が該ソース配線からの前記表示信号に対応した電圧に設定され、該第２アクティブ素子が非導通状態のときに、該第１アクティブ素子から該電流発光素子に対して該第１アクティブ素子のゲート端子電圧に対応した電流が供給されて階調表示が行われるように構成されている。

さらに、好ましくは、本発明の表示装置における表示駆動手段は、
各種制御信号を出力するコントロール回路と、
該各種制御信号のいずれかに基づいて前記ゲート配線を順次選択して走査信号を出力するゲートドライバ回路と、
該各種制御信号のいずれかに基づいて前記ソース配線を順次選択して前記表示信号を出力するソースドライバ回路とを有する。

さらに、好ましくは、本発明の表示装置におけるコントロール回路は、
前記各種制御信号として、スタートパルス、クロック信号およびラッチパルスを出力し、
前記ソースドライバ回路は、
該スタートパルスが該クロック信号に合わせて順次シフトされて出力されるシフトレジスタと、
該シフトレジスタからの出力タイミング合わせて、入力画像信号をデータとして取り込むレジスタ手段と、
該データを該ラッチパルスに同期して取り込むラッチ回路と、
該ラッチ回路からの該データに対応した表示信号を前記ソース配線にそれぞれ出力して、前記ゲートドライバ回路で選択した前記画素部に供給する表示信号出力回路とを有する。

さらに、好ましくは、本発明の表示装置において、前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
前記第２アクティブ素子が導通状態のときに、該ソース配線を通して前記第１アクティブ素子から該表示信号入出力回路へ表示信号電流が供給されることによって、該第１アクティブ素子のゲート端子電圧が設定される。

さらに、好ましくは、本発明の表示装置における画素部は、
前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
該第１アクティブ素子のゲート端子と該電源配線との間に第１コンデンサが設けられ、
該第１アクティブ素子と該第４アクティブ素子との接続点と前記ソース配線との間に第３アクティブ素子が設けられている。

さらに、好ましくは、本発明の表示装置において、前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
前記第２アクティブ素子が導通状態のときに、該表示信号出力回路から該ソース配線を通して該第１アクティブ素子のゲート端子に表示信号電圧が印加されることによって、該第１アクティブ素子のゲート端子電圧が設定される。

さらに、好ましくは、本発明の表示装置における画素部は、
前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
該第１アクティブ素子のゲート端子と電位配線間に第１コンデンサが設けられ、
該第１アクティブ素子および該第４アクティブ素子の接続点が、第３アクティブ素子を介して該ゲート端子に接続されると共に、第２コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
該第２コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して該電位配線に接続されている。

さらに、好ましくは、本発明の表示装置における画素部は、
電源配線と共通電極間に第４アクティブ素子、前記第１アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、
該第１アクティブ素子のゲート端子が、第６アクティブ素子を介して電位配線に接続されると共に、第３コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
該第３コンデンサと該第２アクティブ素子との接続点が、第４コンデンサを介して該電源配線に接続されると共に、第７アクティブ素子を介して該第４アクティブ素子と該第１アクティブ素子との接続点に接続されている。

さらに、好ましくは、本発明の表示装置における１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さが同一かまたは、互いに異なって設定されている。

さらに、好ましくは、本発明の表示装置における少なくとも二つのサブフレーム期間の長さは、前記表示部のガンマ特性に対応するように互いに異なって設定されている。

本発明の電子情報機器は、本発明の上記表示装置を用いて表示画面上に画像表示を行うものであり、そのことにより上記目的が達成される。

本発明の表示装置の駆動方法は、電流発光素子が複数配列され、表示信号に基づいて該電流発光素子を駆動させて表示部に画像を階調表示させる表示装置の駆動方法において、１フレーム期間が複数のサブフレーム期間に分割されており、
第１サブフレーム期間を用いて０階調〜Ａ−１階調表示を行い（Ａは２以上の整数）、
これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示を行って、
該１フレーム期間を通して２Ａ−２＋１以上の階調表示を行うものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の表示装置の駆動方法において、前記１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
前記表示部に０階調〜Ａ−１階調を表示させるときに、前記第１サブフレーム期間は前記画素部に階調レベル０〜階調レベルＡ−１で点灯させ、該第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第ｘサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させる。

さらに、好ましくは、本発明の表示装置の駆動方法における１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを同一かまたは互いに異なって設定する。

さらに、好ましくは、本発明の表示装置の駆動方法における少なくとも二つのサブフレーム期間の長さは、前記表示部のガンマ特性に対応するように互いに異なって設定されている。

本発明の表示制御プログラムは、本発明の上記表示装置の駆動方法の各処理をコンピュータに実行させるためのものであり、そのことにより上記目的が達成される。

本発明の可読記録媒体は、本発明の上記表示制御プログラムが記録されたコンピュータ読み出し可能なものであり、そのことにより上記目的が達成される。

上記構成により、以下に、本発明の作用を説明する。

本発明にあっては、１フレーム期間を複数のサブフレーム期間に分割し、第１サブフレーム期間で０階調〜Ａ−１階調表示を行い（Ａは２以上の整数）、第２サブフレーム期間でＡ階調〜２Ａ−２階調表示を行って、１フレーム期間を通して２Ａ−１以上の階調表示を行う。

０階調〜Ａ−１階調表示では、第１サブフレーム期間に電流発光素子が発光し、第２サブフレーム期間には電流発光素子が発光しないため、電流発光素子が発光している期間が１フレーム期間の半分以下となり、ＣＲＴなどのインパルス型表示素子の輝度特性に近づいて、動画質改善効果が得られる。

また、１フレーム期間を通して２Ａ−１（０〜２Ａ−２）以上の階調数が得られるが、ソース配線から供給される表示信号の階調数はＡ階調（０〜Ａ−１）で済むため、ソースドライバ回路から出力すべき階調数を少なくして、ソース配線１本当たりに必要なアクティブ素子の数を減らし、より小さいソースドライバ回路規模によって必要な階調出力特性が得られる。

さらに、表示すべき階調数がＭｂｉｔ階調である場合には、１フレーム期間をＮｂｉｔ個のサブフレーム期間に分割して、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行い、特定のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行うことによって、動画質改善を図ると共に、ソースドライバ回路から出力すべき階調数を１／Ｎとしてソースドライバ回路規模を小さくすることが可能となる。

例えば、１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、０階調〜Ａ−１階調を表示させるときには、第１サブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させ、第２サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。また、（ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときには、第１〜第ｘ−１サブフレーム期間では各画素部を階調レベルＡ−１で点灯させ、第ｘサブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。さらに、（Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときには、第１〜第Ｂ−１サブフレーム期間では各画素部を階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させる。これによって、１フレーム期間に（（Ａ−１）×Ｂ）＋１階調の表示を行うことが可能となる。

本発明の表示装置の好ましい第１の構成は、ソース配線に表示信号出力回路（電流入出力回路）が接続され、第２アクティブ素子が導通状態のときに、ソース配線を通して第１アクティブ素子から表示信号出力回路へ所望の電流が供給されることによって、第１アクティブ素子のゲート端子電圧が設定される電流制御構成である。

例えば、第１アクティブ素子、第４アクティブ素子さらに電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、第１アクティブ素子のゲート端子が、第１コンデンサを介して電源配線に接続されると共に、第２アクティブ素子を介してソース配線に接続され、第１アクティブ素子と第４アクティブ素子との接続点とソース配線との間に第３アクティブ素子が設けられている。

上記アクティブ素子を低温ポリシリコンやＣＧシリコンによって作製する場合、第１アクティブ素子のゲート端子に所望の電圧を与えても、その出力電流がばらつくことがある。これは、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴの閾値や移動度がばらつくからである。そこで、ソースドライバ回路に設けられた表示信号出力回路によって、第１アクティブ素子の出力電流を設定することにより、上記閾値や移動度のばらつきの影響を防いで安定した表示が得られるため、好ましい。

本発明の表示装置の好ましい第２の構成は、ソース配線に表示信号出力回路（電圧出力回路）が接続され、第２アクティブ素子が導通状態のときに、表示信号出力回路からソース配線へ所望の電圧が印加されることによって、第１アクティブ素子のゲート端子電圧が設定される電圧制御構成である。

一般に、電圧出力回路の回路規模は、電流入出力回路の回路規模よりも小さい。このため、ソース配線（Ｓｊ）に電圧出力回路を接続した方が、電流入出力回路を接続するよりも、ソースドライバ回路規模をより小さくすることができるため、好ましい。
例えば、第１アクティブ素子のゲート端子と電位配線との間に第１コンデンサが設けられ、第１アクティブ素子のゲート端子と電流入出力端子（ソース端子またはドレイン端子）との間に第３アクティブ素子が設けられ、第１アクティブ素子の電流入出力端子と電流発光素子との間に第４アクティブ素子が配置され、第１アクティブ素子と第４アクティブ素子の接続点が第２コンデンサさらに第２アクティブ素子を介してソース配線に接続されて設けられている。

上記構成では、第３アクティブ素子を導通（オン）状態とし、第４アクティブ素子を非導通（オフ）状態とすることによって、第１アクティブ素子のゲート・ソース間電圧を閾値電圧Ｖｔｈとすることができる。第２アクティブ素子を導通状態としてソース配線から所望の電圧を与えることによって、第１アクティブ素子のゲート・ソース間電圧をＶｔｈから一定電圧に変化させることができる。その後、電位配線の電位を変化させることによって、第１アクティブ素子から電流発光素子へ流れる電流を所望の電流とすることができ、ソース配線に表示信号出力回路（電圧出力回路）が接続された回路構成によって表示むらのない映像を得ることができるため、好ましい。

さらに、本発明において、１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを同じかまたは、互いに異なるように設定することができる。

二つのサブフレーム期間の長さが互いに異なる場合、例えば、第１サブフレーム期間を短くし、第２サブフレーム期間を長くすることによって、高い階調レベルにおいて、低い階調レベルよりも１階調当たりの輝度差を大きくすることができる。これにより、表示装置にγ特性などを与えることが可能となり、また、低い階調レベルで階調つぶれを防止して、ダイナミックレンジの広い高画質な表示を得ることができるため、好ましい。

以上により、本発明によれば、１フレーム期間を複数のサブフレーム期間に分割して、第１サブフレーム期間で０階調〜Ａ−１階調表示（Ａは２以上の整数）を行い、これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示を行うことにより、動画質を改善することができる。さらに、１サブフレーム期間当たりに必要とされる階調数、Ａ階調（０〜Ａ−１）によって、１フレーム期間に２Ａ−１（０〜２Ａ−２）階調以上の表示を得ることができる。これにより、表示駆動手段から出力すべき階調数を少なくして、より小さな表示駆動手段の回路規模で必要な階調出力特性を得ることができる。

また、１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを互いに異なって設定することにより、表示装置にガンマ特性などを与えることが可能となり、また、低い階調レベルで階調つぶれを防止して、ダイナミックレンジの広い高画質な表示を得ることができる。

以下に、本発明の表示装置およびその駆動方法を有機ＥＬディスプレイに適用した実施形態１〜３について、図面を参照しながら説明する。

本発明に用いられるアクティブ素子（スイッチング素子）は、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴなどによって構成することができるが、本実施形態１〜３ではＣＧシリコンＴＦＴを用いた場合について説明する。なお、このＣＧシリコンＴＦＴの構成に関しては、半導体エネルギー研究所より非特許文献３などで発表されているため、ここではその詳細な説明を省略する。また、ＣＧシリコンＴＦＴプロセスに関しては、同じく半導体エネルギー研究所より非特許文献４などで発表されているため、ここではその詳細な説明を省略する。さらに、本実施形態１〜３で用いる電流発光素子である有機ＥＬ素子の構成についても、非特許文献５などで発表されているため、ここではその詳細な説明を省略する。
（実施形態１）
図１は、本発明の実施形態１に係る表示装置における要部構成例を示すブロック図である。

図１において、本実施形態１の表示装置１０は、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２とを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２は、表示部２１と、ゲートドライバ回路２２と、ソースドライバ回路２３と、基準電流源２４とを有している。以上のコントロール回路１、ゲートドライバ回路２２、ソースドライバ回路２３および基準電流源２４により、後述する本実施形態１の表示駆動手段が構成されている。

表示部２１は、相互に交差（または直交）する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（以下、総称するときには参照符号Ｇｉで示す）および複数のソース配線Ｓ１，Ｓ２，…，Ｓｍ（以下、総称するときには参照符号Ｓｊで示す）によってマトリクス状に区画された各領域に、図２に示すような画素部Ａ１１，Ａ１２，…，Ａ１ｍ，…，Ａｎ１，…，Ａｎｍ（以下、総称するときには参照符号Ａｉｊで示す）が配置されている。なお、図１には示していないが、図２に示すように、ゲート配線Ｇｉと平行に制御配線Ｗ１，Ｗ２，…，Ｗｎ（以下、総称するときには参照符号Ｗｉで示す）が配置されている。

ゲートドライバ回路２２は、シフトレジスタからなっており、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎに選択信号が供給され、各ゲート配線Ｇ１〜Ｇｎおよび各制御配線Ｗ１〜Ｗｎが順次選択される。

ソースドライバ回路２３は、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×４ビットのレジスタ２３２と、ｍ×４ビットのラッチ回路２３３と、表示信号出力手段としての電流入出力回路２３４とを有し、各ソース配線Ｓｉにそれぞれ電流を表示信号として供給する。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされる。

レジスタ２３２では、シフトレジスタ２３１からスタートパルスＳＰのシフトタイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された４ビットのデジタル映像信号Ｄａが、データとしてレジスタ２３２の対応する位置に取り込まれる。このデータは、各画素部Ａｉｊへの表示信号に対応している。

ラッチ回路２３３では、レジスタ２３２に取り込まれた４ビットのデジタル映像信号Ｄａのデータが、ラッチパルスＬＰに同期して取り込まれて、電流入出力回路２３４に出力される。

各電流入出力回路２３４は、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、ラッチ回路２３３からのデータに対応した電流が表示信号として各ソース配線Ｓ１〜Ｓｍにそれぞれ出力されて、ゲートドライバ回路２２で選択されている画素部Ａｉｊに供給される。ここでは、表示信号はソース配線Ｓｉを通して各画素部Ａｉｊから各電流入出力回路２３４に電流として供給される。

電流入出力回路２３４は、図３に示すような４つのカレントコピア回路２３４ａから構成されている。

図３において、各カレントコピア回路２３４ａは、アクティブ素子Ｑｅと、スイッチング素子Ｑｆ〜Ｑｈと、コンデンサＣｂとを有している。

各カレントコピア回路２３４ａでは、基準電流源２４から入力された基準電流Ｉｋ（ｋ＝０〜３）が、メモライジング信号ＭＳｊに応答してそれぞれコピーされて、選択データＤｋ（ｋ＝０〜３）の出力タイミングに応じてソース配線Ｓｊへ出力される。ここでは、詳細に後述するが、１フレーム期間が４つのサブフレーム期間に分割されており、サブフレーム期間に２^４＝１６階調の表示を行うことができる。

各カレントコピア回路２３４ａにおいては、基準電流源２４からの基準電流Ｉｋラインにｎ型ＴＦＴからなるスイッチ素子Ｑｇのドレイン端子が接続されており、このスイッチ素子Ｑｇのソース端子はｎ型ＴＦＴからなるアクティブ素子Ｑｅを介してＧＮＤへ接続されている。

また、アクティブ素子Ｑｅのゲート・ソース間にはコンデンサＣｂが接続されており、ゲート・ドレイン間にはｎ型ＴＦＴからなるスイッチング素子Ｑｆが接続されている。

さらに、スイッチング素子ＱｆおよびＱｇのゲート端子にはメモライジング信号ＭＳｊが与えられる。

一方、ソース配線Ｓｊには、ｎ型ＴＦＴからなるスイッチ素子Ｑｈのドレイン端子が接続されており、このスイッチ素子Ｑｈのソース端子はアクティブ素子Ｑｅを介してＧＮＤへ接続され、スイッチ素子Ｑｈのゲート端子には選択データＤｋが与えられる。

したがって、各カレントコピア回路２３４ａでは、選択データＤｋがローレベルとされてスイッチ素子Ｑｈがオフ状態とされ、メモライジング信号ＭＳｊがハイレベルとされてスイッチ素子ＱｇおよびＱｆがオン状態とされる。これによって、上記基準電流Ｉｋがアクティブ素子Ｑｅに与えられ、その電流値に対応した電圧がコンデンサＣｂの端子間、即ち、アクティブ素子Ｑｅのゲート・ソース間に発生して保持される。

この状態で、メモライジング信号ＭＳｊがローレベルとされてスイッチ素子ＱｇおよびＱｆがオフ状態とされ、選択データＤｋがハイレベルとされてスイッチ素子Ｑｈがオン状態とされる。これによって、コンデンサＣｂの端子間、即ち、アクティブ素子Ｑｅのゲート・ソース間電圧に応じた電流（基準電流Ｉｋと等しい電流）が、ソース配線Ｓｊからスイッチ素子Ｑｈおよびアクティブ素子Ｑｅを介して接地側に流れる。

図２は、図１の各画素部Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに正の整数）の画素部Ａｉｊの回路構成例を示す等価回路図である。なお、この画素部Ａｉｊの画素回路は、階調が電流駆動レベルで表されている。このため、図１に示すソースドライバ回路２３には、その電流駆動レベルを後述するように変化させる電流入出力回路２３４が各ソース配線Ｓｉ毎に設けられている。

図２に示すように、各画素部Ａｉｊはそれぞれ、ソース配線Ｓｊ、ゲート配線Ｇｉ、電源配線Ｖｐおよび制御配線Ｗｉで囲まれた領域に、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４と、第１コンデンサであるコンデンサＣ１とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と電流発光素子としての有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と電源配線Ｖｐとの間には、第１アクティブ素子のゲート電位保持手段であるコンデンサＣ１が配置されている。さらに、駆動用ＴＦＴ：Ｑ１のゲート端子とソース配線Ｓｊとの間には第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）と有機ＥＬ素子ＥＬ１との間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４が配置されている。さらに、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４との接続点と、ソース配線Ｓｊとの間には、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ３が配置されている。

スイッチ用ＴＦＴ：Ｑ２のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ４およびＱ３のゲート端子には制御配線Ｗｉが接続されている。なお、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２およびＱ３はｎ型ＴＦＴである。

ソース配線Ｓｊには電流入出力回路２３４が接続され、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ２が導通状態のときに、ソース配線Ｓｊを通して第１アクティブ素子である駆動用ＴＦＴ：Ｑ１から電流入出力回路２３４に所望の電流が表示信号として供給されることによって、駆動用ＴＦＴ：Ｑ１のゲート端子電圧が設定される。

図４は、図２の画素部Ａｉｊに対応するゲート配線Ｇｉ、制御配線Ｗｉおよびソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図４に示すように、画素部Ａｉｊにおいて、まず、時間０では、制御配線ＷｉがＧＨ（ハイレベル）とされて、スイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｑ３がＯＮ状態とされる。また、ソース配線Ｓｊからは、電流入出力回路２３４に向けて画素部Ａｉｊに対応した電流Ｉ０が流れる。

次に、時間ｔ１では、スイッチ用ＴＦＴ：Ｑ２がＯＮ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子とが短絡されて、駆動用ＴＦＴ：Ｑ１からスイッチ用ＴＦＴ：Ｑ３およびソース配線Ｓｊへ向けて電流Ｉ１が流れる。ここで、電流Ｉ０＞Ｉ１であれば、ソース配線Ｓｊの電位が低下して電流Ｉ１が上昇し、その結果、Ｉ０＝Ｉ１となる。また、電流Ｉ０＜Ｉ１であれば、ソース配線Ｓｊの電位が上昇して電流Ｉ１が低下し、その結果、Ｉ０＝Ｉ１となる。

その後、時間３ｔ１では、ゲート配線ＧｉがＧＬ（ローレベル）とされて、スイッチ用ＴＦＴ：Ｑ２がＯＦＦ状態とされ、駆動用ＴＦＴ：Ｑ１のゲート端子電位がコンデンサＣ１に保持される。

時間４ｔ１では、制御配線ＷｉがＧＬとされて、ソース配線Ｓｊから電流入出力回路２３４に向けて次の画素部Ａｉ＋１ｊに対応した電流が流れる。

本発明では、前述した表示駆動手段は、１フレーム期間を複数のサブフレーム期間に分割されており、第１サブフレーム期間で０階調〜Ａ−１階調表示を行い（Ａは２以上の正の整数）、第２サブフレーム期間でＡ階調〜２Ａ−２階調表示を行って、１フレーム期間を通して２Ａ−１以上の階調表示を行う。さらに、表示すべき階調数がＭｂｉｔ階調である場合には、１フレーム期間をＮｂｉｔ個のサブフレーム期間に分割して、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行い、特定のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行う。

例えば、１フレーム期間をＢ（Ｂは２以上の整数）個のサブフレーム期間に分割し、０階調〜Ａ−１階調を表示させるときには、第１サブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させ、第２サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。また、（ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときには、第１〜第ｘ−１サブフレーム期間では各画素部を階調レベルＡ−１で点灯させ、第ｘサブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間では各画素部を点灯させない。さらに、（Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときには、第１〜第Ｂ−１サブフレーム期間では各画素部を階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間では各画素部を階調レベル０〜階調レベルＡ−１で点灯させる。

これを本実施形態１に適応させると、本実施形態１の表示駆動手段は、１フレーム期間を４つのサブフレーム期間に分割しており、第１サブフレーム期間で０階調〜１５階調表示を行い（Ａは１６）、第２サブフレーム期間で１６階調〜３０階調表示を行い、第３サブフレーム期間で３１階調〜４５階調表示を行い、第４サブフレーム期間で４６階調〜６０階調表示を行って、１フレーム期間を通して０〜６０階調表示を行う。このように、表示すべき階調数が６ｂｉｔ階調（０〜６３階調；Ｍは６）である場合には、１フレーム期間を２ｂｉｔ個（４個；Ｎは２）のサブフレーム期間に分割し、各サブフレーム期間で４ｂｉｔ階調表示（１６階調表示）を行い、特定のサブフレーム期間で４ｂｉｔ階調表示を行った後、順次周辺のサブフレーム期間で４ｂｉｔ階調表示を行う。

本実施形態１において、電流入出力回路２３４に対して入出力可能な電流レベルは、０〜１５（Ｍ＝６、Ａ＝１６）階調に対応した１６レベルである。図５のタイミングチャートに示すように、１フレーム期間が４（Ｎ＝２、Ｂ＝４）つのサブフレーム期間に分割され、各サブフレーム期間で１６階調表示が行われる。

図５に示すタイミングチャートでは、１フレーム期間の４つのサブフレーム期間が、第３サブフレーム期間、第１サブフレーム期間、第２サブフレーム期間、第４サブフレーム期間の順に配置されている。この理由は、特定のサブフレーム期間（例えば第１サブフレーム期間）で階調表示が行われた後、順次周辺のサブフレーム期間（第２サブフレーム期間、第３サブフレーム期間、さらに第４サブフレーム期間）で階調表示が行われるため、高輝度レベルのサブフレーム期間が連続し、かつ輝度重心が変化しないようにするためである。

図６は、図１の表示装置における各サブフレーム期間の階調表示例を示す図である。

図６に示すように、階調レベル０〜１５（Ａ−１：Ａ＝１６）を表示させるときには、第１サブフレーム期間を用いて０階調〜１５階調を表示させ、第２〜第４サブフレーム期間には各画素部を点灯させない。

階調レベル１６〜３０（２Ａ−２：Ａ＝１６）を表示させるときには、第１サブフレーム期間に画素を階調レベル１５で点灯させ、第２サブフレーム期間を用いて１６階調〜３０階調を表示させ、第３および第４サブフレーム期間には各画素部を点灯させない。

階調レベル３１〜４５（３Ａ−３：Ａ＝１６）を表示させるときには、第１および第２サブフレーム期間に画素部を階調レベル１５で点灯させ、第３サブフレーム期間を用いて３１階調〜４５階調を表示させ、第４サブフレーム期間には各画素部を点灯させない。

階調レベル４６〜６０（４Ａ−４：Ａ＝１６）を表示させるときには、第１〜第３サブフレーム期間を階調レベル１５で点灯させ、第４サブフレーム期間を用いて４６階調〜６０階調を表示させる。なお、階調レベル６０〜６３は同じである。

以上のように、本実施形態１によれば、階調レベル０〜１５のときに、１／４フレーム期間しか各画素部が点灯されていない。また、階調レベル１６〜３０のときは、１／２フレーム期間しか各画素部が点灯されていない。さらに、階調レベル３１〜４５のときには、３／４フレーム期間しか各画素部が点灯されていない。したがって、図２１に示すように、その点灯していない期間分だけ、画像の被りが抑えられるので、動画質改善効果が得られる。

さらに、電流入出力回路２３４を構成するＴＦＴが４×４＝１６個で済むため、その分、ソースドライバ回路２の回路規模を小さくすることができる。このため、表示装置の製造歩留まり向上と、１枚ガラス当たりの表示パネル取れ数向上を図り、コストダウン効果が得られる。
（実施形態２）
図７は、本発明の実施形態２に係る表示装置における要部構成例を示すブロック図である。

図７において、本実施形態２の表示装置１０Ａは、コントロール回路１と、このコントロール回路１からの制御信号に基づいて表示を行う有機ＥＬディスプレイとしての表示パネル２Ａとを備えている。

コントロール回路１は、制御信号として、ゲートスタートパルスＹＩ、ゲートパルスＧＰ、スタートパルスＳＰ、クロックｃｌｋおよびラッチパルスＬＰを生成して出力する。

表示パネル２Ａは、表示部２１Ａと、ゲートドライバ回路２２Ａと、ソースドライバ回路２３Ａとを有している。以上のコントロール回路１、ゲートドライバ回路２２Ａおよびソースドライバ回路２３Ａにより、後述する本実施形態２の表示駆動手段が構成されている。

表示部２１Ａは、相互に交差（直交）する複数のゲート配線Ｇｉおよび複数のソース配線Ｓｊによってマトリクス状に区画された各領域にそれぞれ、図８に示すような画素部Ａｉｊが配置されている。なお、図７には示していないが、図８に示すように、ゲート配線Ｇｉと平行に制御配線Ｗｉ、制御配線Ｒ１，Ｒ２，…，Ｒｎ（以下、総称するときには参照符号Ｒｉで示す）および電位配線Ｕ１，Ｕ２，…，Ｕｎ（以下、総称するときには参照符号Ｕｉで示す）が配置されている。

ゲートドライバ回路２２Ａは、シフトレジスタからなり、ゲートスタートパルスＹＩがゲートパルスＧＰによりシフトされて、各ゲート配線Ｇ１〜Ｇｎ、制御配線Ｗ１〜ＷｎおよびＲ１〜Ｒｎ、電位配線Ｕ１〜Ｕｎに選択信号を供給して、各ゲート配線Ｇ１〜Ｇｎ、制御配線Ｗ１〜ＷｎおよびＲ１〜Ｒｎ、電位配線Ｕ１〜Ｕｎが順次選択される。

図８に示すゲート配線Ｇｉ、制御配線ＷｉおよびＲｉ、電位配線Ｕｉにはゲートドライバ回路３から電圧が供給され、各ソース配線Ｓｊにはソースドライバ回路２３Ａから電圧が供給されている。

ソースドライバ回路２３Ａは、ｍビットのシフトレジスタ２３１と、レジスタ手段としてのｍ×３ビットのレジスタ２３２Ａと、ｍ×３ビットのラッチ回路２３３Ａと、表示信号出力回路としての電圧出力回路２３４Ａとを有している。

シフトレジスタ２３１では、外部から同期信号として入力されるスタートパルスＳＰがクロックｃｌｋに合わせて内部でシフトされて順次出力される。

ｍ×３ビットのレジスタ２３２Ａでは、シフトレジスタ２３１からのスタートパルスＳＰの転送タイミングで出力されるスタートパルスＳＰに対応した信号に合わせて、入力された３ビットのデジタル映像信号Ｄａが、レジスタ２３２Ａの対応する位置に取り込まれる。このとき、３ビットのデジタル映像信号Ｄａは、各画素部Ａｉｊのデータに対応している。

ｍ×３ビットのラッチ回路２３３Ａでは、レジスタ２３２Ａに取り込まれた３ビットのデジタル映像信号Ｄａが、ラッチパルスＬＰに同期して取り込まれ、電圧出力回路２３４Ａに出力される。

電圧出力回路２３４Ａは、各データ信号線Ｓ１〜Ｓｍにそれぞれ設けられ、図示しない８本の電圧配線から入力された電圧から、３ビットのデータに対応した電圧が選択されて各ソース配線Ｓ１〜Ｓｍに出力され、ゲートドライバ回路２２Ａによって選択されている画素部Ａｉｊに供給される。

図８は、図７の表示部２１Ａにおける画素部Ａｉｊの回路構成例を示す等価回路図である。

図８に示すように、各画素部Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素部Ａｉｊの画素回路は、階調が電圧駆動レベルで表される。このため、ソースドライバ回路２３Ａには、その電圧駆動レベルを後述するように変化させる電圧出力回路２３４Ａが設けられている。

各画素部Ａｉｊはそれぞれ、ソース配線Ｓｊ、ゲート配線Ｇｉ、電源配線Ｖｐ、制御配線ＷｉおよびＵｉ、電位配線Ｒｉで囲まれた領域にそれぞれ、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ７と、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ５と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４と、第５アクティブ素子であるスイッチ用ＴＦＴ：Ｑ６と、第１コンデンサであるコンデンサＣ２と、第２コンデンサであるコンデンサＣ３とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１と電流発光素子である有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｕｉとの間には、第１コンデンサであるコンデンサＣ２が配置されている。さらに、駆動用ＴＦＴ：Ｑ１のゲート端子と電流入出力端子（ドレイン端子）との間には、第３アクティブ素子であるスイッチ用ＴＦＴ：Ｑ５が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）と有機ＥＬ素子ＥＬ１との間には、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ４が配置されている。さらに、駆動用ＴＦＴ：Ｑ１の電流入出力端子（ドレイン端子）とスイッチ用ＴＦＴ：Ｑ４との接続点と、ソース配線Ｓｊとの間には、第２コンデンサであるコンデンサＣ３と第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ７とが直列に配置されている。さらに、コンデンサＣ３とスイッチ用ＴＦＴ：Ｑ７との接続点と、電位配線Ｕｉとの間には、スイッチ用ＴＦＴ：Ｑ６が配置されている。

スイッチ用ＴＦＴ：Ｑ６およびＱ７のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ４のゲート端子には制御配線Ｒｉが接続され、スイッチ用ＴＦＴ：Ｑ５のゲート端子には制御配線Ｗｉが接続されている。なお、駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ４およびＱ６はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ５およびＱ７はｎ型ＴＦＴである。

ソース配線Ｓｊには電圧出力回路２３４Ａが接続され、第２アクティブ素子であるスイッチ用ＴＦＴＱ７が導通状態のときに、電圧出力回路２３４Ａからソース配線Ｓｊへ所望の電圧が印加されることによって、第１アクティブ素子である駆動用ＴＦＴ：Ｑ１のゲート端子電圧が設定される。

図９は、図８の画素Ａｉｊに対応する電位配線Ｕｉ、制御配線ＷｉおよびＲｉ、ゲート配線Ｇｉ、ソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図９に示すように、画素回路Ａｉｊにおいて、まず、時間０では、電位配線Ｕｉがハイレベル電圧Ｖａとされて、制御配線ＷｉがＧＨ（ハイレベル）とされ、スイッチ用ＴＦＴ：Ｑ５がＯＮ状態とされる。このとき、制御配線ＲｉはＧＬ（ローレベル）とされているので、スイッチ用ＴＦＴ：Ｑ４はＯＮ状態とされている。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子がＯＮ電位となり、駆動用ＴＦＴ：Ｑ１はＯＮ状態される。

次に、時間１ｔ１では、制御配線ＲｉがＧＨとされてスイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態とされる。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位が上昇してＶｐ＋Ｖｔｈとなる（閾値Ｖｔｈ＜０）。このとき、ゲート配線ＧｉはＧＬとされているので、スイッチ用ＴＦＴ：Ｑ６がＯＮ状態とされ、コンデンサＣ３の他方端子に電位配線Ｕｉからの電圧Ｖａが印加される。

時間８ｔ１では、ソース配線Ｓｊに電圧出力回路２３４Ａから画素部Ａｉｊに対応する電圧Ｖｄａが印加される。

時間９ｔ１では、ゲート配線ＧｉがＧＨとされて、スイッチ用ＴＦＴ：Ｑ６がＯＦＦ状態とされ、スイッチ用ＴＦＴ：Ｑ７がＯＮ状態とされる。この結果、コンデンサＣ３の他方端子に電位Ｖｄａが印加され、駆動用ＴＦＴ：Ｑ１のゲート端子電位が変化する。この変化量をＶγとすると、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｐ＋Ｖｔｈ＋Ｖγとなる。

次に、時間１１ｔ１では、制御信号ＷＩの電位がＧＬとされて、スイッチ用ＴＦＴ：Ｑ５がＯＦＦ状態とされ、コンデンサＣ２に電位配線Ｕｉの電位Ｖａと、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｐ＋Ｖｔｈ＋Ｖγの差とが保持される。

時間１２ｔ１では、ゲート配線Ｇｉと制御配線ＲｉとがＧＬとされて、電位配線Ｕｉの電位がローレベル電圧Ｖｂとされる。この結果、駆動用ＴＦＴ：Ｑ１のゲート端子電位はＶｐ＋Ｖｔｈ＋Ｖγ−Ｖａ＋Ｖｂとなる。ここで、Ｖγ−Ｖａ＋Ｖｂ＜０であれば、駆動用ＴＦＴ：Ｑ１はＯＮ状態とされる。駆動用ＴＦＴ：Ｑ１を流れる電流の値は、電位Ｖγにより制御することができる。

本実施形態２において、上記電位Ｖγを決定する電圧出力回路２３４Ａから出力可能な電圧レベルは、０〜７階調に対応した８レベルである。図１０のタイミングチャートに示すように、１フレーム期間が９つのサブフレーム期間に分割され、各サブフレーム期間で８階調表示が行われる。

図１０に示すタイミングチャートでは、１フレーム期間が、第８サブフレーム期間、第６サブフレーム期間、第４サブフレーム期間、第２サブフレーム期間、第１サブフレーム期間、第３サブフレーム期間、第５サブフレーム期間、第７サブフレーム期間、第９サブフレーム期間の順に配置されている。この理由は、特定のサブフレーム期間（例えば第１サブフレーム期間）で階調表示が行われた後、順次周辺のサブフレーム期間（第２サブフレーム期間、第３サブフレーム期間、・・・、第９サブフレーム期間）で階調表示が行われるため、高輝度レベルのサブフレーム期間が連続しかつ輝度重心が移動しないようにするためである。

図１１は、図７の表示装置における各サブフレーム期間の階調表示例を示す図である。

図１１に示すように、階調レベル０〜７（Ａ−１：Ａ＝８）を表示させるときには、第１サブフレーム期間を用いて０階調〜７階調を表示させ、第２〜第９サブフレーム期間には画素部を点灯させない。

また、階調レベル８〜１４（２Ａ−２：Ａ＝８）を表示させるときには、第１サブフレーム期間に各画素部を階調レベル７で点灯させて、第２サブフレーム期間を用いて８階調〜１４階調を表示させ、第３〜第９サブフレーム期間は各画素部を点灯させない。

さらに、階調レベル１５〜２１（３Ａ−３：Ａ＝８）を表示させるときには、第１〜第２サブフレーム期間に各画素部を階調レベル７で点灯させて、第３サブフレーム期間を用いて１５階調〜２１階調を表示させ、第４〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル２２〜２８（４Ａ−４：Ａ＝８）を表示させるときには、第１〜第３サブフレーム期間に各画素部を階調レベル７で点灯させて、第４サブフレーム期間を用いて２２階調〜２８階調を表示させ、第５〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル２９〜３５（５Ａ−５：Ａ＝８）を表示させるときには、第１〜第４サブフレーム期間に各画素部を階調レベル７で点灯させて、第５サブフレーム期間を用いて２９階調〜３５階調を表示させ、第６〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル３６〜４２（６Ａ−６：Ａ＝８）を表示させるときには、第１〜第５サブフレーム期間に各画素部を階調レベル７で点灯させて、第６サブフレーム期間を用いて３６階調〜４２階調を表示させ、第７〜第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル４３〜４９（７Ａ−７：Ａ＝８）を表示させるときには、第１〜第６サブフレーム期間に各画素部を階調レベル７で点灯させて、第７サブフレーム期間を用いて４３階調〜４９階調を表示させ、第８および第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル５０〜５６（８Ａ−８：Ａ＝８）を表示させるときには、第１〜第７サブフレーム期間に各画素部を階調レベル７で点灯させて、第８サブフレーム期間を用いて５０階調〜５６階調を表示させ、第９サブフレーム期間には各画素部を点灯させない。

さらに、階調レベル５７〜６３（９Ａ−９：Ａ＝８）を表示させるときには、第１〜第８サブフレーム期間に各画素部を階調レベル７で点灯させて、第９サブフレーム期間を用いて５７階調〜６３階調を表示させる。

以上のように、本実施形態２によれば、階調レベル０〜２８のときに、最高４／９フレーム期間しか各画素部が点灯していない。また、階調レベル２９〜５６のときにも、１／９フレーム期間以上、各画素部が点灯していない期間がある。したがって、動画質改善効果が得られる。

さらに、電圧出力回路２３４Ａは、８電圧から１電圧を選択するアナログスイッチによって構成することができるため、その分、ソースドライバ回路１２の回路規模を小さくすることができる。このため、表示装置の製造歩留まり向上と、１枚ガラス当たりの表示パネル取れ数向上を図り、コストダウン効果が得られる。
（実施形態３）
本実施形態３では、上記実施形態２の表示装置１０Ａの表示部２１Ａにおける図８の画素回路構成の画素部Ａｉｊに代えて、図７に示す表示装置１０Ｂの表示部２１Ｂにおける図１２の画素回路構成の画素部Ａｉｊを用いる場合について説明する。

図１２は、図７の表示部２１Ｂにおける画素部Ａｉｊの回路構成例を示す等価回路図である。

図１２において、ゲート配線Ｇｉと平行に、制御配線Ｒｉ、制御配線Ｃ１，Ｃ２，…，Ｃｎ（以下、総称するときには参照符Ｃｉで示す）および電位配線Ｖｒが配置されている。画素回路Ａｉｊは、電流発光素子である有機ＥＬ素子ＥＬ１と、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８と、第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ９と、第６アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１２と、第７アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１１と、第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１０と、第３コンデンサであるコンデンサＣ４と、第４コンデンサであるコンデンサＣ５とを有している。

各画素回路Ａｉｊにおいて、電源配線Ｖｐと共通電極Ｖｃｏｍとの間には、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８と電流発光素子である有機ＥＬ素子ＥＬ１とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ８のゲート端子と電位配線Ｖｒの間には第６アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１２が配置されている。さらに、駆動用ＴＦＴ：Ｑ８のゲート端子とスイッチ用ＴＦＴ：Ｑ１２の接続点と、ソース配線Ｓｊとの間には、第３コンデンサであるコンデンサＣ４と第２アクティブ素子であるスイッチ用ＴＦＴ：Ｑ９とが直列に配置されている。さらに、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９との接続点と、駆動用ＴＦＴ：Ｑ８の電流入出力端子（ソース端子）との間には、第７アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１１が配置されている。さらに、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９との接続点と、電源配線Ｖｐとの間には、第４コンデンサであるコンデンサＣ５が配置されている。さらに、駆動用ＴＦＴ：Ｑ１１の電流入出力端子（ソース端子）と電源配線Ｖｐとの間には第４アクティブ素子であるスイッチ用ＴＦＴ：Ｑ１０が配置されている。

スイッチ用ＴＦＴ：Ｑ１１およびＱ１２のゲート端子には制御配線Ｃｉが接続され、スイッチ用ＴＦＴ：Ｑ９のゲート端子にはゲート配線Ｇｉが接続され、スイッチ用ＴＦＴ：Ｑ１０のゲート端子には制御配線Ｒｉが接続されている。なお、駆動用ＴＦＴ：Ｑ８およびスイッチ用ＴＦＴ：Ｑ１０はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ９、Ｑ１１およびＱ１２はｎ型ＴＦＴである。

ソース配線Ｓｊには電圧出力回路２３４Ａが接続され、第２アクティブ素子であるスイッチ用ＴＦＴＱ９が導通状態のときに、電圧出力回路２３４Ａからソース配線Ｓｊへ所望の電圧が印加されることによって、第１アクティブ素子である駆動用ＴＦＴ：Ｑ８のゲート端子電圧が設定される。

図１３は、図１２の画素Ａｉｊに対応する制御配線ＣｉおよびＲｉ、ゲート配線Ｇｉ、ソース配線Ｓｊに供給される電圧変化のタイミングを示すタイミングチャートである。

図１３に示すように、図１２の画素回路Ａｉｊにおいて、まず、時間０では、制御配線ＣｉがＧＨ（ハイレベル）とされ、スイッチ用ＴＦＴ：Ｑ１１およびＱ１２がＯＮ状態とされる。このとき、制御配線ＲｉはＧＬ（ローレベル）であるので、スイッチ用ＴＦＴ：Ｑ１０はＯＮ状態とされている。このことにより、コンデンサＣ４とスイッチ用ＴＦＴ：Ｑ９の接続点（コンデンサＣ４の他方端子）に電位Ｖｐが印加され、駆動用ＴＦＴ：Ｑ８のゲート端子に電位配線Ｖｒの電位Ｖｒが印加される。

次に、時間１ｔ１では、制御配線ＲｉがＧＨとされ、スイッチ用ＴＦＴ：Ｑ１０がＯＦＦ状態とされる。このことにより、駆動用ＴＦＴ：Ｑ８のソース端子電位が低下して、Ｖｒ−Ｖｔｈとなる（閾値Ｖｔｈ＜０）。

時間７ｔ１では、制御配線ＣｉがＧＬとされてスイッチ用ＴＦＴ：Ｑ１１およびＱ１２がＯＦＦ状態とされ、時間８ｔ１では、ゲート配線ＧｉがＧＨとされてスイッチ用ＴＦＴ：Ｑ９がＯＮ状態とされる。このことにより、コンデンサＣ４の他方端子にソース配線Ｓｊの電位Ｖｄａが与えられ、駆動用ＴＦＴ：Ｑ８のゲート端子の電位はＶｄａ＋Ｖｔｈとなる。

時間１１ｔ１では、ゲート配線Ｇｉの電位がＧＬとされてスイッチ用ＴＦＴ：Ｑ９がＯＦＦ状態とされ、駆動用ＴＦＴ：Ｑ８のゲート端子電位Ｖｄａ＋Ｖｔｈが保持される。

時間１２ｔ１では、制御配線Ｒｉの電位がＧＬとされ、駆動用ＴＦＴ：Ｑ８のソース端子に電源配線Ｖｐから電圧Ｖｐが印加される。この結果、駆動用ＴＦＴ：Ｑ８のゲート・ドレイン間電圧はＶｄａ＋Ｖｔｈ−Ｖｐとなる。ここで、Ｖｄａ−Ｖｐ＜０であれば、駆動用ＴＦＴ：Ｑ８はＯＮ状態とされる。駆動用ＴＦＴ：Ｑ８を流れる電流の値は、電位Ｖｄａにより制御することができる。

本実施形態３において、上記電位Ｖｄａを決定する電圧出力回路２３４Ａから出力可能な電圧レベルは、０〜７階調に対応した８レベルである。図１４のタイミングチャートに示すように、１フレーム期間が９つのサブフレーム期間に分割され、各サブフレーム期間で８階調表示が行われる。

図１４に示すタイミングチャートでは、第１サブフレーム期間の長さが最も小さく設定されており、第９サブフレーム期間の長さが最も長く設定されている。これら各サブフレームの長さの比は、０．５：１．８：３．３：５：６．７：８．５：１０．４：１２．４：１４．４とされている。

図１１に示すように、階調レベル０〜７（Ａ−１：Ａ＝８）を表示させるときには、第１サブフレーム期間を用いて０階調〜７階調を表示させ、第２〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル８〜１４（２Ａ−２：Ａ＝８）を表示させるときには、第１サブフレーム期間に各画素部を階調レベル７で点灯させて、第２サブフレーム期間を用いて８階調〜１４階調を表示させ、第３〜第９サブフレーム期間は各画素部を点灯させない。

階調レベル１５〜２１（３Ａ−３：Ａ＝８）を表示させるときには、第１〜第２サブフレーム期間に各画素部を階調レベル７で点灯させて、第３サブフレーム期間を用いて１５階調〜２１階調を表示させ、第４〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル２２〜２８（４Ａ−４：Ａ＝８）を表示させるときには、第１〜第３サブフレーム期間に各画素部を階調レベル７で点灯させて、第４サブフレーム期間を用いて２２階調〜２８階調を表示させ、第５〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル２９〜３５（５Ａ−５：Ａ＝８）を表示させるときには、第１〜第４サブフレーム期間に各画素部を階調レベル７で点灯させて、第５サブフレーム期間を用いて２９階調〜３５階調を表示させ、第６〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル３６〜４２（６Ａ−６：Ａ＝８）を表示させるときには、第１〜第５サブフレーム期間に各画素部を階調レベル７で点灯させて、第６サブフレーム期間を用いて３６階調〜４２階調を表示させ、第７〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル４３〜４９（７Ａ−７：Ａ＝８）を表示させるときには、第１〜第６サブフレーム期間に各画素部を階調レベル７で点灯させて、第７サブフレーム期間を用いて４３階調〜４９階調を表示させ、第８〜第９サブフレーム期間には各画素部を点灯させない。

階調レベル５０〜５６（８Ａ−８：Ａ＝８）を表示させるときには、第１〜第７サブフレーム期間に各画素部を階調レベル７で点灯させて、第８サブフレーム期間を用いて５０階調〜５６階調を表示させ、第９サブフレーム期間には各画素部を点灯させない。

階調レベル５７〜６３（９Ａ−９：Ａ＝８）を表示させるときには、第１〜第８サブフレーム期間に各画素部を階調レベル７で点灯させて、第９サブフレーム期間を用いて５７階調〜６３階調を表示させる。

図１５は、本実施形態３の表示装置１０Ｂにおける入力データレベルと出力輝度レベルとの関係を示すグラフである。なお、図１５において、横軸は入力データレベルを示し、縦軸は出力輝度レベルを示している。

本実施形態３の表示装置１０Ｂによれば、図１５に示すように、ガンマ特性を持たせて、よりダイナミックレンジの広い映像表示が可能となり、画質改善効果が得られる。

また、階調レベル０〜２８のときに、最大４／９フレーム期間しか各画素部が点灯されておらず、階調レベル２９〜５６のときにも、１／９フレーム期間以上、画素部が点灯されていない期間がある。したがって、動画質改善効果が得られる。

さらに、電圧出力回路２３４Ａは、８電圧から１電圧を選択するアナログスイッチによって構成することができるため、その分、ソースドライバ回路２３Ａの回路規模を小さくすることができる。このため、表示装置１０Ｂの製造歩留まり向上と、１枚ガラス当たりの表示パネル取れ数向上を図り、コストダウン効果が得られる。

なお、上記実施形態３においては、上記実施形態２の場合と同様の電圧制御の画素回路構成に対してサブフレーム期間の長さを変化させたが、上記実施形態１の場合と同様の電流制御の画素回路構成に対してサブフレーム期間の長さを変化させることによっても、同様に、ガンマ補正効果を得ることができる。

また、画素回路構成についても、上記実施形態１〜３に示したものに限らず、相互に交差する複数のソース配線および複数のゲート配線とによってマトリクス状に区画された各領域にそれぞれ、少なくとも有機ＥＬ素子などの電流発光素子とＴＦＴ素子などの駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子とを有する画素部が配置されて、第１アクティブ素子のゲート端子とソース配線とが第２アクティブ素子を介して直接接続されているか、またはコンデンサや他のアクティブ素子を介して間接的に接続されて、第２アクティブ素子が導通状態のときに第１アクティブ素子のゲート端子電圧がソース配線電圧に対応した電圧に設定され、第２アクティブ素子が非導通状態のときに第１アクティブ素子から電流発光素子に対して第１アクティブ素子のゲート端子電圧に対応した電流が供給される表示装置であれば、いずれも本発明を適用可能である。

さらに、上記実施形態１〜３では、本発明の表示装置の表示駆動手段として、ハードウェア構成に適用した場合について説明したが、これに限らず、本発明の表示装置の表示駆動手段を、ソフトウェア構成に適用させることができる。例えば、本発明の表示駆動手段は、ＣＰＵ（中央演算処理装置）からなる制御手段と、上記実施形態１〜３の表示駆動方法をコンピュータにより実行させるための処理手順が記述された表示制御プログラムおよびそのデータが格納されている可読記録媒体としてのＲＯＭと、制御手段がワークメモリとして利用するＲＡＭとを有していてもよい。

可読記録媒体としては、各種ＩＣメモリ、ハードディスク（ＨＤ）、光ディスク（例えばＣＤ）および磁気記録媒体（例えばＦＤ）などの記憶装置であり、本発明の表示制御プログラムおよびそのデータがコンピュータ読み取り可能な記録媒体であって、この記録媒体から読み取られた表示制御プログラムおよびそのデータがＲＯＭからＲＡＭ内に格納されて制御手段によって実行される。

即ち、制御手段は、本発明の表示制御プログラムおよびそのデータに基づいて、
１フレーム期間が複数のサブフレーム期間に分割されており、
第１サブフレーム期間を用いて０階調〜Ａ−１階調表示を行い（Ａは２以上の整数）、 これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示を行って、１フレーム期間を通して２Ａ−２＋１以上の階調表示を行う処理を実行する。

例えば、制御手段は、本発明の表示制御プログラムおよびそのデータに基づいて、
１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
表示部に０階調〜Ａ−１階調を表示させるときに、第１サブフレーム期間は画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は画素部に階調レベルＡ−１で点灯させ、第ｘサブフレーム期間は画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
（Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は画素部に階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間は画素部に階調レベル０〜階調レベルＡ−１で点灯させる各処理を順次実行する。
この場合に、１フレーム期間を構成する各サブフレーム期間の長さを同一かまたは互いに異なるように設定する。この各サブフレーム期間の長さは、表示部のガンマ特性に対応するように互いに異なって設定される。

以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、有機ＥＬ素子やＦＥＤ素子などの電流発光素子を用いて、携帯電話装置やＰＤＡなどの電子携帯機器に搭載可能な表示装置およびその駆動方法、この表示装置を用いた電子情報機器、この表示装置の駆動方法をコンピュータに実行させるための表示制御プログラム、これを記録したコンピュータ読み出し可能な可読記録媒体の分野において、１フレーム期間を複数のサブフレーム期間に分割して、第１サブフレーム期間で０階調〜Ａ−１階調表示（Ａは２以上の整数）を行い、第２サブフレーム期間でＡ階調〜２Ａ−２階調表示を行うことにより、動画質を改善することができる。さらに、１サブフレーム期間当たりに必要とされる階調数、Ａ階調（０〜Ａ−１）によって、１フレーム期間に２Ａ−１（０〜２Ａ−２）階調以上の表示を得ることができる。これにより、ソースドライバ回路から出力すべき階調数を少なくして、より小さなソースドライバ回路規模で必要な階調出力特性を得ることができる。

さらに、１フレーム期間を構成する少なくとも２つのサブフレーム期間の長さを互いに異なって設定することにより、表示装置にガンマ特性などを付与することができ、また、低い階調レベルで階調つぶれを防止して、ダイナミックレンジの広い高画質な表示を得ることができる。

本発明の実施形態１に係る表示装置における要部構成例を示すブロック図である。 図１の表示装置の画素回路の構成例を示す等価回路図である。 図１の電流出力回路の構成例を示す回路図である。 図２の画素回路の動作を説明するためのタイミングチャートである。 図１の表示装置の駆動方法を説明するためのタイミングチャートである。 図１の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 本発明の実施形態２および３に係る表示装置における要部構成例を示すブロック図である。 図７の表示装置における画素回路の構成例を示す等価回路図である。 図８の画素回路の動作を説明するためのタイミングチャートである。 本発明の実施形態２の表示装置の駆動方法を説明するためのタイミングチャートである。 本発明の実施形態２および３の表示装置の駆動方法における各サブフレーム期間の表示階調を示す図である。 本発明の実施形態３の表示装置における画素回路の構成例を示す等価回路図である。 図１２の表示装置の画素回路の動作を説明するためのタイミングチャートである。 本発明の実施形態３の表示装置の駆動方法を説明するためのタイミングチャートである。 本発明の実施形態３の表示装置における入力データレベルと出力輝度レベルとの関係を示すグラフである。 従来の有機ＥＬ素子を用いた表示装置の要部構成を示すブロック図である。 従来の表示装置における画素回路構成を示す等価回路図である。 従来の表示装置における電流入出力回路の構成例を示すブロック図である。 従来の表示装置における階調駆動方法の例を示す図である。 従来のホールド型表示装置における課題を説明するための模式図である。 本発明の表示装置における効果を説明するための図２０に対応した模式図である。

符号の説明

１ コントロール回路
２，２Ａ，２Ｂ 表示パネル
２１，２１Ａ 表示部
２２，２２Ａ ソースドライバ回路
２３、２３Ａ ゲートドライバ回路
２３１ シフトレジスタ
２３２，２３２Ａ レジスタ
２３３，２３３Ａ ラッチ回路
２３４ 電流入出力回路
２３４Ａ 電圧出力回路
２３４ａ カレントコピア回路
２４ 基準電流源
１０，１０Ａ，１０Ｂ 表示装置
ＥＬ１ 有機ＥＬ素子
Ｑ１、Ｑ４、Ｑ６、Ｑ８、Ｑ１０ ｐ型ＴＦＴ
Ｑ２、Ｑ３、Ｑｇ、Ｑｆ、Ｑｅ、Ｑｈ、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１２ ｎ型ＴＦＴ
Ｃ１〜Ｃ５、Ｃｂ コンデンサ
Ｓｊ ソース配線
Ｇｉ ゲート配線
Ｗｉ、Ｒｉ、Ｃｉ、ＭＳｊ 制御配線
Ｖｐ 電源配線
Ｕｉ、Ｖｒ 電位配線
Ａｉｊ 画素回路
Ｖｃｏｍ 共通電極線

Claims (21)

1. 電流発光素子が複数配列された表示部と、表示信号に基づいて該表示部に画像を階調表示させる表示駆動手段とを有する表示装置において、
   該表示駆動手段は、
   １フレーム期間を複数のサブフレーム期間に分割し、
   第１サブフレーム期間を用いて０階調〜Ａ−１階調表示が行われ（Ａは２以上の整数）、
   これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示が行われ、
   分割されたサブフレーム期間だけ順次加えて該１フレーム期間を通して２Ａ−２＋１以上の階調表示を駆動可能とする表示装置。
2. 前記表示駆動手段は、
   前記表示部で表示すべき階調数がＭｂｉｔ階調である場合に（Ｍは２以上の整数）、前記１フレーム期間がＮｂｉｔ個のサブフレーム期間に分割されて（Ｎは２以上の整数）、各サブフレーム期間で（Ｍ−Ｎ）ｂｉｔ階調表示を行わせる請求項１に記載の表示装置。
3. 前記表示駆動手段は、
   特定のサブフレーム期間で前記（Ｍ−Ｎ）ｂｉｔ階調表示を行った後に、順次その周辺のサブフレーム期間で該（Ｍ−Ｎ）ｂｉｔ階調表示を行って、１フレーム期間にＭｂｉｔ階調表示を行わせる請求項２に記載の表示装置。
4. 前記表示駆動手段は、
   １フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
   前記表示部に０階調〜Ａ−１階調を表示させるときに、前記第１サブフレーム期間は前記画素部に階調レベル０〜階調レベルＡ−１で点灯させ、該第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
   （ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第ｘサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
   （Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させる請求項１に記載の表示装置。
5. 前記表示部は、
   相互に交差する複数のソース配線および複数のゲート配線によってマトリクス状に区画された各領域にそれぞれ、前記電流発光素子の他に、少なくとも駆動用第１アクティブ素子およびスイッチ用第２アクティブ素子を有する画素部が配置され、
   該第１アクティブ素子のゲート端子と該ソース配線とが該第２アクティブ素子を介して直接または他の素子を介して間接的に接続され、
   該第２アクティブ素子のゲート端子と該ゲート配線とが接続され、該第２アクティブ素子が導通状態のときに、該第１アクティブ素子のゲート端子電圧が該ソース配線からの前記表示信号に対応した電圧に設定され、該第２アクティブ素子が非導通状態のときに、該第１アクティブ素子から該電流発光素子に対して該第１アクティブ素子のゲート端子電圧に対応した電流が供給されて階調表示が行われるように構成されている請求項１に記載の表示装置。
6. 前記表示駆動手段は、
   各種制御信号を出力するコントロール回路と、
   該各種制御信号のいずれかに基づいて前記ゲート配線を順次選択して走査信号を出力するゲートドライバ回路と、
   該各種制御信号のいずれかに基づいて前記ソース配線を順次選択して前記表示信号を出力するソースドライバ回路とを有する請求項５に記載の表示装置。
7. 前記コントロール回路は、
   前記各種制御信号として、スタートパルス、クロック信号およびラッチパルスを出力し、
   前記ソースドライバ回路は、
   該スタートパルスが該クロック信号に合わせて順次シフトされて出力されるシフトレジスタと、
   該シフトレジスタからの出力タイミング合わせて、入力画像信号をデータとして取り込むレジスタ手段と、
   該データを該ラッチパルスに同期して取り込むラッチ回路と、
   該ラッチ回路からの該データに対応した表示信号を前記ソース配線にそれぞれ出力して、前記ゲートドライバ回路で選択した前記画素部に供給する表示信号出力回路とを有する請求項６に記載の表示装置。
8. 前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
   前記第２アクティブ素子が導通状態のときに、該ソース配線を通して前記第１アクティブ素子から該表示信号入出力回路へ表示信号電流が供給されることによって、該第１アクティブ素子のゲート端子電圧が設定される請求項６または７に記載の表示装置。
9. 前記画素部は、
   前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
   該第１アクティブ素子のゲート端子と該電源配線との間に第１コンデンサが設けられ、
   該第１アクティブ素子と該第４アクティブ素子との接続点と前記ソース配線との間に第３アクティブ素子が設けられている請求項５または８に記載の表示装置。
10. 前記ソース配線には前記ソースドライバ回路の表示信号出力回路が接続され、
    前記第２アクティブ素子が導通状態のときに、該表示信号出力回路から該ソース配線を通して該第１アクティブ素子のゲート端子に表示信号電圧が印加されることによって、該第１アクティブ素子のゲート端子電圧が設定される請求項６または７に記載の表示装置。
11. 前記画素部は、
    前記第１アクティブ素子、第４アクティブ素子さらに前記電流発光素子が電源配線と共通電極間に直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子と電位配線間に第１コンデンサが設けられ、
    該第１アクティブ素子および該第４アクティブ素子の接続点が、第３アクティブ素子を介して該ゲート端子に接続されると共に、第２コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
    該第２コンデンサと該第２アクティブ素子との接続点が第５アクティブ素子を介して該電位配線に接続されている請求項５または１０に記載の表示装置。
12. 前記画素部は、
    電源配線と共通電極間に第４アクティブ素子、前記第１アクティブ素子さらに前記電流発光素子が直列に接続されて設けられ、
    該第１アクティブ素子のゲート端子が、第６アクティブ素子を介して電位配線に接続されると共に、第３コンデンサさらに前記第２アクティブ素子を介して前記ソース配線に接続され、
    該第３コンデンサと該第２アクティブ素子との接続点が、第４コンデンサを介して該電源配線に接続されると共に、第７アクティブ素子を介して該第４アクティブ素子と該第１アクティブ素子との接続点に接続されている請求項５または１０に記載の表示装置。
13. 前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さが同一かまたは、互いに異なって設定されている請求項１〜４のいずれかに記載の表示装置。
14. 前記少なくとも二つのサブフレーム期間の長さは、前記表示部のガンマ特性に対応するように互いに異なって設定されている請求項１３に記載の表示装置。
15. 請求項１〜１４のいずれかに記載の表示装置を用いて表示画面上に画像表示を行う電子情報機器。
16. 電流発光素子が複数配列され、表示信号に基づいて該電流発光素子を駆動させて表示部に画像を階調表示させる表示装置の駆動方法において、
    １フレーム期間が複数のサブフレーム期間に分割されており、
    第１サブフレーム期間を用いて０階調〜Ａ−１階調表示を行い（Ａは２以上の整数）、
    これに第２サブフレーム期間を加えてＡ階調〜２Ａ−２階調表示を行って、
    該１フレーム期間を通して２Ａ−２＋１以上の階調表示を行う表示装置の駆動方法。
17. 前記１フレーム期間をＢ（Ｂは２以上の整数）サブフレーム期間に分割し、
    前記表示部に０階調〜Ａ−１階調を表示させるときに、前記第１サブフレーム期間は前記画素部に階調レベル０〜階調レベルＡ−１で点灯させ、該第１サブフレーム期間以外の第２サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
    （ｘ−１）Ａ−（ｘ−２）階調〜ｘＡ−ｘ階調を表示させるときに、第１〜第ｘ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第ｘサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させ、第ｘ＋１サブフレーム期間〜第Ｂサブフレーム期間は該画素部に点灯させず、
    （Ｂ−１）Ａ−（Ｂ−２）階調〜ＢＡ−Ｂ階調を表示させるときに、第１〜第Ｂ−１サブフレーム期間は該画素部に階調レベルＡ−１で点灯させ、第Ｂサブフレーム期間は該画素部に階調レベル０〜階調レベルＡ−１で点灯させる請求項１６に記載の表示装置の駆動方法。
18. 前記１フレーム期間を構成する少なくとも二つのサブフレーム期間の長さを同一かまたは互いに異なって設定する請求項１６または１７に記載の表示装置の駆動方法。
19. 前記少なくとも二つのサブフレーム期間の長さは、前記表示部のガンマ特性に対応するように互いに異なって設定されている請求項１８に記載の表示装置の駆動方法。
20. 請求項１６〜１９のいずれかに記載の表示装置の駆動方法の各処理をコンピュータに実行させるための表示制御プログラム。
21. 請求項２０に記載の表示制御プログラムが記録されたコンピュータ読み出し可能な可読記録媒体。