WO2004084062A1 - パターン検出装置 - Google Patents

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WO2004084062A1
WO2004084062A1 PCT/JP2004/001894 JP2004001894W WO2004084062A1 WO 2004084062 A1 WO2004084062 A1 WO 2004084062A1 JP 2004001894 W JP2004001894 W JP 2004001894W WO 2004084062 A1 WO2004084062 A1 WO 2004084062A1
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WO
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pattern
detection
signal
entry
data
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Application number
PCT/JP2004/001894
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English (en)
French (fr)
Inventor
Hiroyuki Otake
Original Assignee
Sony Corporation
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/02—Indexing scheme relating to groups G06F7/02 - G06F7/026
    • G06F2207/025—String search, i.e. pattern matching, e.g. find identical word or best match in a string

Definitions

  • the present invention relates to a pattern detection device.
  • the present invention relates to a pattern detection device (pattern detection device) that detects whether data having a predetermined pattern exists in data stored in a memory or data input from the outside. Evening inspection device).
  • JP-A-5-76056, JP-A-7-37332, and JP-A-9-32 ⁇ 726 disclose predetermined data to be searched.
  • a pattern detection circuit pattern search device
  • searched a pattern to be detected
  • a matching method of performing pattern matching for determining whether or not the data stored in the memory space matches the search target pattern using C is disclosed.
  • data is sequentially read while moving a read address to a memory space in which data to be detected is stored, and it is compared whether or not the data matches the entry pattern.
  • the read address at the time of the match is stored in the storage means as the detection position (or match position).
  • This match position indicates in which position in the memory space data having the same arrangement as the entry tree exists.
  • the desired data processing is performed using the match position as a mark.
  • a typical pattern detection circuit includes a comparison circuit and a detection position registration circuit.
  • system layer multiple types of system identification codes (stream IDs) are specified, and as the video layer, multiple start codes (start codes) are specified.
  • pattern detection is performed using the stream ID output from the apple as an entry pattern.
  • pattern detection is performed using a start code to be detected as an entry pattern.
  • the bitstream is sequentially read from the memory, and pattern detection is performed.
  • pattern detection is performed using a one-byte code, for example, a stream ID of a system layer or a start code of a video layer as an entry pattern. This requires a lot of registry space or memory to store match positions, and storing the entry pattern itself requires a great deal of hardware resources.
  • the conventional pattern detection circuit by performing sequential processing each time a hit is made, hardware resources for holding a match position can be reduced, but pattern detection and conditional branching after a hit can be performed. To reduce this overhead, it is necessary to detect patterns in a certain unit. However, in order to achieve this, it is necessary to have a mechanism to perform pattern detection by integrating the memory space to be detected in the pattern detection circuit to a certain extent.However, since this is not usually provided, the overhead of pattern detection is reduced. There is a disadvantage that cannot be realized. . In the comparison circuit, the stored data is sequentially read from the memory space to be searched, and it is compared whether the read data matches the entry pattern.
  • a detection match signal (hit signal) is output from the comparison circuit.
  • It consists of a search position storage circuit, a register, a memory, and the like.
  • a search position that is, a read address at that time or a count value from a predetermined reference position is obtained.
  • the search result matches the entry pattern (search target pattern) and the hit signal is output. Since the detected position must be stored in the memory, it is necessary to prepare a register or a large-capacity memory with a sufficient visit width.
  • a register having a bit width equal to the number of hit signals or a memory having a capacity equal to the number of hit signals is required.
  • the number of registered matching positions when the m pieces, total 2 n xm bits wide registers or total 2 n xm address component having a memory is required.
  • n and m increase, so does the amount of hardware resources such as registers or memory required to store match positions.
  • MPEG which is one of the standards for compressing and encoding moving images and audio signals
  • pattern detection in a compressed and encoded data sequence (hereinafter, referred to as a bit stream or a data stream) is performed by a system layer and a system layer. It is performed in each video layer.
  • the bit stream of the MPEG includes, for example, as shown in FIG. 3A and FIGS. 4 to 7, a 3-byte identification code [0x00001], followed by a 1-byte data.
  • a code is provided for each system layer or video layer.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to detect a pattern having a desired pattern from a memory space to be searched by pattern matching.
  • An object of the present invention is to provide a power supply circuit that can save resources for storing a position and reduce the amount of processing overhead after detection of the power supply.
  • a pattern detection circuit comprises: a detection pattern storage means for storing an entry pattern to be detected; and a flag storage means for storing a flag signal corresponding to each of the entry patterns. And comparing means for comparing the input data with the entry pattern stored in the detection pattern storage means. When the input data and the entry pattern match as a result of the comparison by the comparison means, And a detection position storage means for storing the detection position according to a flag signal corresponding to the entry pattern stored in the flag storage means.
  • the flag signal corresponding to the entry pattern stores a detection position.
  • the pattern detection window signal is set to the active state and the flag signal corresponding to the entry pattern indicates that the detection position is not stored, the pattern detection window signal is set to the non-active state. It further has a position storage control means.
  • the detection position storage means stores a detection position of the entry pattern when the pattern detection window signal is in an active state, and sets the pattern detection window signal to an inactive state. Do not memorize the detection position of the entry pattern
  • the input data is image data and audio data compressed and encoded according to the MPEG standard
  • the entry pattern is It is set in accordance with the identification data indicating the beginning of the packet included in the compression-encoded data.
  • the flag signal is set for each entry pattern to be searched.
  • the input data is compared with the entry pattern by the comparing means, and as a result of the comparison, if the input data matches the entry pattern, whether the flag signal corresponding to the entry pattern is valid,
  • the flag signal indicates the storage of the detection position
  • the entry pattern and the detection position are stored when indicating the storage of the detection position, and conversely, the detection is performed when the flag signal indicates that the detection position is not stored. No position is stored. For this reason, it is possible to specify in advance the detection positions that need to be registered, and it is possible to efficiently use the resources of the storage unit that stores the detection positions.
  • FIG. 1 is a configuration diagram showing one embodiment of a pattern detection circuit according to the present invention.
  • FIG. 2 is a configuration diagram showing a configuration of a pattern detection non-detection control unit in the pattern detection circuit of the present embodiment.
  • FIGS. 3A to 3C are diagrams illustrating an example of a data stream that is compression-encoded according to the MPEG standard.
  • FIG. 4 is a diagram showing a stream identification number of a system layer in the MPEG standard.
  • FIG. 5 is a diagram showing an example of a start code of a video layer according to the MPEG standard.
  • FIG. 6 is a diagram showing an example of an entry pattern for detecting a start code of each layer.
  • FIG. 7 is a diagram showing an example of each entry pattern and a corresponding flag signal.
  • FIG. 1 is a configuration diagram showing one embodiment of a pattern detection device according to the present invention.
  • the pattern detection device 100 of the present embodiment includes a plurality of comparison units ⁇ 20 -11, 120—N (N> 0, N is an integer), a pattern detection / non-detection control unit 130 And a detection position registration unit 140.
  • a memory / bit stream interface (MEM / BS-I / F: B / S I / F; hereinafter, memory / BS-I / F) 110 is connected to a pattern detection device 100.
  • the input data IND and the read pointer RDP read from the storage means are provided.
  • the input data IND is, for example, a video signal encoded by MPEG illustrated in FIG. 3A, and the readout point RDP is an address of the video signal.
  • FIG. 1 representatively shows only the internal configuration of the first comparison unit 120-1.
  • 1st comparison part 120- ;! Has a comparator 122, an entry pattern holding unit 14 that holds a search target pattern or an entry pattern ETP1, and a flag holding unit 126 that holds a flag FLG1.
  • the number of comparison sections 1 20— :! to 1 20—N matches the entry patterns ETP 1 to ETPN to be searched.
  • the entry pattern ETP1-ETPN and the flags FLG1 to ETPN have a one-to-one correspondence, for example, as in the entry pattern ETP1 and the flag FLG1.
  • the entry patterns ETP] to ETPN are patterns to be searched (detected) among the data included in the input data IND.
  • a detailed example of the entry patterns ETP 1 to ETPN will be described with reference to FIG. 3A.
  • Each of the flags FLG1 to FLGN corresponds to the entry patterns ETP1 to ETPN, for example, as described in detail with reference to FIG.
  • the reset control flip-flop 133 in the detection control unit 130 is composed of a set signal SET for a reset signal and a reset signal (or CLR) for a reset signal.
  • the comparator 122 includes a pattern detection device; input data I ND input from a memory / BS-I / F 110 external to the I 00, and a second input from the entry line storage unit # 24.
  • One-entry pattern ETP1 is compared, and a first hit signal HIT1 is output according to the result of the comparison.
  • the comparator 122 outputs, for example, a high-level (1) hit signal HIT] if the input data IND matches the entry pattern ETP1, and outputs a low-level hit signal if they do not match. Outputs the hit signal HIT1 of (0).
  • the entry pattern holding unit 124 stores the first entry pattern ETP1 input from outside the pattern detection device 100, reads out the stored first entry pattern ETP1, and outputs it to the comparator 122. I do.
  • the flag holding unit 126 holds the second flag signal FLG 1 input from the outside of the pattern detecting device 00.
  • the control signal CTL1 like the flag FLG1, consists of a set signal and a clear signal.
  • the control signal CTL;! Generates a pattern detection window signal P DW that controls registration of the detected match position according to CTLN.
  • FIG. 38 shows an example of the power detection window signal 0 $.
  • each of the plurality of comparison units 120-20 to 120 -N includes the comparator 122 and the entry pattern holding unit, as described above. 14 and a flag holding unit 1 26.
  • Comparison with P1 to ETPN is performed, and hit signals HIT1 to HITN and control signals CTL1 to CTLN are output based on the comparison result. That is, in the pattern apple display device of the present embodiment] 0 0, a plurality of comparison units; It is possible to detect multiple (N) entry patterns ETP1 to ETPN by using ⁇ 120-N.
  • the plurality of flags FLG1 to FLGN specify control information for generating the pattern detection window signal PDW for the corresponding entry patterns ETP1 to ETPN, respectively.
  • the power detection / non-detection control unit 130 is configured to control the holding rice according to the hit signals HIT lH ITN and the control signals CTL] to CTLN from the plurality of comparison units 12 0— ⁇ to 120—N. Generates a pull signal HEB, and outputs it to the detection position registration unit 140 that stores (registers) the read pointer RDP output from the memory /: BS-I / F110.
  • FIG. 2 shows an example of the configuration of the pattern detection // non-detection control section 130.
  • the pattern detection / non-detection control section 130 is composed of OR gates 13 1, 13 22-1, 13 22-2. Reset-set (RS) flip-flop 133 and AND gate 134 have.
  • the OR gate 1331 calculates the logical sum (OR) of the plurality of hit signals HIT 1 to HI TN output from the plurality of comparison units 1 20— :! to 120—N, and as a result, If at least one of the plurality of hit signals HIT 1 to HITN has a high-level hit signal, the high-level (1) hit signal HIT is output to the AND gate 134. On the other hand, the OR gate 1331 outputs a low-level (0) hit signal HIT when all of the plurality of hit signals HIT1 to HITN are at low level.
  • OR gate; I32-2 is a logical sum of clear signals CLR1 to CLRN included in a plurality of control signals CTL1 to CTLN output from a plurality of comparators 1 20-1 to I20-N If there is a high-level clear signal in at least one of the clear signals CLR1 to CLRN, for example, the high-level (1) is used as the reset signal RST and the reset signal of the RS flip-flop 133 Input to input terminal R. On the other hand, the OR gate I32-2 outputs a low-level (0) reset signal RST when all of the clear signals CLR1 to CLRN are low.
  • the RS flip-flop 133 outputs a pattern detection window signal PDW in response to the set signal SET input from the OR gate 132-1 and the reset signal RST input from the OR gate 132-2. That is, when the high-level (1) set signal SET is applied to the set signal input terminal S, the RS flip-flop 133 outputs the high-level (1) pattern detection window signal PDW and outputs the high-level (1 When the reset signal RST is applied to the reset signal input terminal R, the pattern detection window signal PDW is set to low level (0).
  • the AND gate 34 calculates the logical product of the hit signal HIT from the OR gate 3) and the pattern detection window signal PDW from the RS flip-flop 133, and both the hit signal HIT and the pattern detection window signal PDW are at high level. Only when, the high-level (1) holding enable signal HEB is output to the detection position registration unit 140.
  • a plurality of comparison sections 1 20- ⁇ to 1 2 When a high-level hit signal is output from any of 0 to N, a high-level hit signal HIT is output by the OR gate 13 1.
  • an RS flip-flop 133 outputs an active state, for example, a high-level pattern detection window signal PDW. While the pattern detection window signal PDW is held at the high level, the hit signal HI output from the OR gate 13] is output as the hold enable signal HEB via the AND gate 13 4. You.
  • the reset signal RST is output by the OR gate 132-2.
  • the RS flip-flop 133 outputs an inactive state, for example, a D-level power detection window signal P DW. While the pattern detection window signal PDW is held at a low level, the output of the AND gate 134 is also held at a low level. At this time, the hit signal HI output from the OR gate 13 1 is output. Ding is ignored (disabled).
  • the detection position registration unit 140 has a plurality of registers 1 to a register M.
  • the detection position registration unit 140 stores the read pointer RDP output from the memory / BS-IZF 110 in accordance with the hold enable signal HEB from the pattern detection / non-detection control unit ⁇ 30, as an entry ⁇ -Register as a detection position where a pattern matching the pattern exists. More specifically, in the detection position registration unit 140, the held enable signal HE B from the pattern detection non-detection control unit 130 is monitored, and the held enable signal H EB is set to the high level in the active state. At one time, the read pointer RDP output from the memory / BS-I / F] 0 is sequentially stored in the register 1 to the register M.
  • the plurality of comparators are 120-1 to 120— Multiple hit signals HIT 1 to HI TN from N and multiple control signals CTL 1 to CTLN
  • the pattern detection window signal PDW generated in response to the set signals SET 1 to SETN included in the control signals CTL 1 to CTLN and the clear signals CLR 1 to CLRN is at a high level, and the plurality of comparators 120 When any one of the signals HIT1 to HITN is at a high level, it is possible to output a high-level holding enable signal HEB to the inspection position registration unit 140.
  • the detection position registration unit 140 stores the read pointer RDP input from the memory / BS-IZF 110 into the register 1 to the register M corresponding to the read pointer RDP. Memorize things. As a result, the registration of the detection position (match position) can be performed to the register 1 to the register M only for the necessary one of the detected entry patterns. In other words, since it is only necessary to prepare the register 1 to the register M for the pattern to be detected, the “dual lithography” of the pattern detection apparatus 100 can be used effectively. o
  • the input data IND input from the memory / BS-I / F 10 to the pattern detection apparatus of the present embodiment] 00 is a moving image or audio data compressed and encoded according to a predetermined coding standard, for example, the MPEG standard. It is.
  • the compression-encoded data is read out from the memory or other recording medium, and is converted into a bit stream, that is, a continuous data sequence via the memory / BS-; I / F 1] 0.
  • the pattern is supplied to the pattern detection apparatus 100 of the present embodiment.
  • a read pointer RDP indicating the detection position is also output.
  • the read pointer RDP is a pointer (for example, a read address) for reading the data I / D from the memory, or a location at each read starting from a predetermined time. It is a count value that increases in fixed units.
  • a visit stream compressed and encoded according to the MPEG standard is divided into packets as shown in Fig. 3A.
  • the figure shows an example of moving image and audio data according to the MPEG standard.
  • a PES packet (PES—pa) is followed by a packet header (pae k_header) or a system header yst em—header. cket) is located
  • the packet header contains a packet y indicating the packet header, a packet code, and attribute information indicating the attribute of the packet header.
  • the system header contains attribute information, etc., following the system header code indicating the start of the system header.
  • a PES packet includes video data, that is, compression-encoded moving image data, and audio data, that is, compression-encoded audio data.
  • video data that is, compression-encoded moving image data
  • audio data that is, compression-encoded audio data.
  • a video stream start code (Vide 0 str eam st ar t c o d e) or an audio stream start code (au dio str eam st ar tcode) indicating the start of the packet is arranged. ing.
  • FIGS. 4 and 5 show an example of the stream identification number (stream ID) of the system layer.
  • Figure 5 shows an example of a video layer start code. Note that the stream ID or the start code shown in FIGS. 4 and 5 is arranged following the 3-bit code CO X 00 0001].
  • FIG. 6 is a diagram showing an entry pattern for detecting a start code of each layer.
  • the entry pattern for detecting the packet start code is 32 bits (4 bytes) of data [0x000001 ba], and is used to detect the system header code.
  • the entry stream for detecting the audio stream start code is 4 bits of data [0 x 00 0 0 0 1 e-] or [0 x 0 0 0 0 1 d-].
  • the entry pattern for detecting the video stream start code is 4 bytes (000000001e).
  • the hyphen "1" is any one of hexadecimal numbers [0 to 9, a to f (a corresponds to 10 in decimal number, f corresponds to 15 in 10 decimal number)] Means 4-bit day and night.
  • one entry pattern EPT1 to EPTN to be detected in advance and flag signals FLG1 to FLGN is set.
  • the entry pattern is held in the entry pattern holding unit 124, and the flag signal is held in the flag holding unit 126.
  • the comparator 122 compares the input data I ND provided from the memory / IZF 110 with the entry pattern. As a result, the input data I ND and the entry pattern are compared.
  • the hit signal HIT 1 is output when the values match, and at that time, the flag FLG 1 held by the flag holding unit 126 is output as a control signal 0
  • FIG. 7 shows an example of the entry patterns ETP] to ETPN to be detected and the flag signals FLG1 to FLGN corresponding to the respective entry patterns in the pattern detection apparatus 100 of the present embodiment.
  • the flag signals FLG1 to FLGN consist of, for example, two bits each, and these two bits control the RS flip-flop 133 as shown in FIG. , Set signal SET and clear signal (or reset signal) CLR.
  • the flag signal is held in the flag holding unit 126 shown in FIG. As described above, the flag holding unit 26 is controlled by the control signal CTL according to the flag signals FLG1 to FLGN. 1 to CTLN, that is, generate set signals SET 1 to SETN and clear signals CLR 1 to CLRN.
  • the flag signals are (1, 1), (], 0), (0, 1), and (
  • the set signal is kept active, for example, at a high level, and the clear signal is kept inactive, that is, kept at a low level.
  • the packet start code that is, the flag signal corresponding to the 32-bit entry pattern CO 0000001 aO is set to (1, 0).
  • the video stream start code that is, the flag signal corresponding to the entry pattern [0X000001e-] is set to (0, 1).
  • the audio stream start code that is, the flag signal corresponding to the entry pattern [0x00001c-] or [0x000001d-] is set to (0,)).
  • the flag signal corresponding to the entry pattern [0x000 0 0 1 b—] is set to (0, 0).
  • the pattern detection apparatus 100 of the present embodiment detects a data sequence that matches the entry pattern from the input data stream. Further, each detection position, that is, a match position, is registered in a corresponding registry of the detection position registration unit 40 in accordance with a flag signal corresponding to each entry pattern.
  • the pattern detection window signal PDW is maintained in the active state, for example, at a high level in the pattern detection / non-detection control unit 130, and accordingly, the pattern detection Z non-detection control unit 130 As a result, the active breakdown holding enable signal HEB is output. For this reason, the match position corresponding to the packet start code is registered in the detection position registration unit 140 at the corresponding registry evening.
  • the PES packet is input following the packet header with the first packet in the bucket.
  • a video stream start code is placed at the top of the PES packet. That is, the video stream start code at the head of the EPS bucket is detected by the entry stream [0x00001e-].
  • the hold enable signal HEW is generated according to the hit signal HIT. B is output. In response, the match position is registered in the detection position registration unit 140. Also, as shown in FIG.
  • the pattern detection / non-detection control unit 1 since the flag signal corresponding to the entry pattern [0x00001e-] is set to (0, 1), the pattern detection / non-detection control unit 1 At 30, the pattern detection window signal PDW is switched to the inactive state, for example, to the low level as shown in FIG. For this reason, the duration of the PES packet During the entry period, for example, the hit signal HIT detected according to the user data start code [0 x 00 0 0 0 1 2 Group start code [0 x 00 0 0 0 1 b 8] etc. becomes invalid Therefore, the registration of the multi-position corresponding to these entry patterns is not performed.
  • the pattern detection device of the present embodiment 00 detects an entry pattern [0 0 0 0 0 0 1 1 b a ] corresponding to a packet since in accordance with the flag signal corresponding to the pattern (l s 0) Pas evening Ichin detection window signal PDW is set to Akutipu state, the path evening one emission detection / non-detection control unit 1 3 0, the hit signal hIT Accordingly, the holding enable signal HE B is output. For this reason, the match position corresponding to the entry pattern is registered in the detection position registration unit 140 at the registration evening. Then, when the video stream start code at the head of the PES packet is detected, the flag signal corresponding to the entry pattern [0X00001e-] is set to (0, 1).
  • the match position is not registered, so it is necessary. Only the correct match positions are registered, and the hardware resources of the detection position registration unit 140, for example, the efficiency of the registration can be improved.
  • the pattern detection apparatus 100 of the present embodiment is used, as described above, not only when the PES packet of the video stream is input following the packet code, but also the packet Even when a system header and a PES packet of the audio stream are input following the toque, the pattern detection window signal PDW is correctly controlled by the pattern detection Z non-detection control unit 130, and the necessary hit A match position can be registered for only the signal.
  • the packet stream code in the front face of the packet header is an entry pattern [0x0000 0 lba ] Is detected by Then, the detected match position is stored in the detection position registration unit.
  • the pattern detection Z non-detection control unit 130 sets the power ring window signal PDW to the active state.
  • the system header code at the top of the system header is detected by the entry pattern [0; s 0 0 0 0 0; lt3—].
  • the flag signal corresponding to the entry pattern [0 3 ⁇ 4 0 0 0 0 1 b—] is (0, 0).
  • the state of the detection window signal PDW does not change and is maintained in the active state.
  • the audio stream start code at the beginning of the PES packet is the entry pattern “0x0 0 0 0 0 1c—] or [0x0 0 0 00 1 d—]
  • the signal is (0, 1) Therefore, upon detection of the audio stream start code, the pattern detection window signal PDW of the pattern detection / non-detection control unit 130 is switched to the inactive state.
  • the match position is registered without outputting the holding enable signal HEB.
  • Such L Such L ,.
  • the entry pattern to be detected and the corresponding entry pattern are stored in the respective comparison sections by the entry pattern holding section 124 and the flag holding section 126.
  • the flag signal is stored, the input data I ND is compared with the entry pattern held by the entry pattern holding unit 124 by the comparator 122, and a hit signal is output when the input pattern matches and the entry pattern is matched.
  • Flag holding unit 1 2 6 Signal, and the pattern detection Z non-detection control unit] 30 outputs the holding enable signal HEB only when a required entry pattern is detected in accordance with the hit signal and control signal.
  • the entry pattern and the detection position are registered in the detection position registration unit 140.
  • the detection position can be registered only for the necessary apples, and the hardware resources such as the register in the detection position registration unit 140 for registering the detection position can be efficiently used.
  • various alternative techniques performed by those skilled in the art are not limited to the above-described examples.
  • the plurality of registers 1 to M in the detection position registration unit 140 can be replaced with a semiconductor memory device such as a RAM.
  • the case where the pattern ETP and the flag FLG are input and held in these entry one pattern holding unit ⁇ 24 and the flag holding unit 126 is illustrated, but if the entry pattern ETP and the flag FLG are fixed, Data can be stored in advance.
  • the entry-to-pattern holding section 24 and the flag holding section 126 can be constituted by a semiconductor memory or the like.
  • the flag holding unit 126 has a function of outputting the held flag FLG when the first hit signal HIT1 is output from the comparator 122, that is, a gate function. Just do it.
  • each of the comparison units 1 2 0—] to ⁇ 2 0— The entry pattern holding unit 124 and the flag holding unit 126 can be realized by one semiconductor memory. Therefore, the configuration example in FIG. 1 is conceptual, and in fact, a plurality of entry patterns stored in a plurality of comparison sections 12 0—1 to 12 0—N.
  • the holding section 124 and the plurality of flag holding sections 126 can be constituted by one semiconductor memory or the like.
  • pattern detection device of the present invention illustrated in FIG. 1 can be configured as one semiconductor integrated device.
  • the pattern detection apparatus of the present invention is applicable only to a video signal or the like. Not done.
  • the read pointer RDP described with reference to FIG. 1 corresponds to the read address of the memory.
  • the pattern detection device of the present invention only the necessary match positions are registered in accordance with the flag signal set corresponding to each entry pattern (search target pattern). Since the match position can be discarded, the resources of the circuit for registering the match position (detection position), that is, the register or memory for storing the entry pattern and the corresponding match position, must be used efficiently. Can be.

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Abstract

検出対象データとエントリーパターンとの比較結果に応じてパターン検出を行う場合、検出パターンと検出位置を保持するハードウエアリソースを適切にでき、パターン検出後の処理のオーバーヘッドを削減できるパターン検出装置を実現する。当該パターン検出装置は、比較器（１２２）において、エントリーパターン保持部（１２４）に保持されたエントリーパターン（ＥＴＰ）と、パターン検出装置の外部から入力されたデータとを比較し、一致しているとき一致を示すヒット信号（ＨＩＴ）を出力する。フラグ保持部（１２６）はヒット信号（ＨＩＴ）が出力されたとき保持したいるフラグ信号（ＦＬＧ）を制御信号（ＣＴＬ）としてパターン検出／非検出制御部（１３０）に出力する。パターン検出／非検出制御部（１３０）は、ヒット信号（ＨＩＴ）および制御信号（ＣＴＬ）に従って、検出されたデータの位置を示すデータを保持させるための保持イネーブル信号（ＨＥＢ）を出力する。検出位置登録部（１４０）には、検出対象の数に対応するレジスタを有し、保持イネーブル信号（ＨＥＢ）に応じて印加される読み出しポインタ（ＲＤＰ）を対応するレジスタに保存する。

Description

パターン検出装置 技術分野
本発明は、 パターン検出装置に閼する。 特に本発明は、 メモリに記憶されてい るデータまたは外部から入力されるデー夕に、 所定のパ夕ーンをもつデータが存 在するか否かを検出する （検索する） パターン検出装置 （パ夕 ン検素装置） に 関する。 背景技術
たとえば、 特開平 5— 7 6 0 5 6号公報、 特開平 7 - 3 7 3 2 6号公報、 特開 平 9— 3 2 〗 7 2 6号公報は、 検索対象のデ^ "タに所定のパターンをもつデータ が存在するか否かを検出するパターン検出回路 （パターン検索装置） において、 通常、 検出 （検索） の対象となるパタ^-ン （以下、 検索対象パターンまたはェン トリーパターンと表記する） を用いて、 メモリ空間に記憶されているデータにつ C、て検索対象パ夕ーンと一致するか否かを行うパターンマツチングを行うマッチ ング法を開示している。
パターンマツチング法では、 検出対象となるデータが記憶されているメモリ空 間に、 読み出しァドレスを移動しながら順次データを読み出しェントリーパター ンと一致するか否かを比較する。 一致したときの読み出しアドレスが検出位置 （ またはマッチポジション） として記憶手段に記憶される。 このマッチポジション は、 ェントリーパ夕 ^ンと同じ配列をもつデータがメモリ空間のどの位置に存在 するかを示すもので、 その後の処理において、 当該マッチポジションを目印に所 望のデータ処理が行われる。
一般的なパターン検出回路には、 比較回路と検出位置登録回路が含まれている ステムレーャとして、 複数種類のシステム識別コード （ストリーム I D ) が規定 され、 またビデオレーャとして複数の開始コード （スタートコ一ド） が規定され てい "&。
システムレーャの検出において、 檎出したストリーム I Dをェントリ一パター ンとして用いて、 パターン検出が行われる。 また、 ビデオレーャの撿出において は、 検出したいスタートコードをエントリーパターンとして用いて、 パターン検 出が行われる。
ところで、 上述した従来のパ夕ーン検出回路を用いて MP E Gに準じて生成し たピツ トストリームに対して、 システムレーャのストリー厶 I D及びビデオレー ャのスタートコ一ドを検出するとき、 まずデータ 〔 0 x 0 0 0 0 0 1〕 をェント リーパターンとして、 ビッ トストリームを順次メモリから読み出して、 パターン 検出が行われる。 そして、 データ 〔 0 x 0 0 0 0 0 1〕 の検出に引き続き、 1パ ィ卜のコ一ド、 例えば、 システムレーャのストリーム I Dまたはビデオレーャの スタートコードをエントリーパターンとして、 パターン検出が行われる。 このた め、 マッチポジションを記憶するために多くのレジス夕またはメモリが必要とな り、 また、 エントリーパターンを記憶すること自体に、 非常に多くのハードゥエ ァリソースを必要とする。
さらに、 従来のパターン検出回路において、 ヒッ トするたびに逐次処理を行う ことにより、 マッチポジションを保持するためのハ^"ドウエアリソースを削減で きるが、 パタ ン検出とヒツ ト後の条件分岐に対するオーバーへッ ドが大きくな る。 このオーバーヘッ ドを削減するために、 ある程度まとまった単位でのパタ^" ン検出が必要となる。 しかし、 これを達成するために、 パターン検出回路におい て検出対象となるメモリ空間をある程度まとまってパターン検出を行う仕組みが 必要となるが、 通常これを備えていないため、 パターン検出のオーバーヘッ ドの 削減が実現できないという不利益がある。 。 比較回路において、 検索対象のメモリ空間から記憶データが順次読み出され、 読み出したデータとェントリーパターンとが一致するか否かが比較される。 そし て、 比較対象が一致したとき比較回路から検出一致信号 （ヒッ ト信号） が出力さ れる。 檢出位置記憶回路ほ、 レジス夕、 メモリなどで構成されており、 上記比較 回路からヒジ ト信号を受けたとき、 検索位置、 すなわち、 そのときの読み出しァ ドレスまたは所定の基準位置からのカウント値をレジス夕、 メモリなどに保持す ¾ ο
従来の方法では、 広大なメモリ空間にェン トリーパ夕 ンと一致するデ一夕が 存在する場合において、 検索の結果、 エン トリーパターン （検索対象パターン） と一致し、 ヒツ ト信号が出力するごとにその検出位置を記憶しなければならない ため、 それだけのビジ ト幅を持つレジス夕または大容量のメモリを用意する必要 がある。
たとえば、 2 Π のメモリ空間に記憶されているデータについてパターン検出を 行う場合、 ヒッ ト信号の数分のビツト幅を持つレジスタまたはヒッ ト信号の数分 の容量のメモリが必要となる。 具体的には、 マッチポジションの登録数が m個と した場合、 合計 2 n x mのビッ ト幅を持つレジスタまたは合計 2 n x mアドレス 分のメモリが必要になる。 nと mが増加するにつれて、 マッチポジションを記憶 するのに必要なレジス夕またはメモリなどハードウェア資源 （リソース） の量も それだけ増加する。
たとえば、 動画像および音声信号を圧縮符号化する標準規格の一つである M P E Gにおいて、 圧縮符号化されたデータ系列 (以下、 ピッ トスト リームまたはデ 一夕ストリームと称する） におけるパターン検出は、 システムレーャ及びビデオ レーャにおいてそれぞれ行われる。
MP E Gのビッ トストリームは、 たとえば、 図 3 Aおよび図 4〜図 7に例示し たように、 先頭に 3バイ 卜の識別コード 〔0 X 0 0 0 0 0 1〕 に続き、 1バイト のコードとしてシステムレーャ、 またはビデオレーャごとに設けられている。 シ
2 発明の開示
本発明は、 かかる事情に鑑みてなされたものであり、 その目的は、 パターンマ ツチングにより検索対象となるメモリ空間から所望のパ夕一ンをもつデー夕を検 出する場合、 検出パターン及び検出位置を記憶するためのリソースを節約でき、 パ夕一ン検出後の処理のオーバーへ ドを削減できるパ夕一ン檎出回路を握供す ることにある。
上記目的を達成するため、 本発明のパターン検出回路は、 検出対象となるェン トリーパターンを記憶する検出パ夕 ン記憶手段と、 上記各ェントリ ^パターン に対応するフラグ信号を記憶するフラグ記憶手段と、 入力されるデータと上記検 出パターン記憶手段に記憶されているェントリーパターンとを比較する比較手段 と、 上記比較手段による比較の結果、 上記入力デ 夕と上記エントリ パターン とが一致したとき、 上記フラグ記憶手段に記憶されている当該ェントリーバタ ンに対応するフラグ信号に応じて、 上記検出位置を記憶する検出位置記憶手段と を有する。
また、 本発明では、 好適には、 上記比較手段によって上記入力デ タと上記ェ ントリーパターンとが一致すると判断した場合、 上記ェントリーパターンに対応 する上記フラグ信号が検出位置を記憶することを示すとき、 パターン検出窓信号 をアクティブ状態に設定し、 上記ェントリーパターンに対応する上記フラグ信号 が検出位置を記憶しないことを示すとき、 上記パタ一ン検出窓信号を非ァクティ プ状態に設定する検出位置記憶制御手段をさらに有する。
また、 本発明では、 好適には、 上記検出位置記憶手段は、 上記パターン検出窓 信号がアクティブ伏態にあるとき、 上記ェントリーパタ ンの検出位置を記憶し 、 上記パターン検出窓信号が非アクティブ状態にあるとき、 上記エントリーパ夕 ンの検出位置を記憶しない
さらに、 本発明では、 好適には、 上記入力データは、 M P E G規格に従って庄 縮符号化された画像データ及び音声データであり、 上記ェントリーパターンは、 上記圧縮符号化されたデ一夕に含まれているパケツトの先頭を示す識別デー夕に 応じて設定される。
本発明によれば、 検索対象のェントリーパターンごとにフラグ信号が設定され る。 比較手段によって入力データとエントリーパターンとが比較され、 当該比較 の結果、 入力データがエントリーパターンと一致する場合、 当該エントリーパ夕 ーンに対応するフラグ信号が有効であるか否か、 即ち、 当該フラグ信号が検出位 置の記憶を示しているか否かに従って、 検出位置の記憶を示すとき、 エントリー パターンと検出位置が記憶され、 逆に、 フラグ信号が検出位置を記憶しないこと を示すとき、 検出位置の記憶が行われない。 このため、 登録する必要な検出位置 を予め指定することが可能となり、 検出位置を記憶する記憶手段のリソースを効 率よく利用することが可能である。 図面の簡単な説明
図 1は、 本発明に係るパターン検出回路の一実施形態を示す構成図である。 図 2は、 本実施形態のパターン検出回路にあるパターン検出 非検出制御部の 構成を示す構成図である。
図 3 A〜図 3 Cは、 MP E G規格に準じて圧縮符号化されたデータストリーム の一例を示す図である。
図 4は、 M P E G規格におけるシステムレ一ャのストリー厶識別番号を示す図 である。
図 5は、 M P E G規格におけるビデオレーャのスタートコ一ドの例を示す図で あな。
図 6は、 各レ ャのスタートコ ドを検出するためのェントリ一パターンの例 を示す図である。
図 7は、 それぞれのェントリ一パターン及びそれに対応するフラグ信号の例を 示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態につ t、て図面を用いて詳しく説明する。
図 1は本発明に係るパターン検出装置の一実施形態を示す構成図である。 図示のように、 本実施形態のパターン検出装置 1 00は、 複数の比較部〗 20 一 1， 1 20— N (N>0、 Nは整数） 、 パターン検出/非検出制御部 13 0、 および、 検出位置登録部 140を有している。
図 1において、 メモリ/ビッ トストリームイン夕一フェース （MEM/B S— I/F： B i t s t r e am I/F、 以下、 メモリ/ BS— I /F) 1 1 0は 、 パターン検出装置 1 00に、 たとえば、 記憶手段から読み出した、 入力データ I NDと読み出しポインタ RDPを提供する。 入力データ INDとしては、 たと えば、 図 3 Aに図解した MPEGで符号化されたビデオ信号であり、 読み出しポ イン夕 RDPとしては、 そのビデオ信号のァドレスなどである。
以下、 本実施形態のパターン検出回路 1 00の構成について説明する。
複数の比較部 1 20—：!〜】 20— Nは各々同じ構成を有する。 このため、 図 1では、 .代表して、 第 1比較部 1 20— 1の内部構成のみ示している。 第 1比較 部 120—；！は、 比較器 1 22、 検索対象パターンまたはエントリーパターン E TP 1を保持するェントリーパターン保持部 1 4、 および、 フラグ FLG 1を 保持するフラグ保持部 1 26を有している。
比較部 1 20—：!〜 1 20— Nの個数は、 検索の対象となるエントリーパタ ン ETP 1〜ETPNと一致している。 ェントリーパターン E TP 1-ETPN とフラグ FLG 1~ETPNとは、 たとえば、 ェントリーパターン E TP 1とフ ラグ FLG 1のように、 1対 1で対応している。
ェントリーパターン E TP】〜ETPNは、 入力データ I NDに含まれるデー 夕のうち検索 （検出） の対象となるパターンである。 ェントリーパタ^"ン E TP 1〜~ETPNの詳細な例示は、 図 3 Aを参照して述ぺる。 フラグ FLG 1〜~FLGNの各々は、 ェントリーパターン E TP 1~ETP Nに対応しており、 たとえば、 図 7を参照して詳述するように、 図 2に図解した パ夕 ン検出 Z非検出制御部 130におけるセッ ト リセッ トフリップフロップ 133©セ ト用信号でなるセツトデ一夕 SETと、 リセツ ト用信号であるリセ ツ トデ一夕 （またはタリアデ一夕 CLR)からなる。
比較器 1 22は、 パターン検出装置; I 00の外部のメモリ/ BS— I/F 1 1 0から入力される入力データ I NDと、 ェントリーパ夕^-ン保持部〗 24から入 力される第 1ェントリーパターン E TP 1とを比較し、 当該比較の結果に応じて 、 第 1ヒツト信号 HI T 1を出力する。 たとえば、 比較器 1 22は、 入力データ I NDとエントリーパターン ETP 1とが一致していれば、 たとえば、 ハイレべ ル （1) のヒツ ト信号 HI T】を出力し、 不一致の場合はローレベル （0) のヒ ツト信号 HI T 1を出力する。
エントリーパターン保持部 1 24は、 パターン検出装置 1 00の外部から入力 される第 1ェントリーパターン ETP 1を記憶し、 記憶している第 1ェントリー パターン E TP 1を読み出して比較器 1 22に出力する。
フラグ保持部 1 26は、 パターン検出装置】 00外部から入力される第〗フラ グ信号 FLG 1を保持し、 比較器〗 22の比較結果である第 1ヒッ ト信号 HI T 1がハイレベルのとき、 保持している第 1フラグ F L G 1を第 1制御信号 C T L 1として出力する。 制御信号 CTL 1は、 フラグ FLG 1と同様、 セッ ト信号及 びクリア信号からなる。
パターン検出 Z非検出制御部 130において、 比較部 1 20—；!〜 1 20— N から出力される制御信号 CTL；！〜 CTLNに応じて、 検出したマッチポジショ ンの登録を制御するパターン検出窓信号 P D Wを生成する。 パ夕一ン検出窓信号 0¥の1例を図38に示す。
本実施形態のパターン検出装置 1 00において、 複数の比較部 1 20 -〗〜 1 20—Nの各々は、 上述したように、 比較器 1 22、 エントリーパターン保持部 1 4およびフラグ保持部 1 2 6によって構成されている。 それぞれの比較部に おいて、 入力される入力データ I NDと保持されているェントリーパターン ET
P 1〜ETPNとの比較が行われ、 その結果に基づきヒツ ト信号 H I T 1~H I TNおよび制御信号 CTL 1〜CTLNが出力される。 すなわち、 本実施形態の パターン檎出装置】 0 0において、 複数の比較部; I 2 0—：！〜 1 2 0— Nによつ て、 複数 （N個） のェントリーパターン ETP 1〜ETPNを検出することが可 能である。
なお、 複数のフラグ FLG 1〜FLGNはそれぞれ、 対応するエントリーパ夕 ーン ETP 1 ~ETPNについて、 パターン検出窓信号 PDWの生成のための制 御情報を規定している。
パ夕一ン検出/非検出制御部 1 3 0は、 複数の比較部 1 2 0—〗〜 1 20— N からのヒット信号 H I T l-H I TNおよび制御信号 CTL】 ~CTLNに応じ て、 保持イネ一プル信号 HE Bを生成して、 メモリ/: BS— I/F 1 1 0から出 力される読み出しポインタ RDPを記憶 （登録） する検出位置登録部 1 4 0に出 力する。
図 2はパターン検出 / /非検出制御部 1 3 0の一構成例を示している。
パターン検出/非検出制御部 1 30は、 ORゲート 1 3 1、 1 3 2 - 1, 1 3 2 - 2. リセッ ト ·セッ ト型 （RS) フリップフロップ 1 33、 および ANDゲ ート 1 34を有している。
ORゲート 1 3 1は、 複数の比較部 1 20—：!〜 1 2 0— Nから出力される複 数のヒツ ト信号 H I T 1~H I TNの論理和 （OR) を演算し、 その結果、 複数 のヒッ ト信号 H I T 1~H I TNのうち 1つでもハイレベルのヒッ ト信号があれ ば、 たとえば、 ハイレベル （1 ) のヒツ ト信号 H I Tを ANDゲート 1 34に出 力する。 他方、 ORゲート 1 3 1は、 複数のヒッ ト信号 H I T 1〜H I TNの全 てがローレベルのときは、 ローレベル (0) のヒツ ト信号 H I Tを出力する。
ORゲート 1 3 2—； Iは、 複数の比較部 1 2 0—；!〜; I 2 0— Nから出力され る複数の制御信号 CTL 1〜CTLNに含まれている複数のセツ ト信号 SET】 ~SETNの論理和を演算し、 演算結果、 複数のセッ ト信号 SET 1~SETN のうち 1つでもハイレベルのセッ ト信号があれば、 たとえば、 ハイレベル （1) のセ ト信号 SETとして、 RSフリップフロップ 133®セツ ト信号入力端子 Sに入力する。 他方、 ORゲート 132— 1は、 複数のセジ ト信号 SET：！〜 S ETN全てがローレベルのときは、 ローレベル （0) のセジ ト信号 SETを出力
ORゲート； I 32— 2は、 複数の比較部 1 20— 1〜； I 20— Nから出力され る複数の制御信号 CTL 1〜CTLNに含まれているクリア信号 CLR 1〜CL RNの論理和を演算し、 演算結果、 クリア信号 CLR1〜CLRNのうち 1つで もハイレベルのクリア信号があれば、 たとえば、 ハイレベル （1) をリセッ ト信 号 RSTとして、 RSフリップフロップ 133のリセツ ト信号入力端子 Rに入力 する。 他方、 ORゲート： I 32— 2は、 クリア信号 CLR 1〜CLRNの全てが ローレベルのとき、 ローレベル （0) のリセジ ト信号 RSTを出力する。
RSフリツプフ口ップ 133は、 ORゲート 132— 1から入力されるセツ ト 信号 SETおよび ORゲート 1 32— 2から入力されるリセツ ト信号 RSTに応 じて、 パターン検出窓信号 PDWを出力する。 すなわち、 RSフリップフロップ 1 33は、 ハイレベル （1) のセッ ト信号 SETがセッ ト信号入力端子 Sに印加 されたときハイレベル （1) のパターン検出窓信号 PDWを出力し、 ハイレベル (1) のリセツト信号 RSTがリセ'ジ ト信号入力端子 Rに印加されたときパター ン検出窓信号 PDWをローレベル （0) にする。
ANDゲート】 34は、 ORゲート】 3】からのヒツ ト信号 H I Tと RSフリ ップフロツプ 133からのパターン検出窓信号 PDWの論理積を演算し、 ヒッ ト 信号 H I Tおよびパターン検出窓信号 PDWが共にハイレベルのときのみ、 ハイ レベル （1) の保持イネ一プル信号 HEBを検出位置登録部 140に出力する。 パターン検出/非検出制御部 1 30において、 複数の比較部 1 20 -〗〜 1 2 0— Nの何れかからハイレベルのヒッ ト信号が出力されると、 ORゲート 1 3 1 によって、 ハイレベルのヒッ ト信号 H I Tが出力される。 また、 複数の比較部 1
2 0—；！〜 1 2 0 -Nの何れかからセット信号が出力されるとき、 ORゲ ト 1
3 2—； Iによってセット信号 SETが出力される。 これに応じて、 RSフリップ フロ 'ジブ 1 33より、 ァタティブ状態、 例えば、 ハイレベルのパターン検出窓信 号 PDWが出力される。 パタ ン検出窓信号 PDWがハイレベルに保持されてい る間、 ORゲート 1 3 】から出力されるヒッ ト信号 H I了が、 ANDゲート 1 3 4を介して保持イネ一プル信号 HE Bとして出力される。
一方、 複数の比較部〗 2 0—〗〜〗 2 0— Nの何れかからクリァ信号が出力さ れるとき、 ORゲート 1 3 2— 2によってリセツ ト信号 RSTが出力される。 こ れに応じて、 RSフリップフロップ 1 33より、 非アクティブ状態、 たとえば、 D一レベルのパ夕一ン検出窓信号 P DWが出力される。 パタ一ン検出窓信号 P D Wがローレベルに保持されている間、 ANDゲ^"ト 1 34の出力もローレベルに 保持されるので、 このとき ORゲート 1 3 1から出力されるヒッ ト信号 H I丁が 無視される （無効状態となる） 。
次に、 検出位置登録部 1 40について説明する。
図 1に示すように、 検出位置登録部 1 4 0は、 複数のレジスタ 1〜レジス夕 M を有している。 検出位置登録部 1 4 0は、 パターン検出/非検出制御部〗 3 0か らの保持イネ一プル信号 HE Bに従って、 メモリ/ BS— IZF 1 1 0から出力 される読み出しポインタ RDPを、 ェントリ^-パターンと一致したデ一夕が存在 した検出位置として、 その登録を行う。 具体的に述べると、 検出位置登録部 1 4 0において、 パターン検出 非検出制御部 1 3 0からの保持イネ一プル信号 HE Bをモニタし、 当該保持ィネーブル信号 H EBがァクティプ状態のハイレベルに あるとき、 メモリ/ BS— I/F】 】 0から出力される読み出しポインタ RDP を、 順次、 レジス夕 1〜レジス夕 Mに記憶する。
上述したように、 パク ン検出 非検出制御部 1 3 0において、 複数の比較器 120- 1~120— Nからの複数のヒッ ト信号 H I T 1~H I TNおよび複数 の制御信号 C T L 1〜 C T L Nに応じて保持ィネ一プル信号 H E Bが生成されて
、 検出位置登録部 140に供給される。 その結果、 制御信号 CTL 1〜CTLN に含まれるセッ ト信号 SET 1〜SETNとクリア信号 CLR 1〜CLRNに応 じて生成されるパターン検出窓信号 PDWがハイレベルで、 複数の比較器 120 —ュ〜 120— Nからのヒッ ト.信号 H I T 1〜H I TNのいずれかがハイレベル のとき、 ハイレベルの保持イネ一プル信号 HE Bを檢出位置登録部 140に出力 することが可能となる。
検出位置登録部 140は、 保持イネ一プル信号 HE Bがハイレベルのァクティ プレベルのとき、 メモリ/ BS— IZF 1 1 0から入力されている読み出しボイ ンタ RDPをレジスタ 1〜レジス夕 Mの対応するものに記憶する。 これによつて 、 検出したエントリーパターンのうち、 必要なものについてのみ、 検出位置 （マ ツチポジション） の登録をレジス夕 1〜レジスタ Mに行うことができる。 換言す れば、 検出対象のパ夕 ンの分だけレジス夕 1〜レジス夕 Mを準備すればよいか ら、 パターン検出装置 100のハ^ "ドゥエァリソ^"スを有効に使用することがで きる o
以下、 具体例に基づき本実施形態のパタ ン検出装置 100の動作を述べる。 メモリ/ BS— I/F〗 10から本実施形態のパターン検出装置】 00に入力 される入力データ INDは、 所定の符号化規格、 例えば、 MPEG規格に従って 圧縮符号化された動画像または音声デー夕である。 圧縮符号化されたデ一タがメ モリまたは他の記録媒体から読み出されて、 メモリ/ BS—； I/F 1 】 0を介し て、 ビッ トストリ ム、 すなわち、 連続したデータの系列となった形態で、 本実 施形態のパターン検出装置 100に供給される。 また、 当該ビッ トストリームと 同時に、 検出位置を示す読み出しポインタ RDPも出力される。 当該読み出しポ イン夕 RDPは、 メモリからデ一夕 I NDを読み出すときのポインタ （たとえば 、 読み出しァドレス）、 または、 所定の時点を開始点として、 読み出しごとに所 定の単位で増加するカウント値である。
MP EG規格に従って圧縮符号化されたビジ トストリームは、 図 3 Aに示すよ うに、 パケツ ト単位で区分されている。 図 では、 MPEG規格に従った動画 像およぴ音声データの一例を示している。
図 3 Aに示すように、 符号化データのビ' トストリームにおいて、 パケ' トへ ッ夕 (p a e k_h e a d e r ) 、 またはシステムへッダ y s t em— h e a d e r) に続いて、 PESパケツト （PES— pa c k e t ) が配置されてい
A ¾J。
パケツ トへツダには、 パケッ トへツダのス夕一トを示すパケ y トス夕一トコ一 ドに続いて、 パケッ トデ一夕の属性を示す属性情報などが含まれている。
システムへッダには、 システムへッダのスタートを示すシステムへッダス夕一 トコ一ドに続いて、 属性情報などが含まれている。
PESパケツ トは、 ビデオデータ即ち圧縮符号化された動画像データからなる ものと、 オーディオデータ、 すなわち、 圧縮符号化された音声データからなるも のがある。 それぞれの PESパケッ卜の先頭に、 当該パケッ 卜のスタートを示す ヒデォストリームスタートコード (V i d e 0 s t r eam s t ar t c od e) またはオーディオストリ一ムスタートコ ド （au d i o s t r ea m s t ar t c o d e ) が配置されている。
図 4はシステムレーャのストリーム識別番号 （ストリーム I D) の例を示して いる。 図 5はビデオレーャのスタートコードの例を示している。 なお、 図 4、 図 5に示すストリーム I Dまたはスタートコ一ドは、 3パイトのコード CO X 00 0001〕 に続いて配置されている。
図 6は各レーャのスタートコードを検出するためのェントリ一パターンを示す 図である。 図 6に示すように、 パケットスタートコードを検出するためのェント リーパターンは、 32ビッ ト （4バイ ト） のデータ 〔0x 000001 ba〕 で あり、 システムへッダス夕一トコ一ドを検出するためのェントリ一パターンは、 4パイトのデ一夕 〔0 X 0 00 00 1 b b〕 である。
また、 オーディオストリームスタートコ一ドを検出するためのェントリーパ夕 ーンは、 4パイ トのデー夕 〔0 x 00 0 0 0 1 e—〕 または 〔0 x 0 0 0 0 0 1 d—〕 となり、 ビデオストリームスタートコードを検出するためのエントリーパ ターンは、 4パイ トのデ一夕 〔 0 0 0 00 0 1 e—〕 となる。 ここで、 ハイフ ン 「一」 は、 1 6進数の 〔0〜9、 a〜f (aは 1 0進数の 1 0、 f は 1 0進数 の 1 5に対応している） 〕 の何れかの 4ビッ トのデー夕を意味する。
本実施形態のパターン検出装置〗 0 0において、 複数の比較部〗 2 0—〗〜 1 2 0一 Nに対して、 予め検出したいェントリ一パターン EPT 1〜EPTN及び それに対応するフラグ信号 F L G 1〜F L G Nが設定される。 上述したように、 ェントリーパターンがェントリーパターン保持部 1 24に保持され、 フラグ信号 がフラグ保持部 1 26に保持されている。 このため、 それぞれの比較部において 、 比較器 1 22によってメモリ/ — IZF 1 1 0から提供される入力データ I NDとエントリーパターンとの比較が行われ、 その結果、 入力データ I NDと ェントリーパターンが一致したとき、 ヒッ ト信号 H I T 1が出力され、 そのとき 、 フラグ保持部 1 2 6から保持しているフラグ FLG 1を制御信号として出力さ れる 0
図 7は本実施形態のパターン検出装置 1 00において、 検出したいエン トリー パターン ETP】〜ETPNおよびそれぞれのェントリーパターンに対応するフ ラグ信号 FLG 1~FLGNの一例を示している。
なお、 本例では、 フラグ信号 FLG 1〜FLGNは、 たとえば、 2ピッ トのデ 一夕からなり、 図 7に示すようにこれらの 2ビッ トがそれぞれ、 RSフリップフ 口 ' プ 1 33を制御する、 セッ ト信号 SETとクリア信号 （またはリセツ ト信号 ) CLRである。
フラグ信号が図 1に示すフラグ保持部 1 2 6に保持される。 前述したように、 フラグ保持部】 2 6がフラグ信号 F L G 1〜F L G Nに応じて、 制御信号 C T L 1〜CTLN、 すなわち、 セット信号 SET 1〜SETNとクリア信号 CLR 1 〜CLRNを生成する。
図 7に示すように、 フラグ信号は （1， 1 ) 、 （】， 0) 、 （0， 1 ) 及び （
0S 0) の 4つの扰態をとる。 各状態の内容を下記のとおりである。
(】） フラグ信号が （1, 0) のとき、 セッ ト信号がアクティブ状態、 たとえ ば、 ハイレベルに保持され、 クリア信号が非アクティブ状態、 すなわち、 ローレ ベルに保持される。
(2) フラグ信号が 〔0， 1) のとき、 セッ ト信号が非アクティブ状態、 すな わち、 ローレベルに保持され、 クリア信号がアクティブ状態、 すなわち、 ハイレ ベルに保持される。
(3) フラグ信号が （0， 0) のとき、 セツ ト信号およびクリア信号がともに 非アクティブ状態に保持される。 このため、 パターン検出窓信号 PDWの状態が 変化しない。
(4) フラグ信号 （】， 1 ) は禁止状態である。
次いで、 図 7を参照しつつ、 エントリーパターン及びそれに対応するフラグ信 号の具体例について説明する。
図 7に示すように、 まず、 パケットスタートコ一ド、 すなわち、 3 2ビッ トの ェントリーパターン CO 0 00 00 1 aO に対応するフラグ信号が (1， 0 ) に設定されている。
次に、 ビデオストリームスタートコ一ド、 すなわち、 ェントリーパターン 〔0 X 00 000 1 e - に対応するフラグ信号が （0， 1) に設定されている。 同 様に、 オーディオストリームスタートコード、 即ちエントリーパ夕 ン 〔0 x 0 0000 1 c—〕 または 〔0 x 00000 1 d—〕 に対応するフラグ信号がとも に （0， 】） に設定されている。 そして、 ェントリーパターン 〔0 x 000 0 0 1 b—〕 に対応するフラグ信号が （0， 0) に設定されている。
次に、 図 7に示すェントリーパターン及びそれに射応するフラグ信号に応じて 、 本実施形態のパターン検出装置 1 0 0の検出動作について説明する。 図 7に示すように設定されたエントリーパターンとそれに対応するフラグ信号 に応じて、 本実施形態のパターン検出装置 1 0 0は、 入力されるデータストリー ムからエントリーパターンと一致するデ 夕系列を検出し、 さらにそれぞれ ©ェ ントリーパターンに対応するフラグ信号に応じて、 それぞれの検出位置、 即ち、 マッチポジションを検出位置登録部〗 4 0の対応するレジス夕に登録する。
具体的に、 たとえば、 パケッ トスタートコード、 即ち、 エントリーパターン 〔 0 ¾ 00 0 0 0 1 b a 3 と一致するデ^-夕系列が検出したとき、 当該ェントリー パターンに対応するフラグ信号が （〗， 0) であるので、 パターン検出/非検出 制御部 1 3 0において、 パターン検出窓信号 PDWがアクティブ状態、 たとえば 、 ハイレベルに保持され、 これに応じて、 パターン検出 Z非検出制御部 1 3 0に よってアクティブ伏態の保持イネ一プル信号 HEBが出力される。 このため、 検 出位置登録部 1 40において、 パケッ トスタートコ一ドに対応するマッチポジシ ョンが対応するレジス夕に登録される。
そして、 図 3に示すように、 バケツ トス夕一トコ ドを先頭とするパケッ 卜へ ッダに続いて PESパケツト入力される。 PESパケッ 卜の先頭にビデオストリ 一ムスタートコ一ドが配置されている。 すなわち、 ェントリーパ夕 ン 〔0 x 0 0 0 00 1 e—〕 によって、 EPSバケツ 卜の先頭にあるビデオストリームス夕 ートコードが検出される。 このとき、 パターン検出 非検出制御部 1 3 0におい て、 パ夕 ン検出窓信号 PDWがアクティブ状態にあるので、 図 3に示すように 、 ヒッ ト信号 H I Tに応じて、 保持イネ一ブル信号 HE Bが出力される。 これに 応じて、 検出位置登録部 1 40において、 マッチポジションが登録される。 また 、 図 7に示すように、 ェントリーパターン 〔0 x 0 0 0 0 0 1 e -〕 に対応する フラグ信号が （0, 1 ) に設定されているので、 パターン検出/非検出制御部 1 3 0において、 パターン検出窓信号 PDWが非アクティブ状態、 たとえば、 図 3 に示すように、 ローレペルに切り替えられる。 このため、 PESパケッ トの期間 中にェントリーパ夕 ン、 たとえば、 ユーザデータスタートコード 〔0 x 00 0 0 0 1 2 グループスタートコード 〔0 x 00 0 0 0 1 b 8〕 などに応じて 検出されたヒツ ト信号 H I Tが無効になるので、 これらのェントリ一パターンに 対応するマ チポジションの登録が行われな
上述したように、 本実施形態のパターン検出装置】 0 0において、 パケツ トス 夕一トコ一ドに対応するェントリーパターン 〔0 0 0 0 0 0 1 b a〕 が検出さ れたとき、 当該エントリーパターンに対応するフラグ信号 （ls 0) に応じてパ 夕一ン検出窓信号 P D Wがァクティプ状態に設定されるので、 パ夕一ン検出/非 検出制御部 1 3 0により、 ヒット信号 H I Tに応じて保持イネ一プル信号 HE B が出力される。 このため、 検出位置登録部 1 4 0において、 エントリーパターン に応じたマッチポジションがレジス夕に登録される。 そして、 PESパケッ トの 先頭にあるビデオストリームスタートコ一ドが検出されたとき、 ェントリーパタ ーン 〔0 X 0 0 0 0 0 1 e―〕 に対応するフラグ信号が （0， 1 ) に設定されて いるため、 ノ、 °ターン検出窓信号 PDWが非アクティブ状態に設定され、 これに応、 じてそれ以降にヒジ ト信号 H I Tが出力されても、 マッチポジションの登録が行 われないので、 必要なマッチポジションのみが登録され、 検出位置登録部 1 4 0 のハードウェアリソース、 たとえば、 レジス夕の効率化が図れる。
また、 本実施形態のパターン検出装置 1 0 0を用いれば、 上述したように、 パ ケッ トス夕一トコ一ドに続いてビデオストリームの PESパケッ 卜が入力される 場合は勿論、 パケツ トス夕一トコ ^ドに続いてシステムヘッダ及びオーディオス トリームの PESパケットが入力される場合でも、 パ夕 ン検出 Z非検出制御部 1 3 0において、 パターン検出窓信号 PDWが正しく制御され、 必要なヒツ ト信 号のみに対してマッチポジションの登録を行うことができる。
図 3に示すように、 パケッ トヘッダに続いて、 システムヘッダおよびオーディ ォストリームの PESバケツトが入力される場合、 まずパケツ トヘッダの先顔に あるパケツ トストリームコードがェントリーパターン 〔0 x 0000 0 l b a〕 によって検出される。 そして、 当該検出したマッチポジションが検出位置登録部
1 4 0においてレジス夕に登録される。 また、 このときのェントリ パターンに 対応するフラグ信号が （1， 0) であるため、 パターン検出 Z非検出制御部 1 3 0においてパ夕一ン檎出窓信号 P DWがアクティブ状態に設定される。
坎いで、 図 3に示すように、 システムヘッダの先頭にあるシステムヘッダス夕 一トコ一ドがェントリーパターン 〔0 ;s 0 0 0 0 0 ;l t3—〕 によって検出される また、 図 7に示すように、 ェントリーパターン 〔0 ¾ 0 0 0 0 0 1 b—〕 に対 応するフラグ信号が （0， 0) であるため、 この検出によってパターン検出 非 検出制御部〗 3 0のパターン検出窓信号 PDWの状態が変わらず、 アクティブ状 態のままに保持される。
システムヘッダに続いてオーディオストリームの PESパケツ トが入力された とき、 その先頭にあるオーディオストリームスタートコ一ドがェントリ^ "パター ン 〔0 x 0 0 0 0 0 1 c—〕 または 〔0 x 0 0 0 00 1 d—〕 によって検出され る。 図 7に示すように、 ェントリーパターン 〔0 X 0 00 0 0 1 c—〕 または （； 0 x 0 0 0 0 0 1 d- に対応するフラグ信号が （0， 1) である。 このため、 オーディオストリームスタートコ一ドの検出により、 パターン検出/非検出制御 部 1 3 0のパターン検出窓信号 PDWが非アクティブ状態に切り替えられる。 こ れによって、 オーディオストリームの PESパケッ トの期間中に、 他のエントリ 一パターンによってヒッ ト信号 H I Tが得られても、 保持イネ一プル信号 HEB が出力されることなく、 マッチポジションの登録が行われな L、。
以上説明したように、 本実施形態のパターン検出装置 1 00によれば、 それぞ れの比較部において、 エントリーパターン保持部 1 24およびフラグ保持部 1 2 6によって、 検出したいエントリーパターンとそれに対応するフラグ信号が記憶 され、 比較器 1 2 2によって入力デ一夕 I NDとェントリーパターン保持部 1 2 4により保持されているェントリーパターンとが比較され、 一致したときヒッ ト 信号が出力され、 フラグ保持部 1 2 6により保持されフラグ信号に応じて制御信 号が出力され、 パターン検出 Z非検出制御部】 3 0においてヒッ ト信号および制 御信号に従って、 必要なェントリーパターンが検出したときのみ保持イネ一プル 信号 H E Bが出力され、 これに応じてそのェントリーパターン及ぴ検出位置が検 出位置登録部 1 4 0に登録される。 このため、 必要なヒ ト檎出に対してのみそ の検出位置を登録することができ、 検出位置を登録するための検出位置登録部 1 4 0内のレジス夕などのハードウエアリソースを効率よく利用すること可能とな 本発明の実施に際しては、 上述した例示に限定されず、 当業者が行う種々の代 替技術を適用できる。
たとえば、 検出位置登録部 1 4 0内の複数のレジス夕 1〜レジス夕 Mを、 R A Mなどの半導体記憶装置に置き換えることができる。
各比較部 1 2 0— 1〜： I 2 0— Nにおける、 ェントリーパターン保持部 1 2 4 およびフラグ保持部 1 2 6に、 それぞれ、 パターン検出装置 1 0 0の外部から対 応するェントリーパターン E T Pとフラグ F L Gとを入力して、 これらェントリ 一パターン保持部〗 2 4およびフラグ保持部 1 2 6に保持する場合を例示したが 、 エントリーパターン E T Pとフラグ F L Gが固定の場合は、 そのようなデータ を事前に保持させておくことができる。 その場合は、 エントリ一パターン保持 部】 2 4およびフラグ保持部 1 2 6は半導体メモリなどで構成することができる 。 その場合、 フラグ保持部 1 2 6は、 比較器 1 2 2から第 1 ヒッ ト信号 H I T 1 が出力されたとき、 保持しているフラグ F L G】を出力する機能、 すなわち、 ゲ 一ト機能を有していればよい。
このように、 ェントリ パターン保持部: I 2 4およびフラグ保持部 1 2 6を、 たとえば、 半導体メモリで実現した場合、 各比較部 1 2 0—】〜〗 2 0—
Figure imgf000020_0001
内の エントリーパターン保持部 1 2 4およびフラグ保持部 1 2 6を 1つの半導体メモ リで実現することもできる。 したがって、 図 1の構成例は概念的なものであり、 実際ほ、 複数の比較部 1 2 0— 1 ~ 1 2 0— N内の複数のェントリーパターン保 持部 1 2 4および複数のフラグ保持部 1 2 6を〗個の半導体メモリなどで構成す ることができる。
また、 図 1に図解した本発明のパターン検出装置を 1個の半導体集積装置とし て構成することができる。
メモリ/ B S— I /F 1 1 0から人力されるデ一夕として、 M P E Gで符号化' されたビデオ信号を例示したが、 本発明のパターン検出装置の適用対象は、 ビデ ォ信号などに限定されない。
たとえば、 メモリに記憶されたデ一夕の中から、 検索対象となるデータを複数 抽出するような場合でもよい。 そのような場合、 図 1を参照して述べた読み出し ポインタ R D Pは、 そのメモリの読み出しァドレスなどに該当する。
以上述べたように、 本発明のパターン検出装置によれば、 それぞれのエントリ 一パタ ン （検索対象パターン） に対応して設定されたフラグ信号に従って、 必 要なマッチポジションのみを登録し、 それ以外のマッチポジションを破棄するこ とができるので、 マッチポジション （検出位置） を登録する回路のリソース、 即 ち、 ェントリーパターン及びそれに対応するマッチポジションを記憶するレジス 夕またはメモリを効率よく使用することができる。
また、 本発明によれば、 必要な空間のみにおいてパターン検出を行うことがで き、 検出不要な区間において一致検出信号を無視することができ、 処理のオーバ 一へッ ドを削減できるという利点がある。

Claims

言青求の範囲
1. 入力されるデ一夕のうち、 所定のパターンのデータを検出して、 その検出 したデー夕の位置を傺存するパ夕一ン検出装置であつて、
検出の対象となる数 (N) に対応する複数の比較手段 （1 22—〗〜】 2 2-N) と、 パターン検出制御手段 （130) と、
検出の対象となる数 （M)分に対応する複数の保持部分を有する検出位置 登録手段 （〗 40) と、
を具備し、
前記複数の比較手段 （1 22 -：!〜 1 22— N) の各々は、
検出の対象となるデータパターンを保持している検出パターンデータ保持 咅& ( 1 24) と、
該検出の対象となるデータパターンに対応する、 パターン検出窓 （PDW ) を規定する情報をフラグ信号 （FLG) を保持しているフラグ保持部 （1 26 ) と、
前記入力データと前記検出パタ^^ンデータ保持部 （〗 24)から出力され る検出の対象となるデータパターンとを比較して、 一致しているとき一致信号 （ H I T) を出力する比較部 （1 22) と
を有し、
前記フラグ保持部 （〗 26) は前記一致信号が出力されたとき保持してい るフラグ (FLG 1) を前記パターン検出手段 (130) に出力し、
前記パターン検出制御手段 （〗 30) は、
前記複数の比較手段 （ 1 22 -〗〜 1 22 - N) のいずれかかから一致信 号が出力されたとき、 前記各比較手段 （〗 22—〗〜】 22-N) の比較部から 出力されたフラグ信号 （FLG) に基づいてパターン検出窓信号 （PDW)を生 成して前記検出位置登録手段 （140) に出力し、 前記検出位置登録手段 （140) は、 前記入力されるデータの位置を示す 情報を前記複数の保持部分に順次保持する、
パターン検出装置。
2. 前記パターン狻出制御手段 （〗 30) は、
前記複数の複数の比較手段 （1 22— :!〜 1 22— N)から出力される ¾ 数の一致信号 （第 1ヒツ ト信号 H I T〗） の論理和を演算し、 複数の一致信号の うちいずれかの一致信号がィネープル状態のとき、 ィネープル状態の総合一致信 号 （HI T) を出力する、 第】論理和演算回路 （131) と、
前記複数の比較手段 (1 22- 1〜1 22 -N)から出力される、 フラグ 信号 （FLG) に含まれる複数のセツ ト信号 （SET) の論理和を演算し、 複数 のセッ ト信号のうちいずれかィネーブル状態を示す場合、 イネ一プル状態のセッ ト信号を出力する第 2論理和演算回路 （〗 32— 1) と、
前記複数の比較手段 （1 22— ;!〜 1 22-N)から出力される、 フラグ 信号 （FLG) に含まれる複数のクリア信号 （CLR) の論理和を演算し、 複数 のクリア信号のうちいずれかイネ一プル状態を示す場合、 ィネーブル状態のクリ ァ信号を出力する第 3論理和演算回路 （】 32— 2) と、
前記第 2論理和演算回路 （〗 32—〗） から出力されるィネープル状態の セット信号に応じて前記パターン検出窓信号 （PDW) をアクティブ状態にし、 前記第 3論理和演算回路 （132— 2)から出力されるィネーブル状態のクリア 信号に応じて前記パターン検出窓信号 （PDW) を非アクティブ伏態にする、 パ ターン検出窓信号生成手段 （〗 33) と、
前記パターン検出窓信号生成手段 （〗 33)から出力されるパタ ^ン検出 窓信号 （PDW)がイネ一プル状態で、 前記第〗論理和演算回路 （〗 3〗） から 出力される前記総合一致信号 （HI T)がイネ一プル状態のとき、 保持イネープ ル信号 （HEB) を出力する、 論理和回路 （】 34) と
を具備する、 請求項 1に記載のパタ一ン検出装置。
3. 前記検出位置登録手段 （1 4 0 ) は、 前記検出対象のパターンの数に対応 したレジス夕を有する、
請求項 1またほ 2に記载のパクーン検出装置。
4 . 前記檎出位置登録手段 （1 4 0 ) は、 前記検出対象のパターンの数に対応 した容量のメモリ手段である、
請求項 1または 2に記戴のパタ一ン検出装置。
5 . 上記入力デ一夕は、 MP E G規格に従って圧縮符号化された画像デ一夕及 び音声データである、
請求項 1〜 4 、ずれかに記載めパタ一ン検出装置。
6 . 上記検出対象パターンは、 前記 MP E G規格に従って圧縮符号化されたデ 一夕に含まれているパケツ トの先頭を示す識別データに応じて設定される、 請求項 4に記載のパターン検出装置。
7 . 検出対象となるェントリーパターンを保持するする検出パターン記憶手段 と、
上記各ェントリ パターンに対応するフラグ信号を記憶するフラグ記憶手 段と、
入力されるデ一夕と上記検出パターン記憶手段に記憶されているェントリ 一パターンとを比較する比較手段と、
上記比較手段による比較の結果、 上記入力デ 夕と上記ェントリ一パター ンとが一致したとき、 上記フラグ記憶手段に記憶されている当該ェントリーバタ 一ンに対応するフラグ信号に応じて、 上記検出位置を記憶する検出位置記憶手段 と
を有するパターン検出回路。
8 . 上記比較手段によって上記入力データと上記ェントリーパタ ンとが一致 すると判断した場合、 上記ェントリーパターンに対応する上記フラグ信号が検出 位置を記憶することを示すとき、 パターン検出窓信号をァクティプ伏態に設定し 、 上記ェントリーパタ ^ンに対応する上記フラグ信号が検出位置を記憶しないこ とを示すとき、 上記パタ一ン検出窓信号を非ァクティプ状態に設定する検出位置 記憶制御手段 ， をさらに有する請求項〗記载のパターン検出回路。
9 . 上記検出位置記憶手段は、 上記パ夕一ン検出窓信号がァクテイプ状態にあ るとき、 上記エントリーパターンの検出位置を記憶し、 上記パターン検出窓信号 が非アクティブ状態にあるとき、 上記ェントリ パターンの検出位置を記憶しな い
請求項 2記載のパ夕 ン検出回路。
1 0 . 上記入力データは、 M P E G規格に従って圧縮符号化された画像データ及 び音声データである
請求項〗記載のバタ一ン検出回路。
1 1 . 上記エントリーパターンは、 上記圧縮符号化されたデータに含まれている パケッ 卜の先頭を示す識別データに応じて設定される、 請求項 2記載のパターン 検出装置。
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