JP3450553B2 - 可変長符号復号装置 - Google Patents
可変長符号復号装置Info
- Publication number
- JP3450553B2 JP3450553B2 JP28397095A JP28397095A JP3450553B2 JP 3450553 B2 JP3450553 B2 JP 3450553B2 JP 28397095 A JP28397095 A JP 28397095A JP 28397095 A JP28397095 A JP 28397095A JP 3450553 B2 JP3450553 B2 JP 3450553B2
- Authority
- JP
- Japan
- Prior art keywords
- start code
- length
- signal
- code
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/70—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by syntax aspects related to video coding, e.g. related to compression standards
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、可変長符号復号装置に
関する。
関する。
【０００２】
【従来の技術】従来、種々の画像圧縮技術が用いられて
おり、そのいずれの技術においても、一旦圧縮した画像
データを伸張してもとに戻して使用される。
おり、そのいずれの技術においても、一旦圧縮した画像
データを伸張してもとに戻して使用される。
【０００３】そのような画像圧縮伸張技術の１つとし
て、ＭＰＥＧ２（ＩＳＯ／ＩＥＣ １３８１８−２）規
格と呼ばれている動画像データの圧縮伸張の技術がある
（この規格は周知のものであるため、詳述は避けるが、
例えば、藤原洋著「最新ＭＰＥＧ教科書」、初版、１９
９４年８月１日発行、アスキー出版局、に記載されてい
る）。このＭＰＥＧ規格による圧縮した符号化信号の復
号化回路のブロック図は、例えば、図３に示される。こ
の図３の回路はＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ
ＢＯＯＫＳ「データ圧縮とディジタル変調」、１９９
３、１０、１、日経ＢＰ社、ｐ９６に記載されたものに
ｖｂｖバッファ（ＤＲＡＭ）を説明上付加したものであ
る。この回路は、それにも述べているように、簡単には
次のように動作する。即ち、フレーム内符号化したフレ
ーム（Ｉｎｔｒａフレーム）を復号化する場合は、スイ
ッチＳＷ1 はａ側に切り換えられる。フレーム間符号化
したフレーム（Ｐｒｅｄｉｃｔｅｄフレーム／Ｉｎｔｅ
ｒｐｏｌａｔｅｄフレーム）を復号するときには、スイ
ッチＳＷ1 はｂ側に切り換えられ、送られてきた差分画
像と予測画像を加算する。Ｐｒｅｄｉｃｔｅｄフレーム
の場合には、スイッチＳＷ1 がｂ側にあって、復号化し
た画像は、出力と同時にフレーム・メモリＡに格納され
る。このとき、フレーム・メモリＡに格納されていた画
像は、フレーム・メモリＢに転送される。Ｉｎｔｅｒｐ
ｏｌａｔｅｄフレームの復号化は、そのフレームの予測
方向（前向き／後ろ向き／前向きと後ろ向きの両方）で
スイッチＳＷ2 をｃ，ｅ，ｄのいずれかの位置に切り換
える。
て、ＭＰＥＧ２（ＩＳＯ／ＩＥＣ １３８１８−２）規
格と呼ばれている動画像データの圧縮伸張の技術がある
（この規格は周知のものであるため、詳述は避けるが、
例えば、藤原洋著「最新ＭＰＥＧ教科書」、初版、１９
９４年８月１日発行、アスキー出版局、に記載されてい
る）。このＭＰＥＧ規格による圧縮した符号化信号の復
号化回路のブロック図は、例えば、図３に示される。こ
の図３の回路はＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ
ＢＯＯＫＳ「データ圧縮とディジタル変調」、１９９
３、１０、１、日経ＢＰ社、ｐ９６に記載されたものに
ｖｂｖバッファ（ＤＲＡＭ）を説明上付加したものであ
る。この回路は、それにも述べているように、簡単には
次のように動作する。即ち、フレーム内符号化したフレ
ーム（Ｉｎｔｒａフレーム）を復号化する場合は、スイ
ッチＳＷ1 はａ側に切り換えられる。フレーム間符号化
したフレーム（Ｐｒｅｄｉｃｔｅｄフレーム／Ｉｎｔｅ
ｒｐｏｌａｔｅｄフレーム）を復号するときには、スイ
ッチＳＷ1 はｂ側に切り換えられ、送られてきた差分画
像と予測画像を加算する。Ｐｒｅｄｉｃｔｅｄフレーム
の場合には、スイッチＳＷ1 がｂ側にあって、復号化し
た画像は、出力と同時にフレーム・メモリＡに格納され
る。このとき、フレーム・メモリＡに格納されていた画
像は、フレーム・メモリＢに転送される。Ｉｎｔｅｒｐ
ｏｌａｔｅｄフレームの復号化は、そのフレームの予測
方向（前向き／後ろ向き／前向きと後ろ向きの両方）で
スイッチＳＷ2 をｃ，ｅ，ｄのいずれかの位置に切り換
える。
【０００４】上記のような圧縮された符号化信号の復号
に当っては、スタートコードが用いられる。即ち、圧縮
された画像データは階層的構造をとっており、それぞれ
の階層の始まりには、必ずそれらの各階層に対応したス
タートコードが置かれている。従って、画像データを復
号するには、スタートコードを正確に検出する必要があ
る。このスタートコードを検出する位置としては、一般
に、図３において、２つ考えられていた。１つは、いわ
ゆるデコーダ本体に画像データ（符号化信号）が入力さ
れる直前の点であるノードａである。もう１つは、スタ
ートコードが処理に使用される直前の点であるノードｂ
である。ノードａでの検出は、スタートコードがバイト
アラインされている場合において、小規模の回路構成で
スタートコードの検出が可能である。しかしながら、こ
れらの信号は、ｖｂｖバッファに一旦格納されてしまう
ため、いつになったら検出したスタートコードが処理に
使用されるか予測する回路が必要になる。また、ｖｂｖ
バッファに格納されるスタートコードが複数個に及ぶ場
合があり、どの検出出力がそのスタートコードに対応し
ているのかはっきりさせるための回路も必要になり、回
路素子量の増加は免れない。
に当っては、スタートコードが用いられる。即ち、圧縮
された画像データは階層的構造をとっており、それぞれ
の階層の始まりには、必ずそれらの各階層に対応したス
タートコードが置かれている。従って、画像データを復
号するには、スタートコードを正確に検出する必要があ
る。このスタートコードを検出する位置としては、一般
に、図３において、２つ考えられていた。１つは、いわ
ゆるデコーダ本体に画像データ（符号化信号）が入力さ
れる直前の点であるノードａである。もう１つは、スタ
ートコードが処理に使用される直前の点であるノードｂ
である。ノードａでの検出は、スタートコードがバイト
アラインされている場合において、小規模の回路構成で
スタートコードの検出が可能である。しかしながら、こ
れらの信号は、ｖｂｖバッファに一旦格納されてしまう
ため、いつになったら検出したスタートコードが処理に
使用されるか予測する回路が必要になる。また、ｖｂｖ
バッファに格納されるスタートコードが複数個に及ぶ場
合があり、どの検出出力がそのスタートコードに対応し
ているのかはっきりさせるための回路も必要になり、回
路素子量の増加は免れない。
【０００５】それに対して、ノードｂでの検出は、予測
するための回路を必要としない。しかし検出するための
画像データ入力は、可変長の画像データから固定長の変
換出力信号を生成するために不規則にシフトされてお
り、バイトアラインも壊れてしまっている。従って、ス
タートコード検出にはビット単位で全パターンをチェッ
クしなければならない。従って検出回路の規模は、バイ
トアラインのままの検出が可能なノードａでの検出の場
合に対して、およそ８倍もの大きさになってしまう。図
４に、従来の、上記ノードｂでの検出に用いるためのス
タートコード検出回路を示す。この図４の回路は、従来
知られたものであるから詳述は避けるが、簡単には、固
定長データに変換された後にスタートコードを検出する
ものである。即ち、バレルシフタ１１で変換済の３２ビ
ットのデータをレジスタ１２，１３に入れ、それらから
２４入力ＯＲの３２組からなる回路１４に入力し、この
回路１４からの出力を３２入力ＯＲ回路１５に入力し
て、スタートコードを検出するようにしたものである。
これらの回路１４，１５は素子数の大きなものとなるの
は避けられない。ただし、ノードｂでの方法でも、シフ
ト出力されるデータを逐一調べれば、回路素子量は容易
に考えられる範囲では最小の量になるが、画像処理ＬＳ
Ｉ全体としての処理時間が膨大に増加してしまい、実時
間での復号が不可能になってしまう。
するための回路を必要としない。しかし検出するための
画像データ入力は、可変長の画像データから固定長の変
換出力信号を生成するために不規則にシフトされてお
り、バイトアラインも壊れてしまっている。従って、ス
タートコード検出にはビット単位で全パターンをチェッ
クしなければならない。従って検出回路の規模は、バイ
トアラインのままの検出が可能なノードａでの検出の場
合に対して、およそ８倍もの大きさになってしまう。図
４に、従来の、上記ノードｂでの検出に用いるためのス
タートコード検出回路を示す。この図４の回路は、従来
知られたものであるから詳述は避けるが、簡単には、固
定長データに変換された後にスタートコードを検出する
ものである。即ち、バレルシフタ１１で変換済の３２ビ
ットのデータをレジスタ１２，１３に入れ、それらから
２４入力ＯＲの３２組からなる回路１４に入力し、この
回路１４からの出力を３２入力ＯＲ回路１５に入力し
て、スタートコードを検出するようにしたものである。
これらの回路１４，１５は素子数の大きなものとなるの
は避けられない。ただし、ノードｂでの方法でも、シフ
ト出力されるデータを逐一調べれば、回路素子量は容易
に考えられる範囲では最小の量になるが、画像処理ＬＳ
Ｉ全体としての処理時間が膨大に増加してしまい、実時
間での復号が不可能になってしまう。
【０００６】
【発明が解決しようとする課題】このように、図３にお
いて、従来のスタートコード検出位置としてのノード
ａ，ｂでの検出では、スタートコードの検出が実際に使
用されるところよりも前すぎて使用しずらいという難点
や、検出対象となるデータが固定長に変換済であること
から検出しにくいという難点があった。
いて、従来のスタートコード検出位置としてのノード
ａ，ｂでの検出では、スタートコードの検出が実際に使
用されるところよりも前すぎて使用しずらいという難点
や、検出対象となるデータが固定長に変換済であること
から検出しにくいという難点があった。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的は、回路規模を著しく小さなものとしつつもス
タートコードを適正に検出可能とすることにある。
その目的は、回路規模を著しく小さなものとしつつもス
タートコードを適正に検出可能とすることにある。
【０００８】
【課題を解決するための手段】本発明の可変長符号復号
装置は、スタートコードを有する可変長符号データが外
部から加えられるインターフェース部であって、１バイ
トを４倍した３２ビットの可変長符号データをそれぞれ
格納可能な複数のレジスタを有し、これらのレジスタ
を、外部からの前記可変長符号データを下位側のレジス
タに格納させると共にこの下位側のレジスタ中の可変長
符号データを順次上位側のレジスタに順送りに転送可能
な格納データ更新動作が行われるように直列に接続し
た、インターフェース部と、前記複数のレジスタのうち
の上位側の（３２ビット×２）としての６４ビットの複
数のレジスタからの可変長符号データを受け、受けたデ
ータを、加えられるシフト長信号に応じたビット数だけ
前記３２ビット毎にあるいは１ビット毎にシフトさせる
シフト回路と、前記インターフェース部における４８ビ
ットの複数の前記レジスタからの可変長符号データを単
位ビットアラインにおけるアラインを保ったまま受け
て、これらのバイトラインされた状態のまま受けた可変
長符号データに対して、前記スタートコードの有無を示
すスタートコード信号と、スタートコードを検出したと
きにはそのスタートコードの始まりのビットが前記受け
た可変長符号データにおけるバイト単位のどのバイトに
あるかを示すスタートコードシフト長信号を出力する、
スタートコード検出動作を行う、スタートコード検出回
路と、前記スタートコード信号を受けて、そのスタート
コード信号がスタートコードの無を示すときには、前記
インターフェース部に第１キャリー信号を加えて前記格
納データ更新動作を行わせて前記スタートコード検出回
路が前記スタートコード検出動作を再び実行可能とする
と共に、スタートコードの有を示すときには、前記スタ
ートコードシフト長信号に基づく信号を前記シフト長信
号として前記シフト回路に加える、コントロール回路
と、を備えるものとして構成される。
装置は、スタートコードを有する可変長符号データが外
部から加えられるインターフェース部であって、１バイ
トを４倍した３２ビットの可変長符号データをそれぞれ
格納可能な複数のレジスタを有し、これらのレジスタ
を、外部からの前記可変長符号データを下位側のレジス
タに格納させると共にこの下位側のレジスタ中の可変長
符号データを順次上位側のレジスタに順送りに転送可能
な格納データ更新動作が行われるように直列に接続し
た、インターフェース部と、前記複数のレジスタのうち
の上位側の（３２ビット×２）としての６４ビットの複
数のレジスタからの可変長符号データを受け、受けたデ
ータを、加えられるシフト長信号に応じたビット数だけ
前記３２ビット毎にあるいは１ビット毎にシフトさせる
シフト回路と、前記インターフェース部における４８ビ
ットの複数の前記レジスタからの可変長符号データを単
位ビットアラインにおけるアラインを保ったまま受け
て、これらのバイトラインされた状態のまま受けた可変
長符号データに対して、前記スタートコードの有無を示
すスタートコード信号と、スタートコードを検出したと
きにはそのスタートコードの始まりのビットが前記受け
た可変長符号データにおけるバイト単位のどのバイトに
あるかを示すスタートコードシフト長信号を出力する、
スタートコード検出動作を行う、スタートコード検出回
路と、前記スタートコード信号を受けて、そのスタート
コード信号がスタートコードの無を示すときには、前記
インターフェース部に第１キャリー信号を加えて前記格
納データ更新動作を行わせて前記スタートコード検出回
路が前記スタートコード検出動作を再び実行可能とする
と共に、スタートコードの有を示すときには、前記スタ
ートコードシフト長信号に基づく信号を前記シフト長信
号として前記シフト回路に加える、コントロール回路
と、を備えるものとして構成される。
【０００９】
【発明の実施の態様】画像圧縮伸張デバイスにおいて、
ＨＤＴＶレベルの品質を満たすためには１０Ｍｂｐｓ以
上の性能が必要である。この性質を実現するためには、
可変長符号によって符号化されたデータを１クロック毎
に復号化する必要がある。このためには、連続した可変
長符号を、１クロック毎に、頭出しする必要がある。そ
の頭出しは、可変長符号の符号長に基づくバレルシフト
を行うことによってなされる。
ＨＤＴＶレベルの品質を満たすためには１０Ｍｂｐｓ以
上の性能が必要である。この性質を実現するためには、
可変長符号によって符号化されたデータを１クロック毎
に復号化する必要がある。このためには、連続した可変
長符号を、１クロック毎に、頭出しする必要がある。そ
の頭出しは、可変長符号の符号長に基づくバレルシフト
を行うことによってなされる。
【００１０】本発明の実施例を示す図１のＶＬＤ（vari
able-length decoder ）において、外部のＦＩＦＯメモ
リ１からのデータを３２ビット単位で、インターフェー
ス２を介して、ＶＬＤのシフト回路３に加える。シフト
回路３には、ルックアップテーブル４からの情報（デコ
ード長）ＤＬＴが累積加算部５を介して加えられ、それ
によりシフト回路３は（３２ビット×２）のデータをバ
レルシフトして頭出しをし、それを順次繰り返すもので
ある。上記インターフェース２、シフト回路３及び累積
加算部５によってヘッドシフタ部が構成されている。上
記動作は公知のものであるため特に詳しくは説明しない
が、図１の場合において簡単には次の通りである。メ
モリ１からのデータは、累積加算部５からの信号Ｒｅａ
ｄに基づいて３２ビット単位でインターフェース部２に
加えられる。インターフェース部２においては、累積
加算部５からの信号ｃａｒｒｙに基づいて、３２ビット
のデータＤ０，Ｄ１，Ｄ２，…が３つのレジスタＲ２
０，Ｒ２１，Ｒ２２に順次先送りされた形に格納され、
且つ順次先送りされた形に更新される。シフト回路３
のバレルシフタＢＳには、データ入力として前記レジス
タＲ２０，Ｒ２１からのデータが加えられる。このバ
レルシフタＢＳは、レジスタＲ２０，Ｒ２１からの６４
ビットデータを、累積加算部５からのシフト長信号ＳＨ
０（累積加算された可変長符号の符号長）に基づいて０
〜３１ビットの範囲内でシフトした３２ビットデータの
出力ｄｏｕｔ１として出力する。即ち、シフト長信号Ｓ
Ｈ０のデコーダＤＣ１によるデコード信号でシフトを行
う。シフト済のデータは、レジスタＲ３を介してルッ
クアップテーブル４に加えられ、そのテーブル４からデ
コード長ＤＬＴが前記累積加算部５に加えられる。こ
の累積加算部５における加算器ａｄｄは、デコード長Ｄ
ＬＴとＲ５１の内容を加算する。加算器からの出力が
前記シフト長信号ＳＨ０として通常のモードのとき（ス
タートコード検出モードでないとき）にマルチプレクサ
ＭＰ１を介して、バレルシフタＢＳ０に加えられる。
加算器ａｄｄからの出力が“３１”を越えた時に信号
（ｃａｒｒｙ）′が出力される。この信号（ｃａｒｒ
ｙ）′は通常モード時にマルチプレクサＭＰ２を介して
信号Ｃａｒｒｙとしてインターフェース部２に加えら
れ、且つレジスタＲ５２を介して信号ＲｅａｄとしてＦ
ＩＦＯメモリ１に加えられるのは前に述べた通りであ
る。
able-length decoder ）において、外部のＦＩＦＯメモ
リ１からのデータを３２ビット単位で、インターフェー
ス２を介して、ＶＬＤのシフト回路３に加える。シフト
回路３には、ルックアップテーブル４からの情報（デコ
ード長）ＤＬＴが累積加算部５を介して加えられ、それ
によりシフト回路３は（３２ビット×２）のデータをバ
レルシフトして頭出しをし、それを順次繰り返すもので
ある。上記インターフェース２、シフト回路３及び累積
加算部５によってヘッドシフタ部が構成されている。上
記動作は公知のものであるため特に詳しくは説明しない
が、図１の場合において簡単には次の通りである。メ
モリ１からのデータは、累積加算部５からの信号Ｒｅａ
ｄに基づいて３２ビット単位でインターフェース部２に
加えられる。インターフェース部２においては、累積
加算部５からの信号ｃａｒｒｙに基づいて、３２ビット
のデータＤ０，Ｄ１，Ｄ２，…が３つのレジスタＲ２
０，Ｒ２１，Ｒ２２に順次先送りされた形に格納され、
且つ順次先送りされた形に更新される。シフト回路３
のバレルシフタＢＳには、データ入力として前記レジス
タＲ２０，Ｒ２１からのデータが加えられる。このバ
レルシフタＢＳは、レジスタＲ２０，Ｒ２１からの６４
ビットデータを、累積加算部５からのシフト長信号ＳＨ
０（累積加算された可変長符号の符号長）に基づいて０
〜３１ビットの範囲内でシフトした３２ビットデータの
出力ｄｏｕｔ１として出力する。即ち、シフト長信号Ｓ
Ｈ０のデコーダＤＣ１によるデコード信号でシフトを行
う。シフト済のデータは、レジスタＲ３を介してルッ
クアップテーブル４に加えられ、そのテーブル４からデ
コード長ＤＬＴが前記累積加算部５に加えられる。こ
の累積加算部５における加算器ａｄｄは、デコード長Ｄ
ＬＴとＲ５１の内容を加算する。加算器からの出力が
前記シフト長信号ＳＨ０として通常のモードのとき（ス
タートコード検出モードでないとき）にマルチプレクサ
ＭＰ１を介して、バレルシフタＢＳ０に加えられる。
加算器ａｄｄからの出力が“３１”を越えた時に信号
（ｃａｒｒｙ）′が出力される。この信号（ｃａｒｒ
ｙ）′は通常モード時にマルチプレクサＭＰ２を介して
信号Ｃａｒｒｙとしてインターフェース部２に加えら
れ、且つレジスタＲ５２を介して信号ＲｅａｄとしてＦ
ＩＦＯメモリ１に加えられるのは前に述べた通りであ
る。
【００１１】次に、スタートコード検出に関連する部分
について説明する。
について説明する。
【００１２】スタートコード検出モード時には、スター
トコード検出回路６が動作する。この回路６は、前記レ
ジスタＲ２０，Ｒ２１から都合６４ビットのデータ（６
３〜０）を入力させ、そのうちの４８ビットのデータ
（６３〜１６）を使用してスタートコードの有無を示す
データ（ＳＣＤ）と、検出したときにはそのスタートコ
ードがどのビットから始まるかを示すデータ（ＳＣＤＬ
ＥＮ５〜０）を出力する。このスタートコード検出回路
６の詳細は、図２に示される。この図２からわかるよう
に、レジスタＲ２０から３２ビットのデータ（６３〜３
２）とレジスタＲ１から１６ビットのデータ（３１〜１
６）が入力端子に入力される。そして、図示の論理がと
られて、ＳＣＤ、ＳＣＤＬＥＮ〔５〕〜
トコード検出回路６が動作する。この回路６は、前記レ
ジスタＲ２０，Ｒ２１から都合６４ビットのデータ（６
３〜０）を入力させ、そのうちの４８ビットのデータ
（６３〜１６）を使用してスタートコードの有無を示す
データ（ＳＣＤ）と、検出したときにはそのスタートコ
ードがどのビットから始まるかを示すデータ（ＳＣＤＬ
ＥＮ５〜０）を出力する。このスタートコード検出回路
６の詳細は、図２に示される。この図２からわかるよう
に、レジスタＲ２０から３２ビットのデータ（６３〜３
２）とレジスタＲ１から１６ビットのデータ（３１〜１
６）が入力端子に入力される。そして、図示の論理がと
られて、ＳＣＤ、ＳＣＤＬＥＮ〔５〕〜
〔０〕の都合７
ビットのデータが出力される。スタートコード信号ＳＣ
Ｄは、スタートコードを検出しないときにはレベル０と
なり、検出したときにはレベル１となる。６ビットのス
タートコードシフト長信号ＳＣＤＬＥＮ〔５〕〜
ビットのデータが出力される。スタートコード信号ＳＣ
Ｄは、スタートコードを検出しないときにはレベル０と
なり、検出したときにはレベル１となる。６ビットのス
タートコードシフト長信号ＳＣＤＬＥＮ〔５〕〜
〔０〕
は、スタートコードが検出された場合において、レベル
０，１の組合わせにより、スタートコードが前記４８ビ
ットのデータ（６３〜１６）のうちのどのビットからス
タートコードが始まって入るかを示すものである。この
うち、信号ＳＣＤＬＥＮ〔５〕は、信号ＳＣＤがレベル
０のときはレベル１となり、レベル１のときはレベル０
となる。また、信号ＳＣＤＬＥＮ〔２〕〜
は、スタートコードが検出された場合において、レベル
０，１の組合わせにより、スタートコードが前記４８ビ
ットのデータ（６３〜１６）のうちのどのビットからス
タートコードが始まって入るかを示すものである。この
うち、信号ＳＣＤＬＥＮ〔５〕は、信号ＳＣＤがレベル
０のときはレベル１となり、レベル１のときはレベル０
となる。また、信号ＳＣＤＬＥＮ〔２〕〜
〔０〕はレベ
ル０に固定された信号である。信号ＳＣＤＬＥＮ
〔４〕、〔３〕の２ビットによってスタートコードのス
タートビットが示される。つまり、信号ＳＣＤＬＥＮ
〔４〕、〔３〕は００、０１、１０、１１の４つの組み
合わせをとり、これらの各場合において、スタートコー
ドのスタートビットは６３、５５、４７、３９となり、
このスタートビットから若い数のビットに向って２４ビ
ットだけスタートコードが並ぶ。表１は以上のことを示
すものである。
ル０に固定された信号である。信号ＳＣＤＬＥＮ
〔４〕、〔３〕の２ビットによってスタートコードのス
タートビットが示される。つまり、信号ＳＣＤＬＥＮ
〔４〕、〔３〕は００、０１、１０、１１の４つの組み
合わせをとり、これらの各場合において、スタートコー
ドのスタートビットは６３、５５、４７、３９となり、
このスタートビットから若い数のビットに向って２４ビ
ットだけスタートコードが並ぶ。表１は以上のことを示
すものである。
【００１３】
表 １
（１） （２） （３） （４）
ＳＣＤＬＥＮ
〔０〕 ０ ０ ０ ０
ＳＣＤＬＥＮ〔１〕 ０ ０ ０ ０
ＳＣＤＬＥＮ〔２〕 ０ ０ ０ ０
ＳＣＤＬＥＮ〔３〕 ０ １ ０ １
ＳＣＤＬＥＮ〔４〕 ０ ０ １ １
ＳＣＤＬＥＮ〔５〕 ０ ０ ０ ０
スタートコードの ６３ ５５ ４７ ３９
スタートビット
このようにしてスタートコードは検出されるが、入力さ
れる４８ビットのデータはバイトアラインが壊されてい
ない状態にある。このため図２の回路を、全ビットパタ
ーンをチェックするものとする必要がない。つまり、バ
イト単位のみのチェックで済み、図２の回路の回路規模
は、全ビットパターンをチェックする従来のものに比し
て約１／８程度でよいようになった。図１からわかるよ
うに、スタートコード検出回路６からの信号ＳＣＤをレ
ジスタＲ６１を介して出力させるようにしたので、スタ
ートコードをそれが処理に使用される直前に検出するこ
とができることになった。さらにバイト単位という観点
で見ると、図２の回路は、バイト単位の入力パターンを
チェックしてスタートコードを検出する構造になってい
る。この図２の回路ではスタートコードシフト長信号Ｓ
ＣＤＬＥＮ〔５〕〜
れる４８ビットのデータはバイトアラインが壊されてい
ない状態にある。このため図２の回路を、全ビットパタ
ーンをチェックするものとする必要がない。つまり、バ
イト単位のみのチェックで済み、図２の回路の回路規模
は、全ビットパターンをチェックする従来のものに比し
て約１／８程度でよいようになった。図１からわかるよ
うに、スタートコード検出回路６からの信号ＳＣＤをレ
ジスタＲ６１を介して出力させるようにしたので、スタ
ートコードをそれが処理に使用される直前に検出するこ
とができることになった。さらにバイト単位という観点
で見ると、図２の回路は、バイト単位の入力パターンを
チェックしてスタートコードを検出する構造になってい
る。この図２の回路ではスタートコードシフト長信号Ｓ
ＣＤＬＥＮ〔５〕〜
〔０〕も出力するようにしている
が、この出力もバイト単位となることから、下位３ビッ
ト、つまりＳＣＤＬＥＮ〔２〕〜
が、この出力もバイト単位となることから、下位３ビッ
ト、つまりＳＣＤＬＥＮ〔２〕〜
〔０〕は常にレベル０
を出力していればよく、よって、論理回路を組んでこれ
らの下位ビットを出力させる必要はなく、その分論理回
路を簡単化できる。
を出力していればよく、よって、論理回路を組んでこれ
らの下位ビットを出力させる必要はなく、その分論理回
路を簡単化できる。
【００１４】図１において、このようにしてスタートコ
ード検出回路６で検出した２スタートコード検出信号Ｓ
ＣＤ及びスタートコードシフト長信号ＳＣＤＬＥＮ
〔５〕〜
ード検出回路６で検出した２スタートコード検出信号Ｓ
ＣＤ及びスタートコードシフト長信号ＳＣＤＬＥＮ
〔５〕〜
〔０〕は、コントロール回路７及び累積加算部
５に加えられる。このコントロール回路７は、スタート
コード検出モード時において、スタートコード検出信号
ＳＣＤが加えられると、その他図示せぬ各種の制御信号
との論理により、２つのマルチプレクサＭＰ１、ＭＰ２
にスタートコード長信号ＳＣＤＬＥＮ〔４〕〜
５に加えられる。このコントロール回路７は、スタート
コード検出モード時において、スタートコード検出信号
ＳＣＤが加えられると、その他図示せぬ各種の制御信号
との論理により、２つのマルチプレクサＭＰ１、ＭＰ２
にスタートコード長信号ＳＣＤＬＥＮ〔４〕〜
〔０〕、
ＳＣＤＬＥＮ〔５〕を選択させる。これらの信号ＳＣＤ
及びＳＣＤＬＥＮ〔５〕〜
ＳＣＤＬＥＮ〔５〕を選択させる。これらの信号ＳＣＤ
及びＳＣＤＬＥＮ〔５〕〜
〔０〕は前述したレベルをと
ることから、スタートコードを検出しない場合にはＳＣ
ＤＬＥＮ〔５〕がレベル１となってインターフェース部
２で先述のような３２ビットのデータの先送りが行わ
れ、スタートコードを検出した場合には信号ＳＣＤＬＥ
Ｎ〔４〕〜
ることから、スタートコードを検出しない場合にはＳＣ
ＤＬＥＮ〔５〕がレベル１となってインターフェース部
２で先述のような３２ビットのデータの先送りが行わ
れ、スタートコードを検出した場合には信号ＳＣＤＬＥ
Ｎ〔４〕〜
〔０〕に応じた量だけシフト回路３において
シフトが行われる。
シフトが行われる。
【００１５】なお、ＭＰＥＧ２規格に沿ってスタートコ
ード２４ビットの次にエラーコード８ビット等が付加さ
れたものもある。この場合においては、スタートコード
検出回路６中のエラーコード検出機能部分でそのエラー
コードが検出され、レジスタＲ６２を介してエラーコー
ド検出信号ＥＲＲＳＣＤとして出力される。
ード２４ビットの次にエラーコード８ビット等が付加さ
れたものもある。この場合においては、スタートコード
検出回路６中のエラーコード検出機能部分でそのエラー
コードが検出され、レジスタＲ６２を介してエラーコー
ド検出信号ＥＲＲＳＣＤとして出力される。
【００１６】
【発明の効果】本発明によれば、圧縮・可変長符号化さ
れた画像データからスタートコードを検出するに際し、
バイトアラインの壊れない状態の画像データから検出す
ることができ、しかもそのスタートコードが使用される
回路からあまり離れない回路において検出することがで
き、これにより回路規模を小さくできると共に使い勝手
のよい回路装置を得ることができる。
れた画像データからスタートコードを検出するに際し、
バイトアラインの壊れない状態の画像データから検出す
ることができ、しかもそのスタートコードが使用される
回路からあまり離れない回路において検出することがで
き、これにより回路規模を小さくできると共に使い勝手
のよい回路装置を得ることができる。
【図１】本発明の実施例の全体構成図。
【図２】図１のスタートコード検出回路の詳細図。
【図３】画像信号を復号するための処理経路を示すブロ
ック図。
ック図。
【図４】従来のスタートコード検出回路の一例を示すブ
ロック図。
ロック図。
１ 外部ＦＩＦＯメモリ
２ インターフェース部
３ シフト回路
４ ルックアップテーブル
５ 累積可算部
６ スタートコード検出回路
７ コントロール回路
Ｒ６１ レジスタ
フロントページの続き
(72)発明者 大 友 吾 一
神奈川県川崎市幸区小向東芝町１ 株式
会社東芝 多摩川工場内
(56)参考文献 特開 平７−104973（ＪＰ，Ａ)
特開 平７−250321（ＪＰ，Ａ)
特開 平７−38888（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 7/24 - 7/68
H03M 7/40
Claims (4)
- 【請求項１】スタートコードを有する可変長符号データ
が外部から加えられるインターフェース部であって、１
バイトを４倍した３２ビットの可変長符号データをそれ
ぞれ格納可能な複数のレジスタを有し、これらのレジス
タを、外部からの前記可変長符号データを下位側のレジ
スタに格納させると共にこの下位側のレジスタ中の可変
長符号データを順次上位側のレジスタに順送りに転送可
能な格納データ更新動作が行われるように直列に接続し
た、インターフェース部と、 前記複数のレジスタのうちの上位側の（３２ビット×
２）としての６４ビットの複数のレジスタからの可変長
符号データを受け、受けたデータを、加えられるシフト
長信号に応じたビット数だけ前記３２ビット毎にあるい
は１ビット毎にシフトさせるシフト回路と、 前記インターフェース部における４８ビットの複数の前
記レジスタからの可変長符号データを単位ビットアライ
ンにおけるアラインを保ったまま受けて、これらのバイ
トラインされた状態のまま受けた可変長符号データに対
して、前記スタートコードの有無を示すスタートコード
信号と、スタートコードを検出したときにはそのスター
トコードの始まりのビットが前記受けた可変長符号デー
タにおけるバイト単位のどのバイトにあるかを示すスタ
ートコードシフト長信号を出力する、スタートコード検
出動作を行う、スタートコード検出回路と、 前記スタートコード信号を受けて、そのスタートコード
信号がスタートコードの無を示すときには、前記インタ
ーフェース部に第１キャリー信号を加えて前記格納デー
タ更新動作を行わせて前記スタートコード検出回路が前
記スタートコード検出動作を再び実行可能とすると共
に、スタートコードの有を示すときには、前記スタート
コードシフト長信号に基づく信号を前記シフト長信号と
して前記シフト回路に加える、コントロール回路と、 を備えることを特徴とする可変長符号復号装置。 - 【請求項２】スタートコード検出モードと通常動作モー
ドを実行可能に構成され、 前記通常動作モード時においては、前記コントロール回
路が前記スタートコード検出回路からの前記スタートコ
ード信号及び前記スタートコードシフト長信号をスター
トコードを検出できなかった状態となし、 通常動作モードを実行する回路としてさらに累積加算部
を有し、この累積加算部からのシフト長信号により前記
シフト回路においてここに入力された可変長符号データ
を１ビット長毎にシフトさせ、シフト済のデータから得
られるデコード長の情報を前記累積加算部に加えて累積
加算をさせ、この加算の値を前記シフト長信号として前
記シフト回路に加えること特徴とする請求項１の可変長
符号復号装置。 - 【請求項３】前記累積加算回路は、前記加算の値が３１
を越えたときには、前記格納データ更新動作を行わせる
ことを特徴とする請求項２の可変長符号復号装置。 - 【請求項４】ルックアップテーブルを備え、このテーブ
ルから前記シフト回路からの出力に対応する前記デコー
ド長を得ることを特徴とする請求項３の可変長符号復号
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28397095A JP3450553B2 (ja) | 1995-10-31 | 1995-10-31 | 可変長符号復号装置 |
| US08/743,971 US5867113A (en) | 1995-10-31 | 1996-10-30 | Variable length code decoding apparatus having parallel start code and shift operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28397095A JP3450553B2 (ja) | 1995-10-31 | 1995-10-31 | 可変長符号復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130792A JPH09130792A (ja) | 1997-05-16 |
| JP3450553B2 true JP3450553B2 (ja) | 2003-09-29 |
Family
ID=17672598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28397095A Expired - Fee Related JP3450553B2 (ja) | 1995-10-31 | 1995-10-31 | 可変長符号復号装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5867113A (ja) |
| JP (1) | JP3450553B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1051041A1 (en) * | 1999-05-07 | 2000-11-08 | Deutsche Thomson-Brandt Gmbh | Method for searching start codes |
| US6501398B2 (en) * | 2000-03-24 | 2002-12-31 | Matsushita Electric Industrial Co., Ltd. | Variable-length code decoder using barrel shifters and a look-up table |
| JP3540248B2 (ja) * | 2000-06-01 | 2004-07-07 | 松下電器産業株式会社 | 可変長符号復号装置 |
| US6963612B2 (en) * | 2001-08-31 | 2005-11-08 | Stmicroelectronic, Inc. | System for detecting start codes in MPEG video streams and method of operating the same |
| JP3807379B2 (ja) * | 2003-02-21 | 2006-08-09 | ソニー株式会社 | パターン検出回路 |
| CN1297150C (zh) * | 2004-12-16 | 2007-01-24 | 上海交通大学 | 单时钟周期可变长熵解码装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642437A (en) * | 1992-02-22 | 1997-06-24 | Texas Instruments Incorporated | System decoder circuit with temporary bit storage and method of operation |
| KR950004129B1 (ko) * | 1992-05-19 | 1995-04-25 | 주식회사금성사 | 가변장 부호 복호기 |
| US5583562A (en) * | 1993-12-03 | 1996-12-10 | Scientific-Atlanta, Inc. | System and method for transmitting a plurality of digital services including imaging services |
| US5566089A (en) * | 1994-10-26 | 1996-10-15 | General Instrument Corporation Of Delaware | Syntax parser for a video decompression processor |
-
1995
- 1995-10-31 JP JP28397095A patent/JP3450553B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-30 US US08/743,971 patent/US5867113A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5867113A (en) | 1999-02-02 |
| JPH09130792A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6215424B1 (en) | System for variable length codeword processing suitable for video and other applications | |
| JP3294026B2 (ja) | 高速可変長復号化装置 | |
| KR100462421B1 (ko) | 가변길이디코더 | |
| US5706001A (en) | Run-length decoding apparatus for use in a video signal decoding system | |
| KR100470251B1 (ko) | 가변길이디코더 | |
| US20050152609A1 (en) | Video decoder | |
| US6546053B1 (en) | System and method for decoding signal and method of generating lookup table for using in signal decoding process | |
| US6285789B1 (en) | Variable length code decoder for MPEG | |
| US6222467B1 (en) | Bitstream decoding apparatus | |
| US6809665B2 (en) | Apparatus and method for decoding variable length code | |
| JP3450553B2 (ja) | 可変長符号復号装置 | |
| US5781135A (en) | High speed variable length code decoder | |
| US6621428B1 (en) | Entropy codec for fast data compression and decompression | |
| US5748688A (en) | Bit-pattern detector | |
| US7728745B2 (en) | Variable length code decoding apparatus and method with variation in timing of extracting bit string to be decoded depending on code word | |
| KR19980702418A (ko) | 가변 길이 디코더 | |
| JP3193654B2 (ja) | 可変長符号デコーダ | |
| US20050174270A1 (en) | Programmable variable length decoder including interface of cpu processor | |
| JP3389391B2 (ja) | 可変長コードの符号化及び分割装置 | |
| US8228214B2 (en) | Variable-length code decoding apparatus and method | |
| US6907068B2 (en) | Image compressing coding apparatus and method for detecting a top position of an image in a buffer overflow | |
| US6377707B1 (en) | Image processing system | |
| US5657016A (en) | Variable length decoder with one of N length indicator | |
| US5798717A (en) | One-hot overflow matrix with enhanced architecture and one-hot variable length decoder incorporating the same | |
| JPH11512271A (ja) | ２語ビット流分節式高性能可変長復号器および関連復号方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030624 |
|
| LAPS | Cancellation because of no payment of annual fees |