JP3193654B2 - 可変長符号デコーダ - Google Patents
可変長符号デコーダInfo
- Publication number
- JP3193654B2 JP3193654B2 JP286297A JP286297A JP3193654B2 JP 3193654 B2 JP3193654 B2 JP 3193654B2 JP 286297 A JP286297 A JP 286297A JP 286297 A JP286297 A JP 286297A JP 3193654 B2 JP3193654 B2 JP 3193654B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- latch
- signal
- codeword
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、可変長符号（Ｖａ
ｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ：ＶＬＣ）デコ
ーダに関するものである。
ｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅ：ＶＬＣ）デコ
ーダに関するものである。
【０００２】
【従来の技術】一般に、ハフマンコード（Ｈｕｆｆｍａ
ｎｎ ｃｏｄｅ）とも呼ばれる可変長符号（ＶＬＣ）
は、データの統計的特性を用いた最適のコードであり、
高速伝送システムで多く使われる。データの統計的特性
の適用にあたって、発生頻度がより高い画像データには
より短い符号語を割り当て、発生頻度がより小さい画像
データにはより長い符号語を割り当てる。可能な全ての
データにこの方法を適用して符号語を設計すると、平均
的な符号語長は、原データの平均符号語長より短くな
る。従って、データの統計的特性が知られているデータ
に対して多く使われる無駄のない符号化方法である。こ
のＶＬＣは、実際に、ＭＰＥＧ１（Ｍｏｖｉｎｇ Ｐｉ
ｃｔｕｒｅ Ｅｘｐｅｒｔ Ｇｒｏｕｐ １），ＭＰＥ
Ｇ２（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ
Ｇｒｏｕｐ ２）、又はＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉ
ｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）のようなシステ
ムにおいてデータの圧縮率を高めるために採択されてい
る。次第に早い速度の可変長符号データを必要とするよ
うになるに伴い、既存のＴＢＡ（Ｔｒｅｅ−Ｂａｓｅｄ
Ａｒｃｈｉｔｈｅｃｔｕｒｅ）よりはＰＬＡＢＡ（Ｐｒ
ｏｇｒａｍｍａｂｌｅＬｏｇｉｃ Ａｒｒａｙ−Ｂａｓ
ｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）を用いた構造が提案
されており、それらの多くは可変長符号デコーダ内の最
長遅延時間を減少させることに関心が向けられていた。
ｎｎ ｃｏｄｅ）とも呼ばれる可変長符号（ＶＬＣ）
は、データの統計的特性を用いた最適のコードであり、
高速伝送システムで多く使われる。データの統計的特性
の適用にあたって、発生頻度がより高い画像データには
より短い符号語を割り当て、発生頻度がより小さい画像
データにはより長い符号語を割り当てる。可能な全ての
データにこの方法を適用して符号語を設計すると、平均
的な符号語長は、原データの平均符号語長より短くな
る。従って、データの統計的特性が知られているデータ
に対して多く使われる無駄のない符号化方法である。こ
のＶＬＣは、実際に、ＭＰＥＧ１（Ｍｏｖｉｎｇ Ｐｉ
ｃｔｕｒｅ Ｅｘｐｅｒｔ Ｇｒｏｕｐ １），ＭＰＥ
Ｇ２（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ
Ｇｒｏｕｐ ２）、又はＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉ
ｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）のようなシステ
ムにおいてデータの圧縮率を高めるために採択されてい
る。次第に早い速度の可変長符号データを必要とするよ
うになるに伴い、既存のＴＢＡ（Ｔｒｅｅ−Ｂａｓｅｄ
Ａｒｃｈｉｔｈｅｃｔｕｒｅ）よりはＰＬＡＢＡ（Ｐｒ
ｏｇｒａｍｍａｂｌｅＬｏｇｉｃ Ａｒｒａｙ−Ｂａｓ
ｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）を用いた構造が提案
されており、それらの多くは可変長符号デコーダ内の最
長遅延時間を減少させることに関心が向けられていた。
【０００３】しかし、ＭＰＥＧ１，ＭＰＥＧ２、又はＨ
ＤＴＶのようなシステムにおいて、複雑な可変長符号デ
コーダが周辺回路と連結されて１つの機能ブロックを形
成する場合、この機能ブロックの速度は、可変長符号デ
コーダと周辺回路を連結する部分に存する最長遅延時間
により決定されるようになる。従って、ＭＰＥＧ１，Ｍ
ＰＥＧ２、又はＨＤＴＶのようなシステムで周辺回路と
連結されて１つの機能ブロックを構成する可変長符号デ
コーダでは、周辺回路の複雑度に応じて、それ自体の内
部の最長遅延時間のみならず、それと周辺回路との連結
部分に存する最長遅延時間までも顧慮すべきである。
ＤＴＶのようなシステムにおいて、複雑な可変長符号デ
コーダが周辺回路と連結されて１つの機能ブロックを形
成する場合、この機能ブロックの速度は、可変長符号デ
コーダと周辺回路を連結する部分に存する最長遅延時間
により決定されるようになる。従って、ＭＰＥＧ１，Ｍ
ＰＥＧ２、又はＨＤＴＶのようなシステムで周辺回路と
連結されて１つの機能ブロックを構成する可変長符号デ
コーダでは、周辺回路の複雑度に応じて、それ自体の内
部の最長遅延時間のみならず、それと周辺回路との連結
部分に存する最長遅延時間までも顧慮すべきである。
【０００４】図１に示すように、入力バッファ２に入力
されたエンコードされた符号語（又は、データ）は、制
御ロジック部１の制御により可変長符号デコーダを備え
たデータパス３を介してデコードされ、このデコードさ
れた符号語は出力バッファ４を介して出力される。上記
のように、可変長符号（ＶＬＣ）デコーダは、周辺回路
と連結されて１つの機能ブロックを構成する場合が一般
的である。この際、ＶＬＣテーブル回路の出力が直ちに
他の機能ブロックの入力バッファに貯蔵されることもで
きるが、大部分の場合に、周辺回路の入力として使用さ
れるか、他の機能ブロックに適する形態に変形された後
に他の機能ブロックの入力バッファに貯蔵される。
されたエンコードされた符号語（又は、データ）は、制
御ロジック部１の制御により可変長符号デコーダを備え
たデータパス３を介してデコードされ、このデコードさ
れた符号語は出力バッファ４を介して出力される。上記
のように、可変長符号（ＶＬＣ）デコーダは、周辺回路
と連結されて１つの機能ブロックを構成する場合が一般
的である。この際、ＶＬＣテーブル回路の出力が直ちに
他の機能ブロックの入力バッファに貯蔵されることもで
きるが、大部分の場合に、周辺回路の入力として使用さ
れるか、他の機能ブロックに適する形態に変形された後
に他の機能ブロックの入力バッファに貯蔵される。
【０００５】以下、図２に基づき従来の技術（米国特許
No．５，２４５，３３８）による可変長符号デコーダを
説明する。図２は、従来の技術による可変長符号デコー
ダを示すブロック図である。図２において、可変長符号
デコーダは、入力バッファ２０１、第１ラッチ部２０
２、第１バレルシフタ２０３、第２ラッチ部２０４、第
２バレル（Ｂａｒｒｅｌ）シフタ２０５，ＶＬＣテーブ
ル回路２０６、第１ラッチ２０７、制御信号発生部２０
８及び出力バッファ２０９で構成される。又、図２によ
れば、第１ラッチ部２０２は第２ラッチ２０２ａと第３
ラッチ２０２ｂで構成され、第２ラッチ部２０４は第４
ラッチ２０４ａと第５ラッチ２０４ｂで構成される。制
御信号発生部２０８は加算器２０８ａと第６ラッチ２０
８ｂで構成される。
No．５，２４５，３３８）による可変長符号デコーダを
説明する。図２は、従来の技術による可変長符号デコー
ダを示すブロック図である。図２において、可変長符号
デコーダは、入力バッファ２０１、第１ラッチ部２０
２、第１バレルシフタ２０３、第２ラッチ部２０４、第
２バレル（Ｂａｒｒｅｌ）シフタ２０５，ＶＬＣテーブ
ル回路２０６、第１ラッチ２０７、制御信号発生部２０
８及び出力バッファ２０９で構成される。又、図２によ
れば、第１ラッチ部２０２は第２ラッチ２０２ａと第３
ラッチ２０２ｂで構成され、第２ラッチ部２０４は第４
ラッチ２０４ａと第５ラッチ２０４ｂで構成される。制
御信号発生部２０８は加算器２０８ａと第６ラッチ２０
８ｂで構成される。
【０００６】図２において、複数のランダムロジックゲ
ートで構成されたＶＬＣテーブル回路２０６は、連続的
に入力される可変長符号語を連続的にデコードし、固定
されたシンボルクロック速度に基づく読出信号に応答し
てデコードされた固定長を有する符号語を出力する。第
１ラッチ部２０２と第１バレルシフタ２０３は、入力バ
ッファ２０１と第２ラッチ部２０４との間を適切にイン
タフェースする機能をする。入力バッファ２０１は固定
長を有するデータセグメントにデータチャンネルを介し
て受信された可変長を有する符号語の直列ビットストリ
ームを貯蔵する。そして、制御信号発生部２０８は第６
ラッチ２０８ｂから出力される読出信号に応答して１６
ビットのデータを並列で出力する。
ートで構成されたＶＬＣテーブル回路２０６は、連続的
に入力される可変長符号語を連続的にデコードし、固定
されたシンボルクロック速度に基づく読出信号に応答し
てデコードされた固定長を有する符号語を出力する。第
１ラッチ部２０２と第１バレルシフタ２０３は、入力バ
ッファ２０１と第２ラッチ部２０４との間を適切にイン
タフェースする機能をする。入力バッファ２０１は固定
長を有するデータセグメントにデータチャンネルを介し
て受信された可変長を有する符号語の直列ビットストリ
ームを貯蔵する。そして、制御信号発生部２０８は第６
ラッチ２０８ｂから出力される読出信号に応答して１６
ビットのデータを並列で出力する。
【０００７】前記ＶＬＣテーブル回路２０６は、未知の
ビット長を有する符号語に対して、この符号語のビット
長と、前記のビット長を有するデコードされた符号語を
それぞれラッチ２０７と出力バッファ２０９に出力す
る。又、第２バレルシフタ２０５の出力側は、ＶＬＣテ
ーブル回路２０６にデコーディングウィンドウを提供
し、第１ラッチ２０７に蓄積された現在のクロックの前
のクロックまでにデコードされた符号語のビット長によ
り制御される。第２バレルシフタ２０５にはラッチ２０
４ａ，２０４ｂから可変長を有する符号語が供給され
る。ラッチ２０４ａ，２０４ｂのそれぞれは、最大の長
さの符号語の長さと少なくとも同じビット容量を有す
る。第２ラッチ部２０４は、少なくとも２つの可変長符
号語を有する連続的なビットを提供する。第２バレルシ
フタ２０５の出力側は、ＶＬＣテーブル回路２０６の入
力側と接続され、第５ラッチ２０４ｂに第１ラッチ部２
０２と第１バレルシフタ２０３から入力データが供給さ
れる間に、第２バレルシフタ２０５の出力側は、第４ラ
ッチ部２０４ａと第５ラッチ部２０４ｂに貯蔵されてい
た最長の符号語の２倍に当たる連続的なビットの中から
デコードされるべき最長の符号語の長さに当たるビット
を出力する。
ビット長を有する符号語に対して、この符号語のビット
長と、前記のビット長を有するデコードされた符号語を
それぞれラッチ２０７と出力バッファ２０９に出力す
る。又、第２バレルシフタ２０５の出力側は、ＶＬＣテ
ーブル回路２０６にデコーディングウィンドウを提供
し、第１ラッチ２０７に蓄積された現在のクロックの前
のクロックまでにデコードされた符号語のビット長によ
り制御される。第２バレルシフタ２０５にはラッチ２０
４ａ，２０４ｂから可変長を有する符号語が供給され
る。ラッチ２０４ａ，２０４ｂのそれぞれは、最大の長
さの符号語の長さと少なくとも同じビット容量を有す
る。第２ラッチ部２０４は、少なくとも２つの可変長符
号語を有する連続的なビットを提供する。第２バレルシ
フタ２０５の出力側は、ＶＬＣテーブル回路２０６の入
力側と接続され、第５ラッチ２０４ｂに第１ラッチ部２
０２と第１バレルシフタ２０３から入力データが供給さ
れる間に、第２バレルシフタ２０５の出力側は、第４ラ
ッチ部２０４ａと第５ラッチ部２０４ｂに貯蔵されてい
た最長の符号語の２倍に当たる連続的なビットの中から
デコードされるべき最長の符号語の長さに当たるビット
を出力する。
【０００８】ＶＬＣテーブル回路２０６は、第２バレル
シフタ２０５から出力された符号語の長さを第１ラッチ
２０７に出力し、又、デコーダされた符号語を出力バッ
ファ２０９に出力する。現在のクロックの次のクロック
において、第２バレルシフタ２０５は、第１ラッチ２０
７から出力された以前のクロックまでにデコードされた
符号語の長さにより制御される。従って、第２バレルシ
フタ２０５の出力用ウィンドウは、第１ラッチ２０７か
ら出力された以前のクロックまでにデコードされた符号
語のビット長だけシフトされる。従って、第２バレルシ
フタ２０５の出力用ウィンドウは、新たにデコードされ
る符号語の第１のビットから始まる。第４ラッチ２０４
ａ内の全てのビットが全てのクロックで変換されると、
第５ラッチ２０４ｂは、各クロックに対応する１サイク
ル期間中に再度インタフェース機能を有する第１バレル
シフタ２０３からの相応のビットストリームにより埋め
られる。即ち、デコードされた符号語の第１のビットか
ら始まる連続的なビットストリームが第２バレルシフタ
２０５の入力側に表れるようになる。又、第１バレルシ
フタ２０３は、第５ラッチ２０４ｂにビットストリーム
を供給するが、このビットストリームは直ちに第５ラッ
チ２０４ｂに入力されるため、最長遅延時間には含まれ
ない。このように、第２バレルシフタ２０５の入力側に
表れる、以前のクロックでデコードされた符号語のビッ
トストリームは、それぞれのクロックに対応する１サイ
クル期間中に間違いなく更新されるべきである。
シフタ２０５から出力された符号語の長さを第１ラッチ
２０７に出力し、又、デコーダされた符号語を出力バッ
ファ２０９に出力する。現在のクロックの次のクロック
において、第２バレルシフタ２０５は、第１ラッチ２０
７から出力された以前のクロックまでにデコードされた
符号語の長さにより制御される。従って、第２バレルシ
フタ２０５の出力用ウィンドウは、第１ラッチ２０７か
ら出力された以前のクロックまでにデコードされた符号
語のビット長だけシフトされる。従って、第２バレルシ
フタ２０５の出力用ウィンドウは、新たにデコードされ
る符号語の第１のビットから始まる。第４ラッチ２０４
ａ内の全てのビットが全てのクロックで変換されると、
第５ラッチ２０４ｂは、各クロックに対応する１サイク
ル期間中に再度インタフェース機能を有する第１バレル
シフタ２０３からの相応のビットストリームにより埋め
られる。即ち、デコードされた符号語の第１のビットか
ら始まる連続的なビットストリームが第２バレルシフタ
２０５の入力側に表れるようになる。又、第１バレルシ
フタ２０３は、第５ラッチ２０４ｂにビットストリーム
を供給するが、このビットストリームは直ちに第５ラッ
チ２０４ｂに入力されるため、最長遅延時間には含まれ
ない。このように、第２バレルシフタ２０５の入力側に
表れる、以前のクロックでデコードされた符号語のビッ
トストリームは、それぞれのクロックに対応する１サイ
クル期間中に間違いなく更新されるべきである。
【０００９】上述したように、第５ラッチ２０４ｂへの
入力はインタフェース用第１バレルシフタ２０３から提
供される。インタフェース用第１バレルシフタ２０３の
入力側には最長の符号語長に当たる容量を有する２つの
連続したラッチ２０２ａ，２０２ｂと入力バッファ２０
１により符号語が提供される。インタフェース用第２ラ
ッチと第３ラッチ２０２ａ，２０２ｂは入力バッファ２
０１から出力されうる最長の符号語の長さに当たるビッ
ト容量を有する。第１バレルシフタ２０３の出力は、Ｖ
ＬＣテーブル回路２０６の出力からのデコードされた符
号語の長さと制御信号発生部２０８の第６ラッチ２０８
ｂから出力される現在のクロックの以前のクロックまで
のデコードされた符号語の長さの合計とを加算する加算
器２０８ａの出力により制御される。
入力はインタフェース用第１バレルシフタ２０３から提
供される。インタフェース用第１バレルシフタ２０３の
入力側には最長の符号語長に当たる容量を有する２つの
連続したラッチ２０２ａ，２０２ｂと入力バッファ２０
１により符号語が提供される。インタフェース用第２ラ
ッチと第３ラッチ２０２ａ，２０２ｂは入力バッファ２
０１から出力されうる最長の符号語の長さに当たるビッ
ト容量を有する。第１バレルシフタ２０３の出力は、Ｖ
ＬＣテーブル回路２０６の出力からのデコードされた符
号語の長さと制御信号発生部２０８の第６ラッチ２０８
ｂから出力される現在のクロックの以前のクロックまで
のデコードされた符号語の長さの合計とを加算する加算
器２０８ａの出力により制御される。
【００１０】サイクルごとに、第１バレルシフタ２０３
の出力は、加算器２０８ａにより加算されたデコードさ
れた符号語のビット長の合計に応じてシフトされて、第
２バレルシフタ２０５の出力と連続されるビットストリ
ームをなす。次のクロックにおいて、インタフェース用
第１バレルシフタ２０３から出力された一連のビットシ
ーケンスは、第２バレルシフタ２０５の入力側に表れ
る。そして、加算器２０８ａで加算されたデコードされ
た符号語のビット長が最長の符号語長を超えるとき、キ
ャリ（ｃａｒｒｙ）が発生する。これは、インタフェー
ス用第１ラッチ２０２ａ内に貯蔵されてあった全てのビ
ットが第１バレルシフタ２０３を介して第５ラッチ２０
４ｂへ移動されたことを意味する。このキャリにより、
第３ラッチ２０２ｂの全てのビットは第２ラッチ２０２
ａへ移動し、入力バッファ２０１から出力された符号語
はインタフェース用第２ラッチ２０２ａへ移動される。
これと同時に、第３ラッチ２０２ｂと第１バレルシフタ
２０３には新たな１６ビットのデータが入力バッファ２
０１から供給される。
の出力は、加算器２０８ａにより加算されたデコードさ
れた符号語のビット長の合計に応じてシフトされて、第
２バレルシフタ２０５の出力と連続されるビットストリ
ームをなす。次のクロックにおいて、インタフェース用
第１バレルシフタ２０３から出力された一連のビットシ
ーケンスは、第２バレルシフタ２０５の入力側に表れ
る。そして、加算器２０８ａで加算されたデコードされ
た符号語のビット長が最長の符号語長を超えるとき、キ
ャリ（ｃａｒｒｙ）が発生する。これは、インタフェー
ス用第１ラッチ２０２ａ内に貯蔵されてあった全てのビ
ットが第１バレルシフタ２０３を介して第５ラッチ２０
４ｂへ移動されたことを意味する。このキャリにより、
第３ラッチ２０２ｂの全てのビットは第２ラッチ２０２
ａへ移動し、入力バッファ２０１から出力された符号語
はインタフェース用第２ラッチ２０２ａへ移動される。
これと同時に、第３ラッチ２０２ｂと第１バレルシフタ
２０３には新たな１６ビットのデータが入力バッファ２
０１から供給される。
【００１１】上述したように、ＭＰＥＧ１，ＭＰＥＧ
２、又はＨＤＴＶのような高画質のシステムを具現する
際、可変長符号デコーダは周辺回路と共に連結されて１
つの機能ブロックを構成する場合が多い。又、ＶＬＣテ
ーブル回路からの出力とデコードされたコードビット
が、直ちに他の機能ブロックの入力バッファに貯蔵され
ることもできるが、大部分の場合、周辺回路の入力デー
タとして使用されたり、他の機能ブロックに対する制御
信号として使用されたりする。従って、最長遅延時間の
問題を防止しながら、早く符号語のビットをデコードす
る必要がある。この場合、周辺回路の複雑度が増加する
ほど、ＶＬＣデコーダの内部でよりはＶＬＣデコーダと
周辺回路を連結する部分で該機能ブロックの最長遅延時
間が存するようになり、ひいては全体の高速データ伝送
システムの速度を制限する問題点が発生する。
２、又はＨＤＴＶのような高画質のシステムを具現する
際、可変長符号デコーダは周辺回路と共に連結されて１
つの機能ブロックを構成する場合が多い。又、ＶＬＣテ
ーブル回路からの出力とデコードされたコードビット
が、直ちに他の機能ブロックの入力バッファに貯蔵され
ることもできるが、大部分の場合、周辺回路の入力デー
タとして使用されたり、他の機能ブロックに対する制御
信号として使用されたりする。従って、最長遅延時間の
問題を防止しながら、早く符号語のビットをデコードす
る必要がある。この場合、周辺回路の複雑度が増加する
ほど、ＶＬＣデコーダの内部でよりはＶＬＣデコーダと
周辺回路を連結する部分で該機能ブロックの最長遅延時
間が存するようになり、ひいては全体の高速データ伝送
システムの速度を制限する問題点が発生する。
【００１２】一方、図２に示す従来の技術によれば、イ
ンタフェース用第１バレルシフタとデコーディング用第
２バレルシフタが要求されるため、ＶＬＣデコーダのサ
イズが大きくなる問題点があった。更に、デコーディン
グ用第２バレルシフタ２０５とＶＬＣテーブル回路６を
介して周辺回路に連結される部分で遅延時間が存する問
題点があった。
ンタフェース用第１バレルシフタとデコーディング用第
２バレルシフタが要求されるため、ＶＬＣデコーダのサ
イズが大きくなる問題点があった。更に、デコーディン
グ用第２バレルシフタ２０５とＶＬＣテーブル回路６を
介して周辺回路に連結される部分で遅延時間が存する問
題点があった。
【００１３】
【発明が解決しようとする課題】本発明は、従来の技術
の可変長符号デコーダの問題点を解決するためのもの
で、その目的は、ＶＬＣデコーダと周辺回路との連結部
分に存する最長遅延時間を減少させ得ると共に、集積回
路の１つの機能ブロックに相当するチップの面積を減少
させ得る可変長符号デコーダを提供することにある。
の可変長符号デコーダの問題点を解決するためのもの
で、その目的は、ＶＬＣデコーダと周辺回路との連結部
分に存する最長遅延時間を減少させ得ると共に、集積回
路の１つの機能ブロックに相当するチップの面積を減少
させ得る可変長符号デコーダを提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の可変長符号デコーダは、読出信号に応答し
て一定のビット数の符号語を一時的に貯蔵した後に出力
する貯蔵部と、スイッチング信号に基づいて貯蔵部から
出力された符号語を選択的に出力するスイッチング部
と、シフト信号に基づいて出力ウィンドウをシフトさ
せ、スイッチング部から出力された符号語のうち、一定
数のビットをデコードするために出力させるバレルシフ
タと、前記バレルシフタから出力された符号語を一時的
に貯蔵した後に出力する貯蔵部と、前記貯蔵部に貯蔵さ
れた一定のビット数の符号語に対応するデコードされた
符号語及び符号語のビット長の値を出力するテーブル回
路と、テーブル回路から出力されたビット長の値を利用
して前記スイッチング信号、シフト信号、及び読出信号
を出力する制御信号発生部とを備える。
めの本発明の可変長符号デコーダは、読出信号に応答し
て一定のビット数の符号語を一時的に貯蔵した後に出力
する貯蔵部と、スイッチング信号に基づいて貯蔵部から
出力された符号語を選択的に出力するスイッチング部
と、シフト信号に基づいて出力ウィンドウをシフトさ
せ、スイッチング部から出力された符号語のうち、一定
数のビットをデコードするために出力させるバレルシフ
タと、前記バレルシフタから出力された符号語を一時的
に貯蔵した後に出力する貯蔵部と、前記貯蔵部に貯蔵さ
れた一定のビット数の符号語に対応するデコードされた
符号語及び符号語のビット長の値を出力するテーブル回
路と、テーブル回路から出力されたビット長の値を利用
して前記スイッチング信号、シフト信号、及び読出信号
を出力する制御信号発生部とを備える。
【００１５】
【発明の実施の形態】以下、添付図面に基づき本発明の
可変長符号デコーダの動作を詳細に説明する。図３は、
本発明の第１実施例による可変長符号デコーダを示すブ
ロック図である。図３において、可変長符号デコーダ
は、シリアルに入力される符号語を１６ビットずつパラ
レルに貯蔵し、読出信号に基づいてこれを出力する入力
バッファ３１０と、前記読出信号に基づいて入力された
符号語を一時的に貯蔵した後に出力するラッチ部３２０
と、ラッチ部３２０から出力された符号語を入力し、多
重化信号に基づいて選択的に出力する多重化部３３０
と、シフト信号に基づいてそれの出力ウィンドウをシフ
トさせて多重化部３３０から出力された符号語のうち一
定数のビットをデコードするために出力するバレルシフ
タ３４０と、バレルシフタ３４０から出力された符号語
を一時的に貯蔵した後に出力するラッチ３５０と、ラッ
チ３５０から出力された符号語に相応するデコードされ
た符号語を出力し、又、この符号語のビット長の値を出
力するＶＬＣテーブル回路としてのＰＬＡ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）３６０と、
現在のクロックの前のクロックまでにデコードされた符
号語のビット長の値とＰＬＡ３６０から出力された今の
クロックにおける符号語のビット長の値とを加算し、こ
の加算された値を用いて入力バッファ３１０、ラッチ部
３２０、多重化部３３０、及びバレルシフタ３４０への
読出信号、多重化信号及びシフト信号をそれぞれ供給す
る制御信号発生部３７０とで構成される。
可変長符号デコーダの動作を詳細に説明する。図３は、
本発明の第１実施例による可変長符号デコーダを示すブ
ロック図である。図３において、可変長符号デコーダ
は、シリアルに入力される符号語を１６ビットずつパラ
レルに貯蔵し、読出信号に基づいてこれを出力する入力
バッファ３１０と、前記読出信号に基づいて入力された
符号語を一時的に貯蔵した後に出力するラッチ部３２０
と、ラッチ部３２０から出力された符号語を入力し、多
重化信号に基づいて選択的に出力する多重化部３３０
と、シフト信号に基づいてそれの出力ウィンドウをシフ
トさせて多重化部３３０から出力された符号語のうち一
定数のビットをデコードするために出力するバレルシフ
タ３４０と、バレルシフタ３４０から出力された符号語
を一時的に貯蔵した後に出力するラッチ３５０と、ラッ
チ３５０から出力された符号語に相応するデコードされ
た符号語を出力し、又、この符号語のビット長の値を出
力するＶＬＣテーブル回路としてのＰＬＡ（Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）３６０と、
現在のクロックの前のクロックまでにデコードされた符
号語のビット長の値とＰＬＡ３６０から出力された今の
クロックにおける符号語のビット長の値とを加算し、こ
の加算された値を用いて入力バッファ３１０、ラッチ部
３２０、多重化部３３０、及びバレルシフタ３４０への
読出信号、多重化信号及びシフト信号をそれぞれ供給す
る制御信号発生部３７０とで構成される。
【００１６】ここで、ラッチ部３２０は、入力バッファ
３１０から出力される符号語を読出信号に基づいて一時
貯蔵した後、貯蔵された符号語を出力する第１ラッチ３
２１と、第１ラッチ３２１から出力された符号語を読出
信号に基づいて一時貯蔵した後、貯蔵された符号語を出
力する第２ラッチ３２２と、第２ラッチ３２２から出力
された符号語を一時貯蔵した後、貯蔵された符号語を出
力する第３ラッチ３２３とで構成される。
３１０から出力される符号語を読出信号に基づいて一時
貯蔵した後、貯蔵された符号語を出力する第１ラッチ３
２１と、第１ラッチ３２１から出力された符号語を読出
信号に基づいて一時貯蔵した後、貯蔵された符号語を出
力する第２ラッチ３２２と、第２ラッチ３２２から出力
された符号語を一時貯蔵した後、貯蔵された符号語を出
力する第３ラッチ３２３とで構成される。
【００１７】又、多重化部３３０は、入力バッファ３１
０から出力された符号語とラッチ部３２０の第１ラッチ
３２１と第２ラッチ３２２とから出力された符号語のう
ちの１つを多重化信号に基づいて選択してバレルシフタ
３４０の下位の１６ビットとして出力する第１マルチプ
レクサ３３１と、ラッチ部３２０の第１ラッチ３２１、
第２ラッチ３２２及び第３ラッチ３２３から出力された
符号語を前記多重化信号に基づいて選択してバレルシフ
タ３４０の上位の１６ビットとして出力する第２マルチ
プレクサ３３２とで構成される。ここで、多重化部３３
０は、１つのスイッチング部としての機能をする。従っ
て、スイッチング部として機能できる他の素子に代替さ
れ得る。ここで、ラッチ３５０は、便宜上、第４ラッチ
と呼ぶことにする。
０から出力された符号語とラッチ部３２０の第１ラッチ
３２１と第２ラッチ３２２とから出力された符号語のう
ちの１つを多重化信号に基づいて選択してバレルシフタ
３４０の下位の１６ビットとして出力する第１マルチプ
レクサ３３１と、ラッチ部３２０の第１ラッチ３２１、
第２ラッチ３２２及び第３ラッチ３２３から出力された
符号語を前記多重化信号に基づいて選択してバレルシフ
タ３４０の上位の１６ビットとして出力する第２マルチ
プレクサ３３２とで構成される。ここで、多重化部３３
０は、１つのスイッチング部としての機能をする。従っ
て、スイッチング部として機能できる他の素子に代替さ
れ得る。ここで、ラッチ３５０は、便宜上、第４ラッチ
と呼ぶことにする。
【００１８】そして、制御信号発生部３７０は、初期設
定信号が入力されると、これを選択出力し、ＰＬＡ３６
０から現在のクロックでデコードされた符号語のビット
長の値が出力されると、これを選択して出力する第３マ
ルチプレクサ３７１と、現在のクロックのすぐ前のクロ
ックまでにデコードされた符号語のビット長の値の合計
を貯蔵する第５ラッチ３７２と、第３マルチプレクサ３
７１から出力されたビット長の値と第５ラッチ３７２の
出力データとを加算してバレルシフタ３４０の出力ウィ
ンドウをシフトするためのシフト信号とキャリ信号を出
力する加算器３７３と、この加算器３７３から出力され
るキャリ信号を一時貯蔵し、次のクロックにおいてその
貯蔵されたキャリ信号を読出信号として出力する第６ラ
ッチ３７４と、加算器３７３から出力されたキャリ信号
と第６ラッチ３７４から出力された読出信号を利用して
多重化部３３０に一入力端を選択するための多重化信号
を出力する多重化制御部３７５とで構成される。ここ
で、ＰＬＡ３６０は、ＶＬＣテーブル回路であり、一種
のメモリである。ゆえに、入力される符号語に相応する
デコードされた符号語とその符号語のビット長の値を出
力する。従って、前記ＰＬＡはメモリとしての機能をす
る他の素子に代替できる。
定信号が入力されると、これを選択出力し、ＰＬＡ３６
０から現在のクロックでデコードされた符号語のビット
長の値が出力されると、これを選択して出力する第３マ
ルチプレクサ３７１と、現在のクロックのすぐ前のクロ
ックまでにデコードされた符号語のビット長の値の合計
を貯蔵する第５ラッチ３７２と、第３マルチプレクサ３
７１から出力されたビット長の値と第５ラッチ３７２の
出力データとを加算してバレルシフタ３４０の出力ウィ
ンドウをシフトするためのシフト信号とキャリ信号を出
力する加算器３７３と、この加算器３７３から出力され
るキャリ信号を一時貯蔵し、次のクロックにおいてその
貯蔵されたキャリ信号を読出信号として出力する第６ラ
ッチ３７４と、加算器３７３から出力されたキャリ信号
と第６ラッチ３７４から出力された読出信号を利用して
多重化部３３０に一入力端を選択するための多重化信号
を出力する多重化制御部３７５とで構成される。ここ
で、ＰＬＡ３６０は、ＶＬＣテーブル回路であり、一種
のメモリである。ゆえに、入力される符号語に相応する
デコードされた符号語とその符号語のビット長の値を出
力する。従って、前記ＰＬＡはメモリとしての機能をす
る他の素子に代替できる。
【００１９】第１実施例による可変長符号デコーダの動
作について図４及び図５を参照して説明する。まず、外
部から入力バッファ３１０に入力される可変長を有する
符号語は、入力バッファ３１０において固定シンボルク
ロック速度に従って１６ビットずつ並列で出力される。
可変長を有する符号語の最長のビット長の値は１６ビッ
トである。ラッチ部３２０の第１、第２、第３ラッチ３
２１，３２２，３２３は、知られているように、ビット
レジスタで、最長符号語と同じ容量を有する。そして、
３２ビットの容量を有するバレルシフタ３４０の入力
は、多重化部３３０の第１マルチプレクサ３３１と第２
マルチプレクサ３３２の出力により供給され、この際、
バレルシフタ３４０の出力ウィンドウは１６ビットのス
ライドするデコーディングウィンドウを提供する。バレ
ルシフタ３４０の出力ウィンドウのシフトは制御信号発
生部３７０からのシフト信号により制御される。ここ
で、第１マルチプレクサ３３１は下位の１６ビットを、
第２マルチプレクサ３３２は上位の１６ビットをバレル
シフタ３４０に供給する。バレルシフタ３４０からの更
新された１６ビットの符号語は、第４ラッチ３５０を介
して一種のメモリ装置であるＰＬＡ３６０へ入力され
る。図２に示すように、ＰＬＡ３６０は符号語テーブル
回路とデコードされた符号語テーブル回路及び符号語長
テーブル回路で構成される。
作について図４及び図５を参照して説明する。まず、外
部から入力バッファ３１０に入力される可変長を有する
符号語は、入力バッファ３１０において固定シンボルク
ロック速度に従って１６ビットずつ並列で出力される。
可変長を有する符号語の最長のビット長の値は１６ビッ
トである。ラッチ部３２０の第１、第２、第３ラッチ３
２１，３２２，３２３は、知られているように、ビット
レジスタで、最長符号語と同じ容量を有する。そして、
３２ビットの容量を有するバレルシフタ３４０の入力
は、多重化部３３０の第１マルチプレクサ３３１と第２
マルチプレクサ３３２の出力により供給され、この際、
バレルシフタ３４０の出力ウィンドウは１６ビットのス
ライドするデコーディングウィンドウを提供する。バレ
ルシフタ３４０の出力ウィンドウのシフトは制御信号発
生部３７０からのシフト信号により制御される。ここ
で、第１マルチプレクサ３３１は下位の１６ビットを、
第２マルチプレクサ３３２は上位の１６ビットをバレル
シフタ３４０に供給する。バレルシフタ３４０からの更
新された１６ビットの符号語は、第４ラッチ３５０を介
して一種のメモリ装置であるＰＬＡ３６０へ入力され
る。図２に示すように、ＰＬＡ３６０は符号語テーブル
回路とデコードされた符号語テーブル回路及び符号語長
テーブル回路で構成される。
【００２０】ＰＬＡ３６０の符号語テーブル回路は、そ
の内部に貯蔵された符号語のビットパターンのうち、入
力された符号語のビットの順序と一致するビットパター
ンに当たる符号語を検出する。更に、ＰＬＡ３６０のデ
コードされた符号語テーブル回路は、符号語テーブル回
路で検出された可変長符号語に対応する固定長符号語、
即ちデコードされた符号語を出力する。そして、符号語
長テーブル回路は、符号語テーブル回路で検出された可
変長符号語のビット長を出力する。
の内部に貯蔵された符号語のビットパターンのうち、入
力された符号語のビットの順序と一致するビットパター
ンに当たる符号語を検出する。更に、ＰＬＡ３６０のデ
コードされた符号語テーブル回路は、符号語テーブル回
路で検出された可変長符号語に対応する固定長符号語、
即ちデコードされた符号語を出力する。そして、符号語
長テーブル回路は、符号語テーブル回路で検出された可
変長符号語のビット長を出力する。
【００２１】次のクロック信号が発生する際、ＰＬＡ３
６０の符号語長テーブル回路から出力された符号語の長
さは、以前のクロックまでにデコードされた符号語のビ
ット長と加算器３７３で加算され、この累積された信号
はシフティング信号としてバレルシフタ３４０の出力ウ
ィンドウをシフトするのに使われる。又、この加算器３
７３は、累積された符号語長が符号語の最長のビット長
以上であれば、キャリ信号‘１’を、以下であれば、
‘０’を発生させて、それを第６ラッチ３７４に供給す
る。加算器３７３から出力されたキャリ信号と第６ラッ
チ３７４から出力された読出信号がそれぞれ０（ロ
ー）、０（ロー）であれば、多重化制御部３７５は第１
マルチプレクサ３３１と第２マルチプレクサ３３２がそ
れぞれ第２ラッチ３２２の出力信号と第３ラッチ３２３
の出力信号をそれぞれ選択出力するように多重化信号を
提供し、キャリ信号と読出信号がそれぞれ１（ハイ）、
０（ロー）、又は０，１であれば、多重化制御部３７５
は、第１マルチプレクサ３３１と第２マルチプレクサ３
３２がそれぞれ第１ラッチ３２１と第２ラッチ３２２の
出力信号を選択出力するように多重化信号を供給し、キ
ャリ信号と読出信号がそれぞれ１，１であれば、多重化
制御部３７５は、第１マルチプレクサ３３１と第２マル
チプレクサ３３２が入力バッファ３１０から出力された
信号と第１ラッチ３２１の出力信号をそれぞれ選択出力
するように多重化信号を第１マルチプレクサ３３１と第
２マルチプレクサ３３２に供給する。
６０の符号語長テーブル回路から出力された符号語の長
さは、以前のクロックまでにデコードされた符号語のビ
ット長と加算器３７３で加算され、この累積された信号
はシフティング信号としてバレルシフタ３４０の出力ウ
ィンドウをシフトするのに使われる。又、この加算器３
７３は、累積された符号語長が符号語の最長のビット長
以上であれば、キャリ信号‘１’を、以下であれば、
‘０’を発生させて、それを第６ラッチ３７４に供給す
る。加算器３７３から出力されたキャリ信号と第６ラッ
チ３７４から出力された読出信号がそれぞれ０（ロ
ー）、０（ロー）であれば、多重化制御部３７５は第１
マルチプレクサ３３１と第２マルチプレクサ３３２がそ
れぞれ第２ラッチ３２２の出力信号と第３ラッチ３２３
の出力信号をそれぞれ選択出力するように多重化信号を
提供し、キャリ信号と読出信号がそれぞれ１（ハイ）、
０（ロー）、又は０，１であれば、多重化制御部３７５
は、第１マルチプレクサ３３１と第２マルチプレクサ３
３２がそれぞれ第１ラッチ３２１と第２ラッチ３２２の
出力信号を選択出力するように多重化信号を供給し、キ
ャリ信号と読出信号がそれぞれ１，１であれば、多重化
制御部３７５は、第１マルチプレクサ３３１と第２マル
チプレクサ３３２が入力バッファ３１０から出力された
信号と第１ラッチ３２１の出力信号をそれぞれ選択出力
するように多重化信号を第１マルチプレクサ３３１と第
２マルチプレクサ３３２に供給する。
【００２２】例えば、図４のように構成されたデータス
トリームを有する符号語がこの図３の入力バッファ３１
０に入力されると仮定する。図５に示すように、第１の
クロック信号において強制的に任意の１６ビットが制御
信号発生部３７０の第３マルチプレクサ３７１の初期設
定信号として入力され、キャリ信号と読出信号が全て
“ハイ”となる。同時に、入力バッファ３１０は、入力
された符号語のうちの最初のビットを含んだ１６ビット
（ａ１−ａ８ｂ１−ｂ６ｃ１−ｃ２）を出力する。ここ
で、１はハイ（ｈｉｇｈ）を意味し、０はロー（ｌｏ
ｗ）を意味する。この際、キャリ信号と読出信号が全て
１，１であるので、多重化制御部３７５からの多重化信
号に基づいて、第２マルチプレクサ３３２は第１ラッチ
３２１から出力された符号語を選択し、第１マルチプレ
クサ３３１は入力バッファ３１０から出力された符号語
を選択する。即ち、第１マルチプレクサ３３１は入力バ
ッファ３１０の出力信号（ａ１−ａ８ｂ１−ｂ６ｃ１−
ｃ２）を選択出力し、３２ビットを入力するバレルシフ
タ３４０はその出力信号すなわちスライディングデコー
ディングウィンドウを１６ビット分ほどシフトする。こ
の際、バレルシフタ３４０からはどんな信号も出力され
ない。
トリームを有する符号語がこの図３の入力バッファ３１
０に入力されると仮定する。図５に示すように、第１の
クロック信号において強制的に任意の１６ビットが制御
信号発生部３７０の第３マルチプレクサ３７１の初期設
定信号として入力され、キャリ信号と読出信号が全て
“ハイ”となる。同時に、入力バッファ３１０は、入力
された符号語のうちの最初のビットを含んだ１６ビット
（ａ１−ａ８ｂ１−ｂ６ｃ１−ｃ２）を出力する。ここ
で、１はハイ（ｈｉｇｈ）を意味し、０はロー（ｌｏ
ｗ）を意味する。この際、キャリ信号と読出信号が全て
１，１であるので、多重化制御部３７５からの多重化信
号に基づいて、第２マルチプレクサ３３２は第１ラッチ
３２１から出力された符号語を選択し、第１マルチプレ
クサ３３１は入力バッファ３１０から出力された符号語
を選択する。即ち、第１マルチプレクサ３３１は入力バ
ッファ３１０の出力信号（ａ１−ａ８ｂ１−ｂ６ｃ１−
ｃ２）を選択出力し、３２ビットを入力するバレルシフ
タ３４０はその出力信号すなわちスライディングデコー
ディングウィンドウを１６ビット分ほどシフトする。こ
の際、バレルシフタ３４０からはどんな信号も出力され
ない。
【００２３】次いで、２番目のクロック信号が発生する
際、任意の１６ビットが初期設定信号として制御信号発
生部３７０の第３マルチプレクサ３７１へ強制的に入力
される。それで、キャリ信号が１となり、１番目のクロ
ックにおいて加算器３７３に発生されたキャリ信号によ
り読出信号は１となり、入力バッファ３１０は符号語
（ｃ３−ｃ５ｄ１−ｄ１３）を出力する。これにより、
１番目のクロックにおいて入力バッファ３１０から出力
されたデータ（ａ１−ａ８ｂ１−ｂ６ｃ１−ｃ２）は前
記読出信号により第１ラッチ３２１に貯蔵され、キャリ
信号と読出信号が全て１，１であるので、多重化制御部
３７５からの多重化信号により、第２マルチプレクサ３
３２は第１ラッチ３２１の出力信号（ａ１−ａ８ｃ１−
ｂ６ｃ１ｃ２）を選択的に出力し、第１マルチプレクサ
３３１は入力バッファ３１０の出力信号（ｃ３−ｃ５ｄ
１−ｄ１３）を選択的に出力する。第１ラッチ３２１と
入力バッファ３１０から出力された信号の入力を受けた
バレルシフタ３４０は、それのスライディングデコーデ
ィングウィンドウを現在の状態から１６ビットほどシフ
トして、第１ラッチ３２１から出力された符号語（ａ１
−ａ８ｂ１−ｂ６ｃ１ｃ２）を第４ラッチ３５０に出力
する。
際、任意の１６ビットが初期設定信号として制御信号発
生部３７０の第３マルチプレクサ３７１へ強制的に入力
される。それで、キャリ信号が１となり、１番目のクロ
ックにおいて加算器３７３に発生されたキャリ信号によ
り読出信号は１となり、入力バッファ３１０は符号語
（ｃ３−ｃ５ｄ１−ｄ１３）を出力する。これにより、
１番目のクロックにおいて入力バッファ３１０から出力
されたデータ（ａ１−ａ８ｂ１−ｂ６ｃ１−ｃ２）は前
記読出信号により第１ラッチ３２１に貯蔵され、キャリ
信号と読出信号が全て１，１であるので、多重化制御部
３７５からの多重化信号により、第２マルチプレクサ３
３２は第１ラッチ３２１の出力信号（ａ１−ａ８ｃ１−
ｂ６ｃ１ｃ２）を選択的に出力し、第１マルチプレクサ
３３１は入力バッファ３１０の出力信号（ｃ３−ｃ５ｄ
１−ｄ１３）を選択的に出力する。第１ラッチ３２１と
入力バッファ３１０から出力された信号の入力を受けた
バレルシフタ３４０は、それのスライディングデコーデ
ィングウィンドウを現在の状態から１６ビットほどシフ
トして、第１ラッチ３２１から出力された符号語（ａ１
−ａ８ｂ１−ｂ６ｃ１ｃ２）を第４ラッチ３５０に出力
する。
【００２４】次いで、３番目のクロック信号が発生する
と、以前の２番目のクロック信号におけるキャリ信号に
基づいて読出信号は１となり、キャリ信号は実際にデコ
ードされる信号（ａ１−ａ８）が８ビットであるので０
となり、入力バッファ３１０は次の信号ストリーム（ｄ
１４ｄ１５ｅ１−ｅ１２ｆ１ｆ２）を出力する。ここ
で、以前の２番目のクロック信号における読出信号が１
であるので、ラッチ部３２０の第１ラッチ３２１には以
前の２番目のクロックで入力バッファ３１０から出力さ
れたデータ（ｃ３−ｃ５ｄ１−ｄ１３）を貯蔵し、第２
ラッチ３２２には以前の２番目のクロック信号で第１ラ
ッチ３２１から出力されたデータ（ａ１−ａ８ｂ１−ｂ
６ｃ１ｃ２）を貯蔵し、第４ラッチ３５０には以前の２
番目のクロックでバレルシフタ３４０から出力された信
号（ａ１−ａ８ｂ１−ｂ６ｃ１ｃ２）を貯蔵する。ここ
で、キャリ信号と読出信号がそれぞれ１，０であるの
で、第２マルチプレクサ３３２は第２ラッチ３２２のデ
ータ（ａ１−ａ８ｂ１−ｂ６ｃ１ｃ２）を、第１マルチ
プレクサ３３１は第１ラッチ３２１の出力データ（ｃ３
−ｃ５ｄ１−ｄ１３）を選択してバレルシフタ３４０の
入力側に出力する。
と、以前の２番目のクロック信号におけるキャリ信号に
基づいて読出信号は１となり、キャリ信号は実際にデコ
ードされる信号（ａ１−ａ８）が８ビットであるので０
となり、入力バッファ３１０は次の信号ストリーム（ｄ
１４ｄ１５ｅ１−ｅ１２ｆ１ｆ２）を出力する。ここ
で、以前の２番目のクロック信号における読出信号が１
であるので、ラッチ部３２０の第１ラッチ３２１には以
前の２番目のクロックで入力バッファ３１０から出力さ
れたデータ（ｃ３−ｃ５ｄ１−ｄ１３）を貯蔵し、第２
ラッチ３２２には以前の２番目のクロック信号で第１ラ
ッチ３２１から出力されたデータ（ａ１−ａ８ｂ１−ｂ
６ｃ１ｃ２）を貯蔵し、第４ラッチ３５０には以前の２
番目のクロックでバレルシフタ３４０から出力された信
号（ａ１−ａ８ｂ１−ｂ６ｃ１ｃ２）を貯蔵する。ここ
で、キャリ信号と読出信号がそれぞれ１，０であるの
で、第２マルチプレクサ３３２は第２ラッチ３２２のデ
ータ（ａ１−ａ８ｂ１−ｂ６ｃ１ｃ２）を、第１マルチ
プレクサ３３１は第１ラッチ３２１の出力データ（ｃ３
−ｃ５ｄ１−ｄ１３）を選択してバレルシフタ３４０の
入力側に出力する。
【００２５】第１及び第２マルチプレクサ３３１，３３
２から出力された信号（又は、データ）の入力を受けた
バレルシフタ３４０は、制御信号発生部３７０からのシ
フト信号により以前の２番目のクロック信号においてデ
コードされた符号語の長さ（ａ１−ａ８：８ビット）分
ほどスライディングデコーディングウィンドウをシフト
して、データ（ｂ１−ｂ６ｃ１−ｃ５ｄ１−ｄ５）を出
力する。上記の過程は、可変長符号デコーダが動作する
間繰り返し続ける。
２から出力された信号（又は、データ）の入力を受けた
バレルシフタ３４０は、制御信号発生部３７０からのシ
フト信号により以前の２番目のクロック信号においてデ
コードされた符号語の長さ（ａ１−ａ８：８ビット）分
ほどスライディングデコーディングウィンドウをシフト
して、データ（ｂ１−ｂ６ｃ１−ｃ５ｄ１−ｄ５）を出
力する。上記の過程は、可変長符号デコーダが動作する
間繰り返し続ける。
【００２６】以下、本発明の第２実施例による可変長符
号デコーダを説明する。第２実施例においても、従来の
技術で使用された第２バレルシフタの代わりにスイッチ
ング機能をする多重化部が使用される。又、図６は、本
発明の第２実施例による可変長符号デコーダを示すブロ
ック図である。図６において、本発明の第２実施例の可
変長符号デコーダは、シリアルに入力される符号語を１
６ビットずつ並列化して前記読出信号に応答して出力す
る入力バッファ６１０と、読出信号に基づいて入力バッ
ファ６１０から出力された符号語を一時的に貯蔵した後
に出力するラッチ部６２０と、ラッチ部６２０から出力
された符号語と入力バッファ６１０から出力された符号
語を多重化信号に応答して選択出力する多重化部６３０
と、シフト信号に基づいてデコードするためのスライデ
ィング出力ウィンドウを、以前のクロック信号までにデ
コードされた符号語の長さだけシフトして、多重化部６
３０から出力された符号語のうち一定のビット数（ここ
で、１６ビット）ほどを出力するバレルシフタ６４０
と、バレルシフタ６４０から出力された符号語に相応す
るデコードされた符号語を出力し、このデコードされた
符号語のビット長の値を出力するＰＬＡ６５０と、現在
のクロックの以前のクロックまでにデコードされた符号
語のビット長の値とＰＬＡ６５０から出力された現在の
クロックでデコードされた符号語のビット長の値とを加
算し、この加算された値を利用してシフト信号、多重化
信号、及び読出信号を提供する制御信号発生部６６０と
から構成される。
号デコーダを説明する。第２実施例においても、従来の
技術で使用された第２バレルシフタの代わりにスイッチ
ング機能をする多重化部が使用される。又、図６は、本
発明の第２実施例による可変長符号デコーダを示すブロ
ック図である。図６において、本発明の第２実施例の可
変長符号デコーダは、シリアルに入力される符号語を１
６ビットずつ並列化して前記読出信号に応答して出力す
る入力バッファ６１０と、読出信号に基づいて入力バッ
ファ６１０から出力された符号語を一時的に貯蔵した後
に出力するラッチ部６２０と、ラッチ部６２０から出力
された符号語と入力バッファ６１０から出力された符号
語を多重化信号に応答して選択出力する多重化部６３０
と、シフト信号に基づいてデコードするためのスライデ
ィング出力ウィンドウを、以前のクロック信号までにデ
コードされた符号語の長さだけシフトして、多重化部６
３０から出力された符号語のうち一定のビット数（ここ
で、１６ビット）ほどを出力するバレルシフタ６４０
と、バレルシフタ６４０から出力された符号語に相応す
るデコードされた符号語を出力し、このデコードされた
符号語のビット長の値を出力するＰＬＡ６５０と、現在
のクロックの以前のクロックまでにデコードされた符号
語のビット長の値とＰＬＡ６５０から出力された現在の
クロックでデコードされた符号語のビット長の値とを加
算し、この加算された値を利用してシフト信号、多重化
信号、及び読出信号を提供する制御信号発生部６６０と
から構成される。
【００２７】ここで、ラッチ部６２０は、前記入力バッ
ファ６１０から出力された符号語を読出信号に基づいて
一時的に貯蔵した後に出力する第１ラッチ６２１と、第
１ラッチ６２１から出力された符号語を読出信号に基づ
いて一時貯蔵した後に出力する第２ラッチ６２２とで構
成される。又、多重化部６３０は、ラッチ部６２０の第
１ラッチ６２１と入力バッファ６１０から出力される符
号語のうちいずれか１つを多重化信号に基づいて選択し
てバレルシフタ６４０の下位の１６ビットとして出力す
る第１マルチプレクサ６３１と、ラッチ部６２０の第１
ラッチ６２１と第２ラッチ６２２から出力される符号語
のうちのいずれか１つを多重化信号に基づいて選択して
バレルシフタ６４０の上位の１６ビットとして出力する
第２マルチプレクサ６３２とで構成される。
ファ６１０から出力された符号語を読出信号に基づいて
一時的に貯蔵した後に出力する第１ラッチ６２１と、第
１ラッチ６２１から出力された符号語を読出信号に基づ
いて一時貯蔵した後に出力する第２ラッチ６２２とで構
成される。又、多重化部６３０は、ラッチ部６２０の第
１ラッチ６２１と入力バッファ６１０から出力される符
号語のうちいずれか１つを多重化信号に基づいて選択し
てバレルシフタ６４０の下位の１６ビットとして出力す
る第１マルチプレクサ６３１と、ラッチ部６２０の第１
ラッチ６２１と第２ラッチ６２２から出力される符号語
のうちのいずれか１つを多重化信号に基づいて選択して
バレルシフタ６４０の上位の１６ビットとして出力する
第２マルチプレクサ６３２とで構成される。
【００２８】そして、制御信号発生部６６０は、初期設
定信号が入力されると、これを出力し、ＰＬＡ６５０か
ら現在のクロックにおける符号語のビット長の値が出力
されると、これを選択出力する第３マルチプレクサ６６
１と、現在のクロックのすぐ前のクロックまでにデコー
ドされた符号語のビット長の値の合計を貯蔵した後に出
力する第３ラッチ６６２と、第３マルチプレクサ６６１
から出力された現在のクロックにおいてデコードされた
符号語のビット長と第３ラッチ６６２から出力された現
在のクロックのすぐ前のクロックまでにデコードされた
符号語のビット長の値とを加算してシフト信号及びキャ
リ信号を出力する加算器６６３と、加算器６６３から出
力されるキャリ（ｃａｒｒｙ）値を一時貯蔵し、現在の
クロックの次のクロックにおいて入力バッファ６１０に
読出信号としてその値を出力する第４ラッチ６６４と、
第４ラッチ６６４から出力された読出信号を利用して多
重化部６３０の入力端のうちいずれか１つを選択させる
多重化信号を出力する多重化制御部６６５とで構成され
る。ここで、前記シフト信号は、バレルシフタ６４０の
デコーディング用出力ウィンドウを一定のビット数分ほ
どシフトさせるための信号であり、キャリ信号は、加算
器６６３の出力値が符号語の最長ビット長の値の以下及
び以上であるときそれぞれ発生される“１”と“０”信
号である。
定信号が入力されると、これを出力し、ＰＬＡ６５０か
ら現在のクロックにおける符号語のビット長の値が出力
されると、これを選択出力する第３マルチプレクサ６６
１と、現在のクロックのすぐ前のクロックまでにデコー
ドされた符号語のビット長の値の合計を貯蔵した後に出
力する第３ラッチ６６２と、第３マルチプレクサ６６１
から出力された現在のクロックにおいてデコードされた
符号語のビット長と第３ラッチ６６２から出力された現
在のクロックのすぐ前のクロックまでにデコードされた
符号語のビット長の値とを加算してシフト信号及びキャ
リ信号を出力する加算器６６３と、加算器６６３から出
力されるキャリ（ｃａｒｒｙ）値を一時貯蔵し、現在の
クロックの次のクロックにおいて入力バッファ６１０に
読出信号としてその値を出力する第４ラッチ６６４と、
第４ラッチ６６４から出力された読出信号を利用して多
重化部６３０の入力端のうちいずれか１つを選択させる
多重化信号を出力する多重化制御部６６５とで構成され
る。ここで、前記シフト信号は、バレルシフタ６４０の
デコーディング用出力ウィンドウを一定のビット数分ほ
どシフトさせるための信号であり、キャリ信号は、加算
器６６３の出力値が符号語の最長ビット長の値の以下及
び以上であるときそれぞれ発生される“１”と“０”信
号である。
【００２９】以下、第２実施例による可変長符号デコー
ダの動作を説明する。まず、可変長を有する符号語が入
力バッファ６１０にシリアルで入力されると、読出信号
に応答して入力バッファ６１０は、固定されたシンボル
クロック速度に応じて、この符号語を１６ビット分ずつ
並列で第１ラッチ６２１に出力する。そして、バレルシ
フタ６４０に入力される３２ビットは、多重化部６３０
の第１マルチプレクサ６３１と第２マルチプレクサ６３
２により供給される。バレルシフタ６４０の出力ウィン
ドウは、１６ビットのスライディングデコーディングウ
ィンドウである。第４ラッチ６６４から出力された読出
信号が“０”又は“１”であるかに基づいて、多重化制
御部６６５は、第１マルチプレクサ６３１と第２マルチ
プレクサ６３２の２つの入力端のうちの１つを選択す
る。ここで、“０”はロー値を、“１”はハイ値を意味
する。
ダの動作を説明する。まず、可変長を有する符号語が入
力バッファ６１０にシリアルで入力されると、読出信号
に応答して入力バッファ６１０は、固定されたシンボル
クロック速度に応じて、この符号語を１６ビット分ずつ
並列で第１ラッチ６２１に出力する。そして、バレルシ
フタ６４０に入力される３２ビットは、多重化部６３０
の第１マルチプレクサ６３１と第２マルチプレクサ６３
２により供給される。バレルシフタ６４０の出力ウィン
ドウは、１６ビットのスライディングデコーディングウ
ィンドウである。第４ラッチ６６４から出力された読出
信号が“０”又は“１”であるかに基づいて、多重化制
御部６６５は、第１マルチプレクサ６３１と第２マルチ
プレクサ６３２の２つの入力端のうちの１つを選択す
る。ここで、“０”はロー値を、“１”はハイ値を意味
する。
【００３０】従って、第１マルチプレクサ６３１と第２
マルチプレクサ６３２は、多重化制御部６６５からの多
重化信号により、読出信号が“１”であれば、入力バッ
ファ６１０から出力された符号語と第１ラッチ６２１か
ら出力された符号語をそれぞれ出力し、読出信号が
“０”であれば、第１マルチプレクサ６３１と第２マル
チプレクサ６３２は、多重化制御部６６５からの多重化
信号により、第１ラッチ６２１から出力された符号語と
第２ラッチ６２２から出力された符号語をそれぞれ出力
する。バレルシフタ６４０から出力された更新された１
６ビットは、ＶＬＣテーブル回路であるＰＬＡ６５０と
連結される。このＰＬＡ６５０は、一種のメモリであ
り、メモリ機能をする他の素子に代替され得る。
マルチプレクサ６３２は、多重化制御部６６５からの多
重化信号により、読出信号が“１”であれば、入力バッ
ファ６１０から出力された符号語と第１ラッチ６２１か
ら出力された符号語をそれぞれ出力し、読出信号が
“０”であれば、第１マルチプレクサ６３１と第２マル
チプレクサ６３２は、多重化制御部６６５からの多重化
信号により、第１ラッチ６２１から出力された符号語と
第２ラッチ６２２から出力された符号語をそれぞれ出力
する。バレルシフタ６４０から出力された更新された１
６ビットは、ＶＬＣテーブル回路であるＰＬＡ６５０と
連結される。このＰＬＡ６５０は、一種のメモリであ
り、メモリ機能をする他の素子に代替され得る。
【００３１】このＰＬＡ６５０は、図３におけるＰＬＡ
３６０の構成と動作と同一である。即ち、バレルシフタ
６４０から出力された１６ビットに相応するデコードさ
れた符号語を出力バッファ６７０に出力し、デコードさ
れた符号語の長さを制御信号発生部６６０の第３マルチ
プレクサ６６１に出力する。次のクロック信号が発生さ
れる際、ＰＬＡ６５０から出力された現在のクロックに
おけるデコードされた符号語長は、第３ラッチ６６２の
出力信号の現在のクロックのすぐ前のクロックまでにデ
コードされた符号語のビット値と加算器６６３で加算さ
れて、現在のクロックの次のクロックにおいてバレルシ
フタ６４０の出力ウィンドウのスライディングデコーデ
ィングウィンドウをシフトするためのシフト信号として
使用される。一方、加算器６６３は、前記加算された値
が、設定された最長符号語のビット長の値の以下であれ
ば、“０”を、以上であれば“１”を出力する。
３６０の構成と動作と同一である。即ち、バレルシフタ
６４０から出力された１６ビットに相応するデコードさ
れた符号語を出力バッファ６７０に出力し、デコードさ
れた符号語の長さを制御信号発生部６６０の第３マルチ
プレクサ６６１に出力する。次のクロック信号が発生さ
れる際、ＰＬＡ６５０から出力された現在のクロックに
おけるデコードされた符号語長は、第３ラッチ６６２の
出力信号の現在のクロックのすぐ前のクロックまでにデ
コードされた符号語のビット値と加算器６６３で加算さ
れて、現在のクロックの次のクロックにおいてバレルシ
フタ６４０の出力ウィンドウのスライディングデコーデ
ィングウィンドウをシフトするためのシフト信号として
使用される。一方、加算器６６３は、前記加算された値
が、設定された最長符号語のビット長の値の以下であれ
ば、“０”を、以上であれば“１”を出力する。
【００３２】第２実施例は、可変長符号デコーダの内部
で速いスピードを要求しない場合に適するモデルであ
る。図６を参照すると、デコーダの速いスピードを要求
しないシステムに適するように、図３で含まれているラ
ッチ３５０が除外された。
で速いスピードを要求しない場合に適するモデルであ
る。図６を参照すると、デコーダの速いスピードを要求
しないシステムに適するように、図３で含まれているラ
ッチ３５０が除外された。
【００３３】又、図７は、本発明の第３実施例による可
変長符号デコーダを示すブロック図である。第３実施例
による可変長符号デコーダは、シリアルで入力される符
号語を１６ビットずつ並列化して読出信号に基づいて出
力する入力バッファ７１０と、入力バッファ７１０から
出力されたデータを読出信号に応答して一時的に貯蔵し
た後に出力するラッチ部７２０と、ラッチ部７２０から
出力された符号語を多重化信号に応答して選択出力する
多重化部７３０と、シフト信号に応答してスライディン
グデコーディングウィンドウ（又は、出力ウィンドウ）
をシフトさせて多重化部７３０から出力された符号語の
うちの一定数のビットを出力するバレルシフタ７４０
と、バレルシフタ７４０から出力された符号語を一時的
に貯蔵した後に出力するラッチ７５０と、ラッチ７５０
から出力された符号語に相応するデコードされた符号語
とこの符号語のビット長の値とを出力するＰＬＡ７６０
と、現在のクロックの以前のクロックまでにデコードさ
れた符号語のビット長の合計とＰＬＡ７６０から出力さ
れた現在のクロックにおけるデコードされた符号語のビ
ット長の値とを加算し、この加算された値を利用してシ
フト信号、多重化信号、キャリ信号、及び読出信号を提
供する制御信号発生部７７０及び出力バッファ７８０と
で構成される。
変長符号デコーダを示すブロック図である。第３実施例
による可変長符号デコーダは、シリアルで入力される符
号語を１６ビットずつ並列化して読出信号に基づいて出
力する入力バッファ７１０と、入力バッファ７１０から
出力されたデータを読出信号に応答して一時的に貯蔵し
た後に出力するラッチ部７２０と、ラッチ部７２０から
出力された符号語を多重化信号に応答して選択出力する
多重化部７３０と、シフト信号に応答してスライディン
グデコーディングウィンドウ（又は、出力ウィンドウ）
をシフトさせて多重化部７３０から出力された符号語の
うちの一定数のビットを出力するバレルシフタ７４０
と、バレルシフタ７４０から出力された符号語を一時的
に貯蔵した後に出力するラッチ７５０と、ラッチ７５０
から出力された符号語に相応するデコードされた符号語
とこの符号語のビット長の値とを出力するＰＬＡ７６０
と、現在のクロックの以前のクロックまでにデコードさ
れた符号語のビット長の合計とＰＬＡ７６０から出力さ
れた現在のクロックにおけるデコードされた符号語のビ
ット長の値とを加算し、この加算された値を利用してシ
フト信号、多重化信号、キャリ信号、及び読出信号を提
供する制御信号発生部７７０及び出力バッファ７８０と
で構成される。
【００３４】ここで、ラッチ部７２０は、入力バッファ
７１０から出力された符号語を読出信号に基づいて一時
貯蔵した後、貯蔵された符号語を出力する第１ラッチ７
２１と、前記第１ラッチ７２１から出力された符号語を
読出信号に基づいて一貯蔵した後に出力する第２ラッチ
７２２とで構成される。又、多重化部７３０は、ラッチ
部７２０の第１ラッチ７２１から出力された符号語と入
力バッファ７１０から出力された符号語のうちいずれか
１つを多重化信号に基づいて選択してバレルシフタ７４
０の下位の１６ビットに出力する第１マルチプレクサ７
３１と、ラッチ部７２０の第１ラッチ７２１から出力さ
れた符号語と第２ラッチ７２２から出力された符号語の
うちいずれか１つを多重化信号に基づいて選択してバレ
ルシフタ７４０の上位の１６ビットに出力する第２マル
チプレクサ７３２とで構成される。ここで、ラッチ７５
０を便宜上で第３ラッチとする。
７１０から出力された符号語を読出信号に基づいて一時
貯蔵した後、貯蔵された符号語を出力する第１ラッチ７
２１と、前記第１ラッチ７２１から出力された符号語を
読出信号に基づいて一貯蔵した後に出力する第２ラッチ
７２２とで構成される。又、多重化部７３０は、ラッチ
部７２０の第１ラッチ７２１から出力された符号語と入
力バッファ７１０から出力された符号語のうちいずれか
１つを多重化信号に基づいて選択してバレルシフタ７４
０の下位の１６ビットに出力する第１マルチプレクサ７
３１と、ラッチ部７２０の第１ラッチ７２１から出力さ
れた符号語と第２ラッチ７２２から出力された符号語の
うちいずれか１つを多重化信号に基づいて選択してバレ
ルシフタ７４０の上位の１６ビットに出力する第２マル
チプレクサ７３２とで構成される。ここで、ラッチ７５
０を便宜上で第３ラッチとする。
【００３５】そして、制御信号発生部７７０は、初期設
定信号が入力されると、これを出力し、ＰＬＡ７６０か
ら現在のクロックにおけるデコードされた符号語のビッ
ト長の値が出力されると、これを出力する第３マルチプ
レクサ７７１と、すぐ前のクロックまでデコードされた
符号語のビット値の合計を貯蔵している第４ラッチ７７
２と、第３マルチプレクサ７７１から出力された符号語
長と第４ラッチ７７２から出力された符号語長とを加算
してバレルシフタ７４０の出力ウィンドウ（又は、スラ
イディングデコーディングウィンドウ）をシフトするた
めのシフト信号を出力し、加算された値が設定された最
長符号語のビット長の値の以下であれば“０”を、以上
であれば“１”を読出信号として出力する加算器７７３
と、加算器７７３から出力された読出信号を利用して前
記多重化部７３０の第１マルチプレクサ７３１と第２マ
ルチプレクサ７３２の２つの入力のうちいずれか１つを
選択するための多重化信号を提供する多重化制御部７７
４とで構成される。
定信号が入力されると、これを出力し、ＰＬＡ７６０か
ら現在のクロックにおけるデコードされた符号語のビッ
ト長の値が出力されると、これを出力する第３マルチプ
レクサ７７１と、すぐ前のクロックまでデコードされた
符号語のビット値の合計を貯蔵している第４ラッチ７７
２と、第３マルチプレクサ７７１から出力された符号語
長と第４ラッチ７７２から出力された符号語長とを加算
してバレルシフタ７４０の出力ウィンドウ（又は、スラ
イディングデコーディングウィンドウ）をシフトするた
めのシフト信号を出力し、加算された値が設定された最
長符号語のビット長の値の以下であれば“０”を、以上
であれば“１”を読出信号として出力する加算器７７３
と、加算器７７３から出力された読出信号を利用して前
記多重化部７３０の第１マルチプレクサ７３１と第２マ
ルチプレクサ７３２の２つの入力のうちいずれか１つを
選択するための多重化信号を提供する多重化制御部７７
４とで構成される。
【００３６】このように構成された本発明の第３実施例
による可変長符号デコーダは、読出信号を出力する。そ
れの出力側と連結されている周辺回路が複雑でない場合
に使用される。以下、その動作を説明する。まず、入力
バッファ７１０は、シリアルで入力する可変長を有する
符号語を読出信号に応答して固定されたシンボルクロッ
ク速度に応じて１６ビットずつ並列で出力する。多重化
部７３０における第１マルチプレクサ７３１から出力さ
れた符号語と第２マルチプレクサ７３２から出力された
符号語は、バレルシフタ７４０の入力側に３２ビットを
供給し、バレルシフタ７４０の出力ウィンドウは１６ビ
ットのスライディングデコーディングウィンドウを提供
する。読出信号が“１”である場合、第１マルチプレク
サ７３１と第２マルチプレクサ７３２は、多重化制御部
７７４から提供された多重化信号により、入力バッファ
７１０から出力された符号語と第１ラッチ７２１から出
力された符号語をそれぞれ出力し、読出信号が“０”で
ある場合、第１マルチプレクサ７３１と第２マルチプレ
クサ７３２は、多重化制御部７２２から提供された多重
化信号に基づいて、第１ラッチ７２１から出力された符
号語と第２ラッチ７２２から出力された符号語をそれぞ
れ出力する。バレルシフタ７４０の出力側は、第３ラッ
チ７５０に連結され、第３ラッチ７５０の出力側は、Ｖ
ＬＣテーブル回路のＰＬＡ７６０と連結される。前記Ｐ
ＬＡ７６０は、一種のメモリであり、メモリ機能をする
他の素子に代替され得る。
による可変長符号デコーダは、読出信号を出力する。そ
れの出力側と連結されている周辺回路が複雑でない場合
に使用される。以下、その動作を説明する。まず、入力
バッファ７１０は、シリアルで入力する可変長を有する
符号語を読出信号に応答して固定されたシンボルクロッ
ク速度に応じて１６ビットずつ並列で出力する。多重化
部７３０における第１マルチプレクサ７３１から出力さ
れた符号語と第２マルチプレクサ７３２から出力された
符号語は、バレルシフタ７４０の入力側に３２ビットを
供給し、バレルシフタ７４０の出力ウィンドウは１６ビ
ットのスライディングデコーディングウィンドウを提供
する。読出信号が“１”である場合、第１マルチプレク
サ７３１と第２マルチプレクサ７３２は、多重化制御部
７７４から提供された多重化信号により、入力バッファ
７１０から出力された符号語と第１ラッチ７２１から出
力された符号語をそれぞれ出力し、読出信号が“０”で
ある場合、第１マルチプレクサ７３１と第２マルチプレ
クサ７３２は、多重化制御部７２２から提供された多重
化信号に基づいて、第１ラッチ７２１から出力された符
号語と第２ラッチ７２２から出力された符号語をそれぞ
れ出力する。バレルシフタ７４０の出力側は、第３ラッ
チ７５０に連結され、第３ラッチ７５０の出力側は、Ｖ
ＬＣテーブル回路のＰＬＡ７６０と連結される。前記Ｐ
ＬＡ７６０は、一種のメモリであり、メモリ機能をする
他の素子に代替され得る。
【００３７】ＰＬＡ７６０は、図３に示すＰＬＡ３６０
の構成と動作と同様である。即ち、入力された符号語に
相応するデコードされた符号語と、このデコードされた
符号語のビット長の値を出力する。次のクロック信号が
発生する際、現在のクロックでＰＬＡ７６０から出力さ
れたデコードされた符号語のビット長の値は、第４ラッ
チ７７２に貯蔵されているすぐ前のクロックまでにデコ
ードされた符号語のビット値と加算器７７３で加算さ
れ、加算された値は直接にバレルシフタ７４０のスライ
ディングデコーディング用出力ウィンドウをシフトする
のに使用される。そして、読出信号（又は、キャリ信
号）の状態に応じて、多重化制御部７７４は、第１マル
チプレクサ７３１と第２マルチプレクサ７３２のそれぞ
れの２つの入力端のうちのいずれか１つを選択出力する
ための多重化信号を提供する。
の構成と動作と同様である。即ち、入力された符号語に
相応するデコードされた符号語と、このデコードされた
符号語のビット長の値を出力する。次のクロック信号が
発生する際、現在のクロックでＰＬＡ７６０から出力さ
れたデコードされた符号語のビット長の値は、第４ラッ
チ７７２に貯蔵されているすぐ前のクロックまでにデコ
ードされた符号語のビット値と加算器７７３で加算さ
れ、加算された値は直接にバレルシフタ７４０のスライ
ディングデコーディング用出力ウィンドウをシフトする
のに使用される。そして、読出信号（又は、キャリ信
号）の状態に応じて、多重化制御部７７４は、第１マル
チプレクサ７３１と第２マルチプレクサ７３２のそれぞ
れの２つの入力端のうちのいずれか１つを選択出力する
ための多重化信号を提供する。
【００３８】
【発明の効果】上述したように、本発明に従う可変長符
号デコーダは、従来の技術に当たるデコーダに比べて、
次のような利点がある。第１、バレルシフタの代わりに
マルチプレクサを使用することにより、同一の遅延時間
を有し、集積回路を具現するとき、面積を減少させ得
る。第２、可変長符号デコードとそれの周辺回路との間
に存する遅延時間を短くして早い動作スピードを有する
機能ブロックを具現することが可能である。
号デコーダは、従来の技術に当たるデコーダに比べて、
次のような利点がある。第１、バレルシフタの代わりに
マルチプレクサを使用することにより、同一の遅延時間
を有し、集積回路を具現するとき、面積を減少させ得
る。第２、可変長符号デコードとそれの周辺回路との間
に存する遅延時間を短くして早い動作スピードを有する
機能ブロックを具現することが可能である。
【図１】可変長符号デコーダを含むシステムの機能ブロ
ック図。
ック図。
【図２】従来の技術の可変長符号デコーダを示すブロッ
ク図。
ク図。
【図３】本発明の第１実施例の可変長符号デコーダを示
すブロック図。
すブロック図。
【図４】図３に示す入力バッファに入力されるビットス
トリームの構成図。
トリームの構成図。
【図５】図３に示す可変長符号デコーダの各クロックで
の動作を説明するためのテーブル回路。
の動作を説明するためのテーブル回路。
【図６】本発明の第２実施例の可変長符号デコーダを示
すためのブロック図。
すためのブロック図。
【図７】本発明の第３実施例の可変長符号デコーダを示
すためのブロック図。
すためのブロック図。
３１０，６１０，７１０…バッファ ３２０，６２０，７２０…ラッチ部 ３３０，６３０，７３０…多重化部 ３４０，６４０，７４０…バレルシフタ ３６０，６５０，７５０…制御信号発生部 ３７０，６６０，７７０…制御部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−206728（ＪＰ，Ａ) 特開 平２−254824（ＪＰ，Ａ) 特開 平４−23521（ＪＰ，Ａ) 特開 昭53−105930（ＪＰ，Ａ) 特開 昭53−123262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40
Claims (20)
- 【請求項１】 読出信号に基づいてエンコードされた符
号語を一時的に貯蔵した後に出力する第１貯蔵部と、 スイッチング信号に基づいて第１貯蔵部から出力された
符号語を選択的に出力するスイッチング部と、 それらのデコーディング用出力ウィンドウをシフト信号
に基づいてシフトすることによりスイッチング部から出
力された符号語中の一定数のビットをデコードするため
に出力するバレルシフタと、 前記バレルシフタから出力された符号語を一時的に貯蔵
した後に出力する第２貯蔵部と、 前記第２貯蔵部に貯蔵された一定のビット数の符号語に
対応するデコードされた符号語及びその符号語のビット
長の値を出力するテーブル回路と、 前記テーブル回路から出力された現在のクロックにおけ
る前記符号語のビット長の値を利用して次のクロックで
のスイッチング信号、読出信号、及びシフト信号を発生
する制御信号発生部と、 を備えることを特徴とする可変長符号デコーダ。 - 【請求項２】 前記スイッチング部は、少なくとも１つ
のマルチプレクサで構成されることを特徴とする請求項
１に記載の可変長符号デコーダ。 - 【請求項３】 前記読出信号に応答してシリアルで入力
された符号語を一定のビット数の単位でパラレルに前記
貯蔵部に出力する入力バッファと、そして前記テーブル
回路から出力されたデコードされた符号語を外部に出力
させる出力バッファと、 を更に備えることを特徴とする請求項１に記載の可変長
符号デコーダ。 - 【請求項４】 前記貯蔵部は、少なくとも１つのラッチ
で構成されることを特徴とする請求項１に記載の可変長
符号デコーダ。 - 【請求項５】 前記バレルシフタとテーブル回路との間
に連結されたラッチ部を更に備えることを特徴とする請
求項１に記載の可変長符号デコーダ。 - 【請求項６】 入力される符号語を読出信号に基づいて
一時的に貯蔵した後に出力する第１ラッチと、 前記第１ラッチから出力される符号語を前記読出信号に
基づいて一時貯蔵した後に出力する第２ラッチと、 前記第２ラッチから出力されるデータを前記読出信号に
基づいて一時的に貯蔵した後に出力する第３ラッチと、 前記第１ラッチに入力される符号語、第１ラッチから出
力する符号語及び第２ラッチから出力される符号語を入
力し、多重化制御信号に基づいてこれらのうちの１つを
選択して出力する第１マルチプレクサと、 前記第１ラッチから出力される符号語、第２ラッチから
出力される符号語及び第３ラッチから出力される符号語
を入力し、前記多重化制御信号に基づいてこれらのうち
の１つを選択して出力する第２マルチプレクサと、 前記第１マルチプレクサから出力される符号語を上位の
ビットとして、前記第２マルチプレクサから出力される
符号語を下位のビットとして入力し、シフト信号に基づ
いてそれらの出力ウィンドウをシフトして一定のビット
数の符号語を出力するバレルシフタと、 前記バレルシフタから出力される符号語を一時貯蔵した
後に出力する第４ラッチと、 第４ラッチから出力される符号語に相応するビット長及
びデコーダされた符号語を出力するテーブル回路と、 前記テーブル回路から出力されるビット長と初期設定信
号とのうちの１つを選択的に出力する第３マルチプレク
サと、 現在のクロックの以前のクロックまでにデコードされた
符号語のビット長を貯蔵する第５ラッチと、 第３マルチプレクサから出力されたビット長と第５ラッ
チから出力されたビット長とを加算し、加算された値を
用いて前記シフト信号及びキャリ信号を出力する加算器
と、 前記キャリ信号を一時貯蔵した後、前記読出信号として
出力する第６ラッチと、そして前記キャリ信号と読出信
号を利用して前記多重化信号を出力する多重化信号発生
部と、 を備えることを特徴とする可変長符号デコーダ。 - 【請求項７】 前記キャリ信号と読出信号がそれぞれロ
ーであるとき、第１マルチプレクサと第２マルチプレク
サは、前記多重化信号に基づいて第２ラッチから出力さ
れる符号語と第３ラッチから出力される符号語をそれぞ
れ出力し、 前記キャリ信号と読出信号がそれぞれハイとロー、又は
ローとハイであるとき、第１マルチプレクサと第２マル
チプレクサは、前記多重化信号に基づいて第１ラッチか
ら出力される符号語と第２ラッチから出力される符号語
をそれぞれ出力し、そして前記キャリ信号と読出信号が
それぞれハイであるとき、第１マルチプレクサと第２マ
ルチプレクサは、前記多重化信号に基づいて第１ラッチ
に入力される符号語と第１ラッチから出力される符号語
をそれぞれ出力することを特徴とする請求項６に記載の
可変長符号デコーダ。 - 【請求項８】 前記第３マルチプレクサは、初期に前記
設定信号だけが入力されると、これを出力し、前記テー
ブル回路から現在の符号語のビット長の値が出力される
と、これを出力することを特徴とする請求項６に記載の
可変長符号デコーダ。 - 【請求項９】 前記読出信号に応答してシリアルで入力
される符号語をパラレルで前記第１ラッチに出力する入
力バッファと、そして前記テーブル回路から出力された
デコードされた符号語を外部に出力させる出力バッファ
と、 を更に備えることを特徴とする請求項６に記載の可変長
符号デコーダ。 - 【請求項１０】 前記キャリ信号は、加算された値が符
号語の設定された最長ビット長の値の以下であるとき、
ロー状態であり、その値を超過するとき、ハイ状態であ
ることを特徴とする請求項６に記載の可変長符号デコー
ダ。 - 【請求項１１】 入力される符号語を読出信号に基づい
て一時貯蔵した後に出力する第１ラッチと、 前記第１ラッチから出力される符号語を読出信号に基づ
いて一時貯蔵した後に出力する第２ラッチと、 第１ラッチから出力される符号語と第１ラッチに入力さ
れる符号語を入力し、多重化信号に基づいてこれらのう
ちの１つを出力する第１マルチプレクサと、 第２ラッチから出力される符号語と第１ラッチからの符
号語を入力し、前記多重化信号に基づいてこれらのうち
の１つを出力する第２マルチプレクサと、 前記第１マルチプレクサから出力される符号語を上位の
ビットとして、第２マルチプレクサから出力される符号
語を下位のビットとして入力し、シフト信号に基づいて
それの出力ウィンドウをシフトして一定のビット数の符
号語を出力するバレルシフタと、 前記バレルシフタから出力される一定のビット数の符号
語に応答して、その符号語のビット長及びデコードされ
た符号語を出力するテーブル回路と、 前記テーブル回路から出力されたビット長と初期設定信
号のうちの１つを出力する第３マルチプレクサと、 現在のクロックの以前のクロックまでにデコードされた
符号語のビット長を貯蔵している第３ラッチと、 前記第３マルチプレクサから出力されたビット長と第３
ラッチから出力されたビット長とを加算し、加算された
値を前記シフト信号及びキャリ信号として出力する加算
器と、 前記キャリ信号を一時貯蔵した後、前記読出信号として
出力する第４ラッチと、 第４ラッチから出力された読出信号を利用して前記多重
化信号を出力する多重化信号発生部と、 を備えることを特徴とする可変長符号デコーダ。 - 【請求項１２】 前記読出信号がハイであれば、第１マ
ルチプレクサと第２マルチプレクサは、前記多重化信号
に基づいて第１ラッチに入力される符号語と第１ラッチ
から出力される符号語をそれぞれ出力し、読出信号がロ
ーであれば、第１マルチプレクサと第２マルチプレクサ
は、多重化信号に基づいてそれぞれ第１ラッチの出力信
号と第２ラッチの出力信号を出力することを特徴とする
請求項１１に記載の可変長符号デコーダ。 - 【請求項１３】 前記第３マルチプレクサは、初期に初
期設定信号だけが入力されると、その初期設定信号を出
力し、前記テーブル回路からビット長の値が出力される
と、そのビット長の値を出力することを特徴とする請求
項１１に記載の可変長符号デコーダ。 - 【請求項１４】 前記読出信号に応答してシリアルで入
力される符号語を一定のビット数分ほどパラレルで前記
第１ラッチに出力する入力バッファと、そして前記テー
ブル回路から出力されたデコードされた符号語を外部に
出力させる出力バッファと、 を更に備えることを特徴とする請求項１１に記載の可変
長符号デコーダ。 - 【請求項１５】 前記キャリ信号は、その加算された値
が設定された最長ビット長の値の以上であるとき、ハイ
状態であり、その以下であるとき、ロー状態であること
を特徴とする請求項１１に記載の可変長符号デコーダ。 - 【請求項１６】 入力される符号語を読出信号に基づい
て一時貯蔵した後に出力する第１ラッチと、 第１ラッチから出力される符号語を前記読出信号に基づ
いて一時貯蔵した後に出力する第２ラッチと、 第１ラッチに入力する符号語と第１ラッチから出力する
符号語を入力し、多重化信号に基づいてこれらのうちの
１つを出力するマルチプレクサと、 第１ラッチから出力される符号語と第２ラッチから出力
される符号語を入力し、前記多重化信号に基づいてこれ
らのうちの１つを出力する第２マルチプレクサと、 第１マルチプレクサから出力された符号語を上位のビッ
トとして、第２マルチプレクサから出力された符号語を
下位のビットとして入力し、シフト信号に基づいてそれ
の出力ウィンドウをシフトして一定数のビットを出力す
るバレルシフタと、 前記バレルシフタから出力された符号語を一時貯蔵した
後に出力する第３ラッチと、 第３ラッチから出力された符号語に応答して、その符号
語のビット長とデコードされた符号語を出力するテーブ
ル回路と、 初期設定信号と前記テーブル回路から出力されたビット
長のうちの１つを出力する第３マルチプレクサと、 現在のクロックの以前のクロックまでにデコードされた
符号語のビット長の合計を貯蔵している第４ラッチと、 前記第３マルチプレクサから出力された初期設定信号又
はビット長と第４ラッチから出力されたビット長の値と
を加算して、前記シフト信号、そして読出信号としての
キャリ信号を出力する加算器と、 前記キャリ信号を利用して前記多重化信号を出力する多
重化信号発生部と、 を備えることを特徴とする可変長符号デコーダ。 - 【請求項１７】 前記読出信号がハイであるとき、第１
マルチプレクサと第２マルチプレクサは、多重化信号に
応答して前記第１ラッチに入力される符号語と第１ラッ
チから出力される符号語をそれぞれ出力し、 読出信号がローであるとき、第１マルチプレクサと第２
マルチプレクサは、前記多重化信号に応答して第１ラッ
チから出力される符号語と第２ラッチから出力される符
号語をそれぞれ出力することを特徴とする請求項１６に
記載の可変長符号デコーダ。 - 【請求項１８】 第３マルチプレクサは、初期に初期設
定信号だけが入力されるとき、その初期設定信号を出力
し、前記テーブル回路からビット長の値が入力されると
き、初期設定信号の代わりにそのビット長の値を出力す
ることを特徴とする請求項１６に記載の可変長符号デコ
ーダ。 - 【請求項１９】 シリアルで入力される符号語を前記読
出信号に応答してパラレルで前記第１ラッチに出力する
入力バッファと、そして前記テーブル回路から出力され
たデコードされた符号語を外部に供給するための出力バ
ッファと、 を更に備えることを特徴とする請求項１６に記載の可変
長符号デコーダ。 - 【請求項２０】 前記キャリ信号は、前記加算された値
が符号語の設定された最長ビット長の以上であるとき、
ハイ状態であり、以下であるとき、ロー状態であること
を特徴とする請求項１６に記載の可変長符号デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8150/1996 | 1996-03-25 | ||
| KR1019960008150A KR100192269B1 (ko) | 1996-03-25 | 1996-03-25 | 가변길이 코드 디코더 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261074A JPH09261074A (ja) | 1997-10-03 |
| JP3193654B2 true JP3193654B2 (ja) | 2001-07-30 |
Family
ID=19453837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP286297A Expired - Fee Related JP3193654B2 (ja) | 1996-03-25 | 1997-01-10 | 可変長符号デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5949356A (ja) |
| EP (1) | EP0802681B1 (ja) |
| JP (1) | JP3193654B2 (ja) |
| KR (1) | KR100192269B1 (ja) |
| DE (1) | DE69737304T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147629A (en) * | 1998-10-15 | 2000-11-14 | Intel Corporation | Method and apparatus for variable length decoding |
| US6721295B1 (en) * | 2000-08-25 | 2004-04-13 | Texas Instruments Incorporated | Triple data system for high data rate communication systems |
| US6587057B2 (en) | 2001-07-25 | 2003-07-01 | Quicksilver Technology, Inc. | High performance memory efficient variable-length coding decoder |
| JP3415126B2 (ja) * | 2001-09-04 | 2003-06-09 | 三菱電機株式会社 | 可変長符号多重化装置、可変長符号分離装置、可変長符号多重化方法及び可変長符号分離方法 |
| US7095343B2 (en) * | 2001-10-09 | 2006-08-22 | Trustees Of Princeton University | code compression algorithms and architectures for embedded systems |
| US7403981B2 (en) * | 2002-01-04 | 2008-07-22 | Quicksilver Technology, Inc. | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
| KR100450753B1 (ko) * | 2002-05-17 | 2004-10-01 | 한국전자통신연구원 | 프로세서와 연결된 프로그램 가능한 가변 길이 디코더 |
| TWI289979B (en) * | 2005-08-16 | 2007-11-11 | Via Tech Inc | Device and method for variable length decoding |
| JP2013016897A (ja) * | 2011-06-30 | 2013-01-24 | Toshiba Corp | 可変長符号復号装置、符号システムおよび可変長符号復号方法 |
| US9484954B1 (en) | 2015-09-10 | 2016-11-01 | Intel Corporation | Methods and apparatus to parallelize data decompression |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
| US5233348A (en) * | 1992-03-26 | 1993-08-03 | General Instrument Corporation | Variable length code word decoder for use in digital communication systems |
| US5245338A (en) * | 1992-06-04 | 1993-09-14 | Bell Communications Research, Inc. | High-speed variable-length decoder |
| US5343195A (en) * | 1992-12-18 | 1994-08-30 | Thomson Consumer Electronics, Inc. | Variable length codeword decoding apparatus |
| KR970003024B1 (ko) * | 1994-02-28 | 1997-03-13 | 한국전기통신공사 | 병렬처리 패턴매칭을 이용한 가변부호길이에서 고속 재동기방법 |
| KR0152032B1 (ko) * | 1994-05-06 | 1998-10-15 | 김광호 | 영상신호를 위한 가변장복호기 |
| KR0154010B1 (ko) * | 1995-03-16 | 1998-11-16 | 배순훈 | 가변길이 복호화 장치 |
| KR0179103B1 (ko) * | 1995-11-15 | 1999-05-01 | 구자홍 | 고속 가변길이 디코더장치 |
| US5696507A (en) * | 1996-05-31 | 1997-12-09 | Daewoo Electronics Co., Inc. | Method and apparatus for decoding variable length code |
-
1996
- 1996-03-25 KR KR1019960008150A patent/KR100192269B1/ko not_active IP Right Cessation
- 1996-12-23 US US08/771,830 patent/US5949356A/en not_active Expired - Fee Related
-
1997
- 1997-01-10 JP JP286297A patent/JP3193654B2/ja not_active Expired - Fee Related
- 1997-03-13 DE DE1997637304 patent/DE69737304T2/de not_active Expired - Lifetime
- 1997-03-13 EP EP19970301685 patent/EP0802681B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09261074A (ja) | 1997-10-03 |
| EP0802681A3 (en) | 2002-04-10 |
| DE69737304D1 (de) | 2007-03-22 |
| KR970068633A (ko) | 1997-10-13 |
| EP0802681B1 (en) | 2007-01-31 |
| DE69737304T2 (de) | 2007-07-19 |
| EP0802681A2 (en) | 1997-10-22 |
| KR100192269B1 (ko) | 1999-06-15 |
| US5949356A (en) | 1999-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428356A (en) | Variable length code decoder utilizing a predetermined prioritized decoding arrangement | |
| US5173695A (en) | High-speed flexible variable-length-code decoder | |
| US6215424B1 (en) | System for variable length codeword processing suitable for video and other applications | |
| US5220325A (en) | Hierarchical variable length decoder for digital video data | |
| US5225832A (en) | High speed variable length decoder | |
| JP3294026B2 (ja) | 高速可変長復号化装置 | |
| JPH06348492A (ja) | データパイプライン装置及びデータエンコーディング方法 | |
| JP3193654B2 (ja) | 可変長符号デコーダ | |
| US5650905A (en) | Variable length decoder with adaptive acceleration in processing of Huffman encoded bit streams | |
| KR0152038B1 (ko) | 상대 주소를 이용한 가변장 복호화 장치 | |
| KR0178201B1 (ko) | 가변 길이 복호화 장치 | |
| US5663726A (en) | High speed variable-length decoder arrangement with reduced memory requirements for tag stream buffering | |
| JPH08116267A (ja) | 可変長符号の復号化装置 | |
| US5781135A (en) | High speed variable length code decoder | |
| JP3032134B2 (ja) | 映像信号のための可変長復号器 | |
| US5432512A (en) | Apparatus for decoding variable length codes | |
| KR19980702418A (ko) | 가변 길이 디코더 | |
| US5638069A (en) | High throughput variable length decoder and apparatus comprising such decoder | |
| US5701126A (en) | High speed variable length decoder | |
| KR100292050B1 (ko) | 가변장복호기의 데이타 가변장치 | |
| US5798717A (en) | One-hot overflow matrix with enhanced architecture and one-hot variable length decoder incorporating the same | |
| KR100304872B1 (ko) | 가변길이코드디코더. | |
| JP3386638B2 (ja) | 可変長符号の復号方法および装置 | |
| KR0152035B1 (ko) | 가변장복호화방법 및 그 장치 | |
| JP3389389B2 (ja) | 可変長コード復号化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010417 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |