WO2004073190A1 - 受信回路及び無線通信端末装置 - Google Patents

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WO2004073190A1
WO2004073190A1 PCT/JP2004/001487 JP2004001487W WO2004073190A1 WO 2004073190 A1 WO2004073190 A1 WO 2004073190A1 JP 2004001487 W JP2004001487 W JP 2004001487W WO 2004073190 A1 WO2004073190 A1 WO 2004073190A1
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transistors
gain
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PCT/JP2004/001487
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Inventor
Kotaro Takagi
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Sony Ericsson Mobile Communications Japan, Inc.
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits

Definitions

  • the present invention relates to a wireless communication terminal device and a receiving circuit thereof, and more particularly to a receiving system RF chip for a digital wireless communication terminal.
  • FIG. 1 shows the configuration of a part related to the present invention of a wireless communication terminal including a conventional direct conversion receiver (DCR).
  • DCR direct conversion receiver
  • received (RX) signals having different frequencies are used.
  • the transmit (TX) signal are input and output at the same time, so the local station's TX signal leaks to the RX side, deteriorating the reception characteristics.
  • LNA low-noise amplifier
  • BPF 15 In the above-described DCR system, BPF 15 must be inserted in order to prevent the TX signal from leaking and being input after the quadrature demodulator.
  • the receiving circuit 14 is composed of an IC (integrated circuit) chip.
  • the BPF 15 since a S AW filter is used for the BPF, the BPF 15 becomes an external component of the chip, which contradicts the demand for space saving and component reduction that the DCR will achieve. To make use of the superiority of DCR, it is necessary to avoid degradation of the reception characteristics due to the leakage signal of TX without using this BPF.
  • f (t) is a local station TX modulated signal
  • sin co TX is a TX carrier
  • a is LNA gain
  • a 2 ... a n is a coefficient of n-th order harmonic distortion, respectively
  • g ( ⁇ ) represents the output signal of the LNA.
  • the input / output through-type LNA gain switching circuit as shown in Fig. 4.
  • the switches SW1 to SW4 By switching the switches SW1 to SW4 according to the strength of the desired signal input, the input and output of the LNA can be performed when the desired signal input is large. Can be through.
  • the passing path with the switches SW 3 and SW 4 turned on includes the insertion loss of the switch and the mismatch loss of the matching circuit, and since this configuration has no active circuit, it cannot have a positive gain.
  • the present invention has been made in view of such a background, and an object of the present invention is to provide a receiving circuit which has good receiving characteristics, strong input immunity of a low-noise amplifier, and has flexibility in LNA gain distribution. And a wireless communication terminal using the same. Disclosure of the invention
  • the receiving circuit of the present invention comprises: a low-noise amplifier having a low-gain low-noise amplifier circuit and a high-gain low-noise amplifier circuit that can be selectively operated by controlling a bias current; A quadrature demodulator coupled to the output of the low-noise amplifier circuit by a series capacitance and directly connected to the output of the low-gain low-noise amplifier circuit.
  • the output of the high-gain low-noise amplifier and the quadrature demodulator are coupled by a series capacitor.
  • the second-order distortion component is removed so as not to be input to the quadrature demodulator.
  • the DC bias current flows independently of the DC bias current of the quadrature demodulator, and when the low-gain low-noise amplifier circuit operates, Preferably, the DC bias current is shared with the DC bias current of the quadrature demodulator.
  • the low-gain low-frequency circuit with the low gain is selected to operate, the current consumption by the receiving circuit is reduced.
  • the high-gain low-noise amplifier circuit and the low-gain low-noise amplifier circuit each include a pair of differentially connected transistors.
  • First and second inductive elements are connected in series between the emitters of a pair of transistors of the low-gain low-noise amplifier circuit, and third and fourth inductive elements are respectively connected to both ends of the first and second inductive elements.
  • the high-gain low-noise amplifier circuit can be connected to the emitters of a pair of transistors.
  • the differential inductive element of one low-noise amplifier circuit having a different gain can be shared as a part of the other low-noise amplifier circuit.
  • the first to fourth inductive elements are configured to spirally reduce the vortex from the outermost first terminal, and then increase the vortex by sewing the spiral gap to form the outermost second terminal.
  • the third and fourth terminals are pulled out from two positions located between the innermost part of the inductor and the first and second terminals, respectively.
  • a fifth terminal is pulled out from the innermost position, and the first and second terminals are connected to the emitters of a pair of transistors of the low-gain low-noise amplifier circuit, respectively,
  • the fourth terminal may be connected to an emitter of a pair of transistors of the high-gain low-noise amplifier circuit, and the fifth terminal may be grounded via a resistor. This reduces the area occupied by the first to fourth inductive elements when the receiving circuit is configured as an IC chip.
  • a wireless communication terminal device includes: a low-noise amplifier having a low-gain low-noise amplifier circuit and a high-gain low-noise amplifier circuit that can be selectively operated by controlling a bias current; A quadrature demodulator coupled to the output of the high-gain low-noise amplifier circuit in series with the output of the low-gain low-noise amplifier circuit, and a reception level detection means for detecting the level of a received signal; And control means for controlling the reception circuit in accordance with the output of the reception level detection means, wherein the control means adjusts the level of the reception signal.
  • the whole receiving circuit can be configured on an IC chip, and the advantage of DCR can be used.
  • the area occupied by the inductive element on the chip can be reduced by configuring the first to fourth inductive elements of two LNAs having different gains with one symmetrical inductor. As a result, the die size is reduced and the chip cost is reduced.
  • FIG. 1 is a block diagram showing a configuration of a part related to the present invention of a radio communication terminal including a conventional direct conversion receiver (DCR).
  • DCR direct conversion receiver
  • FIGS. 2A to 2C are diagrams for explaining the reception characteristic deterioration due to the second-order distortion of the conventional direct conversion receiver.
  • FIG. 3 is a circuit diagram showing an example of a differential LNA circuit with gain control.
  • FIG. 4 is a circuit diagram showing an example of an input / output through-type LNA gain switching circuit.
  • FIG. 5 is a block diagram showing a configuration example of a digital wireless communication terminal incorporating a direct conversion receiver (DCR) according to an embodiment of the present invention, which is related to the present invention.
  • DCR direct conversion receiver
  • FIG. 6A and FIG. 6B are diagrams showing the schematic configurations of the direct conversion receiver according to the related art and the present embodiment, respectively.
  • FIG. 7 is a circuit diagram showing an example of a specific circuit configuration of a low noise amplifier (LNA) and a quadrature demodulator together with a block of a control unit.
  • LNA low noise amplifier
  • FIG. 8 is an explanatory diagram of a secondary distortion current generated in the LNA (particularly, LNA 72) in the circuit of FIG.
  • FIG. 9 is a diagram illustrating an example in which the inductors L1 to L4 illustrated in FIG. 7 are configured by one inductor (coil).
  • Fig. 5 shows the configuration of the digital wireless communication terminal incorporating a direct conversion receiver (DCR) suitable for a wireless communication system using Code Division Multiple Access (CDMA).
  • DCR direct conversion receiver
  • CDMA Code Division Multiple Access
  • the wireless communication terminal includes a transmitting circuit 63, a receiving circuit 64, an antenna 61, a duplexer 62 for sharing the antenna for transmission and reception, a receiving level detecting unit 67 for detecting a received signal level, A control unit 66 controls the operation of the receiving circuit 64 based on the output of the unit 67.
  • the receiving circuit 64 is composed of an IC chip and has two gains LNAs 71 and 72 with different gains, a capacitor 73 connected in series with the output of the LNA 72, Quadrature demodulator 80 for demodulating the output of LNA 70, local oscillator 77, baseband filters (BBF) 81, 84, DC offset compensation circuit 82,
  • the quadrature demodulators 80 receive the transmission signals of the I-channel and Q-channel mixers 74 and 75 and the local oscillator 77, respectively, and supply signals of a predetermined phase difference to the mixers 74 and 75, respectively.
  • Phase shifter 80 receives the transmission signals of the I-channel and Q-channel mixers 74 and 75 and the local oscillator 77, respectively, and supply signals of a predetermined phase difference to the mixers 74 and 75, respectively.
  • FIGS. 6A and 6B respectively show a schematic configuration of the direct conversion receiver according to the related art and the present embodiment.
  • the LNA 51 and the quadrature demodulator (including the I and Q channel mixers 53 and 54) are connected by an off-chip BPF.
  • off-chip BPF is not required, and LNA (including LNA 71, 72) and orthogonal demodulator 80 (including mixers 74, 75 of Ich and Qch) are integrated inside the IC chip.
  • FIG. 7 shows an example of a specific circuit configuration of the low noise amplifier (LNA) 70 and the quadrature demodulator 80 together with the block of the control unit 66.
  • the control unit 66 is a circuit block that performs DC bias generation and control of the LNA 70 and the quadrature demodulator 80.
  • the LNA 70 is composed of two differential amplifiers 71 and 72 that are controlled to operate selectively.
  • the first differential amplifier 71 includes transistors Ql, Q2, inductors (inductive elements) Ll, L2, L3, L4, capacitors C4, C6, and resistors R6, R8. .
  • the collectors of transistors Ql and Q2 are directly connected to quadrature demodulator 80.
  • the second differential amplifier 72 includes transistors Q 4 and Q 3, inductors L 2 and L 3, capacitors C 3 and C 5, Consists of R 4 and R 7.
  • the collectors of the transistors Q 4 and Q 3 are connected to the power supply voltage V cc via inductors L 5 and L 6, respectively, and the capacitors C l and C 2 (corresponding to 73 a and 73 b in FIG.
  • the quadrature demodulator 80 has two Gilbert cells 801 and 802 for the I channel and the Q channel, respectively.
  • the quadrature demodulator 80 is divided into an I channel and a Q channel on the left and right sides of the figure.
  • the Gilbert cell 8001 has a first differential pair of transistors Q11, Q12 and a second differential pair of transistors Q10, Q9.
  • the emitters of the transistors Q11 and Q12 of the first differential pair are directly connected and connected to the collector of the transistor Q13 and the collector of the transistor Q1 of the LNA 70, which constitute a current source.
  • the emitters of the transistors Q10 and Q9 of the second differential pair are directly connected, and are connected to the collector of the transistor Q14 and the collector of the transistor Q2 of the LNA 70, which constitute a current source. .
  • the bases of the transistors Q ll and Q 12 of the first differential pair are connected to a terminal P 11 via a resistor R 13, and this terminal P 11 is connected to a terminal B 1 of the control unit 66.
  • the bases of the transistors Q 10 and Q 9 of the second differential pair are resistors Connected to terminal P 1 i via R 12.
  • the bases of transistors Q10 and Q11 are connected to terminal P7 via capacitor C8, and the bases of transistors Q9 and Q12 are connected to terminal P8 via capacitor C7.
  • Terminals P 7 and P 8 receive the local oscillation signal of the I channel (Ich Local IN). Further, the collectors of the transistors Q10 and Q12 are connected to the power supply voltage Vcc via the resistor R1 and the capacitor C14 connected in parallel.
  • the collectors of the transistors Q9 and Q11 are connected to the power supply voltage Vcc via a resistor R2 and a capacitor C13 connected in parallel.
  • the collectors of transistors Q10 and Q12 are connected to terminal P13, from which the IO UT + signal is output.
  • the collectors of transistors Q9 and Q11 are connected to terminal P14, from which the IOUT— signal is output.
  • Gilbert cell 8002 has a third differential pair of transistors Q7, Q8 and a fourth differential pair of transistors Q6, Q5.
  • the emitters of the transistors Q 7 and Q 8 of the third differential pair are directly connected and connected to the collector of the transistor Q 15 and the collector of the transistor Q 1 of the LNA 70, which constitute a current source.
  • the emitters of the transistors Q6 and Q5 of the fourth differential pair are directly connected, and are connected to the collector of the transistor Q16 constituting the current source and the collector of the transistor Q2 of the LNA 70.
  • the bases of the transistors Q7 and Q8 of the third differential pair are connected to a terminal P11 via a resistor R13, and the terminal P11 is connected to a terminal B1 of the control unit 66.
  • the bases of the transistors Q6 and Q5 of the fourth differential pair are connected to the terminal P12 via the resistor R11.
  • the bases of transistors Q6 and Q7 are connected to terminal P10 via capacitor C9, and the bases of transistors Q5 and Q8 are connected to terminal P9 via capacitor C10.
  • Terminals P10 and P9 receive the Q channel local oscillation signal (Qch Local IN).
  • the collectors of transistors Q 6 and Q 8 are connected in parallel with resistors R 9 and R 9. ⁇ ⁇ Connected to the power supply voltage Vcc via the capacitor C11.
  • the collectors of the transistors Q5 and Q7 are connected to the power supply voltage Vcc via a resistor R3 and a capacitor C12 connected in parallel.
  • the collectors of transistors Q6 and Q8 are connected to terminal P15, from which the QOUT + signal is output.
  • the collectors of transistors Q5 and Q7 are connected to terminal P16, from which the QOUT— signal is output.
  • the transistors Q 13, Q 14, Q 15, and Q 16, which constitute the current sources, respectively, constitute a current mirror circuit together with the circuit in the control unit 66, and are connected to the base of each transistor P 13 is connected to terminal B 2 of control unit 66.
  • the reception level detector 67 (Fig. 5) measures the signal level at the baseband (BB). In response to the output from reception level detection section 67, control section 66 outputs a control signal to LNA 70 to increase the gain when the signal level is low. That is, the reference current source circuit (not shown) for the current mirror connected to the terminal B 3 inside the control unit 66 is turned on, and the reference current source circuit for the power mirror connected to the terminal B 4 ( (Not shown) is off. As a result, a current mirror circuit is formed by the current mirror reference current source circuit inside the control unit 66 and the transistors Q3 and Q4 from the terminal B3 via the terminals P3 and P6. The bias current IH flows. This current is supplied from Vcc via inductors L5 and L6.
  • Transistors Q3 and Q4 operate simultaneously as LNA amplification elements, and the RF signal voltage input to terminals Pl and P2 Is converted to current and amplified.
  • the reference current source circuit (not shown) for the current mirror inside the control unit 66 connected to the terminal B4 is turned off. No current flows through the connected transistors Q 1 and Q 2, and the LNA circuit 71 formed by these transistors does not operate.
  • the reference current source circuit (not shown) for the power mirror in the control unit 66 connected to the terminal B2 is turned on, and this circuit is connected to the transistors Ql3 to Q3 via the terminal P13.
  • a power mirror circuit formed by connecting to each of the transistors 16 operates, and the four transistors Q13 to Q16 operate as constant current sources of the same configuration. Since a constant temperature-compensated voltage is supplied from B1 via the terminals P11 and P12, the two Gilpart cell circuits formed by the transistors Q5 to Q12 include: 2 I each. Bias current flows.
  • the LNA 72 formed by the transistors Q3 and Q4 must have a high gain. Therefore, voltage negative feedback inductors connected in series to the emitters of transistors Q3 and Q4, respectively.
  • (Degeneration Inductor) L 2 and L 3 are set to values that allow L ⁇ ⁇ ⁇ to obtain high gain while maintaining good third-order distortion characteristics.
  • Inductors L5 and L6 act as AC loads, and a resonant circuit is formed by the parallel capacitance formed by the collector capacitance Ccs of transistors Q4 and Q3 and the input capacitance of the quadrature demodulator. Form. The values of inductors L5 and L6 are determined so that the resonance frequency of this resonance circuit matches the RX reception frequency.
  • the terminal since the terminal is usually located far from the base station, its own transmission power is set large so that the uplink channel information can be sufficiently transmitted.
  • the desired RX signal shown in Fig. 2B is small and the local station TX signal is large, the second-order distortion component of TX is turned back to the BB band. It is expected that the ratio between the noise and the BB signal component of the desired signal (the power ratio between a 2 f 2 (t) and (t)) will decrease.
  • Fig. 8 explains the secondary distortion current generated in the LNA (especially the LNA 72 including Q3 and Q4).
  • I IM2 gm 2 f 2 (t)
  • gm 2 is equivalent to the above a 2 .
  • f (t) is a baseband signal, whose frequency is sufficiently lower than that of the RF signal, and can be cut by the capacitors C1 and C2 in Fig. 8. This reduces the amount of second-order distortion noise of the TX overlapping the received BB signal.
  • the desired RX signal is a signal in the RF band, the RX signal amplified by the transistors Q 3 and Q 4 is supplied to the next-stage quadrature demodulation circuit 80 via the capacitors C 1 and C 2.
  • the DC bias currents flowing through the LNA 70 and the quadrature demodulator 80 are 2 IH and 4 I, respectively. And the total current is 2 I H + 4 I. It is.
  • the control unit 66 When the signal level is higher than a certain specified value, the control unit 66 outputs a control signal to the LNA 70 to lower the gain of the LNA 70 according to the output from the reception level detection unit 67. That is, the control unit 66 turns on the reference current source circuit for the power rent mirror connected to the terminal B 4 while turning off the reference current source circuit for the power rent mirror connected to the terminal B 3. c As a result, a current mirror circuit is formed by a circuit formed by the current mirror reference current source circuit inside the control unit 66 and the transistors Q 1 and Q 2 from the B 4 terminal via the terminals P 4 and P 5. A desired bias current flows as described later. On the other hand, at this time, the quadrature demodulator 80 is connected to the terminal B2.
  • the reference current source circuit for the internal current mirror is turned off, and the power mirror circuit formed by connecting to the transistors Q 13 to Q 16 via the terminal P 13 does not operate. These four transistors Q13 to Q16 are turned off, and no DC current flows. However, the collectors of the transistors Q 1, Q 2 of the LNA 71 in the operating state have two Gilpert cells 800 1, 800 2 composed of transistors Q 5 to Q 12, respectively. These Gilbert cell circuits have a DC bias current using the transistors Ql and Q2 for the LNA 71 as a constant current source because they are connected in a DC manner without passing through the capacitance of C2. Flows.
  • the current mirror circuit composed of the reference current source circuit in the control unit 66 and the transistors Q1 and Q2 is 2 I for each of the transistors Ql and Q2. If the current is set to flow each time, the necessary bias current can flow in the Gilbert cell circuit.
  • the transistors Q 1 and Q 2 are each 2 1. It also operates as a differential LNA driven by a DC bias current, and converts the RF signal voltage input to terminals P1 and P2 to current and amplifies it. At this time, the inductors L5 and L6 inserted between the collectors of the transistors Ql and Q2 via the capacitors C1 and C2 are AC-like, and the transistors Q3 and Q4 are high gain LNA 7 2 The load becomes the same as when the operation is performed, and a resonance circuit is formed by the parallel capacitance formed by the collector-side capacitance Ccs and the input capacitance of the quadrature demodulator 80.
  • the values of inductors L5 and L6 are determined so that the resonance frequency of this resonance circuit matches the RX reception frequency.
  • the gain of LNA 70 is Even in the state where the desired RX signal level is closest to the base station and the desired RX signal level is the maximum, it is necessary to reduce the LNA and the subsequent circuits so that they do not become saturated (set to a low gain). Therefore, they are connected to the emitters of transistors Ql and Q2, respectively.
  • Inductors require larger inductance than at high gains. This requirement is satisfied by connecting the inductors Ll and L4 in series with the inductors L2 and L3 at high gain.
  • the terminal since the terminal is located relatively close to the base station, it is possible to transmit uplink channel information without increasing the transmission power. That is, since the desired RX signal shown in Fig. 2B is large and the local station TX signal is small, the ratio of the return noise of the second-order distortion component of TX to the BB band and the BB signal component due to the desired signal ( a 2 f 2 (t) and l ⁇ h (t) power ratio). Therefore, in the low-gain LNA 71 including the transistors Ql and Q2, it is not necessary to remove the secondary distortion signal generated in the LNA by capacitive coupling unlike the high-gain LNA 72, and the low-gain LNA 71 Can be directly connected to the DC / DC demodulator 80.
  • the DC bias current flowing through the LNA 70 and the quadrature demodulator 80 is 4 I, respectively. See 4 I.
  • the emitters of the eight transistors in the cells 80 1 and 80 2 are directly connected in a DC manner. So the total current is 4 1. It is. This minimize I H content than the set of the high gain, it can be seen that enables savings in current consumption.
  • the inductors L1 to L4 can be configured with one inductor (coil) as shown in FIG. (The hatched lines in Fig.
  • the inductor is spiraled from terminal P91.
  • the vortex is reduced in the shape of a spiral, and then the helical gap is sewn to increase the vortex, finally returning to the terminal P92 adjacent to the terminal P91.
  • This path is formed by a single spiral conductive path that can be drawn with one stroke. A tap terminal is pulled out from a predetermined position in such a path.
  • the tap terminal P95 is pulled out from the innermost center position n5, and a position between the position n5 and the outermost terminals P91, 95 (in this case, one of the outer circumferential paths from the center)
  • Tap terminals P93 and P94 are drawn from symmetrical positions n3 and n4), respectively.
  • Terminals P91 to n3 are inductor Ll
  • n3 to n5 are inductor L2
  • n5 to n4 are inductor L3
  • n4 to terminal P92 are inductor L4.
  • the terminals P91 and P92 in FIG. 9 are used as the emitters of the transistors Q1 and Q2 in FIG. 7, and the terminals P93 and P94 in FIG.
  • inductors L1 to L4 are used as the transistors Q3 and Q4 in FIG.
  • four inductors L1 to L4 can be realized with an apparently single inductor configuration. can do.
  • the area occupied by the inductor is reduced, and the value (inductance) of the pair of inductors can be easily matched by tapping from the symmetric position of the symmetrical coil shape.

Landscapes

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Abstract

低雑音増幅器（７０）として、バイアス電流の制御により選択的に動作可能な低ゲインの低雑音増幅器（７１）及び高ゲインの低雑音増幅器（７２）とを備え、低雑音増幅器（７２）の出力と直交復調器（８０）とを直列容量（７３）にて結合するとともに、低雑音増幅器（７１）の出力と直交復調器（８０）とを直結する。制御部（６６）は、受信信号のレベルが高いときに低雑音増幅器（７１）を動作させ、受信信号のレベルが低いときに低雑音増幅器（７２）を動作させるよう受信回路を制御する。低雑音増幅器（７２）の動作時、そのＤＣバイアス電流を直交復調器（８０）のＤＣバイアス電流とは独立に流し、低雑音増幅器（７１）の動作時、そのＤＣバイアス電流を直交復調器と共用する。

Description

受信回路及び無線通信端末装置
技術分野
明
本発明は、 無線通信端末装置及びその受信回路、 特にデジタル無線通 信端末用受信系 R Fチップに関する田。
書 背景技術
図 1に、 従来のダイレク トコンバージョン受信機 （D CR: Direct Conversion Receiver) を含む無線通信端末の本発明関連部分の構成を示 す。 この構成において、 特に、 第 3世代携帯電話 （ 3 G) に代表される 符号分割多元接続方式 （CDMA ： Code Division Multiple Access)を 用いた通信システムでは、 それぞれ異なる周波数を持つ受信 （RX) 信 号と送信 （TX) 信号が同時に入出力されるため、 自局の TX信号が R X側に漏洩し、 受信特性を劣化させる。 この問題を解決するために、 デ ユープレクサ （DUP) 1 2における送信回路 1 3から受信回路（RX Chip) 1 4へのアイソレーション特性の改善が必要となる上に、低雑音増 幅器 （ L N A： Low Noise Amplifier) と直交復調器 （Quad— Mixer) 間に 帯域通過フィルタ （B P F： Band Pass Filter) 1 5を揷入して TX帯 域の信号レベルを抑圧する必要がある。
—方、 希望受信信号レベルが高いときには、 上記の TX漏洩による妨 害は無視できる力 S、逆に希望信号による回路的な飽和が問題となるため、 希望受信信号レベルが高いときのみ L N Aのゲインを下げるか、 あるい は LN Aをスルーさせることにより、 直交復調器以降の回路に入力され る信号レベルを下げる必要がある。
上記のような D CRシステムでは、 T X信号が漏洩して直交復調器以 降に入力されることを防ぐために、 B P F 1 5を挿入しなければならな い。 通常、 受信回路 1 4は I C (集積回路） チップで構成される。 これ に対し、 B P Fには S AWフィルタが使用されるので、 B P F 1 5がチ ップの外付け部品となり、 D C Rが実現しょう とする省スペース、 部品 削減の要請に相反する。 D C Rの優位性を生かすには、 この B P Fを使 用すること無く、 TXの漏洩信号による受信特性劣化を回避しなければ ならない。
より具体的には、図 2 Aに示すように、 TXの信号が漏洩し、 LNA、 直交復調器に入力されると、 図 2 Bに示すように C DM A変調信号の 2 次歪が直接パースバンド帯域に重なる。 これは希望信号にとっては雑音 となるため、 C/Nの劣化につながる。 なお、 図 2 Cの式において、 f ( t ) は自局 TX変調信号、 s i n coTXは TX搬送波、 a。は D Cオフセ ッ ト、 a は LNAゲイン、 a 2... a nはそれぞれ n次高調波歪みの係数、 g ( ΐ ) は LNAの出力信号を表している。
希望信号入力が大きい場合に、 図 3に示されるようなゲイン制御付き 差動 L N A回路で L N Aのゲイン切り換えを行うことも考えられる。 こ の場合、 後段へ入力される信号レベルは低減されるが、 LNA自身の強 入力而ォ性 （ I I P 3 (3 order Input Intercept Point)等） は改善されな いという問題がある。
図 4に示すような入出力スルー型 L N Aゲイン切り換え回路によれば. 希望信号入力の強度に応じてスィ ッチ SW1〜SW4を切り換えること により、 希望信号入力が大きい場合に LN Aの入出力をスルーすること ができる。 しかし、 この回路方式では、 入力を減衰させるのみであるた め、高ゲインとゲイン配分の自由度がないという問題がある。すなわち、 スィッチ S W 3 と S W 4を o nにした通過パスはスィツチの挿入損失と マッチング回路の不整合損失とを含むとともに、 この構成には能動回路 がないので正のゲインを持たせることができない。
本発明はこのような背景においてなされたものであり、 その目的は、 良好な受信特性、 及び低雑音増幅器の強入力耐性を有するとともに、 L N Aのゲイン配分に自由度を持たせることができる受信回路およびこれ を用いた無線通信端末を提供することにある。 発明の開示
本発明の受信回路は、 バイアス電流の制御により選択的に動作可能な 低ゲインの低雑音増幅回路及び高ゲインの低雑音増幅回路を有する低雑 音増幅器と、 前記低雑音増幅器の前記高ゲインの低雑音増幅回路の出力 と直列容量にて結合され、 前記低ゲインの低雑音増幅回路の出力と直結 された直交復調器とを備えることを特徴とする。
高ゲインの低雑音増幅回路が動作するよう選択されているとき、 高ゲ ィンの低雑音増幅器の出力と直交復調器とが直列容量にて結合されるの で、 低雑音増幅器で発生した 2次歪成分が直交復調器に入力されないよ う除去される。
この受信回路において、 前記高ゲインの低雑音増幅回路の動作時、 そ の D Cバイアス電流を前記直交復調器の D Cパイァス電流とは独立に流 し、 前記低ゲインの低雑音増幅回路の動作時、 その D Cバイアス電流を 前記直交復調器の D Cバイアス電流と共用されることが好ましい。 これ により、低ゲインの低雑音增幅回路が動作するよう選択されているとき、 受信回路による消費電流が低減される。
前記受信回路において、 前記高ゲインの低雑音増幅回路と低ゲインの 低雑音増幅回路とはそれぞれ 1対の差動接続されたトランジスタを有し 前記低ゲインの低雑音増幅回路の 1対のトランジスタのエミッタ間に第 1及び第 2の誘導性素子が直列に接続されるとともに、 この両端にそれ ぞれ第 3及び第 4の誘導性素子を介して、 前記高ゲインの低雑音増幅回 路の 1対のトランジスタのエミッタに接続される構成とすることができ る。 これにより、 ゲインの異なる一方の低雑音増幅回路の差動誘導性素 子を他方の低雑音増幅回路の一部の誘導性素子として共用することがで きる。
前記第 1から第 4の誘導性素子は、 最外部の第 1の端子から螺旋状に うずを小さく していき、 次いでその螺旋の隙間を縫ってうずを大きく し ていき、 最外部の第 2の端子に戻る 1個のイ ンダクタにより構成され、 ィンダクタの最内部とそれぞれ前記第 1及び第 2の端子との中間にある 2つの位置から第 3及ぴ第 4の端子を引き出すとともに、 インダクタの 最内部の位置から第 5の端子を引き出し、 前記第 1及び第 2の端子をそ れぞれ前記低ゲインの低雑音増幅回路の 1対のトランジスタのエミッタ に接続するとともに、 前記第 3及び第 4の端子をそれぞれ前記高ゲイン の低雑音増幅回路の 1対のトランジスタのェミッタに接続し、 前記第 5 の端子を抵抗経由で接地した構成とすることができる。 これにより、 受 信回路を I Cチップとして構成したときの第 1〜第 4の誘導性素子の占 有面積が低減される。
本発明の無線通信端末装置は、 バイアス電流の制御により選択的に動 作可能な低ゲインの低雑音增幅回路及び高ゲインの低雑音増幅回路を有 する低雑音増幅器と、 前記低雑音増幅器の前記高ゲインの低雑音増幅回 路の出力と直列容量にて結合され、 前記低ゲインの低雑音増幅回路の出 力と直結された直交復調器と、 受信信号のレベルを検出する受信レベル 検出手段と、 前記受信レベル検出手段の出力に応じて前記受信回路の制 御を行う制御手段とを備え、 前記制御手段は、 前記受信信号のレベルが 高いときに低ゲインの低雑音増幅回路を動作させ、 前記受信信号のレべ ルが低いときに前記低雑音増幅器として高ゲインの低雑音増幅回路を動 作させるよう前記低雑音増幅器を制御することを特徴とする。
この構成により、 基地局に近い状態にあるとき、 すなわち受信信号レ ベルが規定レベルより高いとき、 L N Aを低ゲインに設定することによ り、 低消費電力化が実現する。 L N Aを低ゲインに切り換える受信信号 規定レベルを、 端末の平均受信電力以下に設定すれば、 端末の平均的な 消費電力の低減につながる。 また、 無線通信端末が基地局から遠い状態 にあるとき、 すなわち受信信号レベルが規定レベルより低いとき、 L N Aを高ゲインに設定し、 このとき L N Aと直交復調器とを直流容量で結 合することにより、 L N Aで発生する 2次歪成分が直交復調器に入力さ れないよう除去できる。
L N Aと直交復調器を少なく とも A C直結 （低ゲイン時は D C直結） することが出来るので、 受信回路全体を I Cチップに構成でき、 D C R の利点を生かせる。
更に、 ゲインの異なる 2つの L N Aの第 1〜第 4の誘導性素子を 1個 の対称型ィンダクタで構成することにより、 チップ上の誘導性素子の占 有面積が節約できる。 その結果、 ダイサイズが小さくなりチップ単価が 安くなる。 図面の簡単な説明
図 1は、 従来のダイレク トコンパージョン受信機 （D C R ) を含む無 線通信端末の本発明関連部分の構成を示すプロック図である。
図 2 A乃至図 2 Cは、 従来のダイレク トコンバージョン受信機の 2次 ひずみにより受信特性劣化を説明するための図である。
図 3は、 ゲイン制御付き差動 L N A回路の例を示す回路図である。 図 4は、 入出力スルー型 L N Aゲイン切り換え回路の例を示す回路図 である。
図 5は、 本発明の実施の形態に係るダイレク トコンパージョン受信機 (D C R) を内蔵したデジタル無線通信端末の本発明関連部分の構成例 を示すブロック図である。
図 6 A及び図 6 Bは、 それぞれ、 従来と本実施の形態のダイレク トコ ンバージョン受信機の概略構成を抜粋して示した図である。
図 7は、 低雑音増幅器 （LNA) 及び直交復調器の具体的な回路構成 の例を制御部のプロックとともに示した回路図である。
図 8は、 図 7の回路における LNA (特に LNA 7 2) で発生する 2 次歪電流についての説明図である。
図 9は、 図 7に示したインダクタ L 1〜 L 4を 1個のインダクタ （コ ィル） で構成した例を示す図である。 発明を実施するための最良の形態
以下、本発明の実施の形態について、図面を参照して詳細に説明する。 図 5に、 符号分割多元接続方式 （C DMA： Code Division Multiple Access)を用いた無線通信システムに適したダイレク トコンパージョン 受信機 （D CR) を内蔵したデジタル無線通信端末の本発明関連部分の 構成例を示す。
この無線通信端末は、 送信回路 6 3、 受信回路 64、 アンテナ 6 1、 このアンテナを送受信に共用するためのデュプレクサ 6 2、 受信信号レ ベルを検出する受信レベル検出部 6 7、 この受信レベル検出部 6 7の出 力に基づいて受信回路 64の動作を制御する制御部 6 6を有する。
受信回路 6 4は、 I Cチップで構成され、 ゲインの異なる 2つの LN A 7 1 , 7 2、 LNA 7 2の出力に直列に接続されるキャパシタ 7 3、 LNA 7 0の出力を復調する直交復調器 8 0、 局部発信器 7 7、 ベース バンドフィルタ （B B F) 8 1， 8 4、 D Cオフセッ ト捕償回路 8 2，
8 3、 増幅器 8 5 , 8 6を有する。 直交復調器 8 0は、 それぞれ Iチヤ ネル及ぴ Qチャネル用のミキサ 74， 7 5、 及び局部発信器 7 7の発信 信号を受けて所定の位相差の信号をミキサ 74， 7 5に供給する位相器
7 6を有する。
図 6 A及ぴ図 6 Bに、 それぞれ、 従来と本実施の形態のダイレク トコ ンパージョン受信機の概略構成を抜粋して示す。 図 6 Aの従来構成では L N A 5 1 と直交復調器 （ I c h、 Q c hの各ミキサ 5 3， 5 4を含む） とをオフチップ B P Fで接続しているが、 図 6 Bの本実施の形態では、 オフチップ B P Fを不要とし、 LNA ( L N A 7 1 , 7 2を含む） と直 交復調器 8 0 ( I c h、 Q c hの各ミキサ 74， 7 5を含む） とを I C チップ内部で直結している （伹し、 直交復調器 8 0と L N A 7 2の間は 直列容量であるキャパシタ 7 3 a， 7 3 bを介揷している。 ） また、 受 信回路 1 4内部の回路は差動（differential)構成が好ましいため、 LN A 7 1 , 7 2もシングル（single)構成から差動構成に変更している。 図 7に、 低雑音増幅器 （LNA) 7 0及び直交復調器 8 0の具体的な 回路構成の例を制御部 6 6のブロックとともに示す。 制御部 6 6は、 L N A 7 0及ぴ直交復調器 8 0の D Cバイアス生成及ぴ制御を行う回路ブ ロックである。
LNA 7 0は、 選択的に動作するよう制御される 2つの差動増幅器 7 1， 7 2からなる。第 1の差動増幅器 7 1は、 トランジスタ Q l， Q 2、 インダクタ （誘導性素子） L l， L 2， L 3， L 4、 キャパシタ C 4， C 6、 抵抗 R 6， R 8からなる。 トランジスタ Q l， Q 2のコレクタは 直交復調器 8 0に直結されている。 第 2の差動増幅器 7 2は、 トランジ スタ Q 4 , Q 3、 インダクタ L 2， L 3、 キャパシタ C 3， C 5、 抵抗 R 4 , R 7からなる。 トランジスタ Q 4， Q 3のコレクタは、 それぞれ インダクタ L 5， L 6を介して電源電圧 V c cに接続されるとともに、 キャパシタ C l， C 2 (図 6 Bの 7 3 a， 7 3 bに対応） を介して直交 復調器 8 0に接続される。 トランジスタ Q l， Q 4の各ベースには、 端 子 P 1からそれぞれキャパシタ C 4， C 3を介して受信信号 R F I N + が印加される。 トランジスタ Q 2， Q 3の各ベースには、 端子 P 2から それぞれキャパシタ C 6， C 5を介して受信信号 R F I N—が印加され る。 インダクタ L 2， L 3は両差動増幅器 7 1 , 7 2に共用され、 その 接合点は抵抗 R 5経由で接地される。 トランジスタ Q l， Q 2， Q 3， Q 4の各ベースは、 また、 それぞれ抵抗 R 6， R 8， R 7 , R 4を介し てバイアス端子 P 4， P 5 , P 6 , P 3に接続される。 端子 P 3， P 6 は制御部 6 6の端子 B 3に接続され、 端子 P 4， P 5は制御部 6 6の端 子 B 4に接続される。
直交復調器 8 0は、 それぞれ Iチャネル及ぴ Qチャネル用に 2つのギ ルパート · セル （Gilbert Cell) 8 0 1， 8 0 2を有する。 直交復調器 8 0は、 図の左右で Iチャネルと Qチャネルの部分に分かれる。
ギルバート · セル 8 0 1は、 第 1の差動対の トランジスタ Q 1 1， Q 1 2と第 2の差動対の トランジスタ Q 1 0， Q 9を有する。 第 1の差動 対のトランジスタ Q 1 1， Q 1 2のェミ ッタは直結され、 電流源を構成 する トランジスタ Q 1 3のコレクタ及ぴ前記 LNA 70の トランジスタ Q 1のコレクタに接続される。 第 2の差動対の トランジスタ Q 1 0， Q 9のエミ ッタは直結され、 電流源を構成する トランジスタ Q 1 4のコレ クタ及ぴ前記 L N A 7 0の トランジスタ Q 2のコレクタに接続される。 第 1の差動対の トランジスタ Q l l， Q 1 2のベースは抵抗 R 1 3を介 して端子 P 1 1に接続され、 この端子 P 1 1は制御部 6 6の端子 B 1に 接続される。 第 2の差動対のトランジスタ Q 1 0， Q 9のベースは抵抗 R 1 2を介して端子 P 1 iに接続される。 トランジスタ Q 1 0， Q 1 1 のベースはキャパシタ C 8を介して端子 P 7に接続され、 トランジスタ Q 9 , Q 1 2のベースはキャパシタ C 7を介して端子 P 8に接続される。 端子 P 7 , P 8には Iチヤンネルの局部発振信号（Ich Local IN)が入力 される。 さらに トランジスタ Q 1 0， Q l 2のコレクタは、 並列接続さ れた抵抗 R 1及びキャパシタ C 1 4を介して電源電圧 V c cに接続され る。 トランジスタ Q 9， Q 1 1のコレクタは、 並列接続された抵抗 R 2 及びキャパシタ C 1 3を介して電源電圧 V c cに接続される。 トランジ スタ Q 1 0， Q 1 2のコレクタは端子 P 1 3に接続され、 ここから I O UT+信号が出力される。 トランジスタ Q 9， Q 1 1のコレクタは端子 P 1 4に接続され、 ここから I OUT—信号が出力される。
同様に、 ギルバート · セル 8 0 2は、 第 3の差動対の トランジスタ Q 7， Q 8と第 4の差動対の トランジスタ Q 6， Q 5を有する。 第 3の差 動対のトランジスタ Q 7， Q 8のェミ ッタは直結され、 電流源を構成す る トランジスタ Q 1 5のコレクタ及ぴ前記 L N A 7 0の トランジスタ Q 1のコレクタに接続される。 第 4の差動対の トランジスタ Q 6， Q 5の ェミ ッタは直結され、 電流源を構成する トランジスタ Q 1 6のコレクタ 及ぴ前記 L N A 7 0の トランジスタ Q 2のコレクタに接続される。 第 3 の差動対の トランジスタ Q 7， Q 8のベースは抵抗 R 1 3を介して端子 P 1 1に接続され、 この端子 P 1 1は制御部 6 6の端子 B 1に接続され る。 第 4の差動対の トランジスタ Q 6， Q 5のベースは抵抗 R 1 1を介 して端子 P 1 2に接続される。 トランジスタ Q 6， Q 7のベースはキヤ パシタ C 9を介して端子 P 1 0に接続され、 トランジスタ Q 5， Q 8の ベースはキャパシタ C 1 0を介して端子 P 9に接続される。端子 P 1 0， P 9には Qチャンネルの局部発振信号（Qch Local IN)が入力される。 さ らにトランジスタ Q 6， Q 8のコレクタは、 並列接続された抵抗 R 9及 ぴキャパシタ C 1 1を介して電源電圧 V c cに接続される。 トランジス タ Q 5， Q 7のコレクタは、 並列接続された抵抗 R 3及ぴキャパシタ C 1 2を介して電源電圧 V c cに接続される。 トランジスタ Q 6， Q 8の コレクタは端子 P 1 5に接続され、 ここから QOUT+信号が出力され る。 トランジスタ Q 5， Q 7のコレクタは端子 P 1 6に接続され、 ここ から Q OUT—信号が出力される。
それぞれ電流源を構成する トランジスタ Q 1 3， Q 1 4 , Q 1 5、 Q 1 6は、 制御部 6 6内の回路と共にカ レントミラー回路を構成し、 各ト ランジスタのベースに接続された端子 P 1 3は制御部 6 6の端子 B 2に 接続される。
次に、 図 7の回路の動作を説明する。
[ 1 ] 希望受信信号のレベルが低い場合
受信レベル検出部 6 7 (図 5) はベースパン ド （B B) で信号レベル 測定を行っている。 この受信レベル検出部 6 7からの出力に応じて、 制 御部 6 6は、 信号レベルが低い場合、 ゲインを高くするような制御信号 を LNA 7 0に対して出力する。 すなわち、 制御部 6 6内部の端子 B 3 に接続されたカレン トミラー用の基準電流源回路 （図示せず） が o nす るとともに、端子 B 4に接続された力レントミラー用基準電流源回路（図 示せず） は o f f となる。 その結果、 制御部 6 6内部のカレン トミラー 基準電流源回路と端子 B 3から端子 P 3， P 6を介したトランジスタ Q 3， Q 4とでカレントミラー回路が構成され、 LNA 7 2に所望のバイ ァス電流 I Hが流れる。 この電流は、 V c cから、 インダクタ L 5， L 6を介して供給される。 （図 7の直流電流表示は、 差動の片方の c hの みの表示。 ） トランジスタ Q 3， Q 4は同時に L N Aの増幅素子として 動作し、 端子 P l， P 2に入力される R F信号電圧を電流に変換して増 幅する。 同じく信号レベルが低い場合、 端子 B 4に接続された、 制御部 6 6内 部のカレン トミラー用基準電流源回路 （図示せず） は o f f になってい るため、 端子 P 4， P 5を介して接続される トランジスタ Q 1， Q 2に は電流が流れず、 これらのトランジスタで形成される LNA回路 7 1は 動作しない。 また、 同時に、 端子 B 2に接続された制御部 6 6内部の力 レン トミラー用基準電流源回路 （図示せず） が o nし、 この回路が端子 P 1 3を介してトランジスタ Q l 3〜Q 1 6の各トランジスタにそれぞ れ接続されることにより形成される力レン トミラー回路が動作し、 Q 1 3〜Q 1 6の 4つのトランジスタは同一構成の定電流源として動作する, 一方、 端子 B 1からは温度補償された一定の電圧が端子 P 1 1及ぴ P 1 2を介して供給されるため、 トランジスタ Q 5〜Q 1 2で形成される 2 つのギルパー ト · セル回路には、 それぞれ 2 I 。のバイァス電流が流れ る。
この状態のとき、 トランジスタ Q 3， Q 4で形成される L NA 7 2は 高ゲインでなければ成らない。 従って、 トランジスタ Q 3及び Q 4のェ ミッタにそれぞれ直列接続される電圧負帰還用ィンダクタ
(Degeneration Inductor) L 2 , L 3は、 L Ν Αが良好な 3次歪特性を 保ちつつ高いゲインを得られるような値に設定される。 また、 インダク タ L 5と L 6は AC的には負荷となり、 トランジスタ Q 4, Q 3のコレ クタ側の容量 C c s と直交復調器の入力容量とで形成される並列容量と で共振回路を形成する。 この共振回路の共振周波数が RX受信周波数と 一致するようにインダクタ L 5 と L 6の値が決められている。
また、この状態のとき、通常、端末が基地局から遠い位置にあるため、 上りチャンネル情報が充分に伝達する様に自局の送信電力は大きく設定 されている。 つまり、 図 2 Bで示す希望 RX信号が小さく、 自局 TX信 号が大きい状態にあるため、 TXの 2次歪成分の B B帯域への折り返し 雑音と希望信号による B B信号成分との比 （ a 2 f 2 ( t ) と ( t ) の電力比） が小さくなることが予想される。 図 8により LNA (特に Q 3， Q 4を含む LNA 7 2) で発生する 2次歪電流について説明する。 ここで、 自局 TX信号の 2次歪成分は、 TXの B B信号の二乗関数で表 される。 すなわち、 Vin/2=f (t)sino>TXならば、 2次歪成分 I IM2は次の ようになる。
IIM2=g m2 f 2 ( t )
ここで、 g m2は上記 a 2と等価である。 f ( t ) はベースバンド信号 であり、 R F信号に比べて周波数が十分低いため、 図 8のキャパシタ C 1， C 2によりカッ トできる。 これによつて、 TXの 2次歪雑音が受信 B B信号に重なる量を低減する。 一方、 希望 RX信号は RF帯域の信号 なので、 トランジスタ Q 3 , Q 4で増幅された RX信号は、 キャパシタ C l， C 2を介して次段の直交復調回路 8 0へ供給される。
なお、 この動作状態で、 LNA 70及ぴ直交復調器 80に流れる D C バイアス電流はそれぞれ、 2 I H及び 4 I 。であり、 合計電流は 2 I H + 4 I。である。
[ 2 ] 希望受信信号レベルが一定以上の高いレベルにある場合
信号レベルがある規定値以上に高い場合、 受信レベル検出部 6 7から の出力に応じて、 制御部 6 6は L N A 7 0のゲインを低くするような制 御信号を L N A 7 0へ出力する。 すなわち、 制御部 6 6は、 端子 B 4に 接続された内部の力レントミラー用の基準電流源回路が o nする一方、 端子 B 3に接続された力レントミラー用基準電流源回路は o f f となる c その結果、 制御部 6 6内部のカレントミラー基準電流源回路と B 4端子 から端子 P 4， P 5を介したトランジスタ Q 1， Q 2とで形成される回 路でカレントミラー回路が構成され、 後述するような所望のバイアス電 流が流れる。 一方、 このとき、 直交復調器 8 0では、 端子 B 2に接続さ れた内部のカレントミラー用の基準電流源回路が o f f し、 端子 P 1 3 を介してトランジスタ Q 1 3 ~Q 1 6にそれぞれ接続されることにより 形成される力レントミラー回路は動作しないため、 これら 4つのトラン ジスタ Q 1 3から Q 1 6は o f f の状態となり、 D C電流は流れない。 しかし、 動作状態にある LNA 7 1のトランジスタ Q 1 , Q 2のコレク タは、 トランジスタ Q 5〜Q 1 2で構成される 2つのギルパート · セル 8 0 1， 8 0 2にそれぞれキャパシタ C 1， C 2の容量を介すことなく D C的に接続されているため、 これらのギルバート ·セル回路には、 L NA 7 1用のトランジスタ Q l， Q 2を定電流源とした D Cバイアス電 流が流れる。 制御部 6 6内の基準電流源回路と トランジスタ Q 1， Q 2 で構成されるカレントミラー回路を、 トランジスタ Q l， Q 2にそれぞ れ 2 I 。ずつ電流が流れるように設定しておけば、 ギルバート ·セル回 路に必要なバイアス電流を流すことが出来る。
また、 トランジスタ Q 1及ぴ Q 2は、 それぞれ 2 1 。の DCバイアス 電流で駆動される差動 LNAとしても動作し、 端子 P 1， P 2に入力さ れる R F信号電圧を電流に変換して増幅する。 このとき、 キャパシタ C 1 と C 2を介してトランジスタ Q l， Q 2のコレクタ間に挿入されるィ ンダクタ L 5 と L 6は A C的には、 トランジスタ Q 3， Q 4が高ゲイン LNA 7 2として動作しているときと同様に負荷となり、 コレクタ側の 容量 C c s と直交復調器 8 0の入力容量とで形成される並列容量とで共 振回路を形成する。 前述のように、 この共振回路の共振周波数が RX受 信周波数と一致するようにインダクタ L 5 と L 6の値が決められている < この状態のとき、 LNA 70のゲインは、 無線通信端末が基地局に最も 近づき希望 R X信号レベルが最大の状態においても、 L N A及ぴ後段の 回路が飽和状態に陥らない程度に絞る （低ゲインに設定） 必要がある。 そのために、 トランジスタ Q l， Q 2のェミッタにそれぞれ接続される インダクタは高ゲイン時より大きなインダクタンスが必要となる。 そこ で、 インダクタ L l， L 4を高ゲイン時のインダクタ L 2 , L 3にそれ ぞれ直列接続することにより、 この要請を満たしている。
この状態のとき、 端子 B 3に接続された制御部 6 6内部の力レントミ ラー基準電流源回路は o f f になっているため、 トランジスタ Q 3， Q 4には電流が流れず、 これらのトランジスタで形成される L N A回路 7 2は動作しない。
また、 この状態のときは、 端末が基地局から比較的近い位置にあるた め、 送信電力を上げなくても上りチャンネル情報の伝達が可能である。 つまり、 図 2 Bで示す希望 RX信号が大きく、 自局 TX信号が小さい状 態にあるため、 TXの 2次歪成分の B B帯域への折り返し雑音と希望信 号による B B信号成分との比 （ a 2 f 2 ( t ) と l^ h ( t ) の電力比） が大きくなる。 従って、 トランジスタ Q l， Q 2を含む低ゲイン用 LN A 7 1では高ゲイン LNA 7 2の様に容量結合により LNAで発生する 2次歪信号を除去する必要はなく、 低ゲイン用 L N A 7 1を直流的に直 交復調器 8 0に直結できる。
この動作状態で、 LNA 7 0及ぴ直交復調器 8 0に流れる D Cパイァ ス電流はそれぞれ、 4 I 。及ぴ 4 I 。であり、 LNA 7 1のトランジスタ Q 1 , Q 2のコレクタと直交変調器 8 0を構成する 2つのギルバート . セル 8 0 1， 8 0 2の 8つの トランジスタのェミッタ側は D C的に直結 されているので、 合計電流は 4 1 。である。 これは、 高ゲイン時の設定 より I H分だけ少なく、 消費電流の節約を可能にしていることが分かる。 なお、 インダクタ L 1〜L 4は、 図 9に示すような、 1個のインダク タ （コイル） で構成することが出来る。 （図 9においてハツチングを施 したラインはラインの交差による接続関係を明確化するためのものであ り、 それ以上の意味はない。 ） このィンダクタは、 端子 P 9 1から螺旋 状にうずを小さく していき、 次いでその螺旋の隙間を縫ってうずを大き く していき、 最終的に端子 P 9 1に隣接する位置の端子 P 9 2に戻る。 この経路は一筆書きができる 1個の螺旋状の導電路により形成される。 このよ うな経路の所定の位置からタップ端子を引き出す。 具体的には最 内部中央の位置 n 5からタップ端子 P 9 5を引き出し、 位置 n 5 と最外 の端子 P 9 1， 9 5との中間の位置 （ここでは中心から 1つ外周の経路 の対称な位置 n 3， n 4 ) からそれぞれタップ端子 P 9 3， P 94を引 き出している。 端子 P 9 1から n 3までがイ ンダクタ L l、 n 3から n 5までがイ ンダクタ L 2、 n 5から n 4までがインダクタ L 3、 n 4か ら端子 P 9 2までがインダクタ L 4として機能する。 すなわち、 図 9の 端子 P 9 1及ぴ P 9 2を図 7のトランジスタ Q 1及び Q 2のエミッタに また、 図 9の端子 P 9 3及ぴ P 9 4を図 7の トランジスタ Q 3及び Q 4 のェミ ッタに、 図 9の P 9 5を図 7の抵抗 R 5のホッ ト側に、 それぞれ 接続すれば、 見かけ上 1本のインダクタ構成で 4つのインダクタ L 1〜 L 4を実現することができる。 これによりインダクタの占有面積が低減 されるとともに、 左右対称のコイル形状の対称位置からのタッビングに より、 対となるイ ンダクタの値 （インダクタンス） を容易に整合させる ことができる。
以上、 本発明の好適な実施の形態について説明したが、 上記で言及し た以外にも種々の変形、 変更が可能である。

Claims

請 求 の 範 囲
1 . バイアス電流の制御により選択的に動作可能な低ゲインの低雑音 増幅回路及び高ゲインの低雑音増幅回路を有する低雑音増幅器と、 前記低雑音増幅器の前記高ゲインの低雑音増幅回路の出力と直列容 量にて結合され、 前記低ゲインの低雑音増幅回路の出力と直結された直 交復調器と
を備えたことを特徴とする受信回路。
2 . 前記高ゲインの低雑音増幅回路の動作時、 その D Cバイアス電流 を前記直交復調器の D Cバイアス電流とは独立に流し、 前記低ゲインの 低雑音増幅回路の動作時、 その D Cバイアス電流を前記直交復調器の D Cバイアス電流と共用することを特徴とする請求項 1記載の受信回路。
3 . 前記高ゲインの低雑音増幅回路と低ゲインの低雑音増幅回路とは それぞれ 1対の差動接続されたトランジスタを有し、
前記低ゲインの低雑音増幅回路の 1対のトランジスタのェミッタ間に 第 1及び第 2の誘導性素子が直列に接続されるとともに、 この両端にそ れぞれ第 3及び第 4の誘導性素子を介して、 前記高ゲインの低雑音増幅 回路の 1対のトランジスタのェミッタに接続されたことを特徴とする請 求項 1記載の受信回路。
4 . 前記第 1から第 4の誘導性素子は、 最外部の第 1の端子から螺旋 状にうずを小さく していき、 次いでその螺旋の隙間を鏠つてうずを大き く していき、 最外部の第 2の端子に戻る 1個のインダクタにより構成さ れ、 ィンダクタの最内部とそれぞれ前記第 1及び第 2の端子との中間に ある 2つの位置から第 3及び第 4の端子を引き出すとともに、 インダク タの最内部の位置から第 5の端子を引き出し、 前記第 1及び第 2の端子 をそれぞれ前記低ゲインの低雑音増幅回路の 1対のトランジスタのエミ ッタに接続するとともに、 前記第 3及び第 4の端子をそれぞれ前記高ゲ ィンの低雑音増幅回路の 1対のトランジスタのェミッタに接続し、 前記 第 5の端子を抵抗経由で接地したことを特徴とする請求項 3記載の受信 回路。
5 . 前記直交復調器は、 それぞれ Iチャネル及ぴ Qチャネル用に 2つ のギルバート . セル回路およびそれぞれのギルバート . セル回路に直流 バイァスを与える電流源を有し、
第 1のギルバート · セル回路は、 第 1の差動対の トランジスタと第 2 の差動対のトランジスタを有し、 第 1の差動対のトランジスタのェミツ タは直結され選択的に前記自己の電流源及び前記低ゲインの低雑音増幅 回路の 1対のトランジスタの一方のコレクタに接続され、 第 2の差動対 のトランジスタのエミッタは直結され選択的に前記自己の電流源及び前 記低ゲインの低雑音増幅回路の 1対のトランジスタの他方のコレクタに 接続され、
第 2のギルバート · セル回路は、 第 3の差動対のトランジスタと第 4 の差動対のトランジスタを有し、 第 3の差動対のトランジスタのエミッ タは直結され選択的に前記自己の電流源及び前記低ゲインの低雑音増幅 回路の 1対のトランジスタの一方のコレクタに接続され、 第 4の差動対 の トランジスタのエミッタは直結され選択的に前記自己の電流源及び前 記低ゲインの低雑音増幅回路の 1対のトランジスタの他方のコレクタに 接続された
ことを特徴とする請求項 3記載の受信回路。
6 . 上記受信回路は、 I Cチップで構成されたことを特徴とする請求 項 4に記載の受信回路。
7 . バイアス電流の制御により選択的に動作可能な低ゲインの低雑音 増幅回路及び高ゲインの低雑音増幅回路を有する低雑音増幅器と、 前記低雑音増幅器の前記高ゲインの低雑音増幅回路の出力と直列容 量にて結合され、 前記低ゲインの低雑音増幅回路の出力と直結された直 交復調器と
受信信号のレベルを検出する受信レベル検出手段と、
前記受信レベル検出手段の出力に応じて前記受信回路の制御を行う制 御手段とを備え、
前記制御手段は、 前記受信信号のレベルが高いときに低ゲインの低雑 音増幅回路を動作させ、 前記受信信号のレベルが低いときに前記低雑音 増幅器として高ゲインの低雑音増幅回路を動作させるよう前記低雑音増 幅器を制御することを特徴とする無線通信端末装置。
8 . 前記高ゲインの低雑音増幅回路の動作時、 その D Cバイアス電流 を前記直交復調器の D Cバイアス電流とは独立に流し、 前記低ゲインの 低雑音増幅回路の動作時、 その D Cバイアス電流を前記直交復調器の D Cバイアス電流と共用することを特徴とする請求項 7記載の無線通信端
9 . 前記高ゲインの低雑音増幅回路と低ゲインの低雑音増幅回路とは それぞれ 1対の差動接続されたトランジスタを有し、
前記低ゲインの低雑音増幅回路の 1対のトランジスタのエミッタ間に 第 1及び第 2の誘導性素子が直列に接続されるとともに、 この両端にそ れぞれ第 3及び第 4の誘導性素子を介して、 前記高ゲインの低雑音増幅 器の 1対のトランジスタのェミッタに接続されたことを特徴とする請求 項 7記載の無線通信端末装置。
1 0 . 前記第 1から第 4の誘導性素子は、 最外部の第 1の端子から螺 旋状にうずを小さく していき、 次いでその螺旋の隙間を縫ってうずを大 きく していき、 最外部の第 2の端子に戻る 1個のインダクタにより構成 され、 ィンダクタの最内部とそれぞれ前記第 1及び第 2の端子との中間 にある 2つの位置から第 3及び第 4の端子を引き出すとともに、 インダ クタの最内部の位置から第 5の端子を引き出し、 前記第 1及び第 2の端 子をそれぞれ前記低ゲインの低雑音増幅回路の 1対のトランジスタのェ ミ ッタに接続すると ともに、 前記第 3及び第 4の端子をそれぞれ前記高 ゲインの低雑音増幅回路の 1対の トランジスタのエミ ッタに接続し、 前 記第 5の端子を抵抗経由で接地したことを特徴とする請求項 9記載の無 線通信端末装置。
1 1 . 前記直交復調器は、 それぞれ I チャネル及び Qチャネル用に 2 つのギルバー ト · セル回路およびそれぞれのギルバート · セル回路に直 流バイアスを与える電流源を有し、
第 1 のギルバート · セル回路は、 第 1の差動対の トランジスタと第 2 の差動対の トランジスタを有し、 第 1の差動対の トランジスタのエミ ッ タは直結され選択的に前記自己の電流源及び前記低ゲインの低雑音増幅 回路の 1対の トランジスタの一方のコレクタに接続され、 第 2の差動対 のトランジスタのエミ ッタは直結され選択的に前記自己の電流源及ぴ前 記低ゲインの低雑音増幅回路の 1対の トランジスタの他方のコレクタに 接続され、
第 2のギルバート · セル回路は、 第 3の差動対の トランジスタと第 4 の差動対の トランジスタを有し、 第 3の差動対の トランジスタのェミ ツ タは直結され選択的に前記自己の電流源及び前記低ゲインの低雑音増 回路の 1対のトランジスタの一方のコレクタに接続され、 第 4の差動対 の トランジスタのエミ ッタは直結され選択的に前記自己の電流源及ぴ前 記低ゲインの低雑音增幅回路の 1対の トランジスタの他方のコレクタに 接続され、
前記制御手段は、 前記第 1およぴ第 2のギルパート · セル回路の前記 電流源を、 前記高ゲインの低雑音増幅回路が動作するとき能動化され、 前記低ゲインの低雑音増幅回路器が動作するとき不能化する
ことを特徴とする請求項 9記載の無線通信端末装置。
1 2 . 上記受信回路は、 I Cチップで構成されたことを特徴とする請 求項 1 0に記載の無線通信端末装置。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1575160A1 (en) * 2004-03-08 2005-09-14 Matsushita Electric Industrial Co., Ltd. Mixer circuit and receiver circuit using the same
JP2006222744A (ja) * 2005-02-10 2006-08-24 Sanyo Electric Co Ltd 高周波ミキサ回路
US20060183509A1 (en) * 2005-02-16 2006-08-17 Shuyong Shao DC power source for an accessory of a portable communication device
US20070082617A1 (en) * 2005-10-11 2007-04-12 Crestcom, Inc. Transceiver with isolation-filter compensation and method therefor
KR101106299B1 (ko) * 2005-10-14 2012-01-18 삼성전자주식회사 서브 하모닉 믹서
US11201500B2 (en) 2006-01-31 2021-12-14 Mojo Mobility, Inc. Efficiencies and flexibilities in inductive (wireless) charging
US7952322B2 (en) 2006-01-31 2011-05-31 Mojo Mobility, Inc. Inductive power source and charging system
US8169185B2 (en) 2006-01-31 2012-05-01 Mojo Mobility, Inc. System and method for inductive charging of portable devices
US7948208B2 (en) 2006-06-01 2011-05-24 Mojo Mobility, Inc. Power source, charging system, and inductive receiver for mobile devices
US11329511B2 (en) 2006-06-01 2022-05-10 Mojo Mobility Inc. Power source, charging system, and inductive receiver for mobile devices
KR100824783B1 (ko) 2006-10-17 2008-04-24 삼성전자주식회사 다중 대역용 저잡음 증폭기 및 다중 대역용 무선 신호수신기
US8706055B2 (en) * 2007-03-23 2014-04-22 Qualcomm Incorporated Reduction of second-order distortion caused by transmit signal leakage
JP4416014B2 (ja) * 2007-06-26 2010-02-17 ソニー株式会社 無線通信装置
US8131245B2 (en) * 2007-09-13 2012-03-06 Cambridge Silicon Radio Limited Mixer for downconversion of RF signals
US20110050164A1 (en) 2008-05-07 2011-03-03 Afshin Partovi System and methods for inductive charging, and improvements and uses thereof
JP5098811B2 (ja) * 2008-05-27 2012-12-12 日本電気株式会社 携帯端末装置とその消費電力制御方法
EP2294493B1 (en) 2008-06-30 2017-12-20 ViaSat, Inc. Method and apparatus for identifying and selecting proper cable connections
WO2011156768A2 (en) 2010-06-11 2011-12-15 Mojo Mobility, Inc. System for wireless power transfer that supports interoperability, and multi-pole magnets for use therewith
US9496732B2 (en) 2011-01-18 2016-11-15 Mojo Mobility, Inc. Systems and methods for wireless power transfer
US9356659B2 (en) 2011-01-18 2016-05-31 Mojo Mobility, Inc. Chargers and methods for wireless power transfer
US10115520B2 (en) 2011-01-18 2018-10-30 Mojo Mobility, Inc. Systems and method for wireless power transfer
US11342777B2 (en) 2011-01-18 2022-05-24 Mojo Mobility, Inc. Powering and/or charging with more than one protocol
US9178369B2 (en) 2011-01-18 2015-11-03 Mojo Mobility, Inc. Systems and methods for providing positioning freedom, and support of different voltages, protocols, and power levels in a wireless power system
US8649302B2 (en) 2011-02-15 2014-02-11 Intel Mobile Communications GmbH Receiver for receiving RF-signals in a plurality of different communication bands and transceiver
JP2013175801A (ja) * 2012-02-23 2013-09-05 Goyo Electronics Co Ltd 無線受信装置
US9722447B2 (en) 2012-03-21 2017-08-01 Mojo Mobility, Inc. System and method for charging or powering devices, such as robots, electric vehicles, or other mobile devices or equipment
US9837846B2 (en) 2013-04-12 2017-12-05 Mojo Mobility, Inc. System and method for powering or charging receivers or devices having small surface areas or volumes
CN104242974A (zh) * 2013-06-06 2014-12-24 深圳富泰宏精密工业有限公司 天线收发系统及具有该天线收发系统的无线通信装置
US10224891B2 (en) * 2013-12-12 2019-03-05 Qorvo Us, Inc. Radio frequency power amplifier with noise reduction feedback linearization
US11444485B2 (en) 2019-02-05 2022-09-13 Mojo Mobility, Inc. Inductive charging system with charging electronics physically separated from charging coil

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001095485A2 (en) * 2000-06-06 2001-12-13 Koninklijke Philips Electronics N.V. Radio frequency device with fast charging of an input capacitance
JP2002335182A (ja) * 2001-05-09 2002-11-22 Hitachi Ltd デジタル信号受信装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724653A (en) * 1994-12-20 1998-03-03 Lucent Technologies Inc. Radio receiver with DC offset correction circuit
GB9805148D0 (en) * 1998-03-11 1998-05-06 Philips Electronics Nv Radio receiver
US6073002A (en) * 1998-05-04 2000-06-06 Motorola Mixer circuit and communication device using the same
US6757340B1 (en) * 1999-02-22 2004-06-29 Telefonaktiebolaget L M Ericsson (Publ) Radio receiver and method for preloading an average DC-offset into a channel filter
US6917789B1 (en) * 1999-10-21 2005-07-12 Broadcom Corporation Adaptive radio transceiver with an antenna matching circuit
JP3979485B2 (ja) * 2001-01-12 2007-09-19 株式会社ルネサステクノロジ 信号処理用半導体集積回路および無線通信システム
JP3805258B2 (ja) * 2002-01-29 2006-08-02 松下電器産業株式会社 ダイレクトコンバージョン受信機
US7248625B2 (en) * 2002-09-05 2007-07-24 Silicon Storage Technology, Inc. Compensation of I-Q imbalance in digital transceivers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001095485A2 (en) * 2000-06-06 2001-12-13 Koninklijke Philips Electronics N.V. Radio frequency device with fast charging of an input capacitance
JP2002335182A (ja) * 2001-05-09 2002-11-22 Hitachi Ltd デジタル信号受信装置

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