WO2004059902A2 - Verfahren und vorrichtung zum extrahieren einer einem datenstrom zugrundeliegenden taktfrequenz - Google Patents

Verfahren und vorrichtung zum extrahieren einer einem datenstrom zugrundeliegenden taktfrequenz Download PDF

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WO2004059902A2
WO2004059902A2 PCT/EP2003/014814 EP0314814W WO2004059902A2 WO 2004059902 A2 WO2004059902 A2 WO 2004059902A2 EP 0314814 W EP0314814 W EP 0314814W WO 2004059902 A2 WO2004059902 A2 WO 2004059902A2
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Andreas Steinschaden
Edwin Thaller
Gernot Zessar
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Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • USB Universal Serial Bus
  • the USB standard standardizes a data transfer format for fast data transfer between USB devices and a host.
  • The.-USB standard defines a so-called tier-star topology, whereby USB devices can either be hubs or functions or functional devices.
  • the USB data format is specified in the USB specification.
  • the latest USB definition is USB revision 2.0.
  • the USB bus is a half duplex bus. All transactions are initiated by the host. Three data transfer rates are defined in the USB specification revision 2.0. The lowest data transfer rate is used in low-speed mode and is 1.5 megabits per second. In full-speed mode, a data transfer rate of 12 megabits per second is used. In high-speed mode, a data transfer rate of 480 megabits per second is used.
  • the use of the low-speed mode is used for interactive devices such as B. a keyboard or a mouse. Only a limited number of low-speed devices should be connected to the bus in order to avoid degradation of the bus utilization. A special bandwidth and latency are guaranteed for full-speed and high-speed devices.
  • Devices are connected to the USB bus via a 4-wire cable that carries differential data, a power signal and ground.
  • the clock information is coded in the data.
  • NRZI coding and bit stuffing technology are used to guarantee an adequate number of transitions.
  • NRZI means No Return to Zero Invert. This means that inverse coding is used.
  • a logic "1" signal is represented by a non-existent change in the electrical signal, while a logic "0" signal is represented by a change in the state of the electrical signal.
  • a flank therefore represents a zero, while a non-existent change, i.e. a constant signal, represents a zero.
  • Bit stuffing is also used to reduce the DC component, so that a positive / negative edge is used after six consecutive ones.
  • the data stream is defined as a sequence of frames or frames 72, 73 which are separated from one another by so-called control characters 74, the ticks occurring at an interval of 1 ms.
  • a plurality of data packets are located within frame 72 or 73. This means that a frame consists of several data packets and that a data stream is composed of a plurality of successive frames.
  • Each data packet is initiated in the data stream by a packet identification number that is 8 bits wide and is shown in Fig. 7c.
  • a frame therefore comprises as many packet identification numbers (PID) as there are packets in the frame.
  • PID packet identification numbers
  • Fig. 7c which is four bits wide and is represented in a PID field by the four PID bits PID 0 , PID ⁇ , PID 2 , PID 3 and by the correspondingly inverted PID bits, is defined in the USB standard.
  • the bits shown in Fig. 7c are arranged from the LSb to the MSb. LSb stands for Least Significant Bit, while MSb stands for Most Significant Bit.
  • the host transmits a start of frame (SOF) packet once every millisecond to define the ticks 74 shown in Figure 7b.
  • SOF start of frame
  • the SOF packet is shown in Fig. 7d and includes a SYNC field (not shown in Fig. 7d), a SOF PID field 75, an ll-3it frame number (76) and a CRC checksum over field 76, which is entered in a field 77.
  • Frame number 76 is incremented by 1 with each additional SOF package.
  • FIG. 7a shows the synchronization pattern (SYNC pattern) preceding the PID field 75 of FIG. 7d, for example, as an electrical signal. It consists of a sequence of bits or a data pattern specified in the USB standard, which looks like an electrical signal due to the NRZI coding, as shown in FIG. 7a. The sequence of data bits is 00000001, which leads to the “electrical” sequence 10101011 shown in FIG. 7a.
  • FIG. 7a illustrates that the bits are fixed in the synchronization pattern and the associated electrical signal can have the sequence of 10101011 while the PID bits can have both a 0 and a 1 depending on the packet identification to be encoded.
  • a frame interval of one millisecond is defined.
  • the host transmits an SOF packet (frame start packet) once every millisecond (Fig. 7b).
  • the SOF packet consists of a synchronization field, followed by the SOF PID, an 11-bit frame number and a CRC 5 fingerprint (Fig. 7d).
  • the frame number is incremented with each SOF packet sent.
  • the device is driven into a reset state. After the reset event, the device has a period of 10 milliseconds to carry out a reset recovery. During this time, the
  • a conventional USB device is shown schematically in FIG. 9. It comprises an analog USB front end, which can be integrated in a functional unit 90 with a differential transmitter (TX) and a differential receiver (RX).
  • the signals Dp and Dm are in analog form on one side of the element 90, while the corresponding received and analog / digitally converted signals are present on another side of the element 90 and are fed 35 into or from a USB core 91 be received. These signals are in
  • the USB device • includes - also • a crystal oscillator '- 92, which is connected to a quartz oscillator circuit 93, the quartz oscillator circuit 93, on the one hand, drives the USB core 91 and, on the other hand, a clock distribution 94, which is connected to a CPU 95, which in turn is operatively connected to a memory 96.
  • a USB device also includes a parallel input / output interface (parallel I / O) 97.
  • a crystal oscillator 92 as a clock source for the system equipment and "the USB data recovery circuit.
  • the USB data recovery circuit For robust -portable devices, such. As smart cards, it would be desirable to that they extract their own local clock directly from the USB data stream.
  • quartz oscillators is impractical for such devices because quartz crystals cannot normally be integrated into a chip and are also very susceptible to destruction due to mechanical stress. Chip cards are usually used in in harsh environments, such as in a wallet that is stored in a pocket, and the mechanical stress this would be fatal to a quartz crystal.
  • US 2001/0011914 AI discloses a device for the recovery of a clock signal from at least two synchronization bits.
  • An internal oscillator signal is used as the reference clock signal to measure the number of reference clock pulses between the first two synchronization pulses sent from an external USB bus at the start of each transaction.
  • a rough measurement N is thus obtained for the USB clock signal that is to be regenerated.
  • the delay of each of these two synchronization pulses with respect to 'the preceding pulse. of the reference clock signal. is being measured. This delay is calculated based on an internally defined time unit. Based on measuring these two delays and measuring a number of . "" Reference period.
  • US 2001/0020857 AI discloses a device for the regeneration of a clock signal from an external serial bus, the device having a ring oscillator and a counter.
  • the ring oscillator delivers n phases of one
  • a current phase is determined in the oscillator when the second pulse is received, which phase phase corresponds to the phase shift between the reference clock signal and the second pulse of the bus.
  • the U.S. -Patent No. 6,343,364 B1 discloses a method and an apparatus for local clock generation using the
  • USB signals Dp and Dm which works without quartz crystal or resonator.
  • a number of cycles of a free-running high-frequency clock signal is counted, which occurs in a known number of bit periods of the received signal. The counted number of cycles of the free-running high-frequency clock signal
  • WO 00/16255 discloses a method for data transmission and. a suitable smart card. •
  • the signals Dp and Dm- are connected to an interface of the card.
  • the card further includes a CPU, memory devices, USB output contacts, and an arrangement of at least six contact surfaces which are * with the surface of 'the card body flat.
  • the U.S. -Patent No. 5,487,084 discloses a concept for generating a clock frequency in a smart card interface, which is used for data transmission from a smart card to, for example, a cell phone in order to obtain a predetermined data rate.
  • a phase locked loop and a number of programmable counters are used to obtain a clock signal with a frequency that is a multiple of the data rate.
  • the counters and the phase locked loop can be selected so that the frequency is 16 times such a data rate in order to be able to use a universal asynchronous receiver / transmitter (UART).
  • the U.S. - Patent No. 5,818,948 discloses an architecture for a USB-based PC speaker control device.
  • a phase locked loop is used to recover a clock from the received data stream.
  • the U.S. -Patent No. 6,061,802 discloses software-based clock synchronization with an isochronous master clock structure in which the frame rate clocks of a plurality of data buses are synchronized to a master clock signal.
  • the master clock signal is derived from the existing clock signals within the computer system or from data received from an external source.
  • US Pat. No. 6,092,210 discloses an apparatus and a method for synchronizing the clocks of connected USB buses by synchronizing clocks in a local device to the data streams of both USB buses.
  • a separate local clock synchronization device is used for each USB device, which, together with the USB device under consideration, is bound.
  • Each separate local clock synchronization can use the same reference clock.
  • DE 10Q41772 C2 discloses a clock generator, in particular for USB devices, in which a pulse filter is triggered on the basis of a synchronization signal that recurs periodically in the data stream, by a frequency of a pulse train that is output by an internal clock generator, by suppressing pulses in the effective frequency to reduce. Furthermore, a frequency generated by the internal clock generator is tuned using the synchronization signal and a value stored in a pulse number memory or using an output signal of a data signal decoder.
  • the object of the present invention is to create a concept which is economical on the one hand and precise on the other hand for extracting a clock frequency on which a data stream is based. ⁇ . ' This object is achieved by a device according to claim 1 or a method according to claim 33 or a computer program according to claim 34.
  • the present invention is based on the finding that even for faster USB modes, the synchronization field alone or the duration of the synchronization field is at least sufficient to achieve a rough setting of an oscillator that is free-running within limits.
  • the thus achievable accuracy for setting the free-running oscillator is, however, far too small to have a meaningful DA tenex Exerciseio 's conduct.
  • the number of clock periods of the free-running oscillator between two consecutive packet identification fields is counted and compared with a predetermined reference value.
  • the present invention is therefore based on the fact that, although a time jitter is permitted for successive USB clocks of 12 ns or 20 ns, the accuracy for a frame interval, that is to say for the distance between two successive frame start packet identifications, is essential as a percentage is more narrowly specified.
  • a frame interval of 1 ms ⁇ 500 ns is defined. This corresponds to a relative accuracy of 0.05%.
  • the frame period present with high relative accuracy is therefore used in order to achieve a fine adjustment of the clock recovery oscillator.
  • the fine-tuning on the basis of the frame period that is to say the first data pattern in a preferred exemplary embodiment, only takes place after the coarse tuning has taken place on the basis of the synchronization field, since the preferred adjustment Example of a frame identification number decoding works well after a rough match has taken place.
  • the concept according to the invention is advantageous in that a two-step procedure is used in which the fine-tuning is based on the coarse tuning and thus enables clock recovery even for devices that work with fast data rates, such as without external quartz crystals or complex non-integrable resonators.
  • the inventive concept is also advantageous in that the use of simple and thus robust algorithms is possible, so that a simple and at the same time robust implementation z. B. on portable devices such as smart cards, etc., which are also limited per se in terms of computing power and in terms of memory requirements.
  • a coarse adjustment is carried out on the basis of a second data pattern present in the data stream, which is preferably easy to detect, and a fine adjustment is carried out on the basis of the first data patterns recurring in the data stream, the recurring first data patterns with high accuracy are present, but are not as easy to detect as a second data pattern.
  • This achieves clock recovery with the high accuracy on which the recurring first data pattern in the data stream is based, but for the detection of which a rough tuning of the oscillator on the basis of the easily detectable but inaccurate second data pattern is used.
  • the two-stage concept according to the invention makes it possible to achieve a frequency setting that is both fast and precise. • For USB applications - there is only one startup Up time of about 10 ms in which a new communication participant must be ready. If he is not ready during this time, there is an error signal. Only due to the fine tuning - maybe this time - normally: - not - off . , since there are only 10 consecutive " 5 SOF PIDs in the 10 ms startup time.
  • the coarse tuning z. B. carried out with the ' first synchronization pattern, so that in the startup time of 10 ms there are still enough successive events in the data stream (e.g. SOF-PIDs) that a secure and precise coordination of the now roughly coordinated oscillator is achieved ,
  • 1 shows a block diagram of a device according to the invention for extracting a clock frequency on which a data stream is based; 5
  • FIG. 2 is a detailed block diagram of the coarse tuner of FIG. 1;
  • Fig. 3 is a detailed block diagram of the fine tuning device of Fig. 3;
  • 35th 5 shows a block diagram of an extraction device according to the invention in accordance with a preferred exemplary embodiment of the present invention
  • Fig. 5 illustrated embodiment used iteration method
  • 7a shows a section of the data stream with synchronization pattern and subsequent PID pattern
  • FIG. 7b shows the organization of the data stream in frames
  • FIG. 8 shows a block diagram of a USB device with an extraction device according to the invention.
  • FIG. 9 is a block diagram of a USB device with an external crystal oscillator.
  • B. 1 ms in an application for a USB data stream, a first data pattern, such as. B. has a frame start packet identification number (SOF-PID), and wherein the data stream further comprises a second data pattern (synchronization field) having a plurality of clock periods according to the clock frequency or a multiple of the clock frequency, the clock periods specified with a second relative accuracy that is less than the first relative accuracy.
  • SOF-PID frame start packet identification number
  • the device according to the invention is designed to control a controllable oscillator 10, ie to supply an oscillator control 11 with coarse tuning signals on a line 12a or fine tuning signals on a line 12b such that the oscillator controller 11 supplies the controllable oscillator 10 depending on the version of the controllable one Oscillator can supply a corresponding voltage signal in the case of a VCO or a corresponding current signal in the case of an ICO.
  • the device according to the invention comprises a coarse tuning device 13 and a fine tuning device 14.
  • the coarse tuning device is designed to detect a start and an end of the second data pattern (synchronization field using the example of the USB specification).
  • the coarse-tuning device is also designed to count a number of clock periods of the controllable oscillator 10 in a time period from the start to the end of the second data pattern.
  • the coarse-tuning device is designed to control the device 11 for oscillator control in the case in which the counted number is greater than a reference value, in order to reduce the oscillator clock frequency of the controllable oscillator 10 or in the case in which the counted number is less than the reference value to control the controllable oscillator in order to increase its oscillator clock frequency.
  • the fine-tuning device 14 is designed. In contrast to the coarse tuning device, however, it does not detect the beginning and end of the second data pattern, but rather the occurrence of a first data pattern in the data stream and a temporally subsequent occurrence of the first data pattern in the data stream.
  • the fine-tuning device is also designed to count the number of clock periods of the oscillator 10 from the occurrence of the first data pattern to the next occurrence of the first data master, in order then to control the oscillator control device 11 depending on the position of the counted value with respect to a set reference value the oscillation frequency of the controllable oscillator 10 is increased or decreased. Only in happy individual cases is the oscillator set correctly due to the rough tuning.
  • an oscillator clock frequency with the relative second precision that is to say the precision on which the first data pattern is based, which, depending on the specific embodiment, is immediately the same as the clock on which the data stream is based or is equal to a multiple of the clock, that underlies the data stream, or is equal to a fraction of the clock that underlies the data stream.
  • integer multiples such as. B. twice, three times, .... n times preferred, where n is an integer.
  • integer fractions are also preferred, such as. B. 1/2, 1/3, 1/4, ...., 1 / n, where n is also an integer.
  • FIG. 2 shows a more detailed block diagram of the coarse tuning device from FIG. 1.
  • the coarse tuning device 13 from FIG. 1 comprises a device 130 for detecting the start and end of the second data pattern in the data stream, that is to say using the example of the USB data stream z.
  • B the beginning of the synchronization pattern in the form of the first electrical “1” and the end of the synchronization pattern in the form of the last electrical “1” of the synchronization pattern of FIG. 7a.
  • only a part of the synchronization pattern from FIG. 7a can also be used as the second data pattern, so that the second data pattern, which is used for coarse coordination purposes, contains.
  • the first electrical "V> begins and with the 7th logic "0" ends in such a way that only the alternating part of the synchronization pattern of FIG. 7a is used.
  • only a part of the alternating could also be dependent on the ratio N of the frequency of the controllable oscillator to the bit clock used in FIG. 7a Bit pattern can be used.
  • a device 131 for counting the oscillator periods between the start detected by the device 130 and the end detected by the device 130 is operated. More specifically, by a payer activation signal 'that outputs the device 130 when it has detected the start of the second data pattern initiated by a payer, that of the means 131 zugechtten oscillator signal pays the clock periods until the
  • Device 130 the end is detected or the payer stop signal is transmitted from device 130 to device 131 accordingly.
  • the counter reading can then be supplied by the device 131 to a device 132 which is designed to compare the counter reading with a reference value and to provide a corresponding correction signal which is transmitted to the oscillator control (device 11 from FIG. 1).
  • the reference value used by the device 132 depends on a nominal frequency of the oscillator 10 and a duration or number of considered bits of the synchronization pattern shown in FIG. 7a or a part thereof. Is the bit clock of the synchronization pattern in Fig. 7a z. B. 12 megabits per second in full-speed USB mode, and the nominal frequency of the controllable oscillator is, for example, at 96 MHz, eight times the full-speed USB clock, and the entire synchronization field, i.e.
  • the predetermined reference value will be 64. This means that in the case of an optimal oscillator setting, the controllable oscillator 10-- during the duration of the synchronization 7s would have to deliver 64 clocks. If it delivers less than 64 bars, it is too slow. If, on the other hand, it delivers more than 64 bars, it is too fast.
  • the fine-tuning device 14 from FIG. 1 comprises a device 140 for acquiring a first data pattern (an SOF PID using the example of the USB format) and a temporally following first data pattern.
  • a first data pattern an SOF PID using the example of the USB format
  • a temporally following first data pattern When a first data pattern is acquired, a
  • Counter is activated in a device 141 for counting the oscillator periods in the case of a first data pattern, which is stopped again when a temporally following first data pattern has been detected.
  • the counter in device 141 operates to count the clock periods of controllable oscillator 10 of FIG. 1.
  • the count value is then fed to a device 142 which is designed to compare this count value with a reference value and to generate the correction signal which is fed to the oscillator controller 11 from FIG. 1.
  • the time interval between two successive first data patterns is 1 ms, as shown in FIG. 7b.
  • the nominal frequency of the controllable oscillator 10 of FIG. 1 is again 96 MHz, the predetermined reference value would be 96,000 in this case, i. H. 96,000 oscillator cycles would have to occur in the period of 1 millisecond for the oscillator to be set correctly. If the count is greater than 96,000, the oscillator frequency must be reduced. On the other hand, if the count is less than 96,000, the oscillator frequency must be increased.
  • the fine tuning device shown in FIG. 3 can also be used as a frequency tracking device after both the coarse tuning and the fine tuning have ended and the accuracy or • frequency response capability of the Oscillator should be further increased, as will be explained below.
  • the devices 132 of FIG. 2 or 142 of FIG. 3 are preferably designed to work iteratively, as will be explained below with reference to FIG. 4.
  • the iterative procedure consists in first measuring the number of clock cycles by means 130 and 140 (40) in order to then compare the measured number with a reference value (41). If the comparison result is that the number of clock cycles is greater than the reference value, the frequency is reduced (42). If, on the other hand, it is found that the measured number of clock cycles is smaller than the reference value, the frequency of the oscillator must be increased (43). An iteration variable is then incremented or a next step 44 is entered, in which it is now checked again whether the frequency increased or decreased in the last value is again too high or too low.
  • Step to the next is changed, i.e. increased or decreased, changes from step to step and in particular decreases from step to step.
  • the 1 ms frame interval is used to set the frequency of the free-running oscillator.
  • The is within 10 frame intervals.
  • Frequency accuracy of the oscillator within the specified -area of 0, '25% V This purpose, as it has been exported, carried a vote of the oscillator in two sections, namely first mung section in a Grobabsti and then 'stiitffliu gsabsch' Nitt in a -Fei ⁇ ab '. -; , ' • ' . '" . '' •
  • the number of oscillator periods between a certain number of SYNC field bits is counted and compared with a reference value. If the counter value is greater than the reference value, the oscillator frequency
  • the coarse tuning algorithm can be represented in general as follows:
  • the fine tuning algorithm For fine tuning, the number of oscillator periods 30 between SOF packets is counted and an algorithm similar to the coarse tuning algorithm is used. If the fine tuning step number is F, the reference value is FR, the counter value is FC and the frequency of the oscillator is again v, the fine tuning algorithm results as follows:
  • the frequency of the oscillator after tuning it is determined by the reference value FR.
  • the reference value FR must be 96,000 when considering consecutive SOF packets. Are not considered immediately following SOF packages, but z. B. two or three consecutive SOF packets, the reference value is correspondingly higher. In the case of halves, thirds, quarters, ... the period between SOF packages, the reference value is correspondingly lower.
  • a frequency tracking algorithm takes place which further adjusts the oscillator frequency.
  • the number of oscillator periods between SOF packets present in the data stream is measured.
  • the oscillator clock obtained after the coarse tuning and after the fine tuning can be used, for example, as a reference clock for a USB core.
  • FIG. 8 shows the extraction device according to the invention, which is designated by 80.
  • the extraction device according to the invention therefore has, together with a controllable oscillator, the functionality of blocks 92 and 93 of the known USB function circuit, which has been explained with reference to FIG. 9. It should be pointed out that a phase locking between the oscillator clock and the bit clock of the USB data stream is not necessary since the oscillator clock frequency is usually a multiple of the bit clock frequency and oversampling and digital PLLs can be used for data recovery.
  • the device according to the invention is advantageous in that for data streams which are based on a fast clock, such. B. for full-speed USB data streams and high-speed USB data streams, no crystal oscillator is required. Of course, no external oscillators are required even for slower clocked data streams.
  • the device according to the invention is also advantageous in that the regenerated frequency is obtained with high accuracy, which is determined by the accuracy with which the first data pattern is present in the data stream. Using the example of the USB application, an accuracy of 0.05% is achieved.
  • FIG. 5 shows a clock regeneration circuit which basically consists of two main units.
  • One is the digitally controllable oscillator 50, which has an oscillator control 11 on the one hand and the controllable oscillator 10 on the other hand, which is a current-controlled oscillator in FIG. 5.
  • FIG. 5 also shows digital logic 52 that includes the coarse tuning device 13 and the fine tuning device 14, as will be shown below.
  • the current controlled oscillator 10 is a current controlled in the preferred embodiment shown in FIG. 5 Ring oscillator with an odd number of inverters 51a, 51b, 51c connected in chain, which are supplied with an operating current by a current sum node 52, via which an oscillation frequency of the current-controlled oscillator 10 can be set.
  • the oscillator control device 11 comprises a supply current source or reference current source 53 which supplies a central reference (there is typically also a separate bias), a first digital-analog converter 54, and a second digital-analog converter 55 and a third digital-to-analog converter 56.
  • the digital-to-analog converters 54, 55 and 56 of FIG. 5 are designed to supply a current on the output side which is a fraction of the supply current supplied on the input side, the selection of the fraction being greater than the binary number supplied to the digital-to-analog converter via a digital input.
  • Binary weighted circuits 54, 55 and 56 are preferably preferred.
  • the DAW 1 (54) supplies the value of the supply current 53 at its
  • the DAW 1 54 is supplied directly by the power supply 53. It can therefore supply the maximum amount of current on the output side.
  • the DAW 1 is set by the coarse tuning and the fine tuning.
  • the high-order bits of the DAW 1 are set by the coarse tuning, while the low-order bits of the DAW 1 are set by the fine tuning become.
  • the DAW 2 55 is used for frequency tracking. Its supply current and thus the maximum oscillator control current it can deliver to the current summing node 52 is • controllable by the DAW 3.56.
  • the output current of the DAC 3 is 56 equal to the supply stream 53, which leads directly to the fact that the DAC 2 when it also acted upon by all ones, can supply the same current to the summing node 52.
  • the DAW 2 55 can also be loaded with 9 bits, for example, in order to be able to carry out a frequency tracking with which the DAW 2 55 is used with a finer accuracy, as can be seen in FIG the LSB of the DAW 1 is determined.
  • the granularity of the current output by the DAW 2 is inversely proportional to the operating current supplied to the DAW 2. The smaller the operating current that is supplied to the DAW 2 (set by the DAW 3), the finer the granularity in the frequency tracking mode that follows the fine tuning mode.
  • the digitally controllable oscillator 11 thus comprises a supply source 53, the current-controlled ring oscillator 10 and the three DAWs 54, 55 and 56.
  • the DAWs which are controlled by the digital logic 52, supply the control current for frequency adjustment of the current-controlled oscillator ICO 10.
  • Der Total current for the ICO is the sum of the currents delivered by the two DAWs 54 and 55.
  • the areas of the digital-to-analog converters 1 and 2 are preferably overlapping. It is preferred that the maximum output current of the DAW 1 is a programmable multiple (programmable by the DAW 3) is the maximum output of the DAW 2. A factor of 4 is preferably used.
  • the DAW 3 56 is acted on in such a way that the supply current to the DAW 2 is smaller by a programmable multiple than the supply current in the DAW 1. Furthermore, it is preferred that during the coarse tuning and the fine tuning that the MSB of the DAW 2 is set and / or all other bits of the DAW 2 are not set. The DAW 2 thus supplies half of the maximum possible total output current to the current summing node 52. If all bits of the DAW are then generated by the coarse-tuning mode and the fem-tuning mode, additional bits of the DAW 2 which have a lower value can be set than the MSB of the same, the current will be increased.
  • the MSB of the DAW 2 is reset and the bits of lower order are set or not set as required. Having the MSB of the DAW 2 set during the coarse tuning mode and the remote tuning mode ensures that in the frequency tracking mode that follows the fine tuning mode, the supply current for the current controlled oscillator can be both increased and decreased.
  • the digital logic 52 in FIG. 5 comprises the following basic functional blocks.
  • the circuit comprises a synchronization field detector 520, which is also designated SD in FIG. 5.
  • the digital logic further includes a data recovery block 521, a frame start packet identification detector (SOF-PID detector) 522, an oscillator clock cycle counter 523, a digital oscillator control logic 524, which is also referred to in FIG. 5 as correction value generator, and further a block 525, labeled with clock forwarding logic and clock divider / multiplier.
  • the synchronization field detector 520 comprises an SE0 detector, a synchronization detector, a state machine . as well as its own counter. Block 520 is with the
  • Block 520 is operative to listen to signals on the bus and thus monitor bus traffic to determine certain bus conditions, such as e.g. B. to detect the presence of "Single Ended Zero". In SEO mode
  • the SEO detector detects the end of a preceding packet and thus also the beginning of a synchronization field, which the synchronization detector then detects in response to the SEO detector.
  • the state machine is activated in block 520 to wait for the receipt of a synchronization pattern as shown in Fig. 7a.
  • the counter in block 520 measures the length of the synchronization pattern by counting the number of oscillator periods between the start and the end.
  • the data recovery block 521 is activated or “enabled” by the block 520 via the line labeled EN after the block 520 has received a valid synchronization pattern
  • the data recovery unit 521 is deactivated again when the block 520 has received a state SE0.
  • the measurement result from block 520 with respect to the length of the synchronization field is fed to block 521, which uses this information to separate "zeros" and "ones" from the
  • USB serial data stream i.e. to decode the data stream or information contained in the data stream
  • block 521 If "1" has been recognized by block 521, this is signaled at the output of block 521 in such a way that block 521 supplies a sequence of zeros or ones.
  • the frame start Paek 'etident Immunes detector 521 which is also referred to as SOF token detector examines the serial data stream from block 521 and signaled to the payer 523, when it has detected a frame start packet identification number (SOF-PID).
  • SOF-PID frame start packet identification number
  • the oscillator clock cycle counter 523 counts the number of DCO periods between the receipt of successive SOF tokens.
  • the counter 523 comprises a plausibility check device which examines whether SOF tokens have been missed.
  • the plausibility check device is designed to compare a rough count value with a current count value. If the current count value exceeds the coarse count value by a very large amount, this indicates that at least one SOF PID between two recorded SOF PIDs has been missed.
  • the counter 523 is controlled in such a way that this count value is not made available to the device 524, since this would lead to a severe misadjustment of the controllable oscillator. Instead, this counter value is marked as implausible and rejected.
  • Correction value generator 524 performs frequency tuning and frequency tracking. After a reset, the frequency tuning algorithm is active. First, the frequency of the oscillator is roughly tuned. The number of cycles of the synchronization pattern, which was measured by block 520, is used for the rough adjustment. The coarse tuning determines the most significant bits of the DAW 1 as it was executed. With each tuning step, the least significant bits are determined bit by bit. After a certain number C of rough tuning steps, with • . a-.bit width. 'of the DAW 1 vn 9 three steps for the rough If tuning is preferred, the fine-tuning algorithm starts activated by a control device shown in FIG. 1, which executes the step sequence of the coarse tuning . Feiria controls mood and frequency tracking in principle. ""'
  • the number of fine tuning steps is Dl - C.
  • the cycle counter value of counter 521 is also used for frequency tracking in order to further set the oscillator frequency via the DAW 2 55.
  • a first step 60 the most significant bit of the DAW 1 is set to 1, while the remaining bits are set to 0.
  • the MSB of the DAW 2 is also set during the whole coarse and fine tuning, while the remaining bits of the DAW 2 are 0.
  • the device 524 carries out a frequency comparison on the basis of the input values of the block SD 520 for the coarse tuning or of the counter 523 for the fine tuning. If the frequency is too high, the MSB of the DAW 1 is set to 0. If, on the other hand, the frequency is too low, the MSB of the DAW 1 remains at 1. The device 524 then operates to set the MSB-1 of the DAW 1 in a step 62 after the MSB is as it was in step 61 has been determined.
  • a step 63 the device 524 is operative again in order to carry out a frequency comparison. If the frequency is too high, bit MSB-1 of DAW 1 is reset to 0. If, on the other hand, the frequency is too low, the bit MSB-1. Of the DAW 1 remains at its set value, -.-, ie, at -1. To this " -. The manner of the successive iterative approximation is advanced until a corresponding predetermined number of bits of the DAW 1 is set. Then, the controller 15 of FIG.
  • the system switches to the frequency tracking mode (65), in which the bits of the DAW 2 are set accordingly. If it is determined in the last step 64 of the remote tuning mode that the frequency was too low, this indicates that the MSB of the DAW 2, which was initially set to 1 in step 60, is rightly set to 1. If, on the other hand, it is determined in the last step 64 of the fine-tuning mode that the frequency is too high, the MSB of the DAW 2 is set to 0 and the successive approximation with the MSB -1 of the D ⁇ W 2 is carried out gradually.
  • the DAW 3 can be reprogrammed at certain times in order to set the maximum output current and thus the granularity of the DAW 2 or to adapt it to changing circumstances.
  • the method according to the invention for extracting a clock frequency on which a data stream is based can be implemented in hardware or in software.
  • the implementation can take place on a digital storage medium, in particular a floppy disk or CD, with electronically readable control signals, which can interact with a programmable computer system in such a way that the corresponding method is carried out.
  • the invention therefore also consists in a computer program product with program code stored on a machine-readable carrier for carrying out the method according to the invention. when the computer program product runs on a computer.
  • the invention can thus be implemented as a computer program with a program code for carrying out the method if the computer program runs on a computer.
  • correction value generation device 525 clock forwarding logic / clock divider / multiplier

Landscapes

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  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

Eine Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Takfrequenz umfasst eine Einrichtung (11) zum Steuern eines steuerbaren Oszillators, eine Grobabstimmungseinreichtung (13) und eine Feinabstimmungseinreichtung (14), wobei die Grobabstimmungseinreichtung (13) auf ein in dem Datenstrom vorhandenes zweites Datenmuster anspricht und aufgrund deren Länge den Oszillator (10) grob einstellt. Die Feinabstimmungseinreichtung (14) spricht auf zeitliche aufeinanderfolgende erste Datenmuster an, die mit einer höheren Genauigkeit im Datenstrom vorhanden sind, um auf der Basis der zeichlichen Länge zwischen den beidenersten Datenmustern und auf der Basis der Anzahl von Taktzyklen des steuerbaren Oszillators (10), die in dieser zeitlichen Länge auftreten, eine Feinabstimmung des Oszillators (10) durchzuführen. Damit kann schnell und implementierungsmäßig einfach eine Taktwiedergewinnung ohne Schwingquarze oder Resonatoren erreicht werden, die besonders für USB-Anwendungen und insbesondere für Chipkarten für USB-Anwendungen geeignet sind.

Description

Beschreibung
Verfahren und Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz
In der Datenύbertragungstechnik besteht generell der Bedarf, einen Takt aus einem Datenstrom zu extrahieren. Ein Datenübertragungsstandard, der in letzter Zeit starke Verbreitung erfahren hat, ist der USB-Standard (USB = Universal Serial Bus) . Der USB-Standard standardisiert ein Datenübertragungsformat zur schnellen Datenübertragung zwischen USB-Geräten und einem Host. Der .-USB-Standard definiert' eine sogenannte Tier-Star-Topologie, wobei USB-Geräte entweder Hubs oder Funktionen bzw. Funktionsgeräte sein können. Das USB- Datenformat ist in der USB-Spezifikation spezifiziert. Die aktuellste USB-Definition ist gerade USB-Revision 2.0.
Der USB-Bus ist ein Halb-Duplex-Bus . Alle Transaktionen werden von dem Host initiiert. In der USB-Spezifikation-Revision 2.0 sind drei Datenübertragungsraten definiert. Die niedrigste Datenübertragungsrate wird im Low-Speed-Modus verwendet, und beträgt 1,5 Megabit pro Sekunde. Im Full-Speed-Modus wird eine Datenübertragungsrate von 12 Megabit pro Sekunde verwendet. Im High-Speed-Modus wird eine Datenübertragungsrate von 480 Megabit pro Sekunde eingesetzt.
Die Verwendung des Low-Speed-Modus dient für interaktive Geräte, wie z. B. eine Tastatur oder eine Maus. Nur eine begrenzte Anzahl von Low-Speed-Geräten sollte mit dem Bus ver- bunden sein, um eine Degradation der Bus-Ausnutzung zu vermeiden. Für Full-Speed- und High-Speed-Geräte sind eine spezielle Bandbreite und Latenzzeit garantiert.
Geräte sind mit dem USB-Bus über ein 4-Draht-Kabel verbunden, das Differenzdaten, ein Leistungssignal und Masse tragt. Dies bedeutet, dass eine Ader des 4-Draht-Kabels ein positives i,fferenzsign-al .Dp trä.gt, :dass -eine weitere Ader des 4--Drahtj- Kabels ein negatives Differenzsignal Dn trägt, dass eine weitere Ader auf dem Versorgungspotential liegt und dass schließlich die letzte Ader auf dem Massepotential liegt. Die Taktinfbrmationeϊi sind in den Daten codiert. Gemäß der USB- Spezifikation wird eine NRZI-Codierung und eine Bit-Stuffing- Technik verwendet, um eine adäquate Anzahl von Übergängen zu garantieren. NRZI bedeutet No Return to Zero Invert. Dies bedeutet, dass eine inverse Codierung eingesetzt wird. Ein logisches „1"-Signal wird durch eine nicht vorhandene Änderung im elektrischen Signal dargestellt, während ein logisches „0"-Signal durch eine Änderung im Zustand des elektrischen Signals dargestellt wird. Eine Flanke stellt somit eine Null dar, während eine nichtvorhanden Änderung, also ein gleichbleibendes Signal eine Null darstellt. Ferner wird zur Gleichanteilsreduktion ein Bit-Stuffing eingesetzt, so dass nach sechs aufeinanderfolgenden Einsen eine positive/negative Flanke eingesetzt wird.
Wie es in Fig. 7b dargestellt ist, ist der Datenstrom als ei- ne Folge von Rahmen oder Frames 72, 73 definiert, die durch sogenannte Kontrollzeichen 74 voneinander getrennt sind, wobei die Ticks in einem Abstand von 1 ms auftreten. Innerhalb des Rahmens 72 oder 73 befindet sich eine Mehrzahl von Datenpaketen. Dies bedeutet, dass ein Rahmen aus mehreren Datenpa- keten besteht, und dass sich ein Datenstrom aus einer Mehrzahl aufeinanderfolgender Rahmen zusammensetzt. Jedes Datenpaket wird im Datenstrom von einer Paketidentifikationsnummer eingeleitet, die eine Breite von 8 Bits hat und in Fig. 7c dargestellt ist. Ein Rahmen umfasst daher so viele Paketiden- tifikationsnummern (PID), wie Pakete in dem Rahmen vorhanden sind. Die in Fig. 7c dargestellte Spezifikation der Paket- identifikationsnummer, die vier Bits breit ist und in einem PID-Feld durch die vier PID-Bits PID0, PIDχ, PID2, PID3 und durch die entsprechend invertierten PID-Bits dargestellt ist, ist im USB-Standard festgelegt. Die Bits, die in Fig. 7c dargestellt sind, sind vom LSb bis zum MSb angeordnet. LSb steht für niederstwertiges Bit (Least Significant Bit) , während MSb für höchstwertiges Bit (Most Significant Bit) steht.
Der Host überträgt ein .Rahmenstart-Paket (SOF-Paket; SOF = Start of Frame) einmal pro Millisekunde, um die in Fig. 7b dargestellten Ticks 74 zu definieren. Das SOF-Paket ist in Fig. 7d dargestellt ur.d umfasst ein SYNC-Feld (in Fig. 7d nicht dargestellt), ein SOF-PID-Feld 75, eine ll-3it- Rahmennummer (76) (Frame Number) sowie ein CRC-Prüfsumme über das Feld 76, die in einem Feld 77 eingetragen ist. Die Rahmennummer 76 wird mit jedem zusätzlichen SOF-Paket um 1 in- kremehtiert .
In Fig. 7a ist das beispielsweise dem PID-Feld 75 von Fig. 7d vorausgehende Synchronisationsmuster (SYNC-Patter ) als e- lektrisches Signal dargestellt. Es besteht aus einer im USB- Standard spezifizierten Folge von Bits bzw. einem Datenmuster, das aufgrund der NRZI-Codierung als elektrisches Signal derart aussieht, wie es in Fig. 7a dargestellt ist. Die Folge von Datenbits beträgt 00000001, was zu der in Fig. 7a gezeigten „elektrischen" Folge 10101011 führt. Vor dem Synchronisationsdatenmuster ist ein mit Idle bezeichneter Bereich, der im Hinblick auf die Differenzsignale Dp und Dm eine Single- Ended-Zero (SE0) Codierung aufweist, wie es nachfolgend dar- gelegt wird. Diese SEO-Codierung der Dp- und Dm-Signale weist auf das Ende eines vorhergehenden Rahmens hin und weist ferner darauf hin, dass nunmehr ein neuer Rahmen folgt, der mit einem Synchronisationsfeld eingeleitet wird, dem unmittelbar, wie es in Fig. 7a gezeigt ist, die Paketidentifikationsnummer und im speziellen, wie es in Fig. 7c gezeigt ist, ein niederstwertiges Bit der PID gefolgt von dem nächst- höherwertigen Bit der PID etc. folgt.
Die in Fig. 7a gezeigte Notation illustriert, dass die Bits im Synchronisationsmuster festgelegt sind und das zugeordnete elektrische Signal die Folge von 10101011 haben kann, während die PID-Bits sowohl eine 0 als auch eine 1 je nach zu codierender Paketidentifikation haben können.
' Jedes Lo'w-Speed-. oder Full-Speed-Datenpaket, das über den 5' ÜSB-Bus "übertragen wird, startet also mit einem Synchronisationsmuster (Fig. 7a) , dem die Paket-Identifikationsnummer (PID) folgt, die in Fig. 7c dargestellt ist, welche den Pa¬ kettyp definiert. Das Synchronisationsfeld umfasst eine Serie von 0-1-Übergängen auf dem Bus, um es einem Empfänger zu er- 10 möglichen, sich auf den Bittakt zu synchronisieren.
Wie es -in Fig. 7- -dargestellt ist, ist ein Rahmenintervall von einer Millisekunde definiert. Der Host überträgt ein SOF- Paket (Rahmenstartpaket) einmal pro Millisekunde (Fig. 7b) . 15 Das SOF-Paket besteht aus einem Synchronisationsfeld, gefolgt von der SOF-PID, einer ll-Bit-Rahmennummer und einem CRC 5- Fingerabdruck (Fig. 7d) . Die Rahmennummer wird mit jedem gesendeten SOF-Paket inkrementiert .
20 Wenn ein Gerät mit dem USB-Bus verbunden wird, findet eine
Hochfahr-Sequenz statt. Am Ende dieser Sequenz wird das Gerät in einen Reset-Zustand getrieben. Nach dem Reset-Ereignis hat das Gerät eine Zeitdauer von 10 Millisekunden, um ein Reset- Recovery durchzuführen. Während dieser Zeit empfängt das Ge-
25 rät SOF-Pakete.
Ein herkömmliches USB-Gerät ist in Fig. 9 schematisch dargestellt. Es umfasst ein analoges USB-Frontend, das mit einem Differenz-Sender (TX) und einem Differenz-Empfänger (RX) in 30 einer Funktionseinheit 90 integriert sein kann. An einer Seite des Elements 90 liegen die Signale Dp und Dm in analoger Form dar, während an einer anderen Seite des Elements 90 die entsprechenden empfangenen und analog/digital gewandelten Signale anliegen, die in einen USB-Kern 91 eingespeist werden 35 bzw. von demselben empfangen werden. Diese Signale sind in
Fig. 9 durch die zwei Paare von parallelen Signalpfeilen dar- -.. gestellt.. Das USB-Gerät • umfasst -ferner • einen Quarzoszillator'- 92, der mit einer Quarzoszillatorbeschaltung 93 in Verbindung steht, wobei die Quarzoszillatorbeschaltung 93 einerseits den USB-Kern 91 und andererseits eine Taktverteilung 94 ansteuert, die mit einer CPU 95 verbunden ist, welche wiederum mit einem Speicher 96 in Wirkverbindung steht. Ferner umfasst ein USB-Gerat je nach Anwendung auch eine Parallel-Eingabe- Ausgabe-Schnittsteile (Parallel-I/O) 97.
Solche herkömmlichen USB-Geräte verwenden, wie es aus Fig. 9 ersichtlich ist, typischerweise einen Quarzoszillator 92 als Taktquelle für die Systemgeräte und "die USB- Datenwiederherstellungsschaltung. Für robuste -tragbare Geräte, wie z. B. Chipkarten, würde es wünschenswert sein, dass sie ihren eigenen lokalen Takt direkt aus dem USB-Datenstrom extrahieren. Für solche Geräte ist die Verwendung von Quarzoszillatoren unpraktisch, da Quarze normalerweise nicht in einen Chip integriert werden können und ferner für eine Zerstörung aufgrund mechanischer Belastungen sehr anfällig sind. Chipkarten werden üblicherweise in rauen Umgebungen getragen, wie z. B. in einem Portemonnaie, das in einer Hosentasche untergebracht ist. Der dadurch ausgeübte mechanische Streß wäre für einen Schwingquarz fatal.
Daher wurden Takterzeugungsschaltungen für USB-Geräte im Low- Speed-Modus entwickelt, die keine Quarzoszillatoren benötigen.
Die US 2001/0011914 AI offenbart eine Vorrichtung für die Wiedergewinnung eines Taktsignals aus zumindest zwei Synchro- nisationsbits. Als Referenztaktsignal wird ein Signal von einem inneren Oszillator verwendet, um die Anzahl von Referenztaktpulsen zwischen den ersten zwei Synchronisationspulsen zu messen, die von einem externen USB-Bus am Beginn jeder Transaktion gesendet werden. Damit wird eine Grobmessung N für das USB-Taktsignal, das regeneriert werden soll, erhalten. Die Verzögerung von jedem dieser zwei Synchronisationspulse bezüglich 'des vorhergehenden Pulses. des Referenztaktsignals. wird gemessen. Diese Verzögerung wird bezüglich einer intern definierten Zeiteinheit berechnet. Auf der Basis der Messung dieser zwei Verzögerungen und der Messung einer Anzahl von . '" Referenztäk-tpe'rioden.
' 5-' •• • ■' ' •' "' \ ''.'•
Die US 2001/0020857 AI offenbart eine Vorrichtung für die Regeneration eines Taktsignals aus einem externen seriellen Bus, wobei die Vorrichtung einen Ringoszillator und einen Zähler aufweist. Der Ringoszillator liefert n Phasen eines
10 Taktsignals. Von diesen n-Phasen wird eine Phase als Referenz verwendet und an den Zähler angelegt. Es ist daher möglich, - ' die Anzahl von gesamten Referenztaktsignalperioden zwischen einem ersten Puls und einem zweiten Puls, welche von dem Bus erhalten werden, zu zählen. Beim Lesen des Zustands der Pha-
15 sen in dem Oszillator beim Empfang des zweiten Pulses wird eine aktuelle Phase bestimmt, die der Phasenverschiebung zwischen dem Referenztaktsignal und dem zweiten Puls des Busses entspricht. Unter Verwendung einer Regenerationsvorrichtung, die ebenfalls einen Ringoszillator und einen Zähler umfasst,
20 ist es möglich, das- Taktsignal auf dem Bus mit hoher Genauigkeit zu regenerieren.
Das U.S. -Patent Nr. 6,343,364 Bl offenbart ein Verfahren und eine Vorrichtung zur Lokaltakterzeugung unter Verwendung der
25 USB-Signale Dp und Dm, das ohne Schwingquarz oder Resonator arbeitet. Hierzu wird eine Anzahl von Zyklen eines freilaufenden Hochfrequenztaktsignals gezählt, welche in einer bekannten Anzahl von Bitperioden des empfangenen Signals auftritt. Hierauf wird die gezählte Anzahl von Zyklen des frei-
30 laufenden Hochfrequenzsignals durch die bekannte Anzahl von Bitperioden geteilt, um eine resultierende Anzahl von Taktzyklen zu bestimmen, die in einer einzigen Bitdauer des empfangenen USB-Signals enthalten sind. Darauf aufbauend wird ein Lokaltaktsignal erzeugt.
35
Die WO 00/16255 offenbart ein Verfahren zur Datenübertragung und. eine hierfür geeignete Smart Card-.• Die- Signale Dp und Dm- sind mit einer Schnittstelle der Karte verbunden. Die Karte umfasst ferner eine CPU, Speichereinheiten, USB- Ausgangskontakte sowie eine Anordnung von zumindest sechs Kontaktflächen* die mit der Oberfläche des 'Kartenkörpers eben sind.
Das U.S. -Patent Nr. 5,487,084 offenbart ein Konzept zum Erzeugen einer Taktfrequenz in einer Smart-Card-Schnittstelle, die zur Datenübertragung von einer Smart-Card zu beispiels- weise einem Mobiltelephon verwendet wird, um eine vorbestimmte Datenrate zu erhalten. Eine Phasenregelschleife und eine Anzahl von programmierbaren Zählern wird eingesetzt, um ein Taktsignal mit einer Frequenz zu erhalten, die ein Vielfaches der Datenrate ist. Insbesondere können die Zähler und die Phasenregelschleife so gewählt werden, dass die Frequenz das 16-fache einer solchen Datenrate beträgt, um einen universellen asynchronen Empfänger/Sender (UART) einsetzen zu können.
Das U.S. -Patent Nr. 5,818,948 offenbart eine Architektur für ein USB-basiertes PC-Lautsprecher-Steuerungsgerät. Zur Wiedergewinnung eines Takts aus dem empfangenen Datenstrom wird eine Phasenregelschleife eingesetzt.
Das U.S. -Patent Nr. 6,061,802 offenbart eine Software- basierte Taktsynchronisation mit einer isochronen Master- Taktstruktur, in der die Rahmenratentakte einer Mehrzahl von Datenbussen auf ein Mastertaktsignal synchronisiert sind. Das Mastertaktsignal wird von den existierenden Taktsignalen innerhalb des Computersystems oder aus Daten, die von einer ex- fernen Quelle empfangen werden, abgeleitet.
Das U.S. -Patent Nr. 6,092,210 offenbart eine Vorrichtung und ein Verfahren zum Synchronisieren der Takte von verbundenen USB-Bussen, indem Takte in einem lokalen Gerat auf die Daten- ströme beider USB-Busse synchronisiert werden. Hierzu wird eine separate Lokaltaktsynchronisati nsvorrichtung für jedes USB-Gerät eingesetzt, - das -mit dem- betrachteten, USB-Gerät- ver-' bunden ist. Jede getrennte Lokaltaktsynchronisation kann denselben Referenztakt verwenden.
Die DE 10Q41772 C2 -offenbart einen Taktgenerator insbesondere für USB-Geräte, bei dem aufgrund eines periodisch im Datenstrom wiederkehrenden Synchronisationssignals ein Pulsfilter angesteuert wird, um eine Frequenz eines Pulszuges, der von einem internen Taktgenerator ausgegeben wird, durch Unterdrücken von Pulsen in der effektiven Frequenz zu reduzieren. Ferner wird unter Verwendung des Synchronisationssignals und eines in einem Pulszahlspeicher abgelegten Werts bzw. unter Verwendung eines Äusgangssignals eines Da ensignaldecodierers eine von dem internen Taktgenerator erzeugte Frequenz nachgestimmt.
Übliche Taktwiedergewinnungssysteme, wie sie in den oben beschriebenen Referenzen dargestellt sind, verwenden das Synchronisationsmuster (Fig. 7a) , das jedem USB-Datenpaket vorausgeht. Dies mag für Low-Speed-USB-Anwendungen hinsichtlich der Genauigkeit genügen. Für schnellere Anwendungen im USB- Full-Speed-Modus oder im USB-High-Modus ist die Genauigkeit des Synchronisationsmusters zu klein. Dies wird anhand der folgenden Zahlenbeispiele dargestellt. Für Full-Speed-USB- Geräte besteht die Anforderung dahingehend, dass der Sende- takt auf 0,25% (2500 ppm) genau sein muss. Aufgrund des großen Zeit-Jitters, das bei 12 ns für Paar-Übergänge (Paired Transitions) liegt bzw. bei 20 ns für aufeinanderfolgende Übergänge (Consecutive Transitions) liegt, das für die seriellen Bitdaten auf dem USB-Bus zugelassen ist, ist eine zuverlässige Taktwiedergewinnung allein aufgrund des Synchronisationsmusters nicht möglich.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein einerseits wirtschaftliches und andererseits genaues Konzept zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz zu schaffen. ■ .' Diese Aufgabe wird durch eine Vorrichtung gemäß Patentanspruch 1 oder ein Verfahren gemäß Patentanspruch 33 oder ein Computer-Programm gemäß Patentanspruch 34 gelöst.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass auch für schnellere USB-Modi das Synchronisationsfeld alleine bzw. die Zeitdauer des Synchronisationsfelds wenigstens ausreichend ist, um eine Grobeinstellung eines in Grenzen freilaufenden Oszillators zu erreichen. Die damit er- reichbare Genauigkeit für die Einstellung des freilaufenden Oszillators ist jedoch viel zu gering, um eine sinnvolle Da- tenextraktio'n durchzuführen. Sie ist jedoch bereits ausreichend genau, um mit einer Grob-Datenwiedergewinnung zu starten, um das Paketidentifikationsfeld, das auf das Synchroni- sationsfeld folgt, zu decodieren. Erfindungsgemäß wird die Anzahl von Taktperioden des freilaufenden Oszillators zwischen zwei zeitlich aufeinanderfolgenden Paketidentifikationsfeldern gezählt und mit einem vorbestimmten Referenzwert verglichen.
Die vorliegende Erfindung basiert somit darauf, dass, obgleich ein Zeit-Jitter für aufeinanderfolgende USB-Takte von 12 ns bzw. 20 ns zugelassen ist, die Genauigkeit für ein Rahmenintervall, also für den Abstand zwischen zwei aufeinander- folgenden Rahmenstart-Paketidentifikationen prozentual gesehen wesentlich enger vorgegeben ist. So ist beim USB-Standard ein Rahmenintervall auf 1 ms ±500 ns definiert. Dies entspricht einer relativen Genauigkeit von 0,05%. Erfindungsge- maß wird daher die mit hoher relativer Genauigkeit vorliegen- de Rahmenperiode verwendet, um eine Feineinstellung des Taktwiedergewinnungsoszillators zu erreichen.
An dieser Stelle sei darauf hingewiesen, dass die Feinabstim- mung auf der Basis der Rahmenperiode, also dem ersten Daten- muster bei einem bevorzugten Ausfuhrungsbeispiel erst erfolgt, nachdem die Grobabstimmung auf der Basis des Synchronisationsfelds stattgefunden hat, -da bei 'dem bevorzugten Aus- führungsbeispiel eine Rahmenidentifikationsnummerndecodierung gut funktioniert, nachdem eine Grobabstimmung stattgefunden hat.
Das erfinciuπgsgemäße Konzept ist dahingehend vorteilhaft, dass eine zweischrittige Vorgehensweise angewandt wird, bei der die Feinabstimmung auf der Grobabstimmung aufbaut und damit ohne externe Schwingquarze oder aufwendige nicht- integrierbare Resonatoren eine Taktwiedergewinnung auch für Geräte ermöglicht, die mit schnellen Datenraten arbeiten, wie z. B. dem USB-High-Speed-Modus oder USB-Full-Speed-Modus .
Das erfindungsgemäße Konzept ist ferner dahingehend vorteilhaft, dass der Einsatz einfacher und damit robust arbeitender Algorithmen möglich ist, so dass eine einfache und gleichzeitig robuste Implementierung z. B. auf tragbaren Geraten wie Chipkarten etc. möglich ist, die auch hinsichtlich der Rechenleistung und hinsichtlich des Speicherbedarfs per se begrenzt sind.
Erfindungsgemäß wird somit auf der Basis eines in dem Datenstrom vorhandenen zweiten Datenmusters, das vorzugsweise einfach detektierbar ist, eine Grobabstimmung vorgenommen, und wird auf der Basis von in dem Datenstrom wiederkehrenden ers- ten Datenmustern eine Feinabstimmung durchgeführt, wobei die wiederkehrenden ersten Datenmuster mit hoher Genauigkeit vorliegen, jedoch nicht derart einfach detektierbar sind wie ein zweites Datenmuster. Damit wird eine Taktwiedergewinnung mit der hohen Genauigkeit, die dem wiederkehrenden ersten Daten- muster in dem Datenstrom zugrunde liegt, erreicht, zu dessen Detektion jedoch eine Grobabstimmung des Oszillators auf der Basis des zwar einfach detektierbaren jedoch ungenau vorliegenden zweiten Datenmusters verwendet wird.
Das zweistufige erfindungsgemaße Konzept erlaubt es, eine einerseits schnelle und andererseits genaue Frequenzeinstellung zu erreichen. • Für USB-Anwendungen -existiert nur eine Start- Up-Zeit von etwa 10 ms, in der ein neuer Kommunikationsteilnehmer bereit sein muss. Ist er in dieser Zeit nicht bereit, so- gibt es ein Fehlersignal..Nur aufgrund der Feinabstimmung -eeicht diese Zeit- normalerweise:- icht-.aus., da es nur 10 auf- " 5 einanderfolgehde SOF-PIDs in den 10 ms Stäftup-Zeit gibt.
Andererseits ist die Grobabstimmung allein zwar schnell, aber zu ungenau, da das Synchronisationsmuster zu ungenau im Datenstrom ist. 0
Erfindungsgemäß wird daher die Grobabstimmung z. B. mit dem 'ersten Synchronisationsmuster durchgeführt, so dass in der Startup-Zeit von 10 ms noch genug aufeinanderfolgende Ereignisse im Datenstrom (z. B. SOF-PIDs) verbleiben, dass eine 5 sichere und genau Abstimmung des nunmehr grob abgestimmten Oszillators erreicht wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeich- 0 nungen detailliert erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm einer erfindungsgemäßen Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz; 5
Fig. 2 ein detailliertes Blockdiagramm der Grobabstimmungseinrichtung von Fig. 1;
Fig. 3 ein detailliertes Blockdiagramm der Feinabstim- 0 mungseinrichtung von Fig. 3;
Fig. 4 ein Blockschaltbild des Konzepts zum iterativen Grob- bzw. Feinabstimmen gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; 35. Fig. 5 ein Blockschaltbild einer erfindungsgemäßen Vorrichtung zum Extrahieren gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. '6 "ein Flußdiagramm zur Erläuterung des bei dem in
Fig. 5 dargestellten Ausführungsbeispiels verwendeten Iterationsverfahrens;
Fig. 7a einen Ausschnitt des Datenstroms mit Synchronisati- onsmuster und nachfolgendem PID-Muster;
".Fig. 7b eine Darstellung der Organisation des Datenstroms in Frames;
Fig. 7c eine Darstellung der in dem Datenstrom enthaltenen PID gemäß dem USB-Standard;
Fig. 7d eine Darstellung der Rahmenstart-PID gemäß dem USB- Standard;
Fig. 8 ein Blockschaltbild eines USB-Geräts mit einer erfindungsgemäßen Vorrichtung zum Extrahieren; und
Fig. 9 ein Blockschaltbild eines USB-Geräts mit einem ex- fernen Quarzoszillator.
Fig. 1 zeigt eine Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz, wobei der Datenstrom in regelmäßigen, mit einer relativen ersten Genauigkeit spe- zifizierten ersten zeitlichen Abständen, wie z. B. 1 ms bei einer Anwendung für einen USB-Datenstrom, ein erstes Datenmuster, wie z. B. eine Rahmenstart-Paketidentifikationsnummer (SOF-PID) aufweist, und wobei der Datenstrom ferner ein zweites Datenmuster (Synchronisations-Feld) aufweist, das eine Mehrzahl von Taktperioden gemäß der Taktfrequenz oder einem Vielfachen der Taktfrequenz aufweist, wobei die Taktperioden it einer zweiten relativen Genauigkeit spezifiziert sind, die kleiner als die erste relative Genauigkeit ist.
Die erfindungsgemäße Vorrichtung ist ausgebildet, um einen steuerbaren Oszillator 10 anzusteuern, d. h. um eine Oszillator-Steuerung 11 mit Grobabstimmungssignalen auf einer Leitung 12a oder Feinabstimmungssignalen auf einer Leitung 12b zu beliefern, derart, dass die Oszillatorsteuerung 11 dem steuerbaren Oszillator 10 je nach Ausführung des steuerbaren Oszillators ein entsprechendes Spannungssignal im Falle eines VCO oder ein entsprechendes Stromsignal im Falle eines ICO zuführen kann.'
Die erfindungsgemäße Vorrichtung umfasst eine Grobabstim- mungseinrichtung 13 und eine Feinabstimmungseinrichtung 14. Die Grobabstimmungseinrichtung ist ausgebildet, um einen Beginn und ein Ende des zweiten Datenmusters (Synchronisationsfeld am Beispiel der USB-Spezifikation) zu detektieren. Die Grobabstimmungseinrichtung ist ferner ausgebildet, um eine Anzahl von Taktperioden des steuerbaren Oszillators 10 in einer Zeitdauer von dem Beginn zu dem Ende des zweiten Datenmusters zu zählen. Darüber hinaus ist die Grobabstimmungseinrichtung ausgebildet, um in dem Fall, in dem die gezählte Anzahl größer als ein Referenzwert ist, die Einrichtung 11 zur Oszillatorsteuerung anzusteuern, um die Oszillatortaktfrequenz des steuerbaren Oszillators 10 zu verringern, oder in dem Fall, in dem die gezählte Anzahl kleiner als der Referenzwert ist, den steuerbaren Oszillator anzusteuern, um dessen Oszillatortaktfrequenz zu erhöhen.
Analog hierzu ist die Feinabstimmungseinrichtung 14 ausgebildet. Im Unterschied zur Grobabstimmungseinrichtung detektiert sie jedoch nicht den Beginn und das Ende des zweiten Datenmusters sondern das Auftreten eines ersten Datenmusters im Datenstrom und ein zeitlich folgendes Auftreten des ersten Datenmusters im Datenstrom. Die Feinabstimmungseinrichtung ist ferner ausgebildet, um die Anzahl von Taktperioden des Oszillators 10 von einem Auftreten des ersten Datenmusters bis zu einem nächsten Auftreten des ersten Datenmύsters zu zählen, um dann je nach Lage -des gezählten Werts bezüglich eines eingestellten Referenzwerts die Oszillatorsteuerungseinrichtung 11 anzusteuern, damit die Schwingfrequenz des steuerbaren Oszillators 10 erhöht bzw. erniedrigt wird. Nur in glücklichen Einzelfällen ist der Oszillator bereits aufgrund der Grobabstimmung richtig einge- stellt.
Dadurch wird eine Oszillatortaktfrequenz mit der relativen zweiten Genauigkeit, also der Genauigkeit, die dem ersten Datenmuster zugrunde liegt, erhalten, die, je nach spezifischer Ausführung, unmittelbar gleich dem Takt ist, der dem Datenstrom zugrunde liegt, oder gleich einem Vielfachen des Takts ist, der dem Datenstrom zugrunde liegt, oder gleich einem Bruchteil des Takts ist, der dem Datenstrom zugrunde liegt. Insbesondere werden ganzzahlige Vielfache, wie z. B. das Zweifache, Dreifache, .... n-fache bevorzugt, wobei n eine ganze Zahl ist. Bezüglich der Bruchteile werden ebenfalls ganzzahlige Bruchteil bevorzugt, wie z. B. 1/2, 1/3, 1/4, ...., 1/n, wobei n ebenfalls eine ganze Zahl ist.
Fig. 2 zeigt ein detaillierteres Blockdiagramm der Grobabstimmungseinrichtung von Fig. 1. Im einzelnen umfasst die Grobabstimmungseinrichtung 13 von Fig. 1 eine Einrichtung 130 zum Erfassen des Beginns und des Endes des zweiten Datenmusters im Datenstrom, also am Beispiel des USB-Datenstroms z. B. den Beginn des Synchronisationsmusters in Form der ersten elektrischen „1" und das Ende des Synchronisationsmusters in Form der letzten elektrischen „1" des Synchronisationsmusters von Fig. 7a. In Ausfuhrungsform und Implementation kann jedoch auch nur ein Teil des Synchronisationsmusters von Fig. 7a als zweites Datenmuster verwendet werden, so dass das zweite Datenmuster, das zu Grobabstimmungszwecken verwendet wird, mi-t. der ersten elektrischen „V> beginnt und mit der siebenten logischen „0" endet, derart, dass nur der alternierende Teil des Synchronisationsmusters von Fig. 7a verwendet wird. Wieder alternativ könnte auch lediglich abhängig von dem VerhältnisNder Frequenz des steuerbaren Oszillators zu dem in Fig. 7a verwendeten Bittakt auch nur ein Teil des alternierenden Bitmusters eingesetzt werden.
Ansprechend auf die Einrichtung 130 wird eine Einrichtung 131 zum Zahlen der Oszillatorperioden zwischen dem von der Ein- richtung 130 erfassten Beginn und dem von der Einrichtung 130 erfassten Ende betrieben. Im einzelnen wird durch ein Zahleraktivierungssignal', das die Einrichtung 130 ausgibt, wenn sie den Beginn des zweiten Datenmusters detektiert hat, ein Zahler gestartet, der die Taktperioden des der Einrichtung 131 zugefuhrten Oszillatorsignals so lange zahlt, bis von der
Einrichtung 130 das Ende erfasst wird oder entsprechend das Zahler-Stop-Signal von der Einrichtung 130 zu der Einrichtung 131 übermittelt wird.
Der Zahlerstand kann dann von der Einrichtung 131 einer Einrichtung 132 zugeführt werden, die ausgebildet ist, um den Zählerstand mit einem Referenzwert zu vergleichen, und um ein entsprechendes Korrektursignal zu liefern, das zur Oszillatorsteuerung (Einrichtung 11 von Fig. 1) übermittelt wird. Der von der Einrichtung 132 verwendete Referenzwert hangt von einer Nennfrequenz des Oszillators 10 und einer zeitlichen Dauer bzw. Anzahl von betrachteten Bits des in Fig. 7a dargestellten Synchronisationsmusters oder eines Teils desselben ab. Betragt der Bittakt des Synchronisationsmusters in Fig. 7a z. B. 12 Megabit pro Sekunde im Full-Speed-USB-Modus, und liegt die Nennfrequenz des steuerbaren Oszillators beispielsweise bei 96 MHz, also dem achtfachen des Full-Speed-USB- Takts, und wird das gesamte Synchronisationsfeld, also die 8 Bittakte zur Grobabstimmung verwendet, so wird in diesem Fall der vorbestimmte Referenzwert gleich 64 sein. Dies bedeutet, dass im Falle einer optimalen Oszillatoreinstellung der steuerbare Oszillator 10-- wahrend der Dauer des Synchronisati- onsmusters von Fig. 7a 64 Takte liefern müsste. Liefert er weniger als 64 Takte, so ist er zu langsam. Liefert er dagegen mehr als 64 Takte, so ist zu schnell.
Fig. 3 zeigt ein detaillierteres Blockdiagramm der Feinabstimmungseinrichtung 14 von Fig. 1. Die Feinabstimmungseinrichtung 14 von Fig. 1 umfasst eine Einrichtung 140 zum Erfassen eines ersten Datenmusters (einer SOF-PID am Beispiel des USB-Formats) und eines zeitlich folgenden ersten Daten- musters. Beim Erfassen eines ersten Datenmusters wird ein
Zähler in einer Einrichtung 141 zum Zählen der .Oszillatorperioden bei einem ersten Datenmuster aktiviert, der dann, wenn ein zeitlich folgendes erstes Datenmuster detektiert worden ist, wieder angehalten wird. Der Zähler in der Einrichtung 141 ist wirksam, um die Taktperioden des steuerbaren Oszillators 10 von Fig. 1 zu zählen. Der Zählwert wird dann einer Einrichtung 142 zugeführt, die ausgebildet ist, um diesen Zählwert mit einem Referenzwert zu vergleichen und das Korrektursignal zu erzeugen, das der Oszillatorsteuerung 11 von Fig. 1 zugeführt wird.
Am Beispiel eines USB-spezifizierten Datenstroms ist der zeitliche Abstand zwischen zwei aufeinanderfolgenden ersten Datenmustern 1 ms, wie es in Fig. 7b gezeigt ist. Beträgt die Nennfrequenz des steuerbaren Oszillators 10 von Fig. 1 wieder 96 MHz, so wäre in diesem Fall der vorbestimmte Referenzwert 96.000, d. h. es müssten 96.000 Oszillatorzyklen in dem Zeitraum von 1 Millisekunde auftreten, damit der Oszillator korrekt eingestellt ist. Ist der Zählwert größer als 96.000, so muss die Oszillatorfrequenz reduziert werden. Ist der Zählwert dagegen kleiner als 96.000, so muss die Oszillatorfrequenz erhöht werden.
Die in Fig. 3 gezeigte Feinabstimmungseinrichtung kann ferner als Frequenzverfolgungseinrichtung eingesetzt werden, nachdem sowohl die Grobabstimmung als auch die Feinabstimmung beendet sind und die Genauigkeit bzw. die • Frequenzfolgefähigkeit--des Oszillators weiter gesteigert werden soll, wie es nachfolgend noch erläutert wird.
Die Einrichtungen 132 von Fig. 2 bzw. 142 von Fig. 3 sind vorzugsweise ausgebildet, um iterativ zu arbeiten, wie es anhand von Fig. 4 nachfolgend erläutert wird. Die iterative Vorgehensweise besteht darin, zunächst die Anzahl der Taktzyklen durch die Einrichtungen 130 bzw. 140 zu messen (40) , um die gemessene Anzahl dann mit einem Referenzwert zu ver- gleichen (41) . Ist das Vergleichsergebnis dahingehend, dass die Anzahl von Taktzyklen größer als der Referenzwert ist, so wird die Frequenz verkleinert (42) . Wird dagegen festgestellt, dass die gemessene Anzahl von Taktzyklen kleiner als der Referenzwert ist, so muss die Frequenz des Oszillators vergrößert werden (43). Dann wird eine Iterationsvariable in- krementiert bzw. wird in einen nächsten Schritt 44 eingetreten, in dem nunmehr wieder überprüft wird, ob die im letzten Wert vergrößerte oder verkleinerte Frequenz wiederum zu hoch oder zu niedrig ist.
Als Iterationsstrategie bzw. als Inkrementwert, mit dem die Frequenz in einem Schritt zum nächsten erhöht bzw. erniedrigt wird, können verschiedene Strategien eingesetzt werden. Erfindungsgemäß wird es bevorzugt, ein Konzept einzusetzen, bei dem der Inkrementbetrag, um den die Frequenz von einem
Schritt zum nächsten verändert wird, also erhöht bzw. erniedrigt wird, sich von Schritt zu Schritt verändert und insbesondere sich von Schritt zu Schritt verkleinert. Hierzu wird es bevorzugt, ein Verfahren der sukzessiven Approximation einzusetzen, das später anhand der Fig. 6 näher erläutert wird.
Bei dem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung wird das 1 ms-Rahmenintervall zum Einstellen der Frequenz des freilaufenden Oszillators eingesetzt. Innerhalb von 10 Rahmenintervallen ist die . Frequenzgenauigkeit des Oszillators innerhalb des spezifizierten -Bereichs von 0,'25%V Hierzu wird, wie es ausgeführt worden ist, eine Abstimmung des Oszillators in zwei Abschnitten durchgeführt, nämlich zunächst in einem Grobabsti mungsabschnitt und dann in einem -Feiήab'stiitffliu gsabsch'nitt'. - ; . '•' .' " . ' ' •
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Für die Grobeinstellung wird die Anzahl von Oszillatorperioden zwischen einer bestimmten Anzahl von SYNC-Feld-Bits gezählt und mit einem Referenzwert verglichen. Wenn der Zählerwert größer als der Referenzwert ist, ist die Oszillatorfre-
10 quenz zu hoch und wird verringert. Ist dagegen der Zählerwert . kleiner als der Referenzwert, so ist die Oszillatorfrequenz zu- iedrig'und wird erhöht. Wenn die Anzahl von Grobabstim- mungsschritten gleich C beträgt, wenn der Referenzwert mit CR bezeichnet ist und wenn der Zählerwert mit CC bezeichnet
15 wird, und wenn schließlich die Frequenz des Oszillators v beträgt, so kann der Grobabstim ungsalgorithmus folgendermaßen allgemein dargestellt werden:
1. Bestimmen von CCc(vc-ι) 20 2. CCC.> CR : vc = vc-ι - Δvc
CCC < CR : vc = Vc-i + Δvc usw. 3. Bestimmen von CCc+ι (vc)
Nach einer bestimmten kleinen Anzahl von Grobabstimmungs- 25 schritten kann die Messung auf der Basis von SYNC-Bits die Genauigkeit der Oszillatorfrequenz nicht weiter verbessern. Nun beginnt die Feinabstimmung.
Zur Feinabstimmung wird die Anzahl von Oszillatorperioden 30 zwischen SOF-Paketen gezählt, und es wird ein Algorithmus, der ähnlich dem Grobabstimmungsalgorithmus ist, eingesetzt. Wenn die Feinabstimmungs-Schritt-Nummer F beträgt, der Referenzwert FR beträgt, der Zählerwert FC beträgt und die Frequenz des Oszillators wieder v ist, ergibt sich der Feinab- 35 Stimmungsalgorithmus folgendermaßen:
.- • . (.a.) Bestimmen-.-von-FCF(.v.F_ι.) - ■-•••■. .' • .' • ■ . "• • -"'• ' (b) FCF > FR : vF = vF_ι - ΔvF
FCF < FR : vF = vF-ι + ΔvF usw .
(c) Bestimmen von FCF+ι (vF)
Da die Zeit zwischen aufeinanderfolgenden SOF-Paketen auf ±500 ns genau ist, wird eine Genauigkeit der eingestellten Frequenz von 0,05% (500 ppm) erreicht.
Die Frequenz des Oszillators nach der Abstimmung desselben wird durch den Referenzwert FR bestimmt. Wenn die erwünschte Oszillatorfrequenz beispielsweise 96 MHz beträgt, muss der Referenzwert FR gleich 96.000 sein, wenn aufeinanderfolgende SOF-Pakete betrachtet werden. Werden nicht unmittelbar auf- emanderfolgende SOF-Pakete betrachtet, sondern z. B. zweifach, bzw. dreifach aufeinanderfolgende SOF-Pakete, so ist der Referenzwert entsprechend hoher. Im Falle von Halben, Dritteln, Vierteln, ... der Periodendauer zwischen SOF- Paketen ist der Referenzwert entsprechend niedriger.
Wie es bereits anhand der Fig. 3 dargestellt worden ist, findet nach der Feinabstimmung bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ein Frequenzverfolgungsalgorithmus statt, der die Oszillatorf equenz weiter einstellt. Wie im Feinabstimmungsalgorithmus wird die Anzahl von Oszillatorperioden zwischen im Datenstrom vorhandenen SOF-Paketen gemessen.
Der Oszillatortakt, der nach der Grobabstimmung und nach der Feinabstimmung erhalten wird, kann beispielsweise als Referenztakt für einen USB-Kern verwendet werden. Hierzu wird auf Fig. 8 verwiesen, der die erfmdungsge aße Vorrichtung zum Extrahieren, die mit 80 bezeichnet ist, dargestellt ist. Die erfindungsgemaße Vorrichtung zum Extrahieren besitzt daher zusammen mit einem steuerbaren Oszillator die Funktionalitat der Blocke 92 und 93 der bekannten USB-Funktionsschaltung, die anhand von Fig. 9 e-sl utert worden ist. Es sei darauf hingewiesen, dass ein Phasen-Locking zwischen dem Oszillatortakt und dem Bittakt des USB-Datenstroms nicht nötigt ist da -die Oszillatortaktfrequenz üblicherweise ein Vielfaches der Bittaktfrequenz ist und ein Oversampling und digitale PLLs zur Datenwiedergewinnung verwendet werden können.
Die erfindungsgemäße Vorrichtung ist dahingehend vorteilhaft, dass für Datenströme, denen ein schneller Takt zugrunde liegt, wie z. B. für Full-Speed-USB-Datenströme und High- Speed-USB-Datenströme, kein Quarzoszillator benötigt wird. Natürlich werden auch für langsamer getaktete Datenströme keine externen Oszillatoren benötigt.
Die erfindungsgemaße Vorrichtung ist ferner dahingehend vorteilhaft, da die regenerierte Frequenz mit hoher Genauigkeit erhalten wird, die durch die Genauigkeit bestimmt ist, mit der das erste Datenmuster im Datenstrom vorhanden ist. Am Beispiel der USB-Anwendung wird eine Genauigkeit von 0,05% erreicht.
Nachfolgend wird Bezug nehmend auf Fig. 5 ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung im Blockdia- grammform dargestellt. Fig. 5 zeigt eine Taktregenerationsschaltung, die prinzipiell aus zwei Haupteinheiten besteht. Die eine ist der digital steuerbare Oszillator 50, der eine Oszillatorsteuerung 11 einerseits und den steuerbaren Oszillator 10 andererseits aufweist, der in Fig. 5 ein stromge- steuerter Oszillator ist.
Fig. 5 zeigt ferner eine Digitallogik 52, die die Grobabstimmungseinrichtung 13 und die Feinabstimmungseinrichtung 14 umfasst, wie es nachfolgend dargestellt wird.
Der stromgesteuerte Oszillator 10 ist bei dem in Fig. 5 gezeigten bevorzugten Ausführungsbeispiel ein stromgesteuerter Ringoszillator mit einer ungeraden Anzahl von in Kette geschalteten Invertern 51a, 51b, 51c, die von einem Stromsummenknoten 52 mit einem Betriebsstrom versorgt werden, über den eine Schwingfrequenz des stromgesteuerten Oszillators 10 einstellbar ist.
Die Oszillatorsteuerungseinrichtung 11 umfasst neben dem Stromsummenknoten 52 eine Versorgungsstromquelle bzw. Referenzstromquelle 53, die eine zentrale Referenz liefert (es ist typischerweise zusätzlich ein eigenes Bias vorhanden) , einen ersten Digital-Änalog-Wandler 54, einen zweiten Digi- tal-Analog-Wandler 55 und einen dritten Digital-Analog- Wandler 56. Die Digital-Analog-Wandler 54, 55 und 56 von Fig. 5 sind ausgebildet, um ausgangsseitig einen Strom zu liefern, der ein Bruchteil des eingangsseitig zugeführten Versorgungsstroms ist, wobei die Auswahl des Bruchteils über die dem Digital-Analog-Wandler über einen Digitaleingang zugefuhrte binare Zahl erfolgt. Vorzugsweise werden binar-gewichtete Schaltungen 54, 55 und 56 bevorzugt. Beispielsweise liefert der DAW 1 (54) den Wert des Versorgungsstroms 53 an seinem
Ausgang zum Stromsummationsknoten 52, wenn alle Bits der demselben zugeführten binaren Zahl gesetzt sind. Ist dagegen nur das MSB des DAW 1 (54) gesetzt, während alle Bits mit niedriger Wertigkeit gleich 0 sind, so liefert der DAW 1 ausgangs- seitig die Hälfte des von der Quelle 53 gelieferten Stroms zum Stromsummationsknoten. Erfindungsgemaß werden 9-Bit-DAWs bevorzugt, obgleich in der Ausführungsform auch DAWs mit höherer bzw. niedrigerer Breite eingesetzt werden können.
Wie es aus Fig. 5 ersichtlich ist, wird der DAW 1 54 direkt von der Stromversorgung 53 versorgt. Er kann daher ausgangsseitig den maximalen Strombetrag liefern. Der DAW 1 wird bei einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung durch die Grobabstimmung und die Feinabstimmung einge- stellt. Insbesondere werden die hoherwertigen Bits des DAW 1 durch die Grobabstimmung eingestellt, wahrend die niederwer- .tigen Bits des DAW 1 dur.ch die Feinabstimmung .eingestellt werden. Der DAW 2 55 wird zur Frequenzverfolgung eingesetzt. Sein Versorgungsstrom und damit der von ihm maximal zum Stromsummationsknoten 52 lieferbare Oszillatorsteuerstrom ist •durch den DAW 3.56 steuerbar-. Wird -der DAW- 3 '56 mit einem Bi- närwert, in dem "alle Bits gesetzt sind, angesteuert, so ist der Ausgabestrom des DAW 3 56 gleich dem Versorgungsstrom 53, was unmittelbar dazu führt, dass der DAW 2, wenn er ebenfalls mit lauter Einsen beaufschlagt wird, denselben Strom zum Summationsknoten 52 liefern kann. Erfindungsgemäß wird es je- doch bevorzugt, den DAW 3 mit einer Binärzahl zu beaufschlagen, die kleiner als die maximal beaufschlagbare Binärzahl ist, "um den Maximaistrom, der durch den DAW 2 55 zum Stromsummationsknoten 52 geliefert wird, zu verringern. Dieser verringerte Maximalstrom ist dann aufgrund der Tatsache, dass der DAW 2 55 ebenfalls beispielsweise mit 9 Bits beaufschlagt werden kann, feiner unterteilbar, um eine Frequenzverfolgung, zu der der DAW 2 55 eingesetzt wird, mit einer feineren Genauigkeit durchführen zu können, wie sie durch das LSB des DAW 1 bestimmt ist. Allgemein gesagt ist die Granularität des Stroms, der durch den DAW 2 ausgegeben wird, umgekehrt proportional zu dem dem DAW 2 zugeführten Betriebsstrom. Je kleiner der Betriebsstrom ist, der dem DAW 2 zugeführt wird (eingestellt durch den DAW 3) , um so feiner ist die Granularität im Frequenzverfolgungsmodus, der auf den Feinabstim- mungsmodus folgt.
Der digital steuerbare Oszillator 11 umfasst somit eine Versorgungsquelle 53, den stromgesteuerten Ringoszillator 10 und die drei DAWs 54, 55 und 56. Die DAWs, die durch die Digital- logik 52 gesteuert werden, liefern den Steuerstrom zur Frequenzeinstellung des stromgesteuerten Oszillators ICO 10. Der Gesamtstrom für den ICO ist die Summe der Ströme, die von den beiden DAWs 54 und 55 geliefert werden. Die Bereiche der Di- gital-Analog-Wandler 1 und 2 sind vorzugsweise überlappend. Es wird bevorzugt, dass der maximale Ausgangsstrom des DAW 1 ein programmierbares Vielfaches (programmierbar durch den DAW 3) der maximalen Ausgabe des DAW 2 ist. Vorzugsweise wird ein Faktor 4 eingesetzt.
An dieser Stelle sei ferner darauf hingewiesen, dass während des Grobabstimmungsmodus und des Femabstimmungsmodus der DAW 3 56 derart beaufschlagt wird, dass der Versorgungsstrom dem DAW 2 um das programmierbare Vielfache kleiner ist als der Versorgungsstrom in dem DAW 1. Darüber hinaus wird bevorzugt, dass wahrend der Grobabstimmung und der Feinabstimmung das MSB des DAW 2 gesetzt ist und/oder alle anderen Bits des DAW 2 nicht gesetzt sind. Der DAW 2 liefert damit die Hälfte des von ihm insgesamt möglichen maximalen Ausgangsstroms zum Stromsummationsknoten 52. Sind dann alle Bits des DAW durch den Grobabstimmungsmodus und den Femabstimmungsmodus emge- stellt, so kann durch zusätzliches Setzen von Bits des DAW 2, die eine kleinere Wertigkeit haben als das MSB desselben, der Strom vergrößert werden. Soll der Strom im Femabstimmungsmodus dagegen verringert werden, so wird das MSB des DAW 2 ruckgesetzt und es werden je nach Bedarf die Bits niedrigerer Ordnung gesetzt oder nicht gesetzt. Dadurch, dass wahrend des Grobabstimmungsmodus und des Femabstimmungsmodus das MSB des DAW 2 gesetzt ist, wird sichergestellt, dass im Frequenzverfolgungsmodus, der auf den Feinabstimmungsmodus folgt, der Versorgungsstrom für den stromgesteuerten Oszillator sowohl erhöht als auch verringert werden kann.
Die Digitallogik 52 in Fig. 5 umfasst folgende grundsatzliche Funktionsblocke. Zunächst umfasst die Schaltung einen Syn- chronisationsfelddetektor 520, der in Fig. 5 auch mit SD be- zeichnet ist. Die Digitallogik umfasst ferner einen Datenwiederherstellungsblock 521, einen Rahmenstart- Paketidentifikationsdetektor (SOF-PID-Detektor) 522, einen Oszillatortaktzykluszahler 523, eine Digitaloszillatorsteuer- logik 524, die in Fig. 5 auch mit Korrekturwert-Erzeugungs- Einrichtung bezeichnet ist, und ferner einen Block 525, der mit Taktweiterleitungslogik und Takt-Teiler/Vervielfacher bezeichnet ist. Der Synchronisationsfelddetektor 520 umfasst einen SE0- Detektor, einen Synchronisationsdetektor, eine Zustandsma- schine. sowie .einen eigenen Zähler. Der Block 520 ist mit den
'5 Differenz-Signalen Dp und Dm des USB-Busses verbunden. Der Block 520 ist wirksam, um Signale auf dem Bus abzuhören und damit den Busverkehr zu überwachen, um unter Verwendung des SEO-Detektors bestimmte Busbedingungen, wie z. B. das Vorliegen von „Single Ended Zero" zu erfassen. Im SEO-Modus sind
10 sowohl Dp als auch Dm auf demselben Zustand, wie z. B. hoch. Nachdem Dp und Dm per Definition eigentlich Differenzsignale sind, ist der SEO-Zustand eigentlich ein verbotener Zustand, der keine aussagefähigen Nutzdaten enthält. Gemäß der USB- Spezifikation wird ein Zustand SE0 jedoch dann eingesetzt,
15 wenn das Ende eines Pakets erreicht ist. Der SEO-Detektor er- fasst somit das Ende eines vorausgehenden Pakets und damit auch den Beginn eines Synchronisationsfelds, das der Synchronisationsdetektor dann ansprechend auf den SEO-Detektor de- tektiert. Nachdem eine SEO-Bedingung im Block 520 erfasst
20 worden ist, wird die Zustandsmaschine im Block 520 aktiviert, um auf den Empfang eines Synchronisationsmusters, wie es in Fig. 7a dargestellt ist, zu warten. Der Zähler im Block 520 misst die Länge des Synchronisationsmusters durch Zählen der Anzahl von Oszillatorperioden zwischen dem Beginn und dem En-
25 de des Synchronisationsfeldes.
Der Data-Recovery-Block 521 wird durch den Block 520 über die mit EN bezeichnete Leitung aktiviert oder „enabled", nachdem der Block 520 ein gültiges Synchronisationsmuster empfangen
30 hat. Die Data-Recovery-Einheit 521 wird wieder deaktiviert, wenn der Block 520 einen Zustand SE0 empfangen hat. Darüber hinaus wird das Meßergebnis vom Block 520 bezüglich der Länge des Synchronisationsfeldes dem Block 521 zugeführt, der diese Information dazu verwendet, um „Nullen" und „Einsen" aus dem
35 seriellen USB-Datenstrom zu extrahieren, also den Datenstrom zu decodieren bzw. in dem Datenstrom enthaltene Informationen
...... wiederzugewinnen. '.Immer wenn- eine .gültige „0"- oder eine/gül- O 2004/059902
25
tige „1" von dem Block 521 erkannt worden ist, wird diese an dem Ausgang des Blocks 521 signalisiert, derart, dass der Block 521 eine Folge von Nullen bzw. Einsen liefert.
Der Rahmenstart-Päk'etidentifikations-Detektor 521, der auch als SOF-Token-Detektor bezeichnet wird, untersucht den seriellen Datenstrom vom Block 521 und signalisiert dem Zahler 523, wenn er eine Rahmenstart-Paketidentifikationsnummer (SOF-PID) erfasst hat.
Der Oszillatortaktzykluszähler 523 zählt die Anzahl der DCO- Periόden zwischen dem Empfang aufeinanderfolgenden SOF- Tokens. Darüber hinaus umfasst der Zähler 523 eine Plausibi- litätsüberprüfungseinrichtung, die untersucht, ob SOF-Tokens verfehlt worden sind. Die Plausibilitätsüberprüfungseinrich- tung ist ausgebildet, um einen groben Zählwert mit einem aktuellen Zählwert zu vergleichen. Übersteigt der aktuelle Zählwert den groben Zählwert um einen sehr hohen Betrag, so deutet dies darauf herfassten wenigstens eine SOF-PID zwi- sehen zwei erfassten SOF-PIDs verfehlt worden ist. In diesem Fall wird der Zähler 523 dahingehend gesteuert, dass dieser Zählwert nicht der Einrichtung 524 zur Verfügung gestellt wird, da dies zu einer starken Fehleinstellung des steuerbaren Oszillators führen würde. Statt dessen wird dieser Zähl- wert als nicht plausibel markiert und verworfen.
Die Korrekturwert-Erzeugungs-Einrichtung 524 führt die Frequenzabstimmung und Frequenzverfolgung durch. Nach einem Re- set ist der Frequenzabstimmungsalgorithmus aktiv. Zunächst wird die Frequenz des Oszillators grob abgestimmt. Zur Grobabstimmung wird die Zyklusanzahl des Synchronisationsmusters verwendet, die durch den Block 520 gemessen worden ist. Die Grobabstimmung bestimmt die höchstwertigen Bits des DAW 1, wie es ausgeführt worden ist. Mit jedem Abstimmschritt werden die niederwertigen Bits nach und nach bestimmt. Nach einer bestimmten Anzahl C von Grobabstimmungsschritten, wobei bei • . einer-.Bitbreite .'des DAW 1 v n 9 drei Schritte für die Grobab- Stimmung bevorzugt werden, startet der Feinabstimmungsalgo- rithmus aktiviert durch eine in Fig. 1 dargestellte Steuerungseinrichtung, die die Schrittfolge der Grobabstimmung, . Feiria Stimmung und Frequenzverfolgung prinzipiell steuert. " " '
Wenn die Breite des DAW 1 Dl Bits beträgt, beträgt die Anzahl der Feinabsti mungsschritte Dl - C.
Wie es ausgeführt worden ist, findet nach der Feinabstimmung die Frequenzverfolgung statt. Wie beim Feinabstimmungsalgo- rithmus wird auch bei der Frequenzverfolgung der Zykluszählwert des Zählers 521 eingesetzt, um d e Oszillatorfrequenz über den DAW 2 55 weiter einzustellen.
Nachfolgend wird auf Fig. 6 Bezug genommen, um die Funktionalität der Korrekturwert-Erzeugungs-Einrichtung 524 detaillierter darzustellen.
In einem ersten Schritt 60 wird das höchstwertige Bit des DAW 1 gleich 1 gesetzt, während die restlichen Bits auf 0 gesetzt werden. Das MSB des DAW 2 wird während der ganzen Grob- und Feinabstimmung ebenfalls gesetzt, während die restlichen Bits des DAW 2 gleich 0 sind. In einem Schritt 61 führt die Einrichtung 524 anhand der Eingabewerte des Blocks SD 520 für die Grobabstimmung oder des Zählers 523 für die Feinabstimmung einen Frequenzvergleich durch. Ist die Frequenz zu groß, wird das MSB des DAW 1 gleich 0 gesetzt. Ist die Frequenz dagegen zu klein, bleibt das MSB des DAW 1 auf 1. Dann ist die Einrichtung 524 wirksam, um in einem Schritt 62 nunmehr das MSB-1 des DAW 1 zu setzen, nachdem das MSB derart ist, wie es im Schritt 61 bestimmt worden ist.
In einem Schritt 63 ist die Einrichtung 524 wieder wirksam, um einen Frequenzvergleich durchzuführen. Ist die Frequenz zu groß, so wird das Bit MSB-1 des DAW 1 auf 0 zurückgesetzt. Ist die Frequenz dagegen zu klein, so bleibt das Bit MSB-1 .des DAW 1 auf seinem gesetzten -Wert,-.-d h, auf -1. Auf -diese " -. Art und Weise der sukzessiven iterativen Approximation wird fortgeschritten, bis eine entsprechende vorbestimmte Anzahl von Bits des DAW 1 gesetzt ist. Dann wird durch die Steuerung 15 von Fig. 1 die Korrekturwert-Erzeugungs-Einrichtung 524 aktiviert, um vom Grobabstimmungsmodus in den Feinabstim- mungsmodus zu gehen und nunmehr nicht mehr aufgrund der Zahlwerte des Blocks 520 sondern aufgrund der Zahlwerte des Blocks 523 zu arbeiten, um im Femabstimmungsmodus die restlichen Bits des DAW 1 nach und nach zu berechnen.
Wenn schließlich alle Bits des DAW 1 berechnet sind (64), wird in- den Frequenzverfolgungsmodus (65) geschaltet, in dem die Bits des DAW 2 entsprechend eingestellt werden. Wird im letzten Schritt 64 des Femabstimmungsmodus festgestellt, dass die Frequenz zu klein war, so deutet dies darauf hin, dass das MSB des DAW 2, das zu Anfang im Schritt 60 auf 1 gesetzt wurde, zu Recht auf 1 ist. Wird dagegen im letzten Schritt 64 des Feinabstimmungsmodus festgestellt, dass die Frequenz zu groß ist, so wird das MSB des DAW 2 auf 0 gesetzt und die sukzessive Approximation mit dem MSB -1 des DÄW 2 nach und nach durchgeführt. Je nach Ausführungsform kann zu bestimmten Zeitpunkten der DAW 3 umprogrammiert werden, um den Maximalausgabestrom und damit die Granularität des DAW 2 einzustellen bzw. an sich wechselnde Gegebenheiten anzupas- sen.
Abhängig von den Gegebenheiten kann das erfindungsgemaße Verfahren zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz in Hardware oder in Software implementiert werden. Die Implementation kann auf einem digitalen Speichermedium, insbesondere einer Diskette oder CD, mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem zusammenwirken können, dass das entsprechende Verfahren ausgeführt wird. Allgemein besteht die Erfindung somit auch in einem Computer-Programm-Produkt mit auf einem maschinenlesbaren Trager gespeichertem Programmcode zur Durchführung, des erfindungsgemäßen Verfahrens, wenn das Computer-Programm-Produkt auf einem Rechner abläuft. In anderen Worten ausgedrückt kann die Erfindung somit als ein Computer-Programm mit einem Programmcode zur Durchführung des Verfahrens realisiert werden, wenn das Computer-Programm auf einem Computer abläuft.
Bezugszeichenliste
10 steuerbarer Oszillator 11 Oszillatorsteuerung
12a Grobabstimmungsleitung 12b Feinabstimmungsleitung
13 Grobabstimmungseinrichtung
14 Feinabstimmungseinrichtung 15 Gesamtsteuerung
40 Messen der Anzahl von Taktzyklen
41 Vergleichen mit einem Referenzwert
42 Frequenzverkleinern
43 Frequenzvergroßern 44 nächster Schritt
50 digital steuerbarer Oszillator 51a erster Inverter 51b zweiter Inverter 51c dritter Inverter 52 Stromsummationsknoten
53 Versorgungsquelle
54 Digital-Analog-Wandler 1
55 Digital-Analog-Wandler 2
56 Digital-Analog-Wandler 3 60 MSB von DAW 1 setzen
61 Frequenzvergleich
62 MSB -1 von DAW 1 setzen
63 Frequenzvergleich
64 Frequenzvergleich im Femabstimmungsmodus 65 Frequenzvergleich im Frequenzverfolgungsmodus
72 erster Rahmen
73 zweiter Rahmen
74 ein ms-Ticks
75 PID 76 Rahmenzahl
77 Fingerabdruck der Rahmenzahl 80 Vorrichtung zum Extrahieren 90 USB-Frontend
91 USB-Kern
92 Quarzoszillator
'93 Quarzoszillatorbeschreibung 94 Taktverteilung
95 CPU
96 Speicher
97 Parallel-I/O-Schnittstelle 130 Einrichtung zum Erfassen 131 Einrichtung zum Zählen
132 Einrichtung zum Vergleichen
140 Einrichtung zum Erfassen
141 Einrichtung zum Zählen
142 Einrichtung zum Vergleichen 520 Synchronisationsdetektorblock
521 Datenwiederherstellungsblock
522 Rahmenstart-Paketidentifikations-Detektor
523 Feinabstimmungs-Zähler
524 Korrekturwert-Erzeugungs-Einrichtung 525 Taktweiterleitungslogik/Takt-Teiler/Vervielfacher

Claims

Patentansprüche
1. Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz, wobei der Datenstrom in regel äßi- gen, mit einer relativen ersten Genauigkeit spezifizierten ersten zeitlichen Abständen ein erstes Datenmuster (SOF-PID) aufweist, und wobei der Datenstrom ferner ein zweites Datenmuster (SYNC-Feld) aufweist, das eine Mehrzahl von Taktperioden mit der Taktfrequenz oder einem Vielfachen der Taktfre- quenz aufweist, wobei die Taktperioden mit einer zweiten relativen Genauigkeit..spezifiziert sind, . die kleiner als die erste relative Genauigkeit ist, mit folgenden Merkmalen:
einer Einrichtung (11) zum Steuern eines steuerbaren Oszilla- tors zum Liefern eines Oszillatortakts mit einer Oszillatortaktfrequenz;
einer Grobabstimmungseinrichtung (13) , die ausgebildet ist,
um unter Verwendung des zweiten Datenmusters und einer Anzahl von Taktperioden des Oszillators die Einrichtung zum Steuern des Oszillators anzusteuern, um dessen Oszillatortaktfrequenz zu verringern, oder um die Oszillatortaktfrequenz zu erhöhen (132) ; und
einer Feinabstimmungseinrichtung (14), die wirksam ist, nachdem die Grobabstimmungseinrichtung wirksam war, und die ausgebildet ist,
um unter Verwendung eines ersten Datenmusters und eines zeitlich folgenden ersten Datenmusters und einer Anzahl von Taktperioden des Oszillators zwischen dem ersten Datenmuster und dem zeitlich folgenden ersten Datenmuster die Einrichtung (11) zum Steuern des Oszillators anzusteuern, um dessen Oszillatortaktfrequenz zu verringern, oder um dessen Oszillatortaktfrequenz zu. erhöhen -(142)., wodurch eine Oszillatortaktfrequenz mit der relativen zweiten Genauigkeit erhalten wird, die gleich der dem Datenstrom zugrundeliegenden Taktfrequenz oder gleich einem Vielfachen oder einem Bruchteil der dem Datenstrom zugrundeliegenden Taktfrequenz ist.
2. Vorrichtung nach Anspruch 1, bei der die Grobabstimmungseinrichtung ausgebildet ist,
um einen Beginn und ein Ende des zweiten Datenmusters zu detektieren (130) ,
um eine Anzahl von Taktperioden des Oszillators in ei- ner Zeitdauer von dem Beginn zu dem Ende des zweiten Datenmusters zu zahlen (131) , und
um in dem Fall, in dem die gezahlte Anzahl großer als ein Referenzwert ist, die Einrichtung zum Steuern des Oszillators anzusteuern, um dessen Oszillatortaktfrequenz zu verringern, oder um in dem Fall, in dem die gezählte Anzahl kleiner als der Referenzwert ist, die Einrichtung zum Steuern des Oszillators anzusteuern, um die Oszillatortaktfrequenz zu erhohen (132) .
3. Vorrichtung nach Anspruch 1 oder 2, bei der die Feinabstimmungseinrichtung ausgebildet ist,
um ein erstes Datenmuster und ein zeitlich folgendes erstes Datenmuster zu detektieren (140) ,
um e ne Anzahl von Taktperioden des Oszillators zwischen dem ersten Datenmuster und dem zeitlich folgenden ersten Datenmuster zu zahlen (141) , und
um in dem Fall, in dem die gezahlte Anzahl großer als ein Referenzwert ist, die Einrichtung (11) -zum Steuern des Oszillators anzusteuern, um dessen Oszillatortaktfrequenz zu verringern, oder um in dem Fall, in dem die gezählte Anzahl kleiner als der Referenzwert ist, die Einrichtung (11) zum Steuern des Oszillators anzusteu- ern, um dessen Oszillatortaktfrequenz zu erhöhen (142)
4. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der der Datenstrom in Rahmen aufgeteilt ist, wobei jeder Rahmen eine Mehrzahl von Paketen aufweist, wobei ein erstes Paket in einem Rahmen eine Rahmenstartidentifikation (SOF- PID) aufweist, und wobei jedes Paket ein Synchronisationsfeld aufweist, wobei die Rahmenstartidentifikation als erstes Datenmuster verwendet wird, und wobei das Synchronisationsfeld als zweites Datenmuster verwendet wird.
5. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der das zweite Datenmuster zumindest zwei aufeinanderfol- gende Null-Eins-Bitsequenzen aufweist.
6. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der die Grobabstimmungseinrichtung ausgebildet ist, um ein Signalmuster (SEO) in dem Datenstrom zu erfassen, das keine Nutzinformationen tragt, das sich von allen möglichen Datenmustern, die Nutzinformationen tragen, unterscheidet, und das dem zweiten Datenmuster in dem Datenstrom unmittelbar vorausgeht, wobei die Grobabstimmungseinrichtung ferner aus- gebildet ist, um bei einer Erfassung des Signalmusters (ΞE0) einen dem Signalmuster folgenden Signalwechsel als Beginn des zweiten Datenmusters zu interpretieren.
7. Vorrichtung nach einem der Ansprüche 1 bis 5,
bei der das zweite Datenmuster eine vorbekannte Flankenfolge umfasst, wobei die Grobabstimmungseinrichtung ausgebildet ist, um Flankenwechsel nach einem Beginn des zweiten Datenmusters mitzuverfolgen, um das Ende des zweiten Datenmusters zu erfassen, wenn eine vorbestimmte Anzahl von Flankenwechseln abgelaufen ist.
8. Vorrichtung nach Anspruch 6, bei der der Datenstrom als differentielles Signal mit einem positiven Untersignal (Dp) und einem negativen Untersignal (Dm) vorliegt, wobei das Signalmuster derart gestaltet ist, dass beide Untersignale den- selben Wert haben.
9. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der die Feinabstimmungseinrichtung folgende Merkmale auf- weist:
eine Datenwiedergewinnungsschaltung (521), die ausgebildet ist, um von der Grobabstimmungseinrichtung (520) an einem Ende des zweiten Datenmusters aktiviert zu werden, um auf das zweite Datenmuster folgende Daten aus dem Datenstrom zu extrahieren.
10. Vorrichtung nach Anspruch 9, bei der die Feinabstimmungseinrichtung folgende Merkmale aufweist:
eine Datenuntersuchungseinrichtung (522) zum Untersuchen der von der Datenwiedergewinnungsschaltung (521) extrahierten Daten, um ein erstes Datenmuster zu detektieren, wenn untersuchte Daten gleich einem vorbestimmten Datenmuster sind.
11. Vorrichtung nach Anspruch 10, bei der das vorbestimmte Datenmuster eine spezielle vordefinierte Bitsequenz ist.
12. Vorrichtung nach Anspruch 11, bei der die spezielle vor- bestimmte Bitsequenz eine Rahmenstart- Paketidentifikationsnummer ist.
13. Vorrichtung nach einem der vorhergehenden Anspr che,
bei der die Feinabstimmungseinrichtung einen Zahler (523) aufweist, der abhängig von einer Detektion eines ersten Da- tenmusters gestartet wird und abhängig von einer Detektion eines zeitlich folgenden ersten Datenmusters gestoppt wird.
14. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Feinabstimmungseinrichtung eine Plausibilitatsuber- prüfungseinrichtung aufweist, die ausgebildet ist, um eine gezählte Anzahl von Taktperioden des Oszillators dahingehend zu überprüfen, ob der Wert kleiner als eine obere Schwelle und damit plausibel ist, wobei im Falle einer festgestellten Nicht-Plausibilitat der erhaltene Zahlwert nicht f r eine Feinabstimmung verwendet wird.
15. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der der steuerbare Oszillator zusammen mit der Grobabstimmungseinrichtung und der Feinabstimmungseinrichtung auf einem Chip integriert ist.
16. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der steuerbare Oszillator eine ungerade Anzahl von Inver- tern (51a, 51b, 51c) aufweist, die in einem Ring geschaltet sind.
17. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der der steuerbare Oszillator (10) stromgesteuert ist.
18. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der die Oszillator-Steuerung (11) eine Digital-Analog- Wandler-Anordnung zur Ansteuerung des steuerbaren Oszillators (10) aufweist.
19. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Grobabstimmungseinrichtung ausgebildet ist, um iterativ zu arbeiten, und ferner ausgebildet ist, um in einem Iter tionsschritt nach einer Frequenzverringerung oder Fre- quenzerhöhung erneut einen Beginn und ein Ende des zweiten Datenmusters zu detektieren, die Anzahl von Taktperioden zu zahlen und den Oszillator anzusteuern.
20. Vorrichtung nach Anspruch 19, bei der die Grobabstim- mungseinrichtung ausgebildet ist, um in einem ersten Iterationsschritt den steuerbaren Oszillator so anzusteuern, dass sich seine Frequenz um eine erste vorbestimmte Differenzfrequenz verändert, und um in einem weiteren Iterationsschritt den steuerbaren Oszillator zu anzusteuern, dass sich seine Frequenz um eine zweite vorbestimmte Differenzfrequenz verändert, wobei die zweite vorbestimmte Differenzfrequenz kleiner als die erste vorbestimmte Differenzfrequenz ist.
21. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Feinabstimmungseinrichtung ausgebildet ist, um iterativ zu arbeiten, und ferner ausgebildet ist, um in einem weiteren Iterationsschritt nach einer Frequenzverringerung oder Frequenzerhöhung erneut ein Beginn und ein Ende des zweiten Datenmusters zu detektieren, die Anzahl von Taktperioden zu zählen und den Oszillator anzusteuern.
22. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Feinabstimmungseinrichtung ausgebildet ist, um in einem ersten Iterationsschritt den steuerbaren Oszillator so anzusteuern, dass sich seine Frequenz um eine erste vorbestimmte Differenzfrequenz verändert, und um in einem weiteren Iterationsschritt den steuerbaren Oszillator so anzusteuern, dass sich seine Frequenz um eine zweite vorbestimmte Differenzfrequenz verändert, wobei die zweite vorbestimmte Diffe- renzfrequenz kleiner als die erste vorbestimmte Differenzfrequenz ist.
23. Vorrichtung nach einem der Ansprüche 19 bis 22, bei der die Differenzfrequenz binär gewichtet ist und eine Differenzfrequenz immer halb so groß wie eine vorausgehende Differenzfrequenz ist.
24. Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Oszillatorsteuerung (11) einen Digital-Analog-Wandler aufweist,
wobei der Digital-Analog-Wandler (54) eingangsseitig mit einer binären Zahl 'einer Breite von n Bits beaufschlagbar ist,
wobei der Digital-Analog-Wandler mit einer elektrischen Eingangsgröße (53) versorgbar ist,
wobei eine von dem Digital-Analog-Wandler ausgangsseitig gelieferte Steuergröße dem steuerbaren Oszillator (10) zufuhrbar ist, und
wobei ein Betrag der elektrischen Steuergröße gleich einem
Verhältnis ist, das durch die binäre Zahl und die elektrische Eingangsgröße festgelegt ist.
25. Vorrichtung nach Anspruch 24, bei der die Grobabstim- mungseinrichtung (524) ausgebildet ist, um iterativ und ausgehend von einem höchstwertigen Bit eine vorbestimmte Anzahl von dem höchstwertigen Bit folgenden niederwertigen Bits zu bestimmen, wobei die vorbestimmte Anzahl kleiner als n ist.
26. Vorrichtung nach Anspruch 25, bei der die Feinabstimmungseinrichtung ausgebildet ist, um iterativ und ausgehend von einem Bit, dessen Wertigkeit kleiner ist als ein durch die Grobabstimmungseinrichtung bestimmtes niederstwertiges Bit, restliche Bits des DAW zu bestimmen.
27. Vorrichtung nach einem der Ansprüche 24 bis 26, bei der -die .-Oszillatorsteuerung (1-1) ferner einen 'weiteren Digital- Analog-Wandler (55) aufweist, der von einer Frequenzverfolgungseinrichtung (524) ansteuerbar ist, die aktivierbar ist, wenn Bits des einen Digital-Analog-Wandlers (54) durch die • Gröbabstimmungseinrichtung und die Feinabstimmungseinrichtung bestimmt sind, wobei der weitere Digital-Analog-Wandler durch eine elektrische Eingangsgröße versorgbar ist, die kleiner als die elektrische Eingangsgröße ist, mit der der eine Digital-Analog-Wandler versorgt wird, und wobei ein höchstwertiges Bit des weiteren Digital-Analog-Wandlers während eines Bestimmens von Bits des einen Digital-Analog-Wandlers durch die Gröbabstimmungseinrichtung und die Feinabstimmungsein-r . richtung gesetzt ist, und
wobei Ausgangssignale des einen Digital-Analog-Wandlers (54) und des weiteren Digital-Analog-Wandlers (55) summierbar sind (52), um einen summierten Wert dem Oszillator (10) zuzuführen.
28. Vorrichtung nach Anspruch 27, bei der die Oszillatorsteu- erungseinrichtung (11) einen dritten Digital-Analog-Wandler
(56) aufweist, der ausgebildet ist, um die elektrische Ein- ■ gangsgröße für den zweiten Digital-Analog-Wandler (55) zu liefern, wobei der dritte Digital-Analog-Wandler mit derselben elektrischen Eingangsgröße beaufschlagbar ist, mit der der erste Digital-Analog-Wandler (54) beaufschlagbar ist, und wobei der dritte Digital-Analog-Wandler mit einer binären Zahl eingangsseitig belegbar ist, die bewirkt, dass die e- lektrische Eingangsgröße für den zweiten Digital-Analog- Wandler kleiner als die elektrische Eingangsgröße für den ersten Digital-Analog-Wandler ist.
29. Vorrichtung nach Anspruch 28,
bei der die Oszillatorsteuerungseinrichtung (11) ferner eine eigene Versorgungsquelle (53) zum Liefern der elektrischen
Eingangsgröße für den ersten Digital-Analog-Wandler (54) und •. den dritten- Digital-Analog-Wandler (56) -aufweist. .
30. Vorrichtung nach einem der Ansprüche 24 bis 29, bei der die elektrische Eingangsgroße ein Strom ist, und bei der die elektrische Ausgangsgröße ein Strom ist.
31. Vorrichtung nach einem der vorhergehenden Ansprüche,
bei der Datenstrom ein Datenstrom gemäß dem USB-Standard ist, in dem Taktfrequenzen von 1,5 MHz, 12 MHz und 480 MHz ver- wendbar sind.
32. Vorrichtung nach Anspruch 31, bei der die Oszillatortaktfrequenz auf eine Nennfrequenz von 96 MHz steuerbar ist, so dass die Oszillatortaktfrequenz das 64-fache von 1,5 MHz, das 8-fache von 12 MHz oder das 1/5-fache von 480 MHz betragt, so dass für alle USB-Frequenzen dieselbe Nenn- Oszillatortaktfrequenz verwendbar ist.
33. Verfahren zum Extrahieren einer einem Datenstrom zugrun- deliegenden Taktfrequenz, wobei der Datenstrom in regelmäßigen, mit einer relativen ersten Genauigkeit spezifizierten ersten zeitlichen Abständen ein erstes Datenmuster (SOF-PID) aufweist, und wobei der Datenstrom ferner ein zweites Datenmuster (SYNC-Feld) aufweist, das eine Mehrzahl von Taktperio- den mit der Taktfrequenz oder einem Vielfachen der Taktfrequenz aufweist, wobei die Taktperioden mit einer zweiten relativen Genauigkeit spezifiziert sind, die kleiner als die erste relative Genauigkeit ist, mit folgenden Schritten:
Steuern eines steuerbaren Oszillators zum Liefern eines Oszillatortakts mit einer Oszillatortaktfrequenz unter Verwendung eines Grobabstimmungsschritts und eines Feinabstimmungs- schritts,
wobei der Grobabstimmungsschritt ausgebildet ist, um unter Verwendung des zweiten Datenmusters und einer An- zahl von Taktperioden des Oszillators die Oszillatortaktfrequenz zu verringern oder zu erhohen; und
wobei der Feinabstim ungsschritt (14), der auf den Grobabstimmungsschritt folgt, ausgebildet ist, um unter Verwendung eines ersten Datenmusters und eines zeitlich folgenden ersten Datenmusters und einer Anzahl von Taktperioden des Oszillators zwischen dem ersten Datenmuster und dem zeitlich folgenden ersten Datenmuster die Oszillatortaktfrequenz zu verringern oder zu erhöhen,
wodurch eine Oszillatortaktfrequenz mit der relativen zweiten Genauigkeit erhalten wird, die gleich der dem Datenstrom zugrundeliegenden Taktfrequenz oder gleich einem Vielfachen oder einem Bruchteil der dem Datenstrom zugrundeliegenden Taktfrequenz ist.
34. Computer-Programm mit einem Programmcode zum Durchführen des Verfahrens zum Extrahieren gemäß Patentanspruch 33, wenn das Computer-Programm auf einem Computer abläuft .
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