WO2004017082A1 - 半導体検査装置および半導体装置の製造方法 - Google Patents

半導体検査装置および半導体装置の製造方法 Download PDF

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WO2004017082A1
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sampling
semiconductor
semiconductor device
frequency spectrum
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PCT/JP2003/009951
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Wen Li
Masami Makuuchi
Masayoshi Takahashi
Shuji Kikuchi
Original Assignee
Hitachi, Ltd.
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to an analog test technique for a semiconductor device, and more particularly to a technique effective when applied to correction of a skew error generated at the time of sampling a response signal.
  • analog tests in systems such as system LSIs are performed by analog / mixed signal test systems or semiconductor test equipment such as logic testers and external analog BST (Built Out Self Test) systems.
  • analog / mixed signal test systems or semiconductor test equipment such as logic testers and external analog BST (Built Out Self Test) systems.
  • the analog signal generated from a DUT (Device Under Test) such as a system LSI is sampled in waveform and digitized, the digitized signal is temporarily stored in memory, Fourier-transformed, and The signal, noise, distortion, etc. are separated and the signal-to-noise ratio (SNR) and total harmonic distortion (THD) are determined.
  • a DUT Device Under Test
  • SNR signal-to-noise ratio
  • TDD total harmonic distortion
  • waveform sampling is handled by a single A / D (analog / digital) converter.
  • the sampling frequency Fs of the A / D converter must be at least twice the frequency Ft of the analog signal to be measured.
  • the present inventor has examined the provision of a parallel ADC (analog / digital converter) sampling system 30 for realizing high-speed and high-accuracy sampling in a semiconductor inspection apparatus.
  • ADC analog / digital converter
  • the parallel ADC sampling system 30 includes, for example, three delay circuits 31 and four high-precision A / D converters 32. Then, the parallel ADC sampling system 30 controls the analog signals output from the semiconductor device DUT based on the test waveform output from the waveform pattern generator 37 to the four A / D converters 32 simultaneously and simultaneously. To be configured.
  • the sampling frequency Fs of each A / D converter 32 is shifted by a fixed amount through three delay circuits 31 and then sampled at the same frequency Fs generated by the sampling clock generation circuit 38. It is necessary to set the delay time of each delay circuit 31 from the second channel to the n-th channel, that is, lZnFs 2 / nF s, ..., (n-1) / nF s It is.
  • D1 (i), D2 (i), D3 (i), D4 (i), ... Dn (i) are stored in the memory 33. After that, they are crossed one point at a time by the waveform synthesizing means 34, and D1 (0), D2 (0), D3 (0), D4 ( ⁇ ),... ⁇ Dn (0), D1 (1) , D2 (1), D3 (1), D4 (1),... ⁇ Dn (1), D1 (2), D2 (2), D3 (2), D4 (2),... ⁇ D n (2), ..., D1 (m-1), D2 (m-1), D3 (m-1), D4 (m-1), ... Dn (m-1) In order, one is synthesized into a sequence of sampling data whose length is nxm.
  • sampling data synthesized in this way is the same as taking a sampling data of the same nxm length at a sampling frequency of nFs using one high-speed, high-precision A / D converter. Can be.
  • the synthesized sampling data is transformed into a fast Fourier transform by FFT35.
  • the measurement item evaluation means 36 evaluates the measurement item by performing frequency spectrum analysis.
  • the present invention provides a master clock, a pattern generator for generating a pattern data including information on a test waveform, and a master clock and a master clock.
  • a semiconductor inspection apparatus comprising: a clock generation unit that generates a sampling clock; ⁇ -1 delay unit that delays the sampling clock of the clock generation unit; and a clock.
  • Sampling clock output from the generator, and ⁇ _ 1 N digital converters for converting a response waveform output from the semiconductor device into digital data based on a sampling clock output from each of the delay units, and sampling output from the n digital converters
  • a storage unit for storing the data and a waveform synthesizing unit for synthesizing the sampling data stored in the storage unit to generate a digital sampling waveform;
  • N a frequency spectrum in which noise components generated by skew in one delay unit are corrected.
  • the present invention also provides a pattern generator for generating a pattern clock including information on a test waveform and a test waveform, and a timing generator for receiving the master clock and the pattern data and generating a test waveform.
  • a driver for applying a test waveform to the semiconductor device; a sampling means for sampling a response waveform from the semiconductor device; and a data processing means for generating a time-domain waveform from sampling data sampled by the sampling means.
  • the sampling means includes: a clock generation unit that generates a sampling clock; ⁇ —one delay unit that delays the sampling clock of the clock generation unit; and an output from the clock generation unit.
  • Sampling clock and the output of each of the ⁇ - ⁇ digital converters for converting the response waveform output from the semiconductor device into digital data based on the pulling clock, and storing the sampling data output from the ⁇ digital converters
  • a storage unit and a waveform synthesizing unit for synthesizing the sampling data stored in the storage unit to generate a digital sampling waveform, wherein the data processing unit converts the digital sampling waveform into ⁇ 1 delay units.
  • the present invention provides a process of forming a semiconductor element on a semiconductor wafer to form a semiconductor chip, sampling a response waveform output from a semiconductor device based on a test waveform, and extracting a noise component from the sampled data.
  • Frequency spectrum corrected for A process of generating response time and inspecting a response waveform of a semiconductor device using the corrected frequency spectrum, a process of dicing a semiconductor wafer along a dicing line, and dividing the semiconductor wafer into individual semiconductor chips; Forming a semiconductor device using a semiconductor chip.
  • the present invention also provides a process of forming a semiconductor chip on a semiconductor wafer to form a semiconductor chip, delaying a response waveform output from a semiconductor device based on a test waveform by n digital converters and a sampling clock. Sampling is performed using n-1 delay units, and the sampled sampling data is subjected to Fourier transform to obtain a frequency spectrum, and then noise generated by skew in the n-1 delay units.
  • a process of inspecting the response waveform of a semiconductor device using the corrected frequency spectrum by correcting the components a process of dicing a semiconductor wafer along a dicing line and separating the semiconductor wafer into semiconductor chips, Forming a semiconductor device using a chip.
  • the present invention also provides a process of forming a semiconductor element on a semiconductor wafer to form a semiconductor chip, sampling a response waveform output from a semiconductor device based on a test waveform, and extracting a noise component from the sampled data. Generating a corrected time-domain waveform and inspecting the response waveform of the semiconductor device using the corrected time-domain waveform; dicing the semiconductor wafer along a dicing line to singulate into semiconductor chips; Forming a semiconductor device using the singulated semiconductor chips.
  • the present invention provides a process of forming a semiconductor chip on a semiconductor wafer to form a semiconductor chip, and using a response waveform output from a semiconductor device based on a test waveform to n digital converters and a sampling clock.
  • Sampling is performed using n-1 delay units, and the sampled data is subjected to Fourier transform to obtain a frequency spectrum, and then noise components generated by skew in the n-1 delay units are corrected.
  • the present invention it is possible to provide a semiconductor inspection device capable of significantly improving the measurement accuracy of analog characteristics in a semiconductor device. Further, according to the present invention, the semiconductor device can be manufactured by inspecting the response waveform of the semiconductor device with high accuracy.
  • FIG. 1 is an overall block diagram showing a first embodiment of a semiconductor inspection apparatus according to the present invention.
  • FIG. 2 is a block diagram showing a first embodiment of a WFD and a data processor provided in the semiconductor inspection apparatus according to the present invention.
  • FIG. 3 is a simulation diagram showing an example of a frequency spectrum in a sampling period.
  • FIG. 4 is a simulation diagram showing another example of the frequency spectrum in the sampling data.
  • FIG. 5 is a block diagram showing a second embodiment of the WFD and the data processor provided in the semiconductor inspection apparatus according to the present invention.
  • FIG. 6 (a) shows an example of a sine waveform obtained by performing an inverse Fourier transform on the frequency spectrum from which the noise component has been eliminated in the second embodiment according to the present invention. ) is c
  • FIG. 7 is a diagram showing a sine waveform distorted obtained by inverse Fourier transform the frequency scan Bae transfected ram including a skew one error which is a comparative example, the semiconductor inspection apparatus according to the present invention
  • FIG. 6 is an overall block diagram showing a second embodiment.
  • FIG. 8 is a block diagram of a semiconductor inspection device studied by the present inventors. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is an overall block diagram showing a first embodiment of a semiconductor inspection apparatus according to the present invention.
  • the semiconductor inspection device 1 performs an analog test of a system LSI or the like.
  • the semiconductor inspection apparatus 1 includes a control unit 2 and an analog / mixed signal tester 3.
  • the control unit 2 includes, for example, a personal convenience store and a workstation, and controls all controls in the analog / mixed signal tester 3.
  • the analog / mixed signal test 3 consists of a waveform pattern generator 4, an arbitrary waveform generator 5, a WFD (Wave Form Digitizer) 6, a data processor 7, and a clock generator (master clock) 8. You.
  • the waveform pattern generator 4 includes a pattern generator 4a, a timing generator 4b, and a driver 4c.
  • the pattern generator 4a generates a test pattern
  • the timing generator 4b generates a test waveform consisting of a sine waveform pattern of a digital signal based on the test pattern generated by the pattern generator 4a.
  • Generate The driver 4c outputs the test waveform to the semiconductor device DUT (Device Under Test) to be tested.
  • Arbitrary waveform generator 5 generates an arbitrary waveform and outputs it to semiconductor device DUT.
  • WFD (sampling means) 6 samples the analog response waveform output from the semiconductor device DUT.
  • the data processor 7 performs a Fourier transform of the data sampled by the WFD 6 and evaluates a response waveform output from the semiconductor device DUT.
  • the clock generator 8 is composed of a waveform pattern generator 4, an arbitrary waveform generator 5, a WFD 6, and a data processor 7. Supply the reference clock to drive the analog / mixed signal TES3.
  • FIG. 2 is a block diagram showing a configuration of a first embodiment of a WFD and a data processor provided in a semiconductor inspection apparatus.
  • FIG. 3 and FIG. 4 are diagrams each showing an example of a simulation of a frequency spectrum in one sampling period.
  • the WFD 6 includes a parallel A / D conversion circuit 9, a memory (storage unit) 10, a waveform synthesis unit (waveform synthesis unit) 11, and a sampling clock generation circuit (clock generation unit) 12.
  • the parallel A / D conversion circuit 9 includes three delay circuits (delay units) 9 ai to 9 a 3 and four A / D converters (digital conversion units) ⁇ ⁇ ⁇ ⁇ .
  • the delay times of these delay circuits 9 ai to 9 a 3 are different from each other. For example, they have delay times of 1/4 Fs, 2/4 Fs, and 3/4 Fs.
  • Analog response waveforms output from the semiconductor device DUT are input to the A / D converters 9 bi to 9 b 4 , respectively.
  • the sampling control terminal of the A / D converter 9b ⁇ is connected so that the sampling clock Fs output from the sampling clock generation circuit 12 is directly input to the control terminal. To perform waveform sampling.
  • control terminals of the A / D converters 9 b 2 to 9 b 4 are connected so that the sampling signals delayed by the delay circuit Sai gas are input to the control terminals, respectively. 2 to 9 b 4 performs waveform sampling based on these delayed sampling signal.
  • the data sampled by the A / D converters 9bi to 9b 4 are output to the memory 10 respectively.
  • the memory 10 captures and stores the sampling data of the A / D converter 9 bgb 4 .
  • the sampling data stored in the memory 10 is output to the waveform synthesizing means 11.
  • the waveform synthesizing means 11 synthesizes the digital sampling signal trains respectively output from the AZD conversion circuit 9 bigb 4 and synthesizes the waveform of one digital sampling signal train as described above.
  • the data processor 7 includes an FFT (Fourier transform processing unit) 13, a skew error correction unit (skew error correction unit) 14, and a measurement item evaluation unit (measurement evaluation unit) 15.
  • FFT Fast Fourier transform processing unit
  • skew error correction unit skew error correction unit
  • measurement evaluation unit measurement evaluation unit
  • the FFT 13 performs a Fourier transform process on the digital sampling data synthesized by the waveform synthesis means 11.
  • the skew error correction means 14 detects a delay time error of the delay circuits 9 ai to 9 a 3 , that is, a noise component generated due to so-called skew, from the frequency spectrum obtained by the Fourier transform of the FFT 13, The components are deleted and output to the measurement item evaluation means 15.
  • the measurement item evaluation means 15 evaluates AC characteristics such as signal-to-noise ratio (SNR) and total harmonic distortion (THD) from the input frequency spectrum.
  • SNR signal-to-noise ratio
  • TDD total harmonic distortion
  • FIG. 1 a technique for correcting a skew error will be described with reference to FIGS. 1, 2, 3, and 4.
  • sinusoidal wave generation data of a single frequency generated by the waveform butter generator 4 of the semiconductor inspection device 1 is applied to the semiconductor device DUT.
  • the semiconductor device DUT outputs the output waveform (response waveform) of the analog signal that has received the sine wave generation to WFD6.
  • This output waveform is sampled by the parallel A / D conversion circuit 9, stored in the memory 10, and synthesized into one digital sampling signal train waveform by the waveform synthesis means 11. ⁇ ⁇ 09951
  • the waveform of the digital sampling signal sequence is subjected to frequency analysis by frequency spectrum by Fourier transform by FFT13.
  • the noise component generated from the skew error exists only in the special frequency components shown below. .
  • the special frequency components are: Fs—Ft, Fs + Ft, 2Fs—Ft, 2Fs + Ft,..., 2Fs / n—Ft.
  • the frequency of the skew error depends on the frequency Ft of the applied analog signal, the sampling frequency Fs of each A / D converter 9 b to 9 b 4 , and the channel (A / D converter).
  • 2Fs / n is the equivalent next frequency of the A / D conversion circuit 9 configured using n A / D converters.
  • Fig. 3 and Fig. 4 show the simulation results of the frequency spectrum by FFT I3.
  • FIG. 3 (a) shows the frequency spectrum when there is no skew error
  • Fig. 3 (b) shows the frequency spectrum when there is a skew error
  • FIG. 4 is a frequency spectrum when the skew error is corrected by the skew error correction means 14 provided in the data processor 7.
  • the sampling frequency Fs of each A / D converter gbi gb is 1.5 GHz, and the frequency of the analog signal output from the semiconductor device DUT is 200 MHz.
  • frequency Ft of the analog signal output from the semiconductor device DUT A / D converter 9 pictmap ⁇ 9 b 4 is used the sampling frequency F s, 4 single A / D converter as well From 9 ⁇ ⁇ b 4 , the frequency components of the skew error are F s – Ft, Fs + Ft, and 2Fs – Ft.
  • the signal 9951 By utilizing the frequency characteristics of the skew error, the signal 9951
  • the skew error correction means 14 determines the amplitude A 1 of the signal component and the amplitudes A 2 (Fs ⁇ Ft), A3 (Fs + Ft), and A4 (2Fs ⁇ Ft) of the skew error components from the frequency spectrum.
  • the skew error correction means 14 obtains noise and distortion in the frequency spectrum because the frequency components of Fs ⁇ Ft, Fs + Ft, and 2Fs ⁇ Ft are noise components caused by the skew error.
  • the amplitude of the frequency component at which the skew error occurs is set to zero, and the processing is performed outside the target.
  • the skew error correction unit 14 corrects the deterioration of the measurement accuracy in the frequency spectrum caused by the skew error. Thereafter, the frequency spectrum in which the skew error has been corrected is output to the measurement item evaluation means 15, and the AC characteristics such as the signal-to-noise ratio and the total harmonic distortion are evaluated.
  • the semiconductor device DUT can be evaluated with high accuracy.
  • FIG. 5 is a block diagram showing a second embodiment of the WFD and the data processor provided in the semiconductor inspection apparatus.
  • Fig. 6 (a) shows the result of the IFFT of the second embodiment. ⁇ ⁇
  • FIG. 6 (b) is a diagram showing an example of a sine waveform obtained by inverse Fourier transform
  • FIG. 6 (b) is a diagram showing an example of a distorted sine waveform obtained by inverse Fourier transform by IFFT of a comparative example.
  • a semiconductor inspection device 1 for performing an analog test of a system LSI or the like includes a control unit and an analog / mixed signal tester 3. As shown in FIG. 5, the analog / mixed signal test 3 also includes a WFD 6 and a data processor 7a.
  • the internal configuration of the WFD 6 is the same as that of the first embodiment, and includes a parallel A / D conversion circuit 9, a memory 10, a waveform synthesizing unit 11, and a sampling clock generation circuit 12.
  • the parallel AZD converter 9 includes three delay circuits 9 ai to 9 a 3 and four AZD converters 9 ⁇ ⁇ ⁇ b 4 .
  • the data processing unit 7a is shown in the first embodiment: FFT 13, skew error correction means 14, IFFT (inverse Fourier transform processing unit) 16, and waveform quality evaluation means (measurement evaluation unit) 17 is newly provided.
  • the IFFT 16 is connected to the skew error correction means 14, and the IFFT 16 is an inverse Fourier transform means for converting the frequency spectrum corrected by the skew error correction means 14 into time domain waveform data. It is.
  • the waveform quality evaluation means 17 is connected to the IFFT 16 and evaluates the quality of the time domain waveform data converted by the IFFT16.
  • the waveform synthesizing means 11 synthesizes the digital sampling signal sequence into one digital sampling signal sequence waveform, and outputs the result to the FFT 13. Output.
  • the input digital sampling data is Fourier-transformed by FFT13.
  • the skew error correction means 14 outputs the frequency skew obtained by the Fourier transform. ⁇ Eliminate noise components caused by skew from the spectrum.
  • a sine waveform shown in FIG. 6 (a) is obtained by inverse Fourier transform by IFFT16. This sine waveform is evaluated by the waveform quality evaluation means 17.
  • a time waveform data in which the delay time error of the A / D conversion circuit 9 is corrected can be obtained. Can be accurately measured or evaluated.
  • the characteristics of the corrected time waveform data can be evaluated. Further, by comparing and processing the corrected time waveform data and the known signal waveform, the quality evaluation or the self-test of the semiconductor inspection apparatus 1 becomes possible, and the reliability of the semiconductor inspection apparatus 1 can be improved.
  • FIG. 6 (b) shows an example of a waveform data when a frequency spectrum including a skew error is inverse-Fourier-transformed by IFFT 16 as a comparative example examined by the present inventors. Is shown. Wl and AW2 indicate the waveform amplitude error caused by the skew error.
  • the signal waveform that should be a sine wave is deformed due to the waveform amplitude error caused by the skew error of the delay circuits 9 ai to 9 a 3. May be difficult.
  • the waveform quality evaluation means 17 can obtain time waveform data in which the delay time error has been corrected, so that the time domain characteristics such as the signal amplitude and the half width can be accurately determined for the time domain waveform output from the semiconductor device DUT. It can be measured or evaluated.
  • the signal input to the semiconductor inspection device 1 has a known signal waveform, it is possible to evaluate the characteristics of the corrected time waveform over time. Furthermore, by comparing and calculating the corrected time waveform data and the known signal waveform, it is possible to evaluate the quality of the semiconductor inspection device 1 or to perform a self-test, thereby improving the reliability of the semiconductor inspection device 1. Can be.
  • manufactured product wafers are subjected to initial defect selection by P inspection (Pellet inspection).
  • P inspection Pellet inspection
  • an analog test of the semiconductor device DUT is performed.
  • the selected non-defective semiconductor wafers are diced and only non-defective chips are individually packaged.
  • the final product with the package formed is subjected to a burn-in test and then a final screening test.
  • a burn-in test an analog test of the semiconductor device DUT using the semiconductor inspection device 1 is performed.
  • Semiconductor devices that have become non-defective products in the final screening test are shipped through the steps of labeling and appearance inspection.
  • the semiconductor inspection apparatus 1 by using the semiconductor inspection apparatus 1 according to the present invention to perform an analog test using the time waveform data in which the delay time error has been corrected, the time domain characteristics can be measured and evaluated with high accuracy. As a result, a high-quality semiconductor device can be manufactured.
  • test waveform is a sine wave signal output from the semiconductor device.
  • present invention is not limited to the case where the test target signal is a sine wave.
  • test objects include module products such as hard disk drives in addition to semiconductor devices that output any periodic signal waveform.
  • the analog B 0 ST 19 includes an arbitrary waveform generator 5, a WFD 6, a data processor 7, and a clock generator 8, as in the first embodiment.c
  • the internal configuration of the WFD 6 and the data processor 7 also has the same configuration as one of the configurations shown in FIG. 2 or FIG. 5 shown in the first embodiment.
  • the method of manufacturing a semiconductor device using the semiconductor inspection device 1a is the same as that of the first embodiment except for the above points.
  • a pattern generator 4a for generating a master clock and a pattern data including information on a test waveform, and a timing generation circuit 4 for receiving the master clock and the pattern data and generating a test waveform
  • a driver 4c for applying the test waveform to the semiconductor device, a sampling unit 6 for sampling a response waveform from the semiconductor device, and a frequency spectrum from a sampling data sampled by the sampling unit.
  • a semiconductor inspection apparatus having a data processing unit for obtaining a clock signal, wherein the sampling unit includes a clock generation unit for generating a sampling clock, and n ⁇ 1 delaying the sampling clock of the clock generation unit.
  • Delay unit 9a the sampling clock output from the clock generation unit, and n Based on the sampling clock 1 delay unit outputs respectively, for converting the response waveform output from the semiconductor device to a digital de Isseki n digital converters 9 b, a storage unit 10 for storing the sampling data output from the n digital converters, and a sampling data stored in the storage unit for synthesizing the digital data.
  • a waveform synthesizing unit 11 for generating a sampling waveform, wherein the data processing unit 7 corrects a noise component generated by skew in the (n ⁇ 1) delay units 9a from the digital sampling waveform. This is to generate a trajectory.
  • the data processing means 7 performs a Fourier transform on the digital sampling waveform generated by the waveform synthesizing section 11 to generate a frequency spectrum of the digital sampling waveform.
  • a skew error correction unit 1 for detecting and correcting a noise component generated by the skew of the n ⁇ 1 delay units from the frequency spectrum generated by the Fourier transform processing unit 4 is provided.
  • the data processing unit 7 is a measurement and evaluation unit that evaluates the response waveform from the frequency spectrum corrected by the skew error correction unit 14. Part 15 is provided.
  • a pattern generator 4a for generating a master clock and a pattern data including information on a test waveform, and a timing generator circuit for receiving the master clock and the pattern data and generating a test waveform 4b, a driver 4c for applying the test waveform to the semiconductor device, sampling means 6 for sampling a response waveform from the semiconductor device, and a time domain waveform from the sampling data sampled by the sampling means.
  • a semiconductor inspection apparatus having a data processing unit 7 for generating a clock, wherein the sampling unit 6 includes a clock generation unit 12 for generating a sampling clock, and n 1 1 for delaying a sampling clock of the clock generation unit.
  • Delay units 9a, the sampling clock output from the clock generation unit, and the n-1 n number of delay units is based on the sampling clock of it it outputs, it converts the response waveform output from the semiconductor device to digital evening Lud Isseki ⁇
  • a digital converter 9b a storage unit 10 for storing the sampling data output from the n digital converters, and a sampling data stored in the storage unit to generate a digital sampling waveform.
  • the data processing means 7 generates, from the digital sampling waveform, a frequency spectrum in which a noise component generated due to a skew in the (n-1) delay units 9a is corrected.
  • a time domain waveform is generated from the frequency spectrum.
  • the data processing unit 7 includes a Fourier transform processing unit 13 that performs a Fourier transform on the digital sampling waveform generated by the waveform combining unit 11 and generates a frequency spectrum of the digital sampling waveform.
  • a skew error correction unit 14 for detecting and correcting a noise component generated by the skew of the n-1 even delay unit from the frequency spectrum generated by the Fourier transform processing unit, and the skew error correction unit
  • an inverse Fourier transform processing unit 16 that performs an inverse Fourier transform on the frequency spectrum tram corrected by the above and generates a time-domain waveform.
  • the data processing means 7 calculates a signal amplitude and a half value width in the response waveform from the time domain waveform generated by the inverse Fourier transform processing unit 16. It has a measurement evaluation section 17 for evaluating characteristics.
  • the skew error correction unit may determine a frequency of a noise component generated by skew from the frequency spectrum. And remove its frequency components.
  • the skew error correction section specifies a frequency of a noise component generated by skew from the frequency spectrum, deletes the frequency component, It corrects the frequency component of the response waveform in the frequency spectrum.
  • the skew error correction section specifies a frequency of a noise component generated by skew from the frequency spectrum and deletes the frequency component.
  • the correction of the time domain waveform is performed based on the frequency of the noise component.
  • a high-quality semiconductor device can be manufactured because a response waveform of the semiconductor device can be inspected with high accuracy.

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Abstract

本発明は、クロック生成部のサンプリングクロックを遅延させるn-1個の遅延部と、クロック生成部から出力されたサンプリングクロック、および前記n-1個の遅延部がそれぞれ出力するサンプリングクロックに基づいて、前記半導体装置から出力される応答波形をデジタルデータに変換するn個のデジタル変換器と、前記n個のデジタル変換器から出力されたサンプリングデータを格納する格納部と、前記格納部に格納されたサンプリングデータを合成し、デジタルサンプリング波形を生成する波形合成部とを有するサンプリング手段と、前記波形合成部から得られるデジタルサンプリング波形から、前記n-1個の遅延部におけるスキューにより発生した雑音成分を補正した周波数スペクトラムを生成するデータ処理手段とを設けた半導体検査装置及び該半導体検査装置を用いた半導体装置の製造方法である。

Description

明 細 書 半導体検査装置および半導体装置の製造方法 技術分野
本発明は、 半導体装置におけるアナログテスト技術に関し、 特に、 応答信号の サンプリングの際に生じたスキュ一誤差の補正に適用して有効な技術に関するも のである。 再景技術
たとえば、 システム L S Iなどにおけるアナログテストは、 アナログ/ミクス ト信号テストシステム、 あるいはロジックテスタと外付けのアナログ B 0 S T (Built Out Self Test) システムなどの半導体検査装置により行われる。
この場合、 システム L S Iなどの D U T (Device Under Test) から発生した アナ口グ信号を波形サンプリングしてデジ夕ル化し、 そのデジ夕ル信号を一旦メ モリに記憶させてフーリエ変換し、 周波数領域において信号、 雑音、 歪等に分離 し、 信号雑音比 （S N R ) 、 および全高調歪 （T H D ) などを求める。
本来、 波形サンプリングは、 1つの A/D (アナログ/デジタル) 変換器によ つて処理される。 ただし、 ネィキスト定理により、 A/D変換器のサンプリング 周波数 F sは、 測定したいアナログ信号の周波数 F tの 2倍以上なければいけな い。
高速アナログデバイスの A C特性を測定するために、 高速高精度サンプリング 用の A/D変換器は必要である。 ただし、 単独の A/D変換器の場合、 変換精度 と変換速度とには相反関係があるので、 高精度の A/D変換器に対して、 サンプ リング速度の制限がある。 Δ 発明の開示
そのため、 本発明者は、 第 8図に示すように、 半導体検査装置において、 高速 高精度サンプリングの実現する並列 ADC (アナログ /デジタル変換器） サンプ リングシステム 30を設けることを検討してみた。
この並列 AD Cサンプリングシステム 30は、 たとえば、 3つの遅延回路 31 と 4つの高精度な A/D変換器 32から構成する。 そして、 並列 ADCサンプリ ングシステム 30は、 波形パターン発生器 37から出力された試験波形に基づい て半導体装置 DUTから出力されるアナログ信号を 4つの A/D変換器 32にそ れそれ同時に入力するように構成する。
各々の A/D変換器 32のサンプリング周波数 Fsは 3つの遅延回路 31を通 して位相を一定量ずらした後、 サンプリングクロヅク発生回路 38が発生した同 じ周波数 Fsでサンプリングされる。 各遅延回路 31の遅延時間の設定は、 二番 目のチャンネルから nチャンネルまで、 それそれ lZnFs 2/nF s, ···、 (n- 1) /nF sの遅延時間を設定することが必要である。
各チャンネルから得た全ての長さが mのサンプリングデ一夕 D 1 (i) 、 D 2 (i) 、 D 3 (i) 、 D4 (i)、 …ヽ Dn (i) はメモリ 33に格納された後、 波形合成手段 34によって 1ポイントづっ交叉して、 D1 (0) 、 D 2 (0) 、 D 3 (0) 、 D4 (◦)、 …ヽ Dn (0) 、 D 1 (1) 、 D 2 (1)、 D 3 ( 1 )、 D4 ( 1 )、 …ヽ Dn (1) 、 D 1 (2) 、 D2 (2) 、 D3 (2)、 D 4 ( 2 )、 …ヽ D n ( 2 )、 ···、 D 1 (m— 1 )、 D 2 (m- 1 )、 D 3 (m 一 1)、 D 4 (m— 1)、 …ヽ Dn (m— 1 ) の順番に 1つの長さが n xmであ るサンプリングデ一夕列に合成される。
このように合成されたサンプリングデ一夕は、 1つの高速高精度な A/D変換 器を使って nF sのサンプリング周波数で同じ nxmの長さのサンプリングデ一 夕を取ることと同じと考えることができる。
そして、 合成されたサンプリングデ一夕は、 FFT35により高速フ一リエ変 換されて測定項目評価手段 3 6が周波数スぺクトラム解析することにより測定項 目を評価することになる。
なお、 複数の A/D変換器を用いてアナログ信号をサンプリングする技術を詳 しく述べてある特許文献としては特開 2 0 0 1— 1 8 4 6 0 2号公報がある。 ところが、 上記のような半導体検査装置によるシステム L S Iなどのアナログ テスト技術では、 次のような課題があることが本発明者により見い出された。 すなわち、 各チャンネルに対して遅延回路 3 1から得た遅延時間は、 理想的な 遅延値 iZn F sより誤差 （スキュー） 、 β ァが発生する。 このスキュー誤 差の原因により、 構成したサンプリング信号は一つ理想的な AZD変換器からサ ンプリングして得たデ一夕と異なることになる。
このようなスキュ一誤差を含む合成したサンプリング信号をフーリエ変換する と、 該スキュー誤差に原因する余分な雑音成分が発生し、 信号成分の振幅値も低 減されることになり、 測定精度が劣化してしまうという課題がある。
本発明の目的は、 半導体装置の応答波形をサンプリングした際に発生するスキ ユー誤差を周波数領域で補正することにより、 アナログテストにおける測定精度 を大幅に向上させることのできる半導体検査装置および半導体装置の製造方法を 提供することにある。
上記目的を達成するために、 本発明は、 マス夕クロックと、 試験波形に関する 情報を含んだパターンデ一夕を生成するパターン発生器と、 マス夕クロックとパ 夕一ンデ一夕とを受け取り、 試験波形を生成するタイミング発生器と、 試験波形 を半導体装置に印加するドライバと、 半導体装置からの応答波形をサンプリング するサンプリング手段と、 サンプリング手段がサンプリングしたサンプリングデ —夕から周波数スペクトラムを得るデ一夕処理手段とを有する半導体検査装置で あって、 前記サンプリング手段は、 サンプリングクロックを生成するクロック生 成部と、 該クロック生成部のサンプリングクロックを遅延させる η— 1個の遅延 部と、 クロック生成部から出力されたサンプリングクロック、 および η _ 1個の 遅延部がそれそれ出力するサンプリングクロックに基づいて、 半導体装置から出 力される応答波形をデジタルデ一夕に変換する n個のデジタル変換器と、 該 n個 のデジタル変換器から出力されたサンプリングデ一夕を格納する格納部と、 該格 納部に格納されたサンプリングデ一夕を合成し、 デジタルサンプリング波形を生 成する波形合成部とを備え、 前記データ処理手段は、 デジタルサンプリング波形 から、 n— 1個の遅延部におけるスキュ一により発生した雑音成分を補正した周 波数スぺクトラムを生成することを特徴とする。
また、 本発明は、 マス夕クロックと、 試験波形に関する情報を含んだパターン デ一夕を生成するパターン発生器と、 マス夕クロックとパターンデ一夕とを受け 取り、 試験波形を生成するタイミング発生器と、 試験波形を半導体装置に印加す るドライバと、 半導体装置からの応答波形をサンプリングするサンプリング手段 と、 該サンプリング手段がサンプリングしたサンプリングデ一夕から時間領域波 形を生成するデータ処理手段とを有する半導体検査装置であって、 前記サンプリ ング手段は、 サンプリングクロックを生成するクロック生成部と、 該クロック生 成部のサンプリングクロックを遅延させる η— 1個の遅延部と、 クロック生成部 から出力されたサンプリングクロック、 および η— 1個の遅延部がそれぞれ出力 するサンプリングクロックに基づいて、 半導体装置から出力される応答波形をデ ジ夕ルデ一夕に変換する η個のデジタル変換器と、 該 η個のデジタル変換器から 出力されたサンプリングデ一夕を格納する格納部と、 該格納部に格納されたサン プリングデ一夕を合成し、 デジタルサンプリング波形を生成する波形合成部とを 備え、 前記データ処理手段は、 デジタルサンプリング波形から、 η— 1個の遅延 部におけるスキューにより発生した雑音成分を補正した周波数スぺクトラムを生 成し、 該周波数スぺクトラムから時間領域波形を生成することを特徴とする。 また、 本発明は、 半導体ウェハに半導体素子を作り込み、 半導体チップを形成 する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリ ングし、 そのサンプリングしたデ一夕から雑音成分を補正した周波数スぺクトラ ムを生成し、 補正した周波数スベタトラムを用いて半導体装置の応答波形を検査 する工程と、 半導体ウェハをダイシングラインに沿ってダイシングし、 半導体チ ップに個片化する工程と、 個片化した半導体チップを用いて半導体装置を形成す る工程とを有する半導体装置の製造方法である。
また、 本発明は、 半導体ウェハに半導体素子を作り込み、 半導体チップを形成 する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個の デジタル変換器、 およびサンプリングクロックを遅延させる n— 1個の遅延部を 用いてサンプリングし、 そのサンプリングしたサンプリングデ一夕をフーリエ変 換して周波数スぺクトラムを得た後、 n— 1個の遅延部におけるスキュ一により 発生した雑音成分を補正し、 補正した周波数スペクトラムを用いて半導体装置の 応答波形を検査する工程と、 半導体ウェハをダイシングラインに沿ってダイシン グし、 半導体チップに個片化する工程と、 個片化した半導体チップを用いて半導 体装置を形成する工程とを有する半導体装置の製造方法である。
また、 本発明は、 半導体ウェハに半導体素子を作り込み、 半導体チップを形成 する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリ ングし、 そのサンプリングしたデー夕から雑音成分を補正した時間領域波形を生 成し、 補正した時間領域波形を用いて半導体装置の応答波形を検査する工程と、 半導体ウェハをダイシングラインに沿ってダイシングし、 半導体チップに個片化 する工程と、 個片化した半導体チップを用いて半導体装置を形成する工程とを有 する半導体装置の製造方法である。
また、 本発明は、 半導体ウェハに半導体素子を作り込み、 半導体チップを形成 する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個の デジタル変換器、 およびサンプリングクロヅクを遅延させる n— 1個の遅延部を 用いてサンプリングし、 そのサンプリングしたデ一夕をフーリエ変換して周波数 スペクトラムを得た後、 n— 1個の遅延部におけるスキュ一により発生した雑音 成分を補正し、 補正した周波数スぺクトラムを逆フーリエ変換して時間領域波形 „
を生成し、 時間領域波形を用いて半導体装置の応答波形を検査する工程と、 半導 体ウェハをダイシングラインに沿ってダイシングし、 半導体チップに個片化する 工程と、 個片化した半導体チップを用いて半導体装置を形成する工程とを有する 半導体装置の製造方法である。
以上説明したように、 本発明によれば、 半導体装置におけるアナログ特性の測 定精度を大幅に向上することができる半導体検査装置を提供することができる。 また、 本発明では、 半導体装置の応答波形を高精度に検査し、 該半導体装置を 製造することができる。 図面の簡単な説明
第 1図は、 本発明に係る半導体検査装置の第 1の実施の形態を示す全体プロッ ク図である。
第 2図は、 本発明に係る半導体検査装置に設けられた W F D、 およびデータ処 理器の第 1の実施例を示すプロック図である。
第 3図は、 サンプリングデ一夕における周波数スペクトラムの一例を示すシミ ユレ一シヨン図である。
第 4図は、 サンプリングデ一夕における周波数スぺクトラムの他の例を示すシ ミュレーシヨン図である。
第 5図は、 本発明に係る半導体検査装置に設けられた W F D、 およびデ一夕処 理器の第 2の実施例を示すブロック図である。
第 6図 （a ) は、 本発明に係る第 2の実施例において雑音成分が消去された周 波数スペクトラムを逆フーリエ変換することによって得られる正弦波形の一例を 示す図で、 第 6図 （b ) は、 比較例であるスキュ一誤差を含んだ周波数スぺクト ラムを逆フーリエ変換することによって得られる歪んだ正弦波形を示す図である c 第 7図は、 本発明に係る半導体検査装置の第 2の実施の形態を示す全体ブロッ ク図である。 第 8図は、 本発明者が検討した半導体検査装置のプロック図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面を用いて詳細に説明する。
(第 1の実施の形態）
第 1図は、 本発明に係る半導体検査装置の第 1の実施の形態を示す全体プロッ ク図である。 本第 1の実施の形態において、 半導体検査装置 1は、 システム L S Iなどのアナログテストを行う。 この半導体検査装置 1は、 第 1図に示すように、 制御部 2、 およびアナログ/ミクスト信号テスタ 3から構成される。
制御部 2は、 たとえば、 パーソナルコンビュ一夕やワークステーションなどか らなり、 アナログ/ミクスト信号テスタ 3におけるすべての制御を司る。 アナ口 グ /ミクスト信号テス夕 3は、 波形パターン発生器 4、 任意波形発生器 5、 WF D (Wave Form Digitizer) 6、 データ処理器 7、 およびクロック発生器 （マス 夕クロック） 8から構成される。
波形パターン発生器 4は、 パターン発生器 4 a、 タイミング発生器 4 b、 なら びにドライバ 4 cから構成される。 パターン発生器 4 aは試験バタ一ンを生成し、 タイミング発生器 4 bはパ夕一ン発生器 4 aが生成した試験ノ 夕一ンに基づいて、 デジタル信号のサイン波形パターンからなる試験波形を生成する。 ドライバ 4 c は、 試験波形をテストされる半導体装置 D U T (Device Under Test) に出力す る。
任意波形発生器 5は、 任意の波形を発生して半導体装置 D U Tに出力する。 W F D (サンプリング手段） 6は、 半導体装置 D U Tから出力されたアナログ応答 波形をサンプリングする。
デ一夕処理器 7は、 WF D 6が波形サンプリングしたデ一夕をフーリエ変換し、 半導体装置 D U Tから出力された応答波形の評価を行う。 クロック発生器 8は、 波形パターン発生器 4、 任意波形発生器 5、 WF D 6 ならびにデータ処理器 7 に基準クロックを供給し、 アナログ/ミクスト信号テス夕 3を駆動させる。 まず、 本発明に係る半導体検査装置の第 1の実施の形態に設けられた WFDお よびデータ処理器の第 1の実施例について、 第 2図並びに第 3図及び第 4図を用 いて説明する。 第 2図は、 半導体検査装置に設けられた WFD、 およびデ一夕処 理器の第 1の実施例の構成を示すブロック図である。 第 3図及び第 4図は、 各々 サンプリングデ一夕における周波数スぺクトラムのシミュレーションの実施例を 示す図である。
WFD6は、 並列 A/D変換回路 9、 メモリ （格納部） 10、 波形合成手段 (波形合成部） 11、 ならびにサンプリングクロック発生回路 （クロック生成 部） 12から構成されている。 並列 A/D変換回路 9は、 3つの遅延回路 （遅延 部） 9 ai〜9 a3と 4つの A/D変換器 （デジタル変換部） ΘΙ^ ΘΙ^とか ら構成される。
遅延回路 9 a丄〜 9 a 3の入力部には、 サンプリングクロック発生回路 12か ら出力されるサンプリングクロック F sが入力され、 該サンプリングクロック F sをある時間だけ遅延させてそれそれ出力する。 これら遅延回路 9 ai〜9 a3 の遅延時間はそれそれ異なっており、 たとえば、 1/4 Fs、 2/4 Fs、 3/ 4 F sの遅延時間をそれそれ有する。
A/D変換器 9 bi〜9 b4には、 半導体装置 D U Tから出力されるアナログ の応答波形がそれそれ入力される。 A/D変換器 9 b丄におけるサンプリング用 の制御端子には、 サンプリングクロック発生回路 12から出力されるサンプリン グクロック F sが直接入力されるように接続されており、 該サンプリングクロッ ク F sに基づいて波形サンプリングを行う。
一方、 A/D変換器 9 b2〜9 b4の制御端子には、 遅延回路 Sai gasに よって遅延されたサンプリング信号がそれそれ入力されるように接続されている A/D変換器 9 b2〜9 b4は、 これら遅延されたサンプリング信号に基づいて 波形サンプリングを行う。 A/D変換器 9bi〜9b4がサンプリングしたデ一夕は、 メモリ 10にそれ それ出力される。 メモリ 10は、 A/D変換器 9 b g b4のサンプリングデ 一夕を取り込み、 記憶する。
メモリ 10に格納されたサンプリングデ一夕は、 波形合成手段 11に出力され る。 この波形合成手段 11は、 AZD変換回路 9 bi g b4からそれぞれ出力 されたデジタルサンプリング信号列を合成し、 上述したように 1つのデジタルサ ンプリング信号列の波形に合成する。
また、 データ処理器 7は、 FFT (フーリエ変換処理部） 13、 スキュー誤差 補正手段 （スキュー誤差補正部） 14、 ならびに測定項目評価手段 （測定評価 部） 15から構成されている。
FFT 13は、 波形合成手段 11が合成したデジタルサンプリングデ一夕をフ 一リエ変換処理する。 スキュー誤差補正手段 14は、 FFT 13のフーリエ変換 によって得られた周波数スぺクトラムから、 遅延回路 9 ai〜9 a3の遅延時間 誤差、 いわゆるスキューが原因で発生した雑音成分を検出し、 該雑音成分を消去 して測定項目評価手段 15に出力する。
測定項目評価手段 15は、 入力された周波数スぺクトラムから信号雑音比 （S NR)、 および全高調歪み （THD) などの AC特性を評価する。
次に、 スキュー誤差の補正技術について、 第 1図、 第 2図並びに第 3図及び第 4図を用いて説明する。
まず、 半導体検査装置 1の波形バタ一ン発生器 4が発生した単一周波数のサイ ン波発生データを半導体装置 DUTに印加する。 半導体装置 DUTは、 サイン波 発生デ一夕を受けてあるアナログ信号の出力波形 （応答波形） を WFD6に出力 する。
この出力波形は、 並列 A/D変換回路 9によってサンプリングされた後、 メモ リ 10に格納され、 波形合成手段 11によって 1つのデジタルサンプリング信号 列の波形に合成される。 ^ ◦ 09951
その後、 デジタルサンプリング信号列の波形は F FT 13によるフーリエ変換 によつて周波数スべクトラムによる周波数解析が行われる。
ここで、 スキュー誤差を含む周波数スぺクトラムについて考察する。
たとえば、 印加したアナログ信号の周波数が Ftであり、 各 A/D変換器 9b i gb のサンプリング周波数 Fsであれば、 スキュ一誤差から発生した雑音 成分は以下に示す特殊な周波数成分にしか存在しない。
この特殊な周波数成分は、 ： Fs— Ft、 Fs + Ft、 2Fs— Ft、 2 Fs + Ft、 ···、 2Fs/n— Ftである。 因みに、 スキュー誤差の周波数は印加した アナ口グ信号の周波数 F tと、 各 A/D変換器 9 b ~ 9 b 4のサンプリング周 波数 Fs、 および A/D変換回路 9を構成したチャンネル （A/D変換器） の数 により決められている。 このうち、 2Fs/nは、 n個の A/D変換器を使って 構成した A/D変換回路 9の等価ネィキスト周波数である。
第 3図、 および第 4図に、 FFT I 3による周波数スペクトラムのシミューレ シヨン結果を示す。
第 3図 （a) は、 スキュ一誤差がない場合の周波数スペクトラムであり、 第 3 図 （b) は、 スキュー誤差を含む場合の周波数スペクトラムである。 第 4図は、 デ一夕処理器 7に設けられたスキュ一誤差補正手段 14によってスキュー誤差を 補正した際の周波数スぺクトラムである。
これら第 3図、 ならびに第 4図において、 各 A/D変換器 gbi gb のサ ンプリング周波数 Fsは 1. 5GHz、 半導体装置 D U Tから出力されたアナ口 グ信号の周波数は 200MHzである。
第 3図 （b) において、 半導体装置 DUTから出力されるアナログ信号の周波 数 Ft、 A/D変換器 9ゎ丄〜 9 b4が用いるサンプリング周波数 F s、 ならび に 4つの A/D変換器 9 Ιθ Θ b4から、 スキュー誤差の周波数成分は F s— Ft、 Fs+Ft、 2Fs— Ftとなる。
上記スキュー誤差の周波数の性質を利用して、 周波数スペクトラムから、 信号 9951
成分の振幅と各スキュー誤差成分の振幅 （Fs— Ft)、 （Fs + Ft)、 (2 Fs— Ft) を求めることができる。
このように、 各チャンネルのスキュー誤差の大きさが変わっても、 これらのス キュー誤差の周波数成分は変動なく、 それそれ周波数スキュー雑音成分の振幅が 変化するだけとなる。
スキュー誤差補正手段 14では、 周波数スペクトラムから、 信号成分の振幅 A 1と各スキュー誤差成分の振幅 A 2 (Fs-Ft) , A3 (Fs+Ft) , A4 (2Fs— Ft) をそれぞれ求める。
本来、 周波数 F tの信号成分の振幅 AOは、 信号パワー AO 2がサンプリング、 およびフーリエ変換しても変わらないことより求められる。 因みに、 AO= (A 12 + A22 + A32 + A42) 1/2である。
そして、 スキュ一誤差補正手段 14は、 Fs— Ft、 Fs+Ft、 2Fs-F tの周波数成分がスキュー誤差に起因して生じる雑音成分であるから、 周波数ス ぺクトラムにおける雑音や歪などを求めるときには、 スキュ一誤差が発生する周 波数成分の振幅を零にして対象外として処理する。
このように、 スキュー誤差補正手段 14は、 スキュ一誤差に起因する周波数ス ぺクトラムにおける測定精度の劣化を補正する。 その後、 スキュー誤差が補正さ れた周波数スペクトラムは測定項目評価手段 15に出力され、 信号雑音比、 およ び全高調歪みなどの A C特性が評価される。
それにより、 本実施の形態 1によれば、 スキュ一誤差によって生じる雑音成分 を除外することができるので、 半導体装置 D U Tを高精度に評価することができ る
次に、 本発明に係る半導体検査装置の第 1の実施の形態に設けられた WFDお よびデータ処理器の第 2の実施例について、 第 5図並びに第 6図を用いて説明す る。 第 5図は、 半導体検査装置に設けられた WFD、 およびデータ処理器の第 2 の実施例を示すブロック図である。 第 6図 （a) は第 2の実施例の I FFTによ ^ ^
る逆フーリエ変換によって得られる正弦波形の一例を示す図で、 第 6図 （b) は 比較例の I F F Tによる逆フ一リェ変換によって得られる歪んだ正弦波形の一例 を示す図である。
システム LS Iなどのアナログテストを行う半導体検査装置 1は、 第 1図に示 すように、 制御部、 およびアナログ/ミクスト信号テス夕 3から構成されている。 また、 アナログ/ミクスト信号テス夕 3においても、 第 5図に示すように、 W FD6、 およびデ一夕処理器 7 aから構成される。
WFD6の内部構成は、 前記第 1の実施例と同様であり、 並列 A/D変換回路 9、 メモリ 10、 波形合成手段 11、 ならびにサンプリングクロック発生回路 1 2から構成される。 並列 AZD変換回路 9は、 3つの遅延回路 9 ai〜9 a3と 4つの AZD変換器 9 Ι^ θ b4とから構成される。
デ一夕処理器 7 aは、 第 1の実施例において示した： FFT 13、 スキュー誤差 補正手段 14に、 IF FT (逆フーリエ変換処理部） 16、 ならびに波形品質評 価手段 （測定評価部） 17が新たに設けられて構成となっている。
I FFT 16は、 スキュー誤差補正手段 14に接続されており、 該 I FFT 1 6は、 スキュー誤差補正手段 14によって補正された周波数スぺクトラムを時間 領域波形データに変換する逆フ一リェ変換手段である。
波形品質評価手段 17は、 、 I F F T 16に接続されており、 該 I F F T 16 によって変換された時間領域波形デ一夕の品質を評価する。
次に、 WFD 6、 波形品質評価手段 17およびデ一夕処理器 7 aの作用につい て説明する。
A/D変換回路 9によって波形サンプリングされたデ一夕は、 メモリ 10に記 憶された後、 波形合成手段 11がデジタルサンプリング信号列を 1つのデジタル サンプリング信号列の波形に合成し、 FFT 13に出力する。
入力されたデジタルサンプリングデ一夕は FFT13によってフーリェ変換さ れる。 スキュー誤差補正手段 14は、 フーリエ変換によって得られた周波数スぺ 丄 クトラムから、 スキューが原因で発生した雑音成分を消去する。
雑音成分が消去された周波数スペクトラムは、 I F F T 1 6による逆フーリエ 変換によって第 6図 （a) に示す正弦波形が得られる。 この正弦波形は、 波形品 質評価手段 1 7によって評価が行われる。
これにより、 A/D変換回路 9の遅延時間誤差を補正した時間波形デ一夕が得 られることになり、 半導体装置 D U Tが出力した時間領域波形に対して信号振幅、 半値幅などの時間領域特性を正確に測定あるいは評価することが可能となる。 また、 半導体検査装置 1に入力する信号を既知の信号波形とすることで、 補正 した時間波形データの特性評価を行うことができる。 さらに、 補正した時間波形 データと既知信号波形とを比較演算処理することで、 該半導体検査装置 1の品質 評価、 または自己試験が可能となり、 半導体検査装置 1の信頼性を向上すること ができる。
また、 第 6図 （b ) は、 本発明者の検討による比較例であるスキュー誤差を含 んだ周波数スぺクトラムを I F F T 1 6によって逆フ一リエ変換した際の波形デ —夕の一例を示している。 厶 W l、 AW 2は、 スキュー誤差により生じる波形振 幅誤差を示す。
図示するように、 本来正弦波であるべき信号波形は、 遅延回路 9 a i〜9 a 3 のスキュー誤差により波形振幅の誤差が生じて変形しており、 時間領域特性の正 確な測定や評価などが困難となる恐れがある。
一方、 波形品質評価手段 1 7では、 遅延時間誤差が補正された時間波形データ が得られるので、 半導体装置 D U Tが出力した時間領域波形に対して信号振幅、 半値幅などの時間領域特性を正確に測定あるいは評価することができる。
また、 半導体検査装置 1に入力する信号を既知の信号波形とすることで、 補正 した時間波形デ一夕の特性評価を行うことができる。 さらに、 補正した時間波形 デ一夕と既知信号波形とを比較演算処理することで、 該半導体検査装置 1の品質 評価、 または自己試験が可能となり、 半導体検査装置 1の信頼性を向上すること ができる。
最後に、 本発明に係る、 半導体検査装置 1を用いた半導体装置 D U Tの製造方 法の一実施の形態について説明する。
まず、 製造された製品ウェハは、 P検 （Pellet検査） により初期の不良選別 が行われる。 そして、 この P検において半導体装置 D U Tのアナログテストが実 施される。
そして、 選別された良品の半導体ウェハは、 ダイシングされて良品チップのみ が個々にパッケージングされる。 その後、 パッケージが形成された最終形状の製 品は、 バーンイン試験にかけられた後、 最終選別試験がなされる。 この最終選別 試験において上記半導体検査装置 1を用いた半導体装置 D U Tのアナログテスト が実施される。
最終選別試験おいて良品となった半導体装置は、 ラベリング、 および外観検査 の工程を経て出荷される。
それにより、 本発明に係る半導体検査装置 1を用いて、 遅延時間誤差が補正さ れた時間波形データを用いてアナログテストを行うことにより、 時間領域特性を 高精度に測定、 および評価することができ、 その結果高品質の半導体装置を製造 することが可能となる。
本発明は、 前記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。
また、 前記第 1の実施の形態では、 試験波形として、 半導体装置から出力され る正弦波信号の場合について説明したが、 本発明は、 試験対象信号が正弦波に限 定されるものではなく、 任意の周期信号波形であれば実現が可能であり、 また試 験対象としては任意の周期信号波形を出力する半導体装置の他に、 ハードデイス クドライブなどのモジュ一ル製品も含まれる。
(第 2の実施の形態）
次に、 本発明に係る半導体検査装置の第 2の実施の形態について第 Ί図を用い P T/JP2003/009951
1 5 て説明する。 前記第 1の実施の形態においては、 波形パターン発生器 4、 任意波 形発生器 5、 WF D 6 s デ一夕処理器 7、 およびクロック発生器 8がー体となつ て構成された場合について記載したが、 第 2の実施の形態として、 たとえば、 半 導体検査装置 l aは、 第 7図に示すように、 半導体装置のロジックテストを行う ロジックテス夕 1 8にアナログテストを行うアナログ B O S T (Built Out Self System) 1 9を外部接続する構成としてもよい。
この場合、 アナログ B 0 S T 1 9は、 前記第 1の実施の形態と同様に任意波形 発生器 5、 WF D 6 , デ一夕処理器 7、 およびクロック発生器 8から構成される c また、 W F D 6、 ならびにデータ処理器 7の内部構成についても、 前記第 1の 実施の形態で示した第 2図、 または第 5図に示した構成のいずれかと同じ構成か らなる。
また、 半導体検査装置 1 aを用いた半導体装置の製造方法についても、 上記の 点以外は第 1の実施の形態と同様となる。
さらに、 前記実施の形態において開示した観点の代表的なものは次の通りであ る。
1 . マスタクロックと、 試験波形に関する情報を含んだパターンデ一夕を生成 するパターン発生器 4 aと、 前記マスタクロックと前記パターンデ一夕とを受け 取り、 試験波形を生成するタイミング発生回路 4わと、 前記試験波形を半導体装 置に印加するドライバ 4 cと、 前記半導体装置からの応答波形をサンプリングす るサンプリング手段 6と、 前記サンプリング手段がサンプリングしたサンプリン グデ一夕から周波数スぺクトラムを得るデ一夕処理手段 7とを有する半導体検査 装置であって、 前記サンプリング手段 6は、 サンプリングクロックを生成するク ロック生成部 1 2と、 前記クロック生成部のサンプリングクロックを遅延させる n— 1個の遅延部 9 aと、 前記クロック生成部から出力されたサンプリングクロ ヅク、 および前記 n— 1個の遅延部がそれぞれ出力するサンプリングクロックに 基づいて、 前記半導体装置から出力される応答波形をデジタルデ一夕に変換する n個のデジタル変換器 9 bと、 前記 n個のデジタル変換器から出力されたサンプ リングデ一夕を格納する格納部 1 0と、 前記格納部に格納されたサンプリングデ —夕を合成し、 デジタルサンプリング波形を生成する波形合成部 1 1とを備え、 前記データ処理手段 7は、 前記デジタルサンプリング波形から、 前記 n— 1個の 遅延部 9 aにおけるスキューにより発生した雑音成分を補正した周波数スぺクト ラムを生成するものである。
2 . 前記第 1項において、 前記デ一夕処理手段 7は、 前記波形合成部 1 1が生 成したデジ夕ルサンプリング波形をフ一リェ変換し、 前記デジタルサンプリング 波形の周波数スぺクトラムを生成するフーリエ変換処理部 1 3と、 前記フーリエ 変換処理部が生成した周波数スぺクトラムから、 前記 n— 1個の遅延部のスキュ 一により発生した雑音成分を検出し、 補正するスキュー誤差補正部 1 4とを備え たものである。
3 . 前記第 1項または前記第 2項において、 前記デ一夕処理手段 7は、 前記ス キュー誤差補正部 1 4によって補正された周波数スぺクトラムから、 前記応答波 形の評価を行う測定評価部 1 5を備えたものである。
4 . マス夕クロックと、 試験波形に関する情報を含んだパターンデ一夕を生成 するパターン発生器 4 aと、 前記マスタクロックと前記パターンデ一夕とを受け 取り、 試験波形を生成するタイミング発生回路 4 bと、 前記試験波形を半導体装 置に印加するドライバ 4 cと、 前記半導体装置からの応答波形をサンプリングす るサンプリング手段 6と、 前記サンプリング手段がサンプリングしたサンプリン グデ一夕から時間領域波形を生成するデータ処理手段 7とを有する半導体検査装 置であって、 前記サンプリング手段 6は、 サンプリングクロックを生成するクロ ック生成部 1 2と、 前記クロック生成部のサンプリングクロックを遅延させる n 一 1個の遅延部 9 aと、 前記クロック生成部から出力されたサンプリングクロッ クおよび前記 n— 1個の遅延部がそれそれ出力するサンプリングクロックに基づ いて、 前記半導体装置から出力される応答波形をデジ夕ルデ一夕に変換する n個 丄ァ
のデジタル変換器 9 bと、 前記 n個のデジタル変換器から出力されたサンプリン グデ一夕を格納する格納部 1 0と、 前記格納部に格納されたサンプリングデータ を合成し、 デジタルサンプリング波形を生成する波形合成部 1 1とを備え、 前記 データ処理手段 7は、 前記デジタルサンプリング波形から、 前記 n— 1個の遅延 部 9 aにおけるスキューにより発生した雑音成分を補正した周波数スぺクトラム を生成し、 前記周波数スぺクトラムから時間領域波形を生成するものである。
5 . 前記第 4項において、 前記データ処理手段 7は、 前記波形合成部 1 1が生 成したデジタルサンプリング波形をフーリエ変換し、 前記デジタルサンプリング 波形の周波数スペクトラムを生成するフーリエ変換処理部 1 3と、 前記フーリエ 変換処理部が生成した周波数スぺクトラムから、 前記 n— 1偶の遅延部のスキュ —により発生した雑音成分を検出し、 補正するスキュー誤差補正部 1 4と、 前記 スキュー誤差補正部によって補正された周波数スベタトラムを逆フーリエ変換し、 時間領域波形を生成する逆フーリエ変換処理部 1 6とを備えたものである。
6 . 前記第 4項または前記第 5項において、 前記データ処理手段 7は、 前記逆 フーリエ変換処理部 1 6が生成した時間領域波形から、 前記応答波形における信 号振幅、 および半値幅の時間領域特性の評価を行う測定評価部 1 7を備えたもの である。
7 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリングし、 その サンプリングしたデ一夕から雑音成分を補正した周波数スぺクトラムを生成し、 前記補正した周波数スペク トラムを用いて前記半導体装置の応答波形を検査する 工程と、 前記半導体ウェハをダイシングラインに沿ってダイシングし、 前記半導 体チヅプに個片化する工程と、 前記個片化した半導体チヅプを用いて半導体装置 を形成する工程とを有する半導体装置の製造方法である。
8 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個のデジタル変換 1 o. 器、 およびサンプリングクロックを遅延させる n— 1個の遅延部を用いてサンプ リングし、 そのサンプリングしたデ一夕をフーリエ変換して周波数スぺクトラム を得た後、 前記 n— 1個の遅延部におけるスキュ一により発生した雑音成分を補 正し、 前記補正した周波数スぺクトラムを用いて前記半導体装置の応答波形を検 査する工程と、 前記半導体ウェハをダイシングラインに沿ってダイシングし、 前 記半導体チヅプに個片化する工程と、 前記個片化した半導体チップを用いて半導 体装置を形成する工程とを有する半導体装置の製造方法である。
9 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリングし、 その サンプリングしたデータから雑音成分を補正した時間領域波形を生成し、 前記補 正した時間領域波形を用いて前記半導体装置の応答波形を検査する工程と、 前記 半導体ウェハをダイシングラインに沿ってダイシングし、 前記半導体チップに個 片化する工程と、 前記個片化した半導体チップを用いて半導体装置を形成するェ 程とを有する半導体装置の製造方法である。
1 0 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個のデジタル変換 器、 およびサンプリングクロックを遅延させる n— 1個の遅延部を用いてサンプ リングし、 そのサンプリングしたデ一夕をフ一リエ変換して周波数スぺクトラム を得た後、 前記 n— 1個の遅延部におけるスキューにより発生した雑音成分を補 正し、 前記補正した周波数スぺクトラムを逆フーリエ変換して時間領域波形を生 成し、 前記時間領域波形を用いて前記半導体装置の応答波形を検査する工程と、 前記半導体ウェハをダイシングラインに沿ってダイシングし、 前記半導体チップ に個片化する工程と、 前記個片化した半導体チップを用いて半導体装置を形成す る工程とを有する半導体装置の製造方法である。
1 1 . 前記第 1項〜前記第 3項のいずれかにおいて、 前記スキュー誤差補正部 は、 前記周波数スぺクトラムからスキューにより発生した雑音成分の周波数を特 定し、 その周波数成分を削除するものである。
1 2 . 前記第 1項〜前記第 3項のいずれかにおいて、 前記スキュー誤差補正部 は、 前記周波数スぺクトラムからスキューにより発生した雑音成分の周波数を特 定し、 その周波数成分を削除し、 前記周波数スペクトラムにおける応答波形の周 波数成分を補正するものである。
1 3 . 前記第 1項〜前記第 3項のいずれかにおいて、 前記スキュー誤差補正部 は、 前記周波数スぺクトラムからスキュ一により発生した雑音成分の周波数を特 定してその周波数成分を削除し、 前記雑音成分の周波数を基に時間領域波形の補 正を行うものである。 産業上の利用可能性
本発明は、 半導体装置の応答波形を高精度に検査することができることにより、 高品質の半導体装置を製造することができる。

Claims

請求の範囲
1 . マス夕クロックと、 試験波形に関する情報を含んだパ夕一ンデ一夕を生成す るパターン発生器と、 前記マス夕クロックと前記パターンデータとを受け取り、 試験波形を生成するタイミング発生器と、 前記試験波形を半導体装置に印加する ドライバと、 前記半導体装置からの応答波形をサンプリングするサンプリング手 段と、 前記サンプリング手段がサンプリングしたサンプリングデ一夕から周波数 スぺクトラムを得るデータ処理手段とを有する半導体検査装置であって、
前記サンプリング手段は、
サンプリングクロックを生成するクロック生成部と、
前記クロック生成部のサンプリングクロックを遅延させる n— 1個の遅延部と、 前記クロック生成部から出力されたサンプリングクロック、 および前記 n— 1 個の遅延部がそれそれ出力するサンプリングクロヅクに基づいて、 前記半導体装 置から出力される応答波形をデジタルデ一夕に変換する n個のデジタル変換器と、 前記 n個のデジタル変換器から出力されたサンプリングデ一夕を格納する格納 部と、
前記格納部に格納されたサンプリングデ一夕を合成し、 デジタルサンプリング 波形を生成する波形合成部とを備え、
前記データ処理手段は、
前記デジタルサンプリング波形から、 前記 n— 1個の遅延部におけるスキュー により発生した雑音成分を補正した周波数スぺクトラムを生成することを特徴と する半導体検査装置。
2 . 請求項 1記載の半導体検査装置において、
前記データ処理手段は、
前記波形合成部が生成したデジタルサンプリング波形をフーリエ変換し、 前記 デジタルサンプリング波形の周波数スぺクトラムを生成するフーリエ変換処理部 丄 と、
前記フーリエ変換処理部が生成した周波数スペクトラムから、 前記 η— 1個の 遅延部のスキューにより発生した雑音成分を検出し、 補正するスキュー誤差補正 部とを備えたことを特徴とする半導体検査装置。
3 . 請求項 1記載の半導体検査装置において、
前記データ処理手段は、
前記スキュー誤差補正部によって補正された周波数スぺクトラムから、 前記応 答波形の評価を行う測定評価部を備えたことを特徴とする半導体検査装置。
4 . 請求項 2記載の半導体検査装置において、
前記データ処理手段は、
前記スキュー誤差補正部によって補正された周波数スぺクトラムから、 前記応 答波形の評価を行う測定評価部を備えたことを特徴とする半導体検査装置。
5 . マス夕クロックと、 試験波形に関する情報を含んだパターンデ一夕を生成す るパターン発生器と、 前記マス夕クロックと前記パターンデ一夕とを受け取り、 試験波形を生成するタイミング発生器と、 前記試験波形を半導体装置に印加する ドライバと、 前記半導体装置からの応答波形をサンプリングするサンプリング手 段と、
前記サンプリング手段がサンプリングしたサンプリングデ一夕から時間領域波 形を生成するデータ処理手段とを有する半導体検査装置であって、
前記サンプリング手段は、
サンプリングクロックを生成するクロック生成部と、
前記クロック生成部のサンプリングクロックを遅延させる η— 1個の遅延部と、 前記クロック生成部から出力されたサンプリングクロック、 および前記 η— 1 個の遅延部がそれそれ出力するサンプリングクロックに基づいて、 前記半導体装 置から出力される応答波形をデジタルデ一夕に変換する η個のデジタル変換器と、 前記 η個のデジタル変換器から出力されたサンプリングデ一夕を格納する格納 Δ ό 部と、
前記格納部に格納されたサンプリングデ一夕を合成し、 デジ夕ルザンプリング 波形を生成する波形合成部とを備え、
前記データ処理手段は、
前記デジタルサンプリング波形から、 前記 n— 1個の遅延部におけるスキュー により発生した雑音成分を補正した周波数スぺクトラムを生成し、 前記周波数ス ぺクトラムから時間領域波形を生成することを特徴とする半導体検査装置。
6 . 請求項 5記載の半導体検査装置において、
前記データ処理手段は、
前記波形合成部が生成したデジタルサンプリング波形をフーリエ変換し、 前記 デジタルサンプリング波形の周波数スぺクトラムを生成するフーリェ変換処理部 と、
前記フーリエ変換処理部が生成した周波数スぺクトラムから、 前記 n— 1個の 遅延部のスキュ一により発生した雑音成分を検出し、 補正するスキュ一誤差補正 部と、
前記スキュー誤差補正部によって補正された周波数スぺクトラムを逆フーリエ 変換し、 時間領域波形を生成する逆フーリエ変換処理部とを備えたことを特徴と する半導体検査装置。
7 . 請求項 5記載の半導体検査装置において、
前記データ処理手段は、
前記逆フーリエ変換処理部が生成した時間領域波形から、 前記応答波形におけ る信号振幅、 および半値幅の時間領域特性の評価を行う測定評価部を備えたこと を特徴とする半導体検査装置。
8 . 請求項 6記載の半導体検査装置において、
前記データ処理手段は、
前記逆フーリエ変換処理部が生成した時間領域波形から、 前記応答波形におけ る信号振幅、 および半値幅の時間領域特性の評価を行う測定評価部を備えたこと を特徴とする半導体検査装置。
9 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリングし、 そ のサンプリングしたデータから雑音成分を補正した周波数スぺクトラムを生成し、 前記補正した周波数スペクトラムを用いて前記半導体装置の応答波形を検査する 工程と、
前記半導体ウェハをダイシングラィンに沿ってダイシングし、 前記半導体チッ プに個片化する工程と、
前記個片化した半導体チップを用いて半導体装置を形成する工程とを有するこ とを特徴とする半導体装置の製造方法。
1 0 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個のデジタル変 換器、 およびサンプリングクロックを遅延させる n— 1個の遅延部を用いてサン プリングし、 そのサンプリングしたデータをフーリエ変換して周波数スぺクトラ ムを得た後、 前記 n— 1個の遅延部におけるスキューにより発生した雑音成分を 補正し、 前記補正した周波数スペクトラムを用いて前記半導体装置の応答波形を 検査する工程と、
前記半導体ウェハをダイシングラインに沿つてダイシングし、 前記半導体チッ プに個片化する工程と、
前記個片化した半導体チツプを用いて半導体装置を形成する工程とを有するこ とを特徴とする半導体装置の製造方法。
1 1 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形をサンプリングし、 そ のサンプリングしたデ一夕から雑音成分を補正した時間領域波形を生成し、 前記 補正した時間領域波形を用いて前記半導体装置の応答波形を検査する工程と、 前記半導体ウェハをダイシングラィンに沿ってダイシングし、 前記半導体チヅ プに個片化する工程と、
前記個片化した半導体チップを用いて半導体装置を形成する工程とを有するこ とを特徴とする半導体装置の製造方法。
1 2 . 半導体ウェハに半導体素子を作り込み、 半導体チップを形成する工程と、 試験波形に基づいて半導体装置から出力された応答波形を、 n個のデジタル変 換器、 およびサンプリングクロックを遅延させる n— 1個の遅延部を用いてサン プリングし、 そのサンプリングしたデ一夕をフーリエ変換して周波数スぺクトラ ムを得た後、 前記 n— 1個の遅延部におけるスキューにより発生した雑音成分を 補正し、 前記補正した周波数スぺクトラムを逆フーリエ変換して時間領域波形を 生成し、 前記時間領域波形を用いて前記半導体装置の応答波形を検査する工程と、 前記半導体ウェハをダイシングラインに沿ってダイシングし、 前記半導体チッ プに個片化する工程と、
前記個片化した半導体チップを用いて半導体装置を形成する工程とを有するこ とを特徴とする半導体装置の製造方法。
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