WO2003088660A1 - Dispositif convertisseur d'image et procede correspondant - Google Patents

Dispositif convertisseur d'image et procede correspondant Download PDF

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WO2003088660A1
WO2003088660A1 PCT/JP2003/004721 JP0304721W WO03088660A1 WO 2003088660 A1 WO2003088660 A1 WO 2003088660A1 JP 0304721 W JP0304721 W JP 0304721W WO 03088660 A1 WO03088660 A1 WO 03088660A1
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signal
circuit
progressive
value
field
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PCT/JP2003/004721
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Inventor
Mitsuhiro Kasahara
Tomoaki Daigi
Hideaki Kawamura
Hideto Nakahigashi
Tomoko Morita
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H04N7/00—Television systems
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    • H04N7/0137—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes dependent on presence/absence of motion, e.g. of motion zones

Definitions

  • the present invention relates to an image conversion device and an image conversion method for converting an interlaced video signal into a progressive video signal.
  • a motion-adaptive progressive conversion device has been used to convert an interlaced video signal into a progressive video signal.
  • FIG. 14 shows an example of an interlaced video signal.
  • One frame of the in-race video signal is transmitted as a two-field image.
  • signals of even lines such as L line, L + 2 line, L + 4 line, L + 6 line, L + 8 line are transmitted in N fields.
  • signals of odd-numbered lines such as L + 1 line, L + 3 line, L + 5 line, L + 7 line, etc. are transmitted.
  • the signal of the same even-numbered line as in the N field is transmitted.
  • the in-lace video signal is transmitted in two fields, and one frame of video is displayed by these two fields of scanning lines.
  • the line actually transmitted in the current field is called a current line
  • a line generated from a plurality of temporally preceding and succeeding fields or a signal of the current field is called an interpolation line.
  • FIG. 15 shows an example of the configuration of a conventional motion adaptive progressive conversion device.
  • the motion-adaptive progressive conversion device is a one-field delay circuit. J1 and J2, a motion detection circuit J3, an inter-frame interpolation circuit J4, an intra-field interpolation circuit J5, and a switching circuit J6.
  • the interlaced video signal J 0 is delayed one field at a time by a one-field delay circuit J 1 and a one-field delay circuit J 2.
  • Motion detection circuit J 3 are temporally between field between the two fields before or after (hereinafter, this is referred to as inter-frame) c motion detection circuit J 3 for comparing corresponding pixel on the same line of, If the difference between the values of the compared pixels is small, the pixels are determined as “still image”. If the difference between the compared pixels is large, the pixels are determined as “moving image”.
  • the inter-frame interpolation circuit J4 generates a corresponding pixel from pixels on the same line between frames. For example, in FIG. 14, when interpolating the pixel X of the L + 1 line of the N + 1 field, the inter-frame interpolator J 4 uses the pixel A of the L + 4 line of the N field and the N + 2 field.
  • the intra-field interpolation circuit J5 generates a corresponding pixel from a pixel on an adjacent line in the same field. For example, in FIG. 14, when interpolating the pixel X on the L + 4 line in the N + 1 field, the intra-field interpolator J5 is configured to interpolate the pixel C and the N + 1 on the L + 1 line in the N + 1 field.
  • the switching circuit J 6 selects the current line signal and outputs it as a progressive video signal J 7 .
  • the switching circuit J 6 is a motion detection circuit J If 3 determines the pixel of interest as a “still image”, the inter-frame interpolation circuit] outputs the signal given from 4 as a progressive video signal J 7, and if the motion detection circuit J 3 determines the pixel of interest as a “moving image”, The generated signal provided from the intra-field interpolation circuit J5 is output as a progressive video signal J7.
  • inter-frame interpolation interpolation performed from two temporally preceding or succeeding fields
  • the generated progressive video signal is output.
  • a progressive video signal generated by intra-field interpolation is output. Therefore, according to this method, theoretically, it should be possible to perform interpolation processing that almost matches the movement of the image.
  • Figure 16 shows the original video signal before it is converted to an in-lace video signal.
  • This video signal has a sinusoidal brightness level
  • the vertical axis represents luminance
  • the horizontal axis represents line numbers.
  • the brightness of black is displayed as the lowest value “0”
  • the brightness of white is displayed as the highest value “255”.
  • Numerical values in the figure indicate sample values after sampling.
  • the luminance of the original video signal has a value of “2 18” on the L line, a maximum luminance of “2 5 5” between the L line and the L + 1 line, and a value of “2 5 5” on the L + 1 line. 1 8 ”, the value between the L + 1 line and the L + 2 line is“ 1 2 8 ”, the value from the L + 2 line is“ 3 7 ”, and the value between the L + 2 line and L + 3 Minimum brightness of "0”,
  • Fig. 18 shows the superimposition of the video signal when such an in-the-race video signal moves by 1/2 line per field. That is, in the fl field, the value “2 18” as the L line, the value “3 7” as the L + 2 line, the value “2 18” as the L + 4 line, and the value “3 7” as the L + 6 line Are transmitted.
  • Table 1 (a) shows the sample rate as an interlaced video signal in each field.
  • Table 1 (b) shows the luminance value of the video signal after sampling as an interlaced video signal.
  • the receiver receives the interlaced video signal, and the line that is not transmitted after interpolation signal processing, that is, the luminance value in column “1” of Table 1 (b) is obtained and converted to a progressive video signal.
  • the motion detection circuit J 3 calculates the luminance value between the luminance value of the video signal of a certain field and the video signal of the video signal two or more fields before or after two fields in time. From the value difference, it is determined whether the pixel of interest is a “still image” or a “moving image”. The result of the determination is sent to the switching circuit J6.
  • the switching circuit J 6 outputs a signal given from the inter-frame interpolation circuit J 4 as a progressive video signal J 7 if the result of the determination by the motion detection circuit J 3 is “still image”. If the result of the determination by the motion detection circuit J 3 is “moving image”, the signal provided from the in-field interpolation circuit J 5 is output as a progressive video signal J 7.
  • Table 2 (a) shows the difference between the luminance value of the interlaced video signal in a certain field and the luminance value of the interlaced video signal in the field after or before two fields.
  • the value in Table 2 (a) is This is calculated by the motion detection circuit J3.
  • the luminance value of the L line in the f2 field is the value “2 1 8” of the L line in the f1 field.
  • the value "1 8 1” is obtained by calculating the difference between the value of the L line in the f3 field and "3 7".
  • the luminance value of each line of each field is calculated.
  • Table 2 (b) shows the results of the motion detection circuit J3 determining whether the pixel of interest is a "moving image” or a "still image” based on the luminance values in Table 2 (a).
  • the threshold value of the brightness of the moving image and the still image is set to a value “20”.
  • the motion detection circuit J 3 determines the pixel of interest as “moving image”.
  • the threshold value is “19” or less, the motion detection circuit J 3 determines the pixel of interest as “still image”.
  • Table 3 (a) shows the output value of the inter-frame interpolation circuit J4.
  • the luminance value of the L line in the f2 field in the inter-frame interpolation circuit J4 is given by f1 in Table 1 (b).
  • Average the value of the L line in one field “2 1 8” and the value of the L line in the ⁇ 3 field “3 7”, that is, “(2 18 + 3 7) no 2 1 2 8” It is calculated as Other luminance values in Table 3 (a) are similarly calculated as the average of the luminance values between frames.
  • Table 3 (b) shows the output value of the intra-field interpolation circuit J5.
  • the luminance value of the L + 1 line of the f1 field is interpolated between the fields, and the same value as the “2 1 8” value of the L line of the f1 field “2 1 8” in Table 1 (b) is used.
  • the other luminance values in Table 3 (b) are similarly calculated as the average of the values of the upper and lower lines in the field.
  • the switching circuit J 6 receives the signal supplied from the inter-frame interpolation circuit J 4, the signal supplied from the intra-field interpolation circuit J 5, the current line signal, and the signal supplied from the motion detection circuit J 3. available.
  • Table 4 below shows the luminance values of the progressive video signal J7 output from the switching circuit J6.
  • Table 4 (a) shows the result of switching between the inter-frame interpolation signal and the intra-field interpolation signal according to the determination result of the motion detection circuit J3 in Table 2 (b) and outputting the result. If the motion detection circuit J 3 determines that the pixel of interest is “still image”, it outputs the signal generated by the inter-frame interpolation circuit J 4. If the motion detection circuit J 3 determines that the pixel of interest is “movie”, Outputs the signal generated by the in-field interpolation circuit J5.
  • Table 4 (a) the hatched part is the part judged to be “moving image”.
  • the “1” in Table 4 (a) indicates that the interlaced video signal of the current line is being output.
  • Table 4 (b) shows the difference between the luminance value of the signal output on the interpolation line and the luminance value of the original video signal before interlacing shown in Table 1 (a).
  • Table 4 (b) shows the difference in luminance in the f3 field and the f5 field, which indicates that the difference is very large. While the maximum value of these signals is “255”, the value of “90” is very large, and even if you look at the progressive video signal that has been progressively converted, the noise will be large. That is, it is recognized as remarkable image quality deterioration.
  • the motion detection circuit J3 easily determines that the pixel of interest is a “moving image”, and the image quality deteriorates. There was a problem that it was easy. Disclosure of the invention
  • An object of the present invention is to perform an accurate motion determination even when an image having a large luminance difference in the vertical direction moves slowly, and convert an interlaced video signal into a stable and high-resolution progressive video signal.
  • a conversion device is provided.
  • An image conversion device is an image conversion device that converts an input in-lace video signal into a progressive video signal, and converts an inter-lace video signal based on the input in-sync video signal.
  • An interpolating circuit that generates an interpolated pixel and outputs an interpolated signal including the pixel and the interpolated pixel in the input interlaced video signal, and calculates a vertical motion amount of the image based on the interpolated signal output from the interpolating circuit.
  • a motion calculating circuit for calculating, a still image processing circuit for generating a still image progressive signal by a still image processing from the input in-night race video signal, and a moving image progressive signal by a moving image processing from the input in-the-race video signal A moving image processing circuit that generates a video image, and a still image processing circuit when the vertical motion amount calculated by the motion calculation circuit is smaller than the first value.
  • Progressive video still image progressive signal output by And an output circuit for outputting as a signal.
  • an interpolated pixel between lines is generated by an interpolation circuit based on the input video signal, and an interpolation signal including the pixel and the interpolated pixel in the interlaced video signal is generated.
  • the amount of motion in the vertical direction of the image is calculated by the motion calculation circuit based on the output and the output interpolation signal.
  • a still image progressive signal is generated from the input video signal by the still image processing circuit, and a progressive video signal is generated from the input video signal by the video processing circuit. Is generated.
  • the vertical motion amount calculated by the motion calculation circuit is smaller than the first value, a still image progressive signal output by the still image processing circuit is output from the output circuit as a progressive video signal.
  • the interpolator includes an interlace generating circuit that generates a plurality of interlaced video signals corresponding to a plurality of continuous fields based on the input interlaced video signal, and a plurality of interlaced video signals generated by the interlaced race generating circuit.
  • a progressive generation circuit that generates a progressive signal based on the video signal of the video signal, and an interpolation process using the progressive signal generated by the progressive generation circuit to generate interpolated pixels between lines.
  • a pixel formation circuit that outputs an interpolation signal including the pixel and the interpolation pixel, wherein the motion calculation circuit may calculate a vertical motion amount of the image based on the interpolation signal output from the pixel formation circuit.
  • a plurality of interlaced video signals respectively corresponding to a plurality of continuous fields are generated by an interlace generating circuit, and the generated plurality of interlaced video signals are generated.
  • a progressive signal is generated by the progressive generation circuit.
  • Generated by pixel formation circuit Interpolated pixels between lines are generated by the interpolation processing using the obtained progressive signal, and an interpolation signal including the pixel in the progressive signal and the interpolation pixel is output.
  • the motion calculation circuit calculates the vertical direction of the image based on the output interpolation signal. The amount of movement in the direction is calculated.
  • the first value may be less than or equal to the spacing between lines.
  • the still image progressive signal is output as a progressive video signal. Therefore, even when an image having a large luminance difference in the vertical direction moves slowly, it is possible to perform accurate motion determination and convert the video signal to a stable and high-resolution progressive image.
  • the motion calculation circuit may calculate the vertical motion amount in a unit smaller than the interval between the lines. In this case, accurate motion detection can be performed, and even when an image having a large difference in brightness in the vertical direction moves slowly, accurate motion judgment is performed, and a stable and high-resolution progressive video signal is obtained. Can be converted to video signals.
  • the progressive generation circuit generates a first progressive signal based on a plurality of interlaced video signals of a first combination among the plurality of interlaced video signals generated by the interlace generating circuit. Circuit, and a second progressive signal based on a plurality of in-line race video signals of a second combination different from the first combination among the plurality of in-line race video signals generated by the in-line race generation circuit. And a second progressive generation circuit that generates an interpolated pixel between lines by an interpolation process using the first progressive signal generated by the first progressive generation circuit.
  • a first interpolation signal including a pixel and an interpolation pixel in the first progressive signal.
  • a first progressive signal is generated by the first progressive generation circuit based on the plurality of in-lace video signals of the first combination, and a plurality of second combinations is generated by the second progressive generation circuit.
  • a second progressive signal is generated based on the video signal.
  • the first pixel forming circuit outputs a first interpolation signal including the pixel in the first progressive signal and the interpolated pixel
  • the second pixel forming circuit determines the pixel and the interpolated pixel in the second progressive signal.
  • the second interpolation signal including the first interpolation signal and the second interpolation signal is output by the motion calculation circuit.
  • the output circuit may output the moving picture progressive signal as a progressive video signal when the motion amount is larger than the second value.
  • the moving picture progressive signal output by the moving picture processing circuit when the vertical motion amount calculated by the motion calculation circuit is larger than the second value is output from the output circuit as a progressive video signal.
  • the output circuit is based on the amount of motion when the amount of motion is between the first value and the second value.
  • a moving picture progressive signal and a still picture progressive signal may be combined at a ratio, and the combined signal may be output as a progressive video signal.
  • a progressive video signal is generated from the moving image progressive signal and the still image progressive signal according to the amount of motion, it is possible to generate a high-resolution progressive video signal with little image quality deterioration.
  • the output circuit may set the ratio of the still image progressive signal to 0.5 or more when the motion amount is equal to or less than the interval between lines. In this case, it is possible to prevent erroneous operation of an image having large motion, and to generate a progressive video signal with little image quality deterioration.
  • the output circuit may set the ratio of the still image progressive signal to 0.5 or more when the amount of movement is 0.75 times or less the interval between lines. In this case, it is possible to prevent erroneous operation of an image having a little motion, and to generate a progressive video signal with less image quality deterioration.
  • the output circuit may set the ratio of the still image progressive signal to 0.5 or more when the amount of motion is 0.5 times or less the interval between lines. In this case, erroneous operation can be prevented even for an image with small motion, and a progressive video signal with less deterioration in image quality can be generated.
  • the plurality of interlaced video signals include first to fourth interlaced video signals corresponding to continuous first to fourth fields, and the first combination of the plurality of interlaced video signals is
  • the plurality of interlaced video signals of the second combination may include first to third interlaced video signals, and the second to fourth interlaced video signals may include second to fourth interlaced video signals.
  • the image conversion device calculates an average value of a pixel of interest and values of pixels in the vicinity thereof in a plurality of video signals corresponding to a plurality of fields, and calculates a still image progressive signal based on the calculated average value.
  • a judgment circuit for judging whether or not to apply the video signal wherein the output circuit outputs a moving image when the judgment result of the judgment circuit is non-application.
  • the log progressive signal may be output as a progressive video signal.
  • the application or non-application of the still image progressive signal is determined by the determination circuit based on the average value of the pixel of interest and the surrounding pixels in the plurality of interlaced video signals corresponding to the plurality of fields. If the determination result is not applicable, a moving picture progressive signal is output as a progressive video signal. Therefore, it is possible to prevent a still image from being erroneously processed even for an image having a frit force, for example, an image including a flash of a continuous camera, and to generate a more accurate progressive video signal. Can be.
  • the non-applicable area detection circuit detects the average value of the signal values of the pixel of interest and its surrounding pixels in a plurality of inlay video signals corresponding to a plurality of fields.
  • the circuit scale can be made relatively small.
  • the determination circuit calculates the maximum value and the minimum value of the pixel of interest of the plurality of video signals corresponding to the plurality of fields and the pixels in the vicinity thereof, and calculates the calculated average value and maximum value.
  • the application or non-application of the still image progressive signal may be determined based on the minimum value.
  • the application or non-application of the still image progressive signal is determined based on the average value, the maximum value, and the minimum value of the pixel of interest of the plurality of interlaced video signals corresponding to the plurality of fields and the surrounding pixels. You. Therefore, the application or non-application of the still image progressive signal is more accurately determined.
  • the determination circuit outputs the still image progressive signal when each difference between the calculated average values is larger than a predetermined value and each calculated difference between the maximum value and the minimum value of the same field is smaller than the predetermined value. It may be determined not to be applied.
  • the application or non-application of the still image progressive signal is determined more accurately.
  • An image conversion method is an image conversion method for converting an input interlaced video signal into a progressive video signal, the method comprising the steps of: Generating an interpolated pixel and outputting an interpolated signal including the interpolated pixel; calculating a vertical motion amount of the image based on the output interpolated signal; Image processing Generating a progressive video signal, and generating a progressive video signal by performing video processing from the input video signal.
  • the calculated vertical motion amount is smaller than the first value. Outputting the still image progressive signal output in such a case as a progressive video signal.
  • an interpolated pixel between lines is formed based on an input interlaced video signal, an interpolated signal including the interpolated pixel is output, and based on the output interpolated signal.
  • the vertical movement amount of the image is calculated.
  • a still image progressive signal is generated from the input interlaced video signal by still image processing, and a moving image progressive signal is generated from the input interlaced video signal by moving image processing.
  • the still image progressive signal is output from the output circuit as a progressive video signal.
  • Generating the interpolated pixels includes, based on the input interlaced video signals, generating a plurality of interlaced video signals respectively corresponding to a plurality of continuous fields; and generating the plurality of interlaced video signals.
  • Generating a progressive signal based on the following, generating an interpolated pixel between lines by interpolation processing using the generated progressive signal, and outputting an interpolated signal including the pixel in the progressive signal and the interpolated pixel. And calculating a vertical motion amount of the image based on the output interpolation signal.
  • a plurality of in-car race video signals respectively corresponding to a plurality of continuous fields are generated, and the generated in-lace video signals are added to the generated in-lace video signals.
  • a progressive signal is generated based on the progressive signal. Interpolation using the generated progressive signal generates interpolated pixels between lines.
  • an interpolation signal including the pixel in the progressive signal and the interpolation pixel is output, and the vertical motion amount of the image is calculated based on the output interpolation signal. Therefore, more accurate motion detection is possible, and the image quality is improved. This makes it possible to generate progressive video signals with little degradation and high resolution.
  • FIG. 1 is a block diagram illustrating an image conversion device according to a first embodiment of the present invention.
  • FIG. 2 (a) is a diagram illustrating an example of the internal configuration of a first progressive video generation circuit.
  • FIG. 3 is a diagram showing an internal configuration example of the comparison circuit
  • FIG. 4 is a diagram showing an example of the internal configuration of the inter-frame interpolation circuit.
  • Fig. 5 is a diagram showing an example of the configuration of an intra-field interpolation circuit.
  • FIG. 6 is a diagram showing an example of the internal configuration of the output circuit.
  • FIG. 7 is a block diagram of the image conversion device according to the second embodiment.
  • FIG. 8A is a diagram showing a configuration of the first video signal forming circuit 10
  • FIG. 8B is a diagram showing a configuration of the second video signal forming circuit
  • FIG. 9 is a block diagram showing the internal configuration of the comparison circuit.
  • FIG. 10 is a diagram showing an example of the internal configuration of the output circuit.
  • FIG. 11 is a block diagram illustrating a configuration of an image conversion device according to a third embodiment.
  • FIG. 12 is a block diagram illustrating another example of a non-applicable area detection circuit.
  • FIG. 13 is a block diagram showing still another example of the non-applicable area detection circuit.
  • FIG. 14 is a diagram showing the form of an interlaced video signal
  • FIG. 15 is a block diagram showing the configuration of a conventional motion-adaptive progressive conversion device
  • FIG. 16 is a diagram showing an example of an image in which luminance changes sinusoidally in the vertical direction
  • FIG. Figure 18 shows the original video signal before it is converted to a race video signal.
  • Fig. 18 shows the in-and-out race video signal moving by 12 lines per field.
  • FIG. 6 is a diagram in which video signals when the video signal is superimposed are superimposed.
  • a video signal is described as corresponding to a luminance signal, but the same processing can be performed for a color signal.
  • the same effect can be obtained for the RGB signal by performing the same processing as described below for each color.
  • FIG. 1 is a block diagram showing an image conversion apparatus 100 according to the first embodiment of the present invention.
  • the image converter 100 shown in FIG. 1 includes a first one-field delay circuit 1, a second one-field delay circuit 2, a third one-field delay circuit 3, a first progressive video generation circuit 4, 2, a progressive video generation circuit 5, a comparison circuit 6, an inter-frame interpolation circuit 7, an in-field interpolation circuit 8, and an output circuit 9.
  • the image converter 100 receives the synchronization signal of the interlaced video signal VI or a signal corresponding to the synchronization signal, and generates a timing signal necessary for each of these blocks. It has a generating circuit.
  • the interlaced video signal VI is, c is delayed in sequence by a first one-field delay circuit 1, the second 1 field delay circuit 2, and the third one-field delay circuit 3 connected in succession
  • a one-field delayed in-race video signal a a two-field delayed in-race video signal b, and a three-field delayed in-race video signal c are respectively generated. Therefore, four in-lace video signals that are successively delayed by one field are generated.
  • Each of these four interlaced video signals is composed of a first odd-field signal, a first even-field signal, a second odd-field signal, and a second even-field signal, or , A first odd-field signal, a second even-field signal, and a second odd-field signal.
  • the source video signal consists of two fields that make up the entire scanning line of the screen, so one of the fields is called an odd field and the other is called an even field.
  • the first progressive video generation circuit 4 is supplied with interlaced video signals a, b, and j.
  • the first progressive video generation circuit 4 generates a progressive video field signal P 1 from these signals and supplies the signal to the comparison circuit 6.
  • the second progressive video generation circuit 5 is supplied with interlaced video signals V1, a, and b.
  • the second progressive video generation circuit 5 generates a progressive video field signal P2 from these signals and supplies the signal to the comparison circuit 6.
  • the comparison circuit 6 compares the progressive video field signal P 1 and the progressive video field signal P 2 to calculate motion amount information M, and supplies the calculated motion amount information M to the output circuit 9.
  • the interlace video signal V 1 and the interlace video signal b are supplied to an inter-frame interpolation circuit 7.
  • the inter-frame interpolation circuit 7 generates an inter-frame interpolation signal F 1 by inter-frame interpolation for interpolating between two fields before and after two fields in time, and supplies the inter-frame interpolation signal F 1 to the output circuit 9.
  • the interlaced video signal a is supplied to the intra-field interpolation circuit 8.
  • the intra-field interpolation circuit 8 generates an intra-field interpolation signal F 2 from the interlaced video signal a by intra-field interpolation, and supplies it to the output circuit 9.
  • the output circuit 9 outputs a progressive video signal V 2 generated by changing the ratio of the inter-frame interpolation signal F 1 and the intra-field interpolation signal F 2 according to the motion amount information M for each pixel. If the motion amount information M is small, the probability of a still image increases, so the output circuit 9 generates the progressive video signal V2 such that the ratio of the inter-frame interpolation signal F1 increases.
  • the image conversion apparatus 100 outputs the progressive video field signal P 2 from the first to third in-lace video signals among the four in-lace video signals successively delayed by one field. Is generated, and a progressive video field signal P1 is generated from the second to fourth in-lace video signals.
  • the image conversion apparatus 100 compares the progressive video field signal P 1 with the progressive video field signal P 2, and compares the comparison result with the motion amount information. It can be output as M. Thereby, the image conversion device 100 can make an accurate motion determination. Therefore, even when an image having a large vertical luminance difference moves slowly, accurate motion determination can be performed, and a stable and high-resolution progressive video signal can be provided.
  • Table 5 (a) and Table 5 (b) show the values of the original video signal and the video signal value after being sampled as the video signal, as shown in Table 1 (a) and Table 1 ( It is shown as in b).
  • Tables 5 (a) and 5 (b) show 9 fields from the fl field to the f9 field.
  • Table 5 (a) shows the value of each line in each field of the original video signal
  • Table 5 (b) shows each line of each field of the signal after being sampled as an interlaced video signal.
  • the in-race video signals shown in Table 5 (b) are transmitted in order for each field.
  • Table 5 (b) in Fig. 1 Are given to the image converter 100 in order as an in-lace video signal V1 for each field.
  • the interlace video signal V 1 is supplied to a first one-field delay circuit 1, a second one-field delay circuit 2, and a third one-field delay circuit 3.
  • the first progressive video generation circuit 4 and the second progressive video generation circuit 5 respectively generate a progressive video field signal P1 and a progressive video field signal P2 by interpolation processing.
  • FIG. 2A shows an example of the internal configuration of the second progressive video generation circuit 5
  • FIG. 2B shows an example of the internal configuration of the first progressive video generation circuit 4.
  • the input terminal 501 of FIG. 2 (a) is supplied with the in-lace video input VI of FIG. 1, the input terminal 502 is supplied with the in-lace video signal a, and the input terminal 503 is input of the in-lace video signal a.
  • Race video signal b is provided.
  • the input terminal 401 of FIG. 2 (b) is supplied with the interlaced video signal a of FIG. 1, the input terminal 402 is supplied with the interlaced video signal b, and the input terminal 403 is supplied with the interlaced video signal b.
  • Video signal c is provided.
  • the second progressive video generation circuit 5 in FIG. 2A includes one-clock delay circuits 504 to 508, multiplication circuits 509 to 514, an addition circuit 515, and a switching circuit 516.
  • the first progressive video generation circuit 4 in FIG. 2B includes one-clock delay circuits 404 to 408, multiplication circuits 409 to 414, an addition circuit 415, and a switching circuit 416.
  • Multiplication circuits 409, 411, 412, 414, 509, 511, 512, and 514 multiply by 18 respectively, and multiplication circuits 410, 413, and 51 0, 5 1 and 3 multiply 1Z4.
  • the signals output from the multiplication circuits 409 to 414 are added.
  • signals output from the multiplication circuits 509 to 514 are added in the addition circuit 515.
  • the first progressive video generation circuit 4 averages the interlaced video signals a and c after they have been filled in the horizontal direction, respectively. It is provided to the addition circuit 4 15.
  • the switching circuit 416 is delayed by one field by the one-clock delay circuit 406 based on the signal K1 provided from the timing generation circuit (not shown) if the interlaced video signal b is the signal of the current line.
  • the interlaced video signal b is output. If the interlaced video signal b is an interpolation line signal, the signal generated by the adder 415 is output.
  • the interlaced video signal V1 and the interlaced video signal b are each filtered in the horizontal direction, averaged, and provided to the addition circuit 515.
  • the switching circuit 516 based on the signal K2 given from the timing generation circuit (not shown), if the interlaced video signal a is the signal of the current line, the one-clock delay circuit 506 generates the interlaced video signal a. And outputs a signal generated by the adder circuit 515 if the interlace video signal a is an interpolation line signal.
  • the first progressive video generation circuit 4 and the second progressive video generation circuit 5 perform fill-in processing (fill-in processing) and addition processing performed inside the first progressive image generation circuit 4 and the first field and the third field This corresponds to the operation of the corresponding pixel in the field and its surrounding pixels, or the operation of the corresponding pixel in the second and fourth fields and its surrounding pixels. In this case, in particular, the average has been calculated.
  • the use of the average value can simplify complicated calculations and reduce the circuit scale, but is not limited to this.
  • Table 6 (a) and Table 6 (b) show the signals output from the first progressive video generation circuit 4 and the second progressive video generation circuit 5 by such an operation, respectively. (Table 6)
  • the hatched part is the part obtained by calculation as an interpolation line.
  • the filter operation in the horizontal direction The effects of noise and the like can be reduced.
  • the value of the L line of the f4 field in Table 6 (a) is calculated as follows.c
  • a signal of the f4 field is supplied to the image conversion device 100 as the video signal V1. Will be described.
  • the L line of f4 field does not transmit a signal, so interpolation processing must be performed.
  • the signal of the f4 field is input as the in-race video signal V1
  • the signal of the f1 field is output from the third one-field delay circuit 3
  • the signal of the f1 field is output from the second one-field delay circuit 2.
  • the signal of the f2 field is output, and the signal of the f3 field is output from the first one-field delay circuit 1.
  • the interpolation line of the progressive video field signal P 1 is calculated from the current line values of the f 1 field output from the third one-field delay circuit 3 and the f 3 field of the first one-field delay circuit 1. Is calculated. In this case, the average value (or a value close to the average value) is calculated.
  • the value of the L line in the f3 field in Table 6 (b) is calculated as follows. If the f3 field is given to the image converter 100 as the in-lace video signal VI, the f1 field is output from the second one-field delay circuit 2, and the f1 field is output from the first one-field delay circuit 1. Will output the f2 field. At this time, the interpolation line of the progressive video field signal P2 is obtained by dividing the value of the current line of the f1 field of the output of the second one-field delay circuit 2 by the value of the f3 field which is the signal of the in-lace video signal V1. It is calculated from the value of the current line. In this case, the average value (or a value close to the average value) is calculated.
  • FIG. 3 shows an example of the internal configuration of the comparison circuit 6.
  • a progressive video field signal P2 is supplied to the input terminal 601 and a progressive video field signal P1 is supplied to the input terminal 602.
  • the comparison circuit 6 includes a one-line delay circuit 603 to 605, a multiplication circuit 606 to 608, an addition circuit 609, 610, a subtraction circuit 611 to 613, and a minimum value selection.
  • the circuit 6 14 is provided.
  • the progressive video field signal P 2 applied to the input terminal 601 is applied to the one-line delay circuit 603.
  • the progressive video field signal P 1 applied to the input terminal 602 is applied to the one-line delay circuit 604.
  • the signal output from the one-line delay circuit 604 is supplied to the one-line delay circuit 605.
  • the multiplication circuit 606 multiplies the signal output from the one-line delay circuit 605 by 12 and the multiplication circuit 607 multiplies the signal output from the one-line delay circuit 604 by a factor of two.
  • the arithmetic circuit 608 multiplies the progressive video field signal P 1 by 1 Z 2.
  • the addition circuit 609 adds the signals output from the multiplication circuits 606 and 607, and the addition circuit 610 adds the signals output from the multiplication circuits 607 and 608.
  • the subtraction circuit 611 obtains a value obtained by subtracting the signal output from the one-line delay circuit 603 and the signal output from the addition circuit 609, and outputs the absolute value of the value.
  • the subtraction circuit 612 obtains a value obtained by subtracting the signal output from the one-line delay circuit 603 and the signal output from the one-line delay circuit 604, and outputs the absolute value of the value.
  • the subtraction circuit 6 13 finds a value obtained by subtracting the signal output from the 1-line delay circuit 6 03 and the signal output from the addition circuit 6 10, and outputs the absolute value of the value.
  • the minimum value selection circuit 614 selects the minimum value of the signals output from the subtraction circuits 611 to 613.
  • the signal output from the minimum value selection circuit 614 is output from the output terminal 615 as an output signal from the comparison circuit 6.
  • This operation is generated by the second progressive video generation circuit 5 at the input terminal 6001.
  • the operation is performed between the pixel of the interpolation line and the corresponding pixel of the progressive video field signal P1 given to the input terminal 602.
  • this operation is based on a comparison between the corresponding pixels of the progressive video field signal P1 and the progressive video field signal P2, and a comparison of the values of the corresponding pixel and its surrounding pixels on a pixel-by-pixel basis. This is equivalent to outputting as motion amount information M.
  • Table 7 (a) shows the result of this comparison operation.
  • the column of the vertical line and the column of the horizontal field indicate the timing of the evening race video signal a output from the first one-field delay circuit 1.
  • the operation when the L + 2 line of the f4 field is given to the comparison circuit 6 is as follows.
  • the value “1 9 1”, which is the value of the L + 1 line of the f4 field of the progressive video field signal P2 is input to the subtraction circuit 6 1 1 Is done.
  • the average value “1 91.5” of the value “1 2 8” of the L line in the f 4 field of the progressive video field signal P 1 and the value “2 5 5” of the L + 1 line is multiplied by 60 7, 6 08 and the addition circuit 6 10, and an integer value “1 9 1” in the vicinity thereof is given to the subtraction circuit 6 11. Therefore, the subtraction circuit 61 1 outputs the absolute value “0” of the subtraction value.
  • the subtraction circuit 6 1 2 has the value “1 9 1” of the L + 1 line of the f 4 field of the progressive video field signal P 2 and the L + 1 line of the f 4 field of the progressive video field signal P 1 Is given as "2 5 5". Therefore, the subtraction circuit 6 12 outputs the absolute value “64” of the subtraction value.
  • the subtraction circuit 6 13 receives the value “1 91” of the L + 1 line of the f 4 field of the progressive video field signal P 2.
  • the subtraction circuit 6 13 has an average value “1” of the value “2 5 5” of the L + 1 line of the f4 field of the progressive video field signal P 1 and the value “1 28” of the L + 2 value. 9 1 ”is given. Therefore, the subtraction circuit 6 13 outputs the absolute value “0” of the subtraction value.
  • Table 7 (b) shows the minimum value of the values given to the subtraction circuits 61 1 to 61 3. For example, in the L + 1 line of the f4 field, the value “0” which is the minimum value among the values “0”, “64” and “0” which are the output signals from the subtraction circuits 61 1 to 61 3 Is selected and displayed.
  • the example of the operation as described above is shown as the operation of the comparison circuit 6, but the operation of the comparison circuit 6 is not limited to the above.
  • the calculation may be performed in consideration of the values of the surrounding lines. In that case, the calculation can be further performed with the surrounding pixels, so that the comparison can be performed with higher accuracy, and the configuration can be made resistant to noise and the like.
  • the image conversion apparatus 100 has a progressive video feed.
  • the motion amount information M is required.
  • the value of the signal of the corresponding pixel of the current line of the progressive video field signal P1 the value of the signal of the corresponding pixel of the current line of the progressive video field signal P2 and the interpolation of the pixel above and below the pixel of the current line are performed.
  • the amount of motion information M may be obtained by calculating the difference between the value of the pixel of the line and the value of the pixel of the line, or a combination of the two may be used.
  • FIG. 4 shows a configuration example of the inter-frame interpolation circuit 7
  • FIG. 5 shows a configuration example of the intra-field interpolation circuit 8.
  • the inter-frame interpolation circuit 7 includes 12 multiplication circuits 703 and 704 and an addition circuit 705.
  • the input terminal 700 of the inter-frame interpolation circuit 7 is supplied with the in-lace video input signal V1 of FIG.
  • An input video signal b is supplied to the input terminal 720.
  • interlaced video signals V 1 and b supplied to the inter-frame interpolation circuit 7 are multiplied by 1 to 2 by the multiplication circuits 703 and 704, respectively, and then added by the addition circuit 705. It is output from the output 706 as the inter-frame interpolation signal F1.
  • the inter-frame interpolation circuit 7 is timing-controlled by a signal from a timing generation circuit (not shown), and operates so as to calculate an interpolation line of a field of interest.
  • the intra-field interpolation circuit 8 includes a one-line delay circuit 802, a ⁇ ⁇ multiplication circuit 803, 804, and an addition circuit 805.
  • the input terminal 801 of the intra-field interpolation circuit 8 is supplied with the interlaced video signal a of FIG.
  • the in-lace video signal a is supplied to a one-line delay circuit 802 and a multiplication circuit 804.
  • the multiplication circuit 803 multiplies the given signal by 1Z2, and then supplies the resulting signal to the addition circuit 805.
  • the multiplication circuit 804 multiplies the given signal by 1 Z 2, and then gives the resulting signal to the addition circuit 805.
  • the adder circuit 805 adds the applied signals and outputs the resulting signal from an output terminal 806 as an inter-frame interpolation signal F2.
  • the intra-field interpolation circuit 8 is timing-controlled by a signal from a timing generation circuit (not shown), and operates so as to calculate an interpolation line of a field of interest.
  • Examples of the output signals of the inter-frame interpolation circuit 7 and the intra-field interpolation circuit 8 are shown below, respectively.
  • Table 8 (a) shows the signal output from the inter-frame interpolation circuit 7
  • Table 8 (b) shows the signal output from the intra-field interpolation circuit 8.
  • the hatched portions are the signals of the interpolation line of the field of interest, and these values are calculated.
  • Table 8 shows the interpolation processing at the timing of the in-race video signal a. Values are displayed.
  • the values in the L line column of the f3 field are as follows. That is, the value when the in-race video signal a is the L line of the f3 field is obtained as follows.
  • the input terminal 701 of the inter-frame interpolation circuit 7 is supplied with the value "3 7" (see Table 5 (b)) of the L line of the f3 field of the in-lace video signal V1. Further, the input terminal 720 of the inter-frame interpolation circuit 7 is supplied with the value “2 18” of the L line of the f1 field of the in-lace video signal b.
  • the inter-frame interpolation circuit 7 multiplies the given value by 12 in each of the multiplication circuits 703 and 704, and adds the respective values in the addition circuit 705 "1 27.5". In the same manner, the values of other hatched portions are calculated.
  • one of the intra-field interpolation signals F 2 output from the intra-field interpolation circuit 8 is calculated.
  • An example is shown in Table 8 (b), and Table 8 (b) also shows the value of the interpolation processing at the timing of the interlaced video signal a. The value subjected to the interpolation processing in the L + 1 line will be described below.
  • the L + 3 line of the f2 field which is the output from the first one-field delay circuit 1
  • the intra-field interpolation circuit 8 Is entered.
  • the value one line or more before, that is, the value “2 5 5” of the L + 1 line of the f2 field is output from the one-line delay circuit 802 and multiplied by 1 Z 2 by the multiplication circuit 803.
  • "0" which is the value of the L + 3 line of the f2 field is multiplied by 1 and 2 and output.
  • the intra-field interpolation circuit 8 adds the signals supplied from the multiplication circuits 803 and 804 by an addition circuit 805, and obtains "1 2 8" which is a value close to the value "1 27.5". Is calculated as the value interpolated in the field. Similarly, the values of the other hatched parts are calculated.
  • FIG. 6 shows an example of the internal configuration of the output circuit 9.
  • the output circuit 9 includes a ratio calculation circuit 905, multiplication circuits 906, 907, an addition circuit 908, and a switching circuit 909.
  • hi is a ratio value calculated by the ratio calculation circuit 905, and is a numerical value of 0 or more and 1 or less.
  • the multiplication circuit 907 is an ⁇ -times multiplication circuit
  • the multiplication circuit 906 is a (1 ⁇ h) -times multiplication circuit.
  • the input terminal 901 is supplied with the inter-frame interpolation signal F1, and the input terminal 902 is supplied with the intra-field interpolation signal F2.
  • the input terminal 904 is provided with an interface video signal a, and the input terminal 903 is provided with a value corresponding to the motion amount information M.
  • the ratio calculation circuit 905 is a ratio calculation circuit that calculates the ratio between the still image and the moving image output from the output circuit 9 according to the motion amount information M provided from the input terminal 903.
  • the multiplication circuits 906 and 907 multiply the signal output from the inter-frame interpolation circuit 7 input from the input terminals 901 and 902, respectively, and the output signal from the intra-field interpolation circuit 8 respectively. Addition is performed by an adder circuit 908.
  • control can be performed such that the smaller the motion amount information M is, the higher the ratio of the output of the inter-frame interpolation circuit 7 is.
  • the switching circuit 909 switches between the video signal a supplied to the input terminal 904 and the signal supplied from the adding circuit 908.
  • the switching circuit 909 outputs an evening race video signal a if the signal of the field of interest is a current line by an evening timing generating circuit (not shown), and an adder circuit 90 if the signal is an interpolation line. It can be switched to output the signal output from 8.
  • the input terminal 903 of the switching circuit 9 has the motion amount information shown in Table 7 (b). M is entered. For example, since the motion amount information M of the f4 field, the f5 field, and the f8 field is “0”, the ratio value a output from the ratio calculation circuit 905 is calculated as “0”.
  • the ratio value output from the ratio calculation circuit 905 is calculated as “0.2”. You. This ratio value is shown in the brackets in Table 7 (b). As shown above, Table 9 shows the result of the output circuit 9 performing the operation according to the magnitude of the ratio value ⁇ .
  • the value of the L + 1 line in the f4 field is the value “0.0” (see Table 7 (b)), which is the ratio value obtained from the motion amount information M.
  • the output value of the inter-frame interpolation circuit 7 has the value “1 91” (see Table 8 (a)).
  • the value “7 7” is a value close to the value “76.8” obtained by adding the multiplied value “25.6”.
  • Table 9 (b) shows the absolute value of the difference between the value output from the output circuit 9 shown in Table 9 (a) and the original video signal.
  • the difference is calculated as follows, taking into account the time difference of one field, which is the delay in the image converter 100.
  • the value of +3 line of f5 field “2 1 8” is a line that is not transmitted in the in-lace video signal, but taking into account the delay of one field, the output circuit 9 Outputs the value "1 7 9" as the value of the L + 3 line of the f6 field.
  • the value "39” is calculated as the absolute value of the difference between the value "2 1 8" of the L + 3 line of the f5 field and the value "1 79" of the L + 3 line of the output f6 field. Is done. In this way, the difference between the original video signal value on the interpolation line and the value output from the output circuit 9 is calculated as shown in Table 9 (b).
  • the difference between the brightness of the interpolation signal and the current signal is set to a value “40” or less. Can be suppressed. This value can be made much smaller than the value “90”, which is the difference from the current signal in the conventional interpolation line shown in Table 4 (b). That is, according to the present embodiment, it is possible to greatly reduce the problem of the conventional example that the moving image processing is easily performed when the image moves slowly in the vertical direction, and the image quality is easily deteriorated.
  • the image conversion apparatus 100 compares the progressive video field signal P 1 and the progressive video field signal P 2 with different base fields, and outputs the comparison result as motion amount information M. Therefore, accurate motion detection can be performed.
  • the image conversion device 100 Even when an image having a large luminance difference in the direction moves slowly, accurate motion determination can be performed, and a stable and high-resolution image can be provided.
  • the interlaced video signals V 1, a, b and the progressive video field signal P 2 Is generated, and a progressive video field signal P1 is generated from the interface video signals a, b, and c.
  • the progressive video field signal P1 is compared with the progressive video field signal P2.
  • the generation of the progressive video field signal P1 and the progressive video field signal P2 is not limited to the generation of the field signals of four interlaced video signals that are successively delayed one field at a time.
  • a progressive video field signal P1 is created using the field signal of the in-lace video signal VI and the field signal of the in-lace video signal a of the interlaced video signals VI, a, and b.
  • the progressive video field signal P2 may be created from the interlaced video signals a and b. In this way, the amount of data stored in the field memory can be reduced, and a high-performance image converter with low cost can be provided.
  • the interlace video signal a is used as the current line of the progressive video field signal P1
  • the calculated value of the interlace video signal V1 and the interlaced video signal b is used as the interpolation line.
  • the field signal of the interlaced video signal b is used as the current line of the progressive video field signal P2
  • the field signal of the interlaced video V1 and the field signal of the interlaced video signal c are used as interpolation lines. The calculated value is used.
  • the interpolation line is calculated by the calculation of the video signals VI and b, and the relative values of the video signals a and b are calculated. Since the amount of motion works so as to cancel each other out, even if there is motion in the image, it is possible to accurately judge whether the image is still or moving, and the image quality can be improved with high accuracy, and higher High quality progressive video can be provided.
  • the circuit scale can be simplified, and a low-cost circuit can be realized.
  • the comparison circuit 6 is provided between the corresponding pixel between the progressive video field signal P1 generated by the first progressive video generation circuit 4 and the progressive video field signal P2 generated by the second progressive video generation circuit 5.
  • the value of the pixel corresponding to the comparison and its surrounding pixels are compared for each pixel, and the result is output as a motion amount M.
  • the motion detection can be performed with higher accuracy.
  • an interlaced video signal may be referred to as an in-laced video field signal, and a progressive video signal may be particularly referred to as a progressive image frame signal.
  • an intermediate progressive video signal before reaching final output is a processed signal of a television video field unit, and is therefore referred to as a progressive video field signal.
  • a progressive video field signal is referred to as a progressive video frame signal, which means the same meaning, and the present invention is not limited to the notation of a progressive video field signal. That is, the progressive video field signal indicates a progressive video signal generated from the in-lace video field signal.
  • the image generation circuit 5 corresponds to the interpolation circuit
  • the first The one-field delay circuit 1, the second one-field delay circuit 2, and the third one-field delay circuit 3 correspond to an in-line lace generation circuit
  • the progressive video field signal P1 corresponds to a first progressive signal
  • the first progressive video generation circuit 4 corresponds to the first progressive circuit
  • the progressive video field signal P 2 corresponds to the second progressive signal
  • the second progressive video generation circuit 5 corresponds to the second progressive circuit. Is equivalent to
  • the comparison circuit 6 corresponds to a motion calculation circuit
  • the inter-frame interpolation signal F 1 corresponds to a still image progressive signal
  • the inter-frame interpolation circuit 7 corresponds to a still image processing circuit
  • the inter-field interpolation signal F 2 corresponds to a moving image.
  • the intra-field interpolation circuit 8 corresponds to a moving image processing circuit
  • the interlaced video signals V 1, a, b, and c correspond to the first to fourth interlaced video signals, respectively.
  • the progressive video field signal P 1 formed by the first progressive video generation circuit 4 of FIG. 1 and the progressive video field formed by the second progressive video generation circuit 5 of FIG. A plurality of new virtual pixels are formed between lines of the signal P2.
  • FIG. 7 is a block diagram of an image conversion device according to the second embodiment.
  • An image converter 100a according to the second embodiment shown in FIG. 7 differs from the image converter 100 according to the first embodiment shown in FIG. 1 in the following points. .
  • the image conversion device 100a according to the second embodiment is different from the image conversion device 100 according to the first embodiment in that the first video signal forming circuit 10 and the second video signal This further includes a signal forming circuit 11.
  • the image conversion device 100a according to the second embodiment includes a comparison circuit 6a instead of the comparison circuit 6 of the image conversion device 100 according to the first embodiment.
  • An output circuit 9a is included instead of the output circuit 9 of the image conversion apparatus 100 according to the embodiment.
  • the other configuration of the image conversion device 100a according to the second embodiment is the same as the configuration of the image conversion device 100 according to the first embodiment, so the same components are the same.
  • the first video signal forming circuit 10 of the image conversion device 100a according to the second embodiment is provided between the pixels of the progressive video field signal P1 output by the first progressive video generating circuit 4. A new pixel is formed. Further, the second video signal forming circuit 11 newly forms a pixel between the pixels of the progressive video field signal P2 output from the second progressive video generating circuit 5.
  • the comparison circuit 6a includes a newly formed progressive video field signal P3 output by the first video signal forming circuit 10 and a newly formed progressive video field signal 11 output by the second video signal forming circuit 11.
  • the pixel value of the corresponding progressive video field signal P4 is compared with the corresponding pixel, or the value of the corresponding pixel is compared with the value of the peripheral pixels, and the comparison result is used as the motion amount information Ma.
  • FIG. 8A is a diagram illustrating a configuration of the first video signal forming circuit 10
  • FIG. 8B is a diagram illustrating a configuration of the second video signal forming circuit 11.
  • the first video signal forming circuit 10 includes a one-line delay circuit 1002, 1003, a multiplication circuit 10004, 1005,. 5 and the adder circuit 1 0 1, 6, 1 0, 1,.
  • the multiplication coefficients of the multiplication circuits 1005, 1008, 1001, 1104 are set to 14 respectively.
  • the respective multiplication coefficients of the multiplication circuits 1006, 10007, 1001, 2103 are set to 24.
  • the multiplication coefficient of each of the multiplication circuits 1004, 10009, 10010, and 10015 is set to 3/4 (as shown in FIG. Circuit 1 1 is a one-line delay circuit 1 1 0 2, 1 1 0 3, Multiplication circuit 1 1 04, 1 1 0 5, 1 1 1 5 and addition circuit 1 1 1 6, 1 1 1 7, 1 1 2 Including 1.
  • the multiplication coefficients of the multiplier circuits 1105, 1108, 1111, and 114 are set to 1Z4.
  • the respective multiplication coefficients of the multiplication circuits 1 1 0 6, 1 1 0 7, 1 1 1 2, 1 1 1 3 are set to 2Z4.
  • the multiplication coefficient of each of the multiplication circuits 1104, 1109, 1110, and 1115 is set to 3Z4.
  • the progressive video field signal P 1 output from the first progressive video generation circuit 4 is supplied to an input terminal 1001.
  • the progressive video field signal P 1 given to the input terminal 100 1 is given to the one-line delay circuit 100 2.
  • the one-line delay circuit 1002 delays the progressive video field signal P 1 by one line, generates the progressive video field signal P 11, and delays the generated progressive video field signal P 11 by one line. Give to circuit 1003.
  • the one-line delay circuit 1003 delays the applied progressive video field signal P 11 by one line to generate a progressive video field signal P 12.
  • the progressive video field signal P 1 applied to the input terminal 100 1 is applied to the multiplication circuits 10 11, 10 13, and 10 15, respectively.
  • the progressive video field signal P 11 generated by the one-line delay circuit 100 2 is applied to the multiplication circuits 100 5, 100 7, 100 9, 100 1 0, 1 0 1 2, 1 0 1 4. Each is given.
  • the progressive video field signal P 12 generated by the one-line delay circuit 1003 is provided to the multiplication circuits 1004, 1006, and 1008, respectively.
  • the given progressive video field signal P12 is multiplied by the set multiplication coefficient and output in the t multiplication circuit 1005 to the addition circuit 1006.
  • the progressive video field signal P 11 multiplied by the set multiplication coefficient is output to the adder circuit 106.
  • Multiplication times In the path 1006, the given progressive video field signal P12 is multiplied by the set multiplication coefficient and output to the adder circuit 107.
  • the given progressive video field signal P 11 is multiplied by the set multiplication coefficient and output to the adder circuit 107.
  • the given progressive video field signal P 12 is multiplied by the set multiplication coefficient and output to the adder circuit 108.
  • the multiplier circuit 109 the given progressive video field signal P 11 is multiplied by the set multiplication coefficient and output to the adder circuit 109.
  • the multiplication circuit 110 the given progressive video field signal P 11 is multiplied by the set multiplication coefficient and output to the addition circuit 110 19.
  • the given progressive video field signal P 1 is multiplied by a set multiplication coefficient and output to the addition circuit 110 19.
  • the given progressive video field signal P 111 is multiplied by the set multiplication coefficient and output to the addition circuit 102.
  • the given progressive video field signal P 1 is multiplied by the set multiplication coefficient and output to the addition circuit 102.
  • the multiplier circuit 104 the given progressive video field signal P11 is multiplied by the set multiplication coefficient and output to the adder circuit 102.
  • the given progressive video field signal P1 is multiplied by the set multiplication coefficient and output to the addition circuit 1021.
  • the adder circuit 106 the output signals of the multiplier circuit 104 and the multiplier circuit 105 are added, and a progressive video field signal is output from the output terminal 102.
  • the adder circuit 107 the output signals of the multiplier circuit 106 and the multiplier circuit 107 are added, and a progressive video field signal is output from the output terminal 102.
  • the adder circuit 108 the output signals of the multiplier circuit 108 and the multiplier circuit 109 are added, and a progressive video field signal is output from the output terminal 102.
  • the adder circuit 109 the output signals of the multiplier circuit 101 and the multiplier circuit 101 are added, and a progressive video field signal is output from the output terminal 106. Is done.
  • the adding circuit 1020 the output signals of the multiplying circuit 1012 and the multiplying circuit 1013 are added, and a progressive video field signal is output from the output terminal 1027.
  • the adding circuit 1021 the output signals of the multiplying circuit 10014 and the multiplying circuit 101 are added, and a progressive video field signal is output from the output terminal 1028.
  • the progressive video field signal P 11 of the one-line delay circuit 100 2 is output from the output terminal 10 25.
  • the operation of the first video signal forming circuit 10 is calculated based on a signal from a timing generating circuit (not shown). Note that the signal of the timing generation circuit is formed by forming an interpolation line of the progressive video field signal P1 generated by the first progressive video generation circuit 4 at the timing output from the one-line delay circuit 1002. I have.
  • the value of 2Z4 of the pixel of the interpolation line of interest and the value of 24 of the pixel of the current line above the interpolation line are added and output to the output terminal 1023. Therefore, a pixel at a distance of 2Z4 of one line from the pixel of the interpolation line to be noticed to the pixel of the current line above the interpolation line is formed.
  • the output terminal 1024 adds the value of 3Z4 of the pixel of the interpolation line to be noted and the value of 1/4 of the pixel of the current line above the interpolation line and outputs the result. Therefore, a pixel at a distance of 1Z4 of one line from the pixel of the interpolation line to be noticed to the pixel of the current line above the interpolation line is formed.
  • the value of 3Z4 of the pixel of the interpolation line of interest and the value of 14 of the pixel of the current line below the interpolation line are added and output to the output terminal 1026. Therefore, from the pixel of the interpolation line of interest to the pixel of the current line below the interpolation line This means that a pixel at a distance of 1 to 4 on one line has been formed.
  • the value of 24 of the pixel of the interpolation line of interest and the value of 2-4 of the pixel of the current line below the interpolation line are added and output to the output terminal 1027. Therefore, a pixel is formed at a position that is at a distance of 2-4 in one line from the pixel of the interpolation line of interest to the pixel of the current line below the interpolation line.
  • a pixel is formed at a position 34 distances away from the pixel of the interpolation line of interest to the pixel of the current line below the interpolation line.
  • the output example of the first video signal forming circuit 10 and the output example of the second video signal forming circuit 11 are shown in the table.
  • Table 10 (a) shows the output signal from the output terminal 10 29 of the first video signal forming circuit 10
  • Table 10 (b) shows the output terminal of the second video signal forming circuit 11. Shows the output signal from 1 129.
  • the first video signal forming circuit 10 sets the pixel of the L + 1.25 line between the L + 2 line and the L + 1 line of the f4 field.
  • the value of the pixel on the L + 1 line, ⁇ 1 9 1.25 '' which is a value obtained by multiplying the value of the pixel on the L + 1 line ⁇ 2 5 5 '' by 3 times 4
  • Add “3 2” which is 14 times the value of “28” and calculate the total value “22 3.25”.
  • the first video signal forming circuit 10 selects “2 2 3” as a neighborhood value of the calculated total value “2 23.25”, and selects the pixel of the L + 1.25 line of the f4 field. Output as the value of.
  • the second video signal forming circuit 11 sets the pixels of the L + 4.25 line between the L + 4 line and the L + 5 line of the f5-field relay.
  • the value of the pixel on the L + 4 line, “37.7” is calculated by multiplying the value of “3 7” by 3 ⁇ 4, and the value of the pixel on the L + 5 line, “1 2 Add “3 2”, which is the value obtained by multiplying “8” by 1 to 4 times, and calculate the total value “59.77.5”.
  • the second video signal forming circuit 11 selects “60” as a neighborhood value of the calculated total value “59.75”, and selects the pixel of the L + 4.25 line pixel of the f5 field. Output as value c In this way, the values of the pixels on the other lines are also calculated and output.
  • the above-described operation is performed, and newly formed pixels are added to the progressive video field signals P1 and P2.
  • the progressive video field signals P3 and P4 are output to the comparison circuit 6a.
  • FIG. 9 is a block diagram showing the internal configuration of the comparison circuit 6a.
  • the comparison circuit 6a includes buffer circuits 6003 and 6004, a motion calculation circuit 60005, and a minimum value circuit 6006.
  • the input terminal 600 1 of the comparator 6 a is connected to the first video signal forming circuit 10
  • the progressive video field signal P3 is supplied to the input terminal 6002, and the progressive video field signal P4 is supplied from the second video signal forming circuit 11 to the input terminal 6002.
  • the progressive video field signals P3 and P4 given from the input terminals 6001 and 6002 are given to the buffer circuits 6003 and 6004, respectively.
  • the buffer circuits 6003 and 6004 accumulate the progressive video field signals P3 and P4 at predetermined intervals, and after a predetermined interval elapses, the motion arithmetic circuit 6005 stores the progressive video field signals P7 and P8. give.
  • the motion calculation circuit 6005 calculates the value between the corresponding pixels or the value of the corresponding pixel and its surrounding pixels. And outputs the result of the comparison as the amount of motion M1.
  • the minimum value circuit 6006 selects the minimum value from the motion amount M1 output from the motion operation circuit 6005, and outputs it as the motion amount information Ma from the output terminal 6007.
  • the motion calculation circuit 6005 performs motion detection based on the input progressive video field signal.
  • progressive video field signals P7 and P8 in which pixels are newly formed are supplied from the buffer circuits 600 and 6004, respectively.
  • the motion detection is performed for one pixel of the L + 3 line of the f4 field of the progressive video field signal, three pixels above the L + 3 line, and three pixels below the L + 3 line. It is performed as follows based on a total of 7 pixels.
  • the value of the L + 3 line in the f4 field is the value of the L + 2.25 line to the L + 3.75 line in the f4 field shown in Table 10 (a), and the value of the f + field shown in Table 10 (b) It is obtained by adding the absolute value of the difference between the L + 2.25 line and the L + 3.75 line value of the 4 fields.
  • the above equation shows the smallest value when the image is stationary without moving at all. For example, if the value of the L + 3 line in the f4 field indicates a small value, it can be determined that the image has not changed around the pixel, and it can be estimated that the image is a still image.
  • the value one line above the L + 3 line in the f4 field is the value from the L + 2 line to the L + 3.50 line in the f4 field shown in Table 10 (a), and the value shown in Table 10 (b). It is obtained by adding the absolute value of the difference between the value of the L + 2.25 line to the L + 3.75 line of the f4 field.
  • the distance between two vertically adjacent lines in the same field is expressed as one pixel field
  • the distance between the two lines is expressed as 0.5 pixel field
  • the distance between two lines is expressed as 0.5 pixel field
  • the distance 14 between two lines is expressed as 0.25 pixel field
  • the distance 3Z4 between the two lines is expressed as 0.75 pixel field.
  • the value in the above formula indicates the smallest value when the image moves 0.25 pixel fields in the lower line direction.
  • the values two lines above the L + 3 line in the f4 field are the values from the L + 1.75 line to the L + 3.25 line in the f4 field shown in Table 10 (a).
  • the value in the above equation indicates the smallest value when the image moves by 0.50 pixels / field in the lower line direction.
  • the value of the L + 3 line in the f4 field is calculated as 55, the value one above the L + 3 line in the f4 field is calculated as “38”, and the value of L + 3 in the f4 field is calculated as “38”.
  • the value two lines above is calculated as "18”.
  • the value three lines above the L + 3 line in the f 4 field is calculated as “22”
  • the value one line below the L + 3 line in the f 4 field is calculated as “7 1”
  • the value in the f 4 field The value two lines below the L + 3 line is calculated as “84”, and the value three lines below the L + 3 line in the f4 field is calculated as “98”.
  • L + 3 line value of these f4 fields L + 3 line up value, L + 3 line up value, L + 3 line up value, L + 3 line up value, L + 3 line
  • the value of one below, the value of two below the L + 3 line, and the value of three below the L + 3 line are 0.75 pixel fields in the downward direction and 0.50 in the downward direction, respectively. Pixel / field, 0.25 pixel field downward, still, 0.25 pixel / field upward, 0.50 pixel field upward, 0.75 pixel minimum Show.
  • the motion calculation circuit 6005 calculates the motion amount, the motion direction, and the likelihood based on the correlation between the progressive video field signals P 7 and P 8, and outputs the motion amount M 1 .
  • the output result of the motion amount M1 of the motion operation circuit 6005 is shown in the table. (Table 11 (a))
  • the motion direction and the motion amount and the likelihood thereof are determined based on the minimum value of the output of the motion calculation circuit 6005.
  • the present invention is not limited to this, and a predetermined threshold may be set, and when the minimum value of the seven columns is equal to or smaller than the predetermined threshold, the motion amount may be determined to be small.
  • the predetermined threshold is set to “20”
  • the moving amount and the moving direction are 0.5 pixel fields in the downward direction.
  • information output to the output circuit 9 can be reduced, and the circuit can be simplified.
  • the motion calculation circuit 6005 calculates the motion amount and the certainty of the 0.25 pixel / field, the 0.50 pixel Z field, and the 0.75 pixel field, and sends the motion to the minimum value circuit 6006. Give as quantity M1.
  • the minimum value circuit 6006 selects the value indicating the minimum value from the motion amount M1 given from the motion calculation circuit 6005 at the pixel of the interpolation line of interest, and outputs the motion amount information Ma to the output terminal 6007.
  • Table 11 (b) shows the minimum value of the amount of motion as described above for each pixel on the interpolation line, and this value is used as the amount of motion information Ma from the comparison circuit 6a. Is output.
  • a new pixel is formed between the lines, and a progressive video field signal P3 and a progressive video field signal P4 having higher resolution are formed.
  • the motion amount information Ma is calculated by the comparison circuit 6a based on these.
  • the image conversion apparatus 100a in the image conversion apparatus 100a according to the second embodiment, highly accurate motion detection can be performed, and the control of the output ratio of a moving image or a still image in an output circuit described later can be performed accurately. At the same time, it is possible to generate a progressive video field signal with high resolution with little deterioration in image quality.
  • the comparison circuit 6a of the image conversion apparatus 100a compares the values between the corresponding pixels and the values of the corresponding pixels and the peripheral pixels at the time of calculation, and compares the values. Is output as the amount of motion.
  • the surrounding pixels can be used for the calculation, so that the calculation accuracy is improved and the detection accuracy of the motion amount of the progressive video field signal can be improved.
  • the relationship between the pixels used in the calculation is not limited to the above embodiment, and only the calculation between the corresponding pixels may be performed, or only the calculation between the corresponding pixel and the peripheral pixels may be performed. It is also possible to perform both operations together.
  • a progressive video field signal P3 and a progressive video field signal P4 are formed, and the motion amount is calculated based on these.
  • the present invention is not limited to this, and other comparison methods may be used.
  • the pixel that originally existed as the progressive video field signal P1 is used without using the newly formed pixel, and the pixel that originally existed is used.
  • a comparison may be made with the newly formed progressive video field signal P4.
  • the pixel that originally existed as the progressive video field signal P2 was used without using the newly formed pixel, and the pixel originally existed. The pixel may be compared with the newly formed progressive video field signal P3.
  • either the first video signal forming circuit 10 or the second video signal forming circuit 11 can be reduced, so that the circuit scale can be reduced and the circuit cost can be reduced. Reduction can be achieved.
  • the comparison circuit 6a outputs the progressive video field signal P2 and the progressive video field signal P3, the progressive video field signal P1 and the progressive video field signal P4, or the progressive video field signal P3 and the progressive video. It is possible to calculate the motion amount information Ma by comparing the values between the corresponding pixels of the field signal P4, and the values of the corresponding pixels and the peripheral pixels, and outputting the comparison result as the amount of motion. it can.
  • Figure 10 shows the internal configuration of the output circuit 9a. It is a figure showing an example.
  • An output circuit 9a according to the second embodiment is different from the output circuit 9 according to the first embodiment in that the output circuit 9a includes a ratio calculation circuit 9005 instead of the ratio calculation circuit 905. is there.
  • Other configurations are the same as those of the ratio calculation circuit 905 shown in FIG. 6, and therefore, the same portions are denoted by the same reference characters, and only different portions will be described below.
  • An input terminal 903 of the ratio calculation circuit 900 shown in FIG. 10 is given a numerical value indicating the amount of movement and the direction of movement from the comparison circuit 6a and the likelihood thereof.
  • the ratio calculation circuit 9005 determines that the ratio of the still image is large when the given amount of movement and the direction of movement and the numerical value indicating the likelihood are equal to or smaller than predetermined values. In this case, the ratio calculation circuit 9005 decreases the ratio value ⁇ so as to increase the ratio of still images and outputs the result.
  • the ratio calculation circuit 9005 sets the ratio value as follows based on the motion amount, the motion direction, and a numerical value indicating the likelihood (hereinafter, abbreviated as a numerical value indicating the motion amount).
  • a ratio value of 0 is output.
  • the ratio value is set to 0. 2 is output, and when the numerical value indicating the amount of motion is equal to or less than 1.0.0, 0.5 is output as the ratio value, and the numerical value indicating the amount of motion is greater than 1.0. At this time, “1.0” is output as the ratio value.
  • the ratio detection circuit 9005 when the numerical value indicating the amount of motion indicates a value equal to or less than “20”, it is determined that an accurate direction and amount of motion are extracted, and the above conditions are used to determine the amount of motion.
  • the ratio ⁇ may be fixed to “1.0” and output assuming that the direction and amount of motion are uncertain. Therefore, when the values shown in Table 11 (b) are given to the ratio detection circuit 9005, the numerical values indicating all the motion amounts are "0.5” or less, and the ratio detection circuit 9005 Outputs “0” as the ratio value to the multiplication circuits 906 and 907.
  • the setting method of the ratio value according to the second embodiment is set such that the ratio of the still image increases when the motion amount of the video field signal is equal to or less than 1.0 line.
  • the present invention is not limited to this.
  • the numerical value indicating the amount of movement is “0.75”
  • the ratio of the still image may be increased.
  • the numerical value indicating the amount of motion is “0.50 J or less”
  • the ratio of the still image may be increased.
  • the table shows the output value of the output circuit 9a when the ratio ⁇ is set to 0 when the numerical value indicating the amount of motion is equal to or less than “0.50” under the above conditions.
  • the value of the interpolated pixel is calculated for the portion where the motion direction and the motion amount are determined according to Table 12 (a), and the difference between the calculation result of the determined portion and the signal before the race is calculated. It is shown in Table 12 (b). (Table 1 2 (b))
  • Table 12 (b) is calculated taking into account the time difference of one field, which is the delay in this circuit, as in the calculation in Table 9 (b). Comparing Table 12 (b) with Table 9 (b), it can be seen that the error in field f6 has been reduced from "3 9" to "2 6".
  • the image conversion device 100a according to the second embodiment detects a moving image or a still image with higher accuracy than the image conversion device 100 according to the first embodiment. This indicates that images can be converted more accurately.
  • the image conversion device 100a according to the second embodiment is likely to be a moving image process when the image moves slowly and in the line direction, which is provided in the conventional motion-adaptive progressive conversion device. It can be said that the problem is solved more effectively than the image conversion apparatus 100 according to the first embodiment for the problem that it is easy to perform.
  • the image conversion device 100a uses a progressive video field signal P3 and a progressive video field signal P4, each of which newly forms a virtual pixel, to generate a corresponding pixel-to-pixel relationship and a corresponding pixel-to-pixel relationship.
  • a progressive video field signal P3 and a progressive video field signal P4 each of which newly forms a virtual pixel, to generate a corresponding pixel-to-pixel relationship and a corresponding pixel-to-pixel relationship.
  • the first video signal forming circuit 10 or the second video signal forming circuit 11 newly adds a pixel between the lines of the progressive video field signals P 3 and P 4 respectively. Because of this, when the interlaced video signal V1 is converted to a progressive video field signal, the precision in the vertical direction that requires stricter conversion precision can be increased, and a new pixel in the horizontal direction can be added. Since the circuit for generating the image data can be omitted, the increase in the circuit scale can be suppressed low, and a high-precision image conversion device can be provided at low cost.
  • the second progressive video generation circuit 5 the first video signal formation circuit 10 and the second video signal formation circuit 11 correspond to an interpolation circuit, and the first one-field delay circuit 1 and the second one field
  • the delay circuit 2 and the third one-field delay circuit 3 correspond to an interlace generating circuit
  • the progressive video field signal P 1 corresponds to a first progressive signal
  • the first progressive video generating circuit 4 corresponds to a first progressive video generating circuit.
  • the progressive video field signal P 2 corresponds to the second progressive signal
  • the second progressive video generation circuit 5 corresponds to the second progressive circuit.
  • the comparison circuit 6a corresponds to a motion calculation circuit
  • the inter-frame interpolation signal F1 corresponds to a still image progressive signal
  • the inter-frame interpolation circuit 7 corresponds to a still image processing circuit
  • the intra-field interpolation circuit 8 corresponds to a moving image processing circuit
  • the interlaced video signals V 1, a, b, c correspond to the first to fourth interlaced video signals, respectively.
  • FIG. 11 is a block diagram illustrating a configuration of an image conversion device according to the third embodiment.
  • An image conversion apparatus 100 shown in FIG. 11 performs image conversion according to the first embodiment of FIG.
  • the difference from the configuration of the conversion apparatus 100 is that the inter-frame interpolation circuit 7 is deleted, the non-applicable area detection circuit 12 is added, and an output circuit 9b is included instead of the output circuit 9. Since the configuration is the same as that of the image conversion apparatus 100b of FIG. 1, the same portions are denoted by the same reference numerals, and only different portions will be described below.
  • the non-applicable area detection circuit 12 in FIG. 11 is supplied with the interlaced video signal V 1 and the interlaced video signal a which is the output signal from the first one-field delay circuit 1.
  • the non-applicable area detection circuit 12 detects an average value of values of peripheral pixels including a pixel corresponding to an image between respective fields based on the synchro-race video signal V1 and the synchro-lace video signal a. .
  • the given video is a flicker image in which the signal value originally changes greatly between fields. it is conceivable that.
  • an image with fritiness refers to a state in which the entire image flickers, for example, a state in which the entire image repeatedly changes to white, black, white, and black for each field.
  • a flicker image is formed in a video signal when a strobe (flash) is continuously emitted in a dark room.
  • the image conversion device should output a signal for intra-field interpolation processing as moving image processing. is there.
  • the non-applicable area detection circuit 12 detects whether or not the image is a flit-like image, and informs the output circuit 9b of whether or not to output the signal of the intra-field interpolation processing which is a moving image processing. give.
  • the output circuit 9b increases the ratio of the signal of the intra-field interpolation circuit 8 when the non-applicable area detection circuit 12 gives a signal to output the signal of the intra-field interpolation processing which is a moving image processing. Output. This makes it possible to create a frit image, for example, continuous It is possible to prevent the still image processing from being erroneously performed even on an image including a flash or the like of the camera, and to provide a more accurate image conversion device 100b.
  • the non-applicable area detection circuit 12 performs detection using an average value of signal values of peripheral pixels including a corresponding pixel of a video signal between fields of an interlaced video field. As a result, it is possible to provide a more accurate image converter 100b with a relatively small circuit scale.
  • the inter-frame interpolation circuit 7 in FIG. 1 is deleted, and the second progressive video generation is performed instead of the output from the inter-frame interpolation circuit 7.
  • the output signal of circuit 5 is provided to output circuit 9b.
  • the number of inter-frame interpolation circuits 7 can be reduced, so that a low-cost image converter 100 can be provided.
  • FIG. 12 is a block diagram showing another example of the non-applicable area detection circuit.
  • the non-applicable area detection circuit 12a shown in FIG. 12 includes a first area detection circuit 21, a second area circuit 22, and a discrimination circuit 30.
  • the interlaced video signal V 1 is supplied to the first one-field delay circuit 1 and the first area detection circuit 21.
  • the first one-field delay circuit 1 delays the given interlaced video signal V 1 by one field to generate an interlaced video signal a, and converts the interlaced video signal a to a second area detection circuit 2 2 Give to.
  • the first area detection circuit 21 calculates an average value AV 1 on one line, a maximum value MAX 1 on one line, and a minimum value MIN 1 on one line from the given in-lace video signal V 1. It is given to the discriminating circuit 30.
  • the second area detection circuit 22 calculates the average value AV2 of one line of the interlaced video signal a given from the first one-field delay circuit 1, the maximum value of one line MAX2, the minimum value of one line MIN 2 is given to the judgment circuit 30.
  • the discrimination circuit 30 determines whether the first area detection circuit 21 and the second area detection circuit 22
  • the image given based on the given average values AV1, AV2, the maximum values MAX1, MAX2, and the minimum values MINI, MIN2 is a flicker image in which the signal value originally changes greatly between fields. Is detected.
  • the determination circuit 30 determines whether or not the difference between the first average value AV1 and the second average value AV2 is greater than the first threshold value. Next, the determination circuit 30 determines whether or not the difference between the first maximum value MAX1 and the first minimum value MIN1 is larger than the second threshold value. Further, the determination circuit 30 determines whether or not the difference between the second maximum value M AX 2 and the second minimum value M IN 2 is larger than the third threshold value.
  • the discrimination circuit 30 determines that the difference between the first average value AV1 and the second average value AV2 is larger than the first threshold value, and the first maximum value MAX1 and the first minimum value MIN If the difference between 1 and 2 is smaller than the second threshold, and the difference between the second maximum value MAX 2 and the second minimum value MIN 2 is smaller than the third threshold, The non-application area detection signal NI determined to be present is output to the output circuit 9b.
  • the non-applicable area detection circuit 12a compares the average value of the peripheral pixel including the pixel of the video signal delayed by one line with the average value of the peripheral pixel including the pixel of the current line to obtain the flicker force. It is possible to accurately detect whether or not the image is a sex image, and to provide to the output circuit 9b whether or not to output a signal of the in-field interpolation processing which is a moving image processing.
  • the output circuit 9b determines the ratio of the signal of the intra-field interpolation circuit 8 when the non-applicable area detection circuit 12a gives a signal to output the signal of the intra-field interpolation processing which is a moving image processing. Increase and output. As a result, it is possible to prevent a still image from being erroneously processed even for an image including a frit image, for example, a flash containing a continuous camera, and a more accurate image conversion apparatus. 100 b can be provided.
  • the non-applicable area detection circuit 12a detects whether or not the image is a flicker image based on an average value of signal values of peripheral pixels including a corresponding pixel of an image between fields of the interlaced video signal. I have. As a result, a relatively small circuit size and higher accuracy An image converter 100b can be provided.
  • FIG. 13 is a block diagram showing still another example of the non-applicable area detection circuit.
  • the difference between the non-applicable area detection circuit 12b shown in FIG. 13 and the non-applicable area detection circuit 12a shown in FIG. 12 is that the configuration of the non-applicable area detection circuit 12a further includes a third area. This is the point that the detection circuit 23 and the second one-field delay circuit 2 are included.
  • the other configuration is the same as that of the non-applicable area detection circuit 12a shown in FIG. 12. Therefore, the same portions are denoted by the same reference numerals, and only different portions will be described below.
  • the first one-field delay circuit 1 generates an interlaced video signal a by delaying a given interface video signal V 1 by one field, and converts the interlaced video signal a into
  • the second one-field delay circuit 2 and the second area detection circuit 22 are provided.
  • the second one-field delay circuit 2 delays the given interlaced video signal a by one field to generate an interlaced video signal b, and detects the interlaced video signal b in the third area. Give to circuit 23.
  • the third area detection circuit 23 determines an average value AV3 on one line, a maximum value MAX3 on one line, and a minimum value MIN3 on one line from a given interlaced video signal b. Give to 30.
  • the discrimination circuit 30 is composed of the average values AV1, AV2, AV3, and the maximum value MAX given from the first area detection circuit 21, the second area detection circuit 22 and the third area detection circuit 23. 1, MAX 2, MAX 3 and the minimum value MIN 1, MIN 2, MIN 3 are used to detect whether or not the given image is a flicker image in which the signal value originally largely changes between fields.
  • the determination circuit 30 determines whether or not the difference between the first average value AV1 and the second average value AV2 is larger than the first threshold value. Further, the determination circuit 30 determines whether the difference between the second average value AV2 and the third average value AV3 is larger than the fourth threshold value.
  • the determination circuit 30 calculates the first maximum value MAX1 and the first minimum value MIN1. Determine if the difference is greater than the second threshold.
  • the discrimination circuit 30 determines whether the difference between the second maximum value MAX 2 and the second minimum value MIN 2 is greater than a third threshold value. Determine whether the difference between the value MAX2 and the third minimum value MIN2 is greater than the fifth threshold value.
  • the signal value changes greatly between fields, but the signal value does not change significantly within one field.
  • the discriminating circuit 30 determines that the difference between the first average value AV1 and the second average value AV2 is larger than the first threshold value, and that the first maximum value MAX1 and the first minimum value MIN1 Is smaller than the second threshold value, the difference between the second maximum value MAX2 and the second minimum value MI2 is smaller than the third threshold value, and the third average value AV3 and the second Flicker when the difference between the average value AV2 and the second maximum value MAX3 and the third minimum value MIN3 is smaller than the fifth threshold value.
  • the non-applied area detection signal NI determined to be a sex image is output to the output circuit 9b.
  • the non-applicable area detection circuit 12a includes the peripheral pixel including the pixel of the video signal delayed by two lines, the peripheral pixel including the pixel of the video signal delayed by one line, and the pixel of the current line.
  • the output circuit 9b determines the ratio of the signal of the intra-field interpolation circuit 8 when the non-applicable area detection circuit 12a gives a signal to output the signal of the intra-field interpolation processing which is a moving image processing. Increase and output. As a result, it is possible to prevent a still image from being erroneously processed even for an image containing a frit image, for example, a video including a flash of a continuous camera. 100 b can be provided.
  • the second progressive video generation circuit 5, the first video signal formation circuit 10 and the second video signal formation circuit 11 correspond to an interpolation circuit, and a first one-field delay circuit 1 and a second one-field Delay circuit 2 and third 1
  • the first delay circuit 3 corresponds to an interlace generation circuit
  • the progressive video field signal P 1 corresponds to a first progressive signal
  • the first progressive video generation circuit 4 corresponds to a first progressive circuit
  • the progressive video field signal P 2 corresponds to a second progressive signal
  • the second progressive video generation circuit 5 corresponds to a second progressive circuit
  • the first video signal forming circuit 10 is a first pixel forming circuit.
  • the second video signal forming circuit 11 corresponds to the second pixel forming circuit
  • the non-applicable areas 12, 12 a, and 12 b correspond to the determining circuit.
  • the comparison circuit 6 corresponds to a motion calculation circuit
  • the inter-frame interpolation signal F 1 corresponds to a still image progressive signal
  • the inter-frame interpolation circuit 7 corresponds to a still image processing circuit
  • the inter-field interpolation signal F 2 corresponds to a moving image. It corresponds to a progressive signal
  • the intra-field interpolation circuit 8 corresponds to a moving image processing circuit
  • the interlaced video signals V1, a, b, and c correspond to the first to fourth in-lace video signals, respectively. I do.

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Description

明 細 書 画像変換装置および画像変換方法 技術分野
本発明は、 インタレース映像信号をプログレッシブ映像信号に変換する画像変 換装置および画像変換方法に関する。 背景技術
従来、 インタレース映像信号をプログレッシブ映像信号に変換するために、 動 き適応型プログレツシブ変換装置が用いられていた。
図 1 4は、 インタレース映像信号の一例を示す。 1フレームのイン夕レース映 像信号は、 2フィールドの画像として伝送される。 例えば、 Lがある偶数の値の 場合において、 Nフィールドで Lライン、 L + 2ライン、 L + 4ライン、 L + 6 ライン、 L + 8ライン等の偶数番目のラインの信号が伝送される。 続いて、 N + 1フィールドでは、 L + 1ライン、 L + 3ライン、 L + 5ライン、 L + 7ライン 等の奇数番目のラインの信号が伝送される。 さらに次の N + 2フィールドでは、 Nフィールドと同じ偶数番目のラインの信号が伝送される。
このように、 イン夕レース映像信号は、 2フィールドに分けて伝送され、 これ らの 2フィールドの走査線によって 1フレームの映像が表示される。
各フィールドにおいて伝送されていないラインの信号は、 時間的に前後のフィ 一ルドまたは現フィールドの信号 （例えば上下のラインの信号） から生成される c その信号と伝送される信号とが合成されることにより、 プログレッシブ映像信号 が形成される。
以下、 現フィールドで実際に送られているラインを現ラインと呼び、 時間的に 前後の複数のフィールドから、 または、 現フィールドの信号から生成されたライ ンを補間ラインと呼ぶ。
図 1 5は、 従来の動き適応型プログレッシブ変換装置の一構成例を示す。 図 1 5に示すように、 動き適応型プログレッシブ変換装置は、 1フィールド遅延回路 J 1 , J 2、 動き検出回路 J 3、 フレーム間補間回路 J 4、 フィールド内補間回 路 J 5、 切り換え回路 J 6を備える。 インタレース映像信号 J 0は、 1フィール ド遅延回路 J 1および 1フィールド遅延回路 J 2でそれぞれ 1フィールドずつ遅 延される。
動き検出回路 J 3は、 時間的に 2フィールド前または後のフィールド同士の間 (以下、 これをフレーム間と呼ぶ） の同一ライン上の対応する画素の比較を行う c 動き検出回路 J 3は、 比較した画素の値の差が小さい場合はそれらの画素を 「静 止画」 と判定し、 比較した画素の値の差が大きい場合はそれらの画素を 「動画」 と判定する。
フレーム間補間回路 J 4は、 フレーム間の同一ライン上の画素から対応する画 素を生成する。 例えば、 図 1 4において、 N + 1フィールドの L + 4ラインの画 素 Xを補間する場合は、 フレーム間補間回路 J 4は、 Nフィールドの L + 4ライ ンの画素 Aと N + 2フィールドの L + 4ラインの画素 Bとから、 例えば 「X = ( A + B ) 2」 （A， Bは画素の信号の明るさのレベルを示す） という演算に よって画素 Xを生成する。
フィールド内補間回路 J 5は、 同一フィールド内の隣接するラインの画素から 対応する画素を生成する。 例えば、 図 1 4において、 N + 1フィールドの L + 4 ラインの画素 Xを補間する場合は、 フィールド内補間回路 J 5は、 N + 1フィー ルドの L + 3ラインの画素 Cと N + 1フィールドの L + 5ラインの画素 Dとから、 例えば 「X = ( C + D ) Z 2」 （C， Dは画素の信号の明るさのレベルを示す） という演算によって画素 Xを生成する。
切り換え回路 J 6は、 1フィールド遅延回路 J 1の出力が現ラインである場合 には、 この現ライン信号を選択してプログレッシブ映像信号 J 7として出力する c 切り換え回路 J 6は、 動き検出回路 J 3が注目画素を 「静止画」 と判定すればフ レーム間補間回路】 4から与えられる信号をプログレッシブ映像信号 J 7として 出力し、 動き検出回路 J 3が注目画素を 「動画」 と判定すればフィールド内補間 回路 J 5から与えられる生成信号をプログレッシブ映像信号 J 7として出力する。 このような構成の装置であれば、 フレーム間で相関の大きい静止画については、 フレーム間補間 （時間的に 2つ前または後のフィールドからなされる補間） によ つて生成されたプログレッシブ映像信号が出力される。 一方、 フレーム間で相関 性の小さい動画については、 フィールド内補間によって生成されたプログレッシ ブ映像信号が出力される。 したがって、 この方法によれば、 理論上は、 画像の動 きにほぼ合致した補間処理が可能となるはずである。
しかしながら、 従来例のような方法では垂直方向に大きな輝度差を持つ画像が ゆつくり動いたときに正確な判定ができないことから、 静止画に適したフレーム 間補間処理と動画に適したフィールド内補間処理がうまく行われずに画像が劣化 する場合がある。
このような場合の例を以下に示す。 図 1 6は、 イン夕レース映像信号に変換さ れる前の元となる映像信号を示す。 この映像信号は、 正弦波的に明るさの度合い
(輝度） が変化する。 縦軸は輝度を表し、 横軸はラインの番号を表している。 黒 の輝度は最低の値 「0」 とし、 白の輝度は最大の値 「 2 5 5」 として表示されて いる。 図中の数値はサンプリング後のサンプル値を示す。
元となる映像信号の輝度は、 Lラインで値 「2 1 8」 となり、 Lラインと L + 1ラインとの間で値 「 2 5 5」 の最大輝度となり、 L + 1ラインで値 「2 1 8」 となり、 L + 1ラインと L + 2ラインの間で値 「1 2 8」 となり、 L + 2ライン で値 「3 7」 となり、 L + 2ラインと L + 3との間で値 「0」 の最小輝度となり、
L + 3ラインで値 「3 7 J となり、 L + 3ラインと L + 4ラインの間で値 「1 2
8 J となり、 L + 4ラインで値 「2 1 8」 となる。 以下、 同様に L + 5ライン以 降も変化している。 この画像がイン夕レース映像信号として伝送された場合は、 図 1 7のようになる。 つまり、 あるフィールドでは黒丸の値が伝送され、 次のフ ィールドでは白丸の値が伝送される。
図 1 8は、 このようなィン夕レース映像信号が 1フィールドごとに 1 / 2ライ ンずつ動いたときの映像信号を重ねたものである。 すなわち、 f lフィールドで は、 Lラインとして値 「2 1 8」、 L + 2ラインとして値 「3 7」、 L + 4ライン として値 「2 1 8」、 L + 6ラインとして値 「3 7」 のそれぞれの輝度が伝送さ れる。
続いて、 f 2フィールドでは元の映像信号の波形が 1ノ 2ラインずつ動いてい るため、 L + 1ラインとして値 「 2 5 5」、 L + 3ラインとして値 「0」、 L + 5 ラインとして値 「 2 5 5」、 L + 7ラインとして値 「0」 が伝送される。 以下、 f 3フィールド、 f 4フィールド、 f 5フィールドおよび f 6フィールドではそ れぞれ図のように映像信号の輝度値が伝送される。 このような各フィールドでの ラインとサンプル値の関係を表 1に示す。
(表 1 )
各フィールドでのラインとサンプル値の関係
(a)元の映像信号の値
Figure imgf000006_0001
(b)サンプリングされた後の映像信号の値
Figure imgf000006_0002
表 1 ( a ) は、 各フィールドにおいてインタレース映像信号としてサンプリン グされる前の元となる映像信号の輝度値を示し、 表 1 ( b ) はインタレース映像 信号としてサンプリングされた後の映像信号の輝度値を示している。 このィンタ レース映像信号をうけた受信機側で補間信号処理されて伝送されないライン、 す なわち表 1 ( b ) の 「一」 欄の輝度値が求められ、 プログレッシブ映像信号に変 換される。
このようなィン夕レース映像信号が図 1 5に示す従来の動き適応型プログレッ シブ変換装置で処理される場合の動作について説明する。 従来の動き適応型プロ グレツシブ変換装置では、 動き検出回路 J 3は、 あるフィールドのイン夕レース 映像信号の輝度値と時間的に 2フィールド後または前のフィールドのイン夕レー ス映像信号との輝度値の差により、 注目画素が 「静止画」 であるか 「動画」 であ るかを判定する。 その判定結果は切り換え回路 J 6へ送られる。
切り換え回路 J 6は、 動き検出回路 J 3による判定結果が 「静止画」 であれば フレーム間補間回路 J 4から与えられる信号をプログレッシブ映像信号 J 7とし て出力する。 また、 動き検出回路 J 3による判定結果が 「動画」 であればフィー ルド内補間回路 J 5から与えられる信号をプログレッシブ映像信号 J 7として出 力する。
まず、 動き検出回路 J 3の動作を表 2 ( a )、 表 2 ( b ) を用いて説明する。
(表 2)
動き検出回路の動作説明表
(a) 2フィールド間の値の差
Figure imgf000008_0001
(b)動き検出回路の判定結果
Figure imgf000008_0002
表 2 (a) は、 あるフィールドのインタレース映像信号の輝度値と 2フィール ド後または前のフィールドのィンタレ一ス映像信号の輝度値との差を示している 表 2 (a) の値は動き検出回路 J 3によって演算されたものである。 例えば、 f 2フィールドの Lラインの輝度値は、 f 1フィールドの Lラインの値 「2 1 8」 と f 3フィールドの Lラインの値 「3 7」 との差をとつて値 「1 8 1」 となって いる。 同様に各フィールドの各ラインの輝度値が演算されている。
表 2 ( b ) は、 表 2 ( a ) の輝度値をもとにして動き検出回路 J 3が注目画素 が 「動画」 であるかまたは 「静止画」 であるかを判定した結果である。 ここでは、 動画と静止画の明るさの閾値を値 「2 0」 とする。 閾値 「2 0」 以上の場合は動 き検出回路 J 3は注目画素を 「動画」 と判定し、 「1 9」 以下の場合は動き検出 回路 J 3は注目画素を 「静止画」 と判定する。
次に、 フレーム間補間回路 J 4およびフィールド内補間回路 J 5の動作を説明 する。
(表 3)
補間回路の出力値
(a)フレーム間補間回路の出力値
Figure imgf000010_0001
(b)フィールド内補間回路の出力値
Figure imgf000010_0002
表 3 (a) はフレーム間補間回路 J 4の出力値を示したものである。 例えば、 映像入力が f 2フィールドの Lラインにおいては、 イン夕レース映像信号では実 際には伝送されず、 フレーム間での補間信号処理により求められる。 そこでフレ ーム間補間回路 J 4での f 2フィールドの Lラインの輝度値は、 表 1 (b) の f 1フィールドの Lラインの値 「2 1 8」 と ί 3フィ一ルドの Lラインの値 「 3 7」 とで平均をとり、 つまり 「（2 1 8 + 3 7) ノ 2 = 1 2 8」 として計算され ている。 表 3 (a) のその他の輝度値も同様にしてフレーム間の輝度値の平均と して算出されている。
一方、 表 3 (b) はフィールド内補間回路 J 5の出力値を示したものである。 例えば f 1フィールドの L+ 1ラインの輝度値をフィールド間での補間処理を行 ぅ塲合、 表 1 (b) の f 1フィールドの Lラインの値 「2 1 8」 と同じ f lフィ 一ルドの L + 2ラインの値 「3 7 J から平均が求められ、 「（2 1 8 + 3 7) /2 = 1 28」 と計算されている。 表 3 (b) のその他の輝度値も同様にして、 フィ —ルド内の上下ラインの値の平均として算出されている。
次に、 切り換え回路 J 6の動作を説明する。 切り換え回路 J 6には、 フレーム 間補間回路 J 4から与えられる信号と、 フィールド内補間回路 J 5から与えられ る信号と、 現ライン信号と、 さらに動き検出回路 J 3から与えられる信号とが与 えられる。
次の表 4は、 切り換え回路 J 6から出力されるプログレッシブ映像信号 J 7の 信号の輝度値を示すものである。
(表 4)
切り換え回路の出力値および補間信号と原信号との差
(a)補間ラインの切り換え回路の出力値
Figure imgf000012_0001
(b)補間信号と元の映像信号との差
Figure imgf000012_0002
表 4 (a) は、 表 2 (b) の動き検出回路 J 3の判定結果によって、 フレーム 間補間信号とフィールド内補間信号を切り換えて出力した結果を示している。 動 き検出回路 J 3が注目画素を 「静止画」 と判定すればフレーム間補間回路 J 4が 生成した信号を出力し、 動き検出回路 J 3が注目画素を 「動画」 と判定すればフ ィールド内補間回路 J 5が生成した信号を出力する。
表 4 ( a ) においてハッチングがなされている部分が 「動画」 と判定された部 分である。 なお、 表 4 ( a ) の 「一」 の箇所は、 現ラインのインタレース映像信 号が出力されていることを示す。
表 4 ( b ) は、 補間ラインで出力された信号の輝度値と、 表 1 ( a ) のインタ レースされる前の元となる映像信号の輝度値との差を示したものである。 この表 4 ( b ) からわかるように； f 3フィールドおよび f 5フィールドにおいて、 その 輝度の差が値 「9 0」 であり、 非常に大きくなつていることが判る。 これらの信 号の最大値が値 「 2 5 5」 であるのに対して、 値 「9 0」 という値は非常に大き く、 プログレッシブ変換されたプログレッシブ映像信号を見ても大きなノイズと なってしまい、 顕著な画質劣化として認識される。
このように、 従来の動き適応型プログレッシブ変換装置では、 画像がゆっくり とライン方向に対して垂直に動いたときには動き検出回路 J 3が注目画素を 「動 画」 と判定しやすく、 画質が劣化しやすいという課題があった。 発明の開示
本発明の目的は、 垂直方向に大きな輝度差を持つ画像がゆつくり動いたときに おいても、 正確な動き判定を行い、 インタレース映像信号を安定で解像度の高い プログレッシブ映像信号に変換する画像変換装置を提供することである。
本発明の一局面に従う画像変換装置は、 入力されたイン夕レース映像信号をプ ログレツシブ映像信号に変換する画像変換装置であって、 入力されたィン夕レー ス映像信号に基づいて、 ライン間の補間画素を生成し、 入力されたインタレース 映像信号における画素および補間画素を含む補間信号を出力する補間回路と、 補 間回路から出力される補間信号に基づいて画像の垂直方向の動き量を算出する動 き算出回路と、 入力されたイン夕レース映像信号から静止画処理によって静止画 プログレッシブ信号を生成する静止画処理回路と、 入力されたィン夕レース映像 信号から動画処理によって動画プログレッシブ信号を生成する動画処理回路と、 動き算出回路により算出された垂直方向の動き量が第 1の値より小さい場合に静 止画処理回路により出力される静止画プログレッシブ信号をプログレッシブ映像 信号として出力する出力回路とを備えるものである。
本発明に係る画像変換装置においては、 入力されたィン夕レース映像信号に基 づいて、 補間回路によりライン間の補間画素が生成され、 インタレース映像信号 における画素および補間画素を含む補間信号が出力され、 出力された補間信号に 基づいて動き算出回路により画像の垂直方向の動き量が算出される。 また、 入力 されたィン夕レース映像信号から静止画処理回路の静止画処理により静止画プロ グレツシブ信号が生成され、 入力されたィン夕レース映像信号から動画処理回路 の動画処理によって動画プログレッシブ信号が生成される。 動き算出回路により 算出された垂直方向の動き量が第 1の値より小さい場合に静止画処理回路により 出力される静止画プログレツシブ信号がプログレッシブ映像信号として出力回路 から出力される。
したがって、 精度の高い動き検出が可能になり、 画質劣化の少ない、 解像度の 高いプログレッシブ映像信号を生成することが可能となる。 その結果、 正確な動 き検出を行うことができ、 垂直方向に輝度差を持つ画像がゆつくり動いたときに おいても、 正確な動き判定を行い、 インタレース映像信号を安定で解像度の高い プログレッシブ映像に変換することができる。
補間回路は、 入力されたインタレース映像信号に基づいて、 連続する複数のフ ィールドにそれぞれ対応する複数のィンタレース映像信号を生成するィンタレー ス生成回路と、 ィン夕レース生成回路により生成された複数のィン夕レース映像 信号に基づいてプログレッシブ信号を生成するプログレッシブ生成回路と、 プロ グレツシブ生成回路により生成されたプログレッシブ信号を用いた補間処理によ りライン間の補間画素を生成し、 プログレッシブ信号における画素および補間画 素を含む補間信号を出力する画素形成回路とを含み、 動き算出回路は、 画素形成 回路から出力される補間信号に基づいて画像の垂直方向の動き量を算出してもよ い。
この場合、 入力されたインタレース映像信号に基づいて、 インタレース生成回 路により連続する複数のフィールドにそれぞれ対応する複数のインタレース映像 信号が生成され、 生成された複数のィン夕レース映像信号に基づいてプログレッ シブ生成回路によりプログレッシブ信号が生成される。 画素形成回路により生成 されたプログレッシブ信号を用いた補間処理によりライン間の補間画素が生成さ れるとともにプログレッシブ信号における画素および補間画素を含む補間信号が 出力され、 出力された補間信号に基づいて動き算出回路により画像の垂直方向の 動き量が算出される。
したがって、 より精度の高い動き検出が可能になり、 画質劣化の少ない、 解像 度の高いプログレッシブ映像信号を生成することが可能となる。 その結果、 正確 な動き検出を行うことができ、 垂直方向に大きな輝度差を持つ画像がゆつくり動 いたときにおいても、 正確な動き判定を行い、 イン夕レース映像信号を安定で解 像度の高いプログレッシブ映像に変換することができる。
第 1の値はライン間の間隔以下の値であってもよい。 この場合、 動き算出回路 により算出された垂直方向の動き量がライン間の間隔以下の場合に静止画プログ レツシブ信号がプログレッシブ映像信号として出力される。 したがって、 垂直方 向に大きな輝度差を持つ画像がゆつくり動いたときにおいても、 正確な動き判定 を行い、 ィン夕レース映像信号を安定で解像度の高いプログレッシブ映像に変換 することができる。
動き算出回路は、 ライン間の間隔よりも小さい単位で垂直方向の動き量を算出 してもよい。 この場合、 正確な動き検出を行うことができ、 垂直方向の大きな輝 度差を持つ画像がゆっくり動いたときにおいても、 正確な動き判定を行い、 イン 夕レース映像信号を安定で解像度の高いプログレツシブ映像信号に変換すること ができる。
プログレッシブ生成回路は、 ィン夕レース生成回路により生成された複数のィ ンタレース映像信号のうち第 1の組み合わせの複数のィンタレース映像信号に基 づいて第 1のプログレッシブ信号を生成する第 1のプログレッシブ生成回路と、 ィン夕レース生成回路により生成された複数のィン夕レース映像信号のうち第 1 の組み合わせと異なる第 2の組み合わせの複数のィン夕レース映像信号に基づい て第 2のプログレッシブ信号を生成する第 2のプログレッシブ生成回路とを含み, 画素形成回路は、 第 1のプログレッシブ生成回路により生成された第 1のプログ レッシブ信号を用いた補間処理によりライン間の補間画素を生成し、 第 1のプロ グレツシブ信号における画素および補間画素を含む第 1の補間信号を出力する第 1の画素形成回路と、 第 2のプログレッシブ生成回路により生成された第 2のプ ログレツシブ信号を用いた補間処理によりライン間の補間画素を生成し、 第 2の プログレッシブ信号における画素および補間画素を含む第 2の補間信号を出力す る第 2の画素形成回路とを含み、 動き算出回路は、 第 1の画素形成回路から出力 される第 1の補間信号および第 2の画素形成回路から出力される第 2の補間信号 に基づいて前記動き量を算出してもよい。
この場合、 第 1のプログレッシブ生成回路により第 1の組み合わせの複数のィ ン夕レース映像信号に基づいて第 1のプログレッシブ信号が生成され、 第 2のプ ログレツシブ生成回路により第 2の組み合わせの複数のィン夕レース映像信号に 基づいて第 2のプログレッシブ信号が生成される。
また、 第 1の画素形成回路により第 1のプログレッシブ信号における画素およ び補間画素を含む第 1の補間信号が出力され、 第 2の画素形成回路により第 2の プログレッシブ信号における画素および補間画素を含む第 2の補間信号が出力さ れ、 動き算出回路により第 1の補間信号および第 2の補間信号から動き量が算出 される。
したがって、 イン夕レース信号をプログレッシブ映像信号に変換する際に、 よ り厳しい変換精度を要求される垂直方向における精度を上げることができ、 水平 方向において新たに画素を生成する回路を省略できるので、 回路規模の増大を低 く抑えることができ、 低コストに高精度のプログレッシブ映像に変換することが できる。
出力回路は、 動き量が第 2の値より大きい場合に動画プログレッシブ信号をプ ログレツシブ映像信号として出力してもよい。 この場合、 動き算出回路により算 出された垂直方向の動き量が第 2の値より大きい場合に動画処理回路により出力 される動画プログレッシブ信号がプログレツシブ映像信号として出力回路から出 力される。
したがって、 垂直方向に大きな輝度差を持つ画像がゆつくり動いたときにおい ても、 正確な動き判定を行い、 イン夕レース映像信号を安定で解像度の高いプロ グレッシブ映像に変換することができる。
出力回路は、 動き量が第 1の値と第 2の値との間にある場合、 動き量に基づく 割合で動画プログレッシブ信号と静止画プログレッシブ信号とを合成し、 合成さ れた信号をプログレッシブ映像信号として出力してもよい。
この場合、 動き量に応じて動画プログレッシブ信号と静止画プログレッシブ信 号とからプログレッシブ映像信号が生成されるので、 画質劣化の少ない、 解像度 の高いプログレッシブ映像信号を生成することが可能である。
出力回路は、 動き量がライン間の間隔以下である場合に静止画プログレッシブ 信号の割合を 0 . 5以上にしてもよい。 この場合、 動きの大きい画像に対しての 誤動作を防止することができ、 画質劣化の少ないプログレッシブ映像信号を生成 することができる。
出力回路は、 動き量がライン間の間隔の 0 . 7 5倍以下である場合に静止画プ ログレツシブ信号の割合を 0 . 5以上にしてもよい。 この場合、 動きの少し大き い画像に対しての誤動作を防止することができ、 より画質劣化の少ないプログレ ッシブ映像信号を生成することができる。
出力回路は、 動き量がライン間の間隔の 0 . 5倍以下である場合に静止画プロ グレツシブ信号の割合を 0 . 5以上にしてもよい。 この場合、 動きの小さい画像 に対しても誤動作を防止することができ、 より画質劣化の少ないプログレッシブ 映像信号を生成することができる。
複数のィン夕レース映像信号は、 連続する第 1〜第 4のフィールドに対応する 第 1〜第 4のインタレース映像信号を含み、 第 1の組み合わせの複数のィンタレ ース映像信号は、 第 1〜第 3のインタレース映像信号を含み、 第 2の組み合わせ の複数のィンタレース映像信号は、 第 2〜第 4のイン夕レース映像信号を含んで もよい。
この場合、 より正確な動き検出をすることができ、 垂直方向に大きな輝度差を 持つ画像がゆつくり動いたときにおいても、 正確な動き判定をすることができ、 安定で解像度の高い映像を提供することができる。
画像変換装置は、 複数のフィールドに対応する複数のィン夕レース映像信号に おける注目画素およびその周辺の画素の値の平均値をそれぞれ算出し、 算出され た平均値に基づいて静止画プログレッシブ信号の適用または非適用を判定する判 定回路をさらに備え、 出力回路は、 判定回路の判定結果が非適用の場合に動画プ ログレツシブ信号をプログレッシブ映像信号として出力してもよい。 この場合、 複数のフィールドに対応する複数のィンタレース映像信号における 注目画素およびその周辺の画素の値の平均値に基づいて判定回路により静止画プ ログレツシブ信号の適用または非適用が判定され、 判定回路の判定結果が非適用 の場合に動画プログレツシブ信号がプログレッシブ映像信号として出力される。 したがって、 フリツ力性の画像、 例えば連続したカメラのフラッシュ等が含ま れる画像に対しても、 誤って静止画処理をしないようにすることができ、 より精 度の高いプログレッシブ映像信号を生成することができる。
また、 非適用領域検出回路は、 複数のフィールドに対応する複数のイン夕レー ス映像信号における注目画素およびその周辺の画素の信号の値の平均値を検出し ている。 その結果、 回路規模を比較的小さくすることができる。
判定回路は、 複数のフィ一ルドに対応する複数のィン夕レース映像信号の注目 画素およびその周辺の画素の値の最大値および最小値をそれぞれ算出し、 算出さ れた平均値、 最大値および最小値に基づいて静止画プログレッシブ信号の適用ま たは非適用を判定してもよい。
この場合、 複数のフィールドに対応する複数のィンタレース映像信号の注目画 素およびその周辺の画素の値の平均値、 最大値および最小値に基づいて静止画プ ログレツシブ信号の適用または非適用が判定される。 したがって、 より正確に静 止画プログレッシブ信号の適用または非適用が判定される。
判定回路は、 算出された平均値のそれぞれの差が所定値より大きく、 算出され た同一フィールドの最大値と最小値との差のそれぞれの値が所定値より小さい場 合に静止画プログレッシブ信号を非適用と判定してもよい。
この場合、 より正確に静止画プログレッシブ信号の適用または非適用が判定さ れる。
本発明の一局面に従う画像変換方法は、 入力されたインタレース映像信号をプ ログレツシブ映像信号に変換する画像変換方法であって、 入力されたィン夕レー ス映像信号に基づいて、 ライン間の補間画素を生成し、 補間画素を含む補間信号 を出力するステップと、 出力される補間信号に基づいて画像の垂直方向の動き量 を算出するステップと、 入力されたィン夕レース映像信号から静止画処理によつ て静止画プログレッシブ信号を生成するステップと、 入力されたィン夕レース映 像信号から動画処理によって動画プログレッシブ信号を生成するステップと、 算 出された垂直方向の動き量が第 1の値より小さい場合に出力される静止画プログ レッシブ信号をプログレッシブ映像信号として出力するステップとを備えるもの である。
本発明に係る一の局面画像変換方法においては、 入力されたィンタレース映像 信号に基づいて、 ライン間の補間画素が形成され、 補間画素を含む補間信号が出 力され、 出力された補間信号に基づいて画像の垂直方向の動き量が算出される。 また、 入力されたインタレース映像信号から静止画処理により静止画プログレツ シブ信号が生成され、 入力されたインタレース映像信号から動画処理によって動 画プログレッシブ信号が生成される。 算出された垂直方向の動き量が第 1の値よ り小さい場合に静止画プログレツシブ信号がプログレツシブ映像信号として出力 回路から出力される。
したがって、 精度の高い動き検出が可能になり、 画質劣化の少ない、 解像度の 高いプログレッシブ映像信号を生成することが可能となる。 その結果、 正確な動 き検出を行うことができ、 垂直方向に輝度差を持つ画像がゆつくり動いたときに おいても、 正確な動き判定を行い、 イン夕レース映像信号を安定で解像度の高い プログレッシブ映像信号に変換することができる。
補間画素を生成するステップは、 入力されたィンタレース映像信号に基づいて、 連続する複数のフィールドにそれぞれ対応する複数のイン夕レース映像信号を生 成するステップと、 生成された複数のインタレース映像信号に基づいてプログレ ッシブ信号を生成するステップと、 生成されたプログレッシブ信号を用いた補間 処理によりライン間の補間画素を生成し、 プログレッシブ信号における画素およ び補間画素を含む補間信号を出力するステップと、 出力される補間信号に基づい て画像の垂直方向の動き量を算出するステップとをさらに備えてもよい。
この場合、 入力されたイン夕レース映像信号に基づいて、 連続する複数のフィ 一ルドにそれぞれ対応する複数のィン夕レース映像信号が生成され、 生成された 複数のィン夕レース映像信号に基づいてプログレッシブ信号が生成される。 生成 されたプログレッシブ信号を用いた補間処理によりライン間の補間画素が生成さ れるとともにプログレッシブ信号における画素および補間画素を含む補間信号が 出力され、 出力された補間信号に基づいて画像の垂直方向の動き量が算出される したがって、 より精度の高い動き検出が可能になり、 画質劣化の少ない、 解像 度の高いプログレッシブ映像信号を生成することが可能となる。 その結果、 正確 な動き検出を行うことができ、 垂直方向に大きな輝度差を持つ画像がゆっくり動 いたときにおいても、 正確な動き判定を行い、 インタレース映像信号を安定で解 像度の高いプログレッシブ映像信号に変換することができる。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態に係る画像変換装置を示すブロック図、 図 2 ( a ) は、 第 1のプログレッシブ映像生成回路の内部の構成例を示す図、 図 2 ( b ) は、 第 2のプログレッシブ映像生成回路の内部の構成例を示す図、 図 3は、 比較回路の内部の構成例を示す図、
図 4は、 フレーム間補間回路の内部の構成例を示す図、
図 5は、 フィールド内補間回路の構成例を示す図、
図 6は、 出力回路の内部の構成例を示す図、
図 7は、 第 2の実施の形態に係る画像変換装置のプロック図、
図 8 ( a ) は、 第 1の映像信号形成回路 1 0の構成を示す図で、 図 8 ( b ) は、 第 2の映像信号形成回路の構成を示す図、
図 9は、 比較回路の内部構成を示すブロック図、
図 1 0は、 出力回路の内部構成の一例を示す図、
図 1 1は、 第 3の実施の形態に係る画像変換装置の構成を示すブロック図、 図 1 2は、 非適用領域検出回路の他の例を示すブロック図、
図 1 3は、 非適用領域検出回路のさらに他の例を示すブロック図、
図 1 4は、 インタレース映像信号の形態を示す図、
図 1 5は、 従来の動き適応型プログレッシブ変換装置の構成を示すブロック図、 図 1 6は、 垂直方向に正弦波的に輝度が変化する画像の一例を示す図、 図 1 7は、 イン夕レース映像信号に変換される前の元となる映像信号を示す図、 図 1 8は、 イン夕レース映像信号が 1フィールドごとに 1 2ラインずつ動い たときの映像信号を重ねた図である。 発明を実施するための最良の形態
以下、 本発明に係る画像変換装置について説明する。 なお、 以下の説明では、 映像信号を輝度信号に対応させて説明するが、 色信号に対しても同様の処理を行 うこともできる。 また、 この例に限らず、 カラ一表示を行う場合にも各色ごとに 以下と同様に処理することにより、 R G B信号に対しても同様の効果を得ること ができる。
(第 1の実施の形態）
図 1は、 本発明の第 1の実施の形態に係る画像変換装置 1 0 0を示すプロック 図である。 図 1に示す画像変換装置 1 0 0は、 第 1の 1フィールド遅延回路 1、 第 2の 1フィールド遅延回路 2、 第 3の 1フィールド遅延回路 3、 第 1のプログ レツシブ映像生成回路 4、 第 2のプログレッシブ映像生成回路 5、 比較回路 6、 フレーム間補間回路 7、 フィールド内補間回路 8および出力回路 9を備える。 ま た、 図示していないが、 画像変換装置 1 0 0は、 インタレース映像信号 V Iの同 期信号、 またはそれに対応する信号を受けてこれらの各ブロックに必要なタイミ ング信号を発生する夕イミング発生回路を備えている。
画像変換装置 1 0 0の動作について以下に説明する。 まず、 インタレース映像 信号 V Iは、 連続して接続された第 1の 1フィールド遅延回路 1、 第 2の 1フィ ールド遅延回路 2および第 3の 1フィールド遅延回路 3により順々に遅延される c それにより、 1フィールド遅れのイン夕レース映像信号 a、 2フィールド遅れの ィン夕レース映像信号 bおよび 3フィ一ルド遅れのィン夕レース映像信号 cがそ れぞれ生成される。 したがって、 1フィールドずつ連続して遅延した 4つのイン 夕レース映像信号が生成されることになる。
これらの 4つのインタレース映像信号のそれぞれは、 第 1のォッドフィールド 信号、 第 1のイーブンフィールド信号、 第 2のォッドフィールド信号および第 2 のイーブンフィールド信号によって構成されるか、 または、 第 1のイーブンフィ 一ルド信号、 第 1のォッドフィールド信号、 第 2のイーブンフィールド信号およ び第 2のォッドフィールド信号によって構成されることになる。 なお、 インタレ ース映像信号は 2フィールドで画面の全走査線を構成するので、 ここではその一 方のフィールドをォッドフィールドと呼び、 他方をイーブンフィールドと呼んで いる。
第 1のプログレッシブ映像生成回路 4にはインタレース映像信号 a , b， じが 与えられる。 第 1のプログレッシブ映像生成回路 4はそれらの信号からプログレ ッシブ映像フィールド信号 P 1を生成し、 比較回路 6に与える。 また、 第 2のプ ログレツシブ映像生成回路 5にはインタレース映像信号 V 1， a , bが与えられ る。 第 2のプログレッシブ映像生成回路 5はそれらの信号からプログレッシブ映 像フィールド信号 P 2を生成し、 比較回路 6に与える。
比較回路 6は、 プログレッシブ映像フィールド信号 P 1とプログレッシブ映像 フィールド信号 P 2とを比較して動き量情報 Mを演算し、 出力回路 9に与える。 また、 ィン夕レース映像信号 V 1およびィンタレース映像信号 bはフレーム間 補間回路 7に与えられる。 フレーム間補間回路 7は、 時間的に 2フィールド前後 のフィールド間で補間処理するフレーム間補間によってフレーム間補間信号 F 1 を生成し、 出力回路 9に与える。
また、 インタレース映像信号 aはフィールド内補間回路 8に与えられる。 フィ —ルド内補間回路 8は、 イン夕レース映像信号 aからフィ一ルド内補間によって フィールド内補間信号 F 2を生成し、 出力回路 9に与える。
出力回路 9は、 動き量情報 Mに応じてフレーム間補間信号 F 1およびフィール ド内補間信号 F 2を画素ごとに割合を変えて生成したプログレッシブ映像信号 V 2を出力する。 動き量情報 Mが小さい場合には静止画の確率が高くなるので、 出 力回路 9は、 フレーム間補間信号 F 1の割合が多くなるようにプログレッシブ映 像信号 V 2を生成する。
本実施の形態に係る画像変換装置 1 0 0は、 1フィールドずつ連続して遅延し た 4つのイン夕レース映像信号のうち 1〜 3番目のイン夕レース映像信号からプ ログレツシブ映像フィールド信号 P 2を生成し、 2〜4番目のイン夕レース映像 信号からプログレッシブ映像フィールド信号 P 1を生成する。
次に、 画像変換装置 1 0 0は、 このプログレッシブ映像フィールド信号 P 1と プログレッシブ映像フィールド信号 P 2とを比較し、 その比較結果を動き量情報 Mとして出力することができる。 それにより、 画像変換装置 100は、 正確な動 き判定を行うことができる。 したがって、 垂直方向の大きな輝度差を持つ画像が ゆっくり動いたときなどにおいても、 正確な動き判定をすることができ、 安定で 解像度の高いプログレッシブ映像信号を提供することができる。
以下、 本発明の効果を、 従来例で画質劣化が生じた図 1 6に示す垂直方向に正 弦波的に輝度が変化する画像が図 18に示すように垂直方向にゆつくり動いたと きの動作の例を用いて説明する。
元となる映像信号の値とィン夕レース映像信号としてサンプリングされた後の 映像信号の値とは表 5 (a) および表 5 (b) に従来例の表 1 (a) および表 1 (b) と同様に示される。 表 5 (a) および表 5 (b) は、 f lフィールドから f 9フィ一ルドまでの 9フィ一ルド分を示している。
(表 5)
各フィールドでのラインとサンプル値の関係
(a)元の映像信号の値
Figure imgf000024_0001
(b)サンプリングされた後の映像信号の値
Figure imgf000024_0002
表 5 (a) には元となる映像信号の各フィールドの各ラインの値が示され、 表 5 (b) にはインタレース映像信号としてサンプリングされた後の信号の各フィ 一ルドの各ラインの値が示されている。 一般的に表 5 (b) に示すイン夕レース 映像信号がフィールドごとに順番に伝送されている。 図 1においても表 5 (b) に示されるインタレース映像信号が、 フィールド毎に順番に画像変換装置 1 00 にィン夕レース映像信号 V 1として与えられる。
イン夕レース映像信号 V 1は、 第 1の 1フィールド遅延回路 1、 第 2の 1フィ 一ルド遅延回路 2および第 3の 1フィールド遅延回路 3に与えられる。 第 1のプ ログレツシブ映像生成回路 4および第 2のプログレッシブ映像生成回路 5はそれ ぞれが補間処理によりプログレッシブ映像フィールド信号 P 1およびプログレッ シブ映像フィールド信号 P 2を生成する。 その動作を以下に詳しく説明する。 図 2 (a) は、 第 2のプログレッシブ映像生成回路 5の内部の構成例を示し、 図 2 (b) は、 第 1のプログレッシブ映像生成回路 4の内部の構成例を示す。 図 2 (a) の入力端子 50 1には図 1のイン夕レース映像入力 V Iが与えられ、 入力端子 50 2にはイン夕レース映像信号 aが与えられ、 入力端子 50 3にはィ ン夕レース映像信号 bが与えられる。
図 2 (b) の入力端子 40 1には図 1のイン夕レース映像信号 aが与えられ、 入力端子 40 2にはインタレース映像信号 bが与えられ、 入力端子 40 3にはィ ン夕レース映像信号 cが与えられる。
図 2 (a) の第 2のプログレッシブ映像生成回路 5は、 1クロックの遅延回路 5 04〜 50 8、 乗算回路 50 9〜5 14、 加算回路 5 1 5および切り換え回路 5 1 6を備える。
図 2 (b) の第 1のプログレッシブ映像生成回路 4は、 1クロックの遅延回路 404〜 40 8、 乗算回路 409〜4 14、 加算回路 4 1 5および切り換え回路 4 1 6を備える。
乗算回路 409、 4 1 1、 4 1 2、 4 14、 50 9、 5 1 1、 5 1 2、 5 14 ではそれぞれ 1 8の乗算が行われ、 乗算回路 4 1 0、 4 1 3、 5 1 0、 5 1 3 では 1Z4の乗算が行われる。
加算回路 4 1 5では乗算回路 409〜4 1 4から出力された信号が加算される。 同様に加算回路 5 1 5では乗算回路 509〜5 14から出力された信号が加算さ れる。
このような構成により、 第 1のプログレッシブ映像生成回路 4では、 インタレ ース映像信号 a, cがそれぞれ水平方向にフィル夕リングされた後に平均化され、 加算回路 4 1 5に与えられる。
切り換え回路 4 1 6は、 タイミング発生回路 （図示せず） から与えられる信号 K 1に基づいて、 インタレース映像信号 bが現ラインの信号であれば 1クロック 遅延回路 4 0 6で 1フィールド遅延されたインタレース映像信号 bを出力し、 ィ ン夕レース映像信号 bが補間ラインの信号であれば加算回路 4 1 5で生成された 信号を出力する。
また、 同様に第 2のプログレッシブ映像生成回路 5では、 インタレース映像信 号 V 1およびインタレース映像信号 bがそれぞれ水平方向にフィルタリングされ た後に平均化されて、 加算回路 5 1 5に与えられる。
切り換え回路 5 1 6は、 タイミング発生回路 （図示せず） から与えられる信号 K 2に基づいて、 ィンタレース映像信号 aが現ラインの信号であれば 1クロック 遅延回路 5 0 6でインタレース映像信号 aを 1フィールド遅延した信号を出力し、 イン夕レース映像信号 aが補間ラインの信号であれば加算回路 5 1 5で生成され た信号を出力する。
また、 第 1のプログレッシブ映像生成回路 4、 第 2のプログレッシブ映像生成 回路 5の内部で行われているフィル夕処理 （フィル夕リング） および加算処理が、 補間ラインに対する第 1のフィールドおよび第 3のフィールドの対応する画素と その周辺の画素の演算、 または、 第 2のフィールドおよび第 4のフィールドの対 応する画素とその周辺の画素の演算に相当している。 特にこの場合、 平均値が算 出されている。
平均値を用いれば複雑な演算を簡略化することができ、 回路の規模を削減する ことができるが、 これに限らなくてもよい。 例えば、 フィールド間の重みの大小 を考慮して、 各フィールドの寄与する大きさを変えて補間処理を行うことも可能 である。
表 6 ( a ) および表 6 ( b ) は、 このような動作によって、 第 1のプログレッ シブ映像生成回路 4および第 2のプログレッシブ映像生成回路 5から出力された 信号をそれぞれ示す。 (表 6 )
プログレッシブ映像生成回路の出力
(a)第 1のプログレッシブ映像生成回路 4の出力例
Figure imgf000027_0001
(b)第 2のプログレッシブ映像生成回路 5の出力例
Figure imgf000027_0002
表 6 ( a ) および表 6 ( b ) において、 ハッチングの部分が補間ラインとして 演算によって求められた部分である。 また、 この演算の例については、 水平方向 に同じ値の信号が続いているとして、 水平方向の影響はないものとしている。 もちろん、 実際の装置については水平方向のフィルタ演算を行うことによって ノイズ等の影響を低減できる。
表 6 (a) の f 4フィールドの Lラインの値は、 以下のようにして算出される c 例えば、 ィン夕レース映像信号 V 1として f 4フィールドの信号が画像変換装置 1 00に与えられた場合を説明する。 表 5 (b) に示すように、 ； f 4フィールド の Lラインは信号が伝送されていないので、 補間処理を行う必要がある。 イン夕 レース映像信号 V 1として f 4フィールドの信号が入力されたときには、 第 3の 1フィールド遅延回路 3からは f 1フィールドの信号が出力され、 第 2の 1フィ 一ルド遅延回路 2からは f 2フィールドの信号が出力され、 第 1の 1フィールド 遅延回路 1からは f 3フィ一ルドの信号が出力される。
このとき、 プログレッシブ映像フィールド信号 P 1の補間ラインは、 第 3の 1 フィールド遅延回路 3から出力される f 1フィールドと第 1の 1フィールド遅延 回路 1の f 3フィールドのそれぞれの現ラインの値から演算される。 この場合は 平均値 （または平均値に近い値） が演算される。
したがって、 表 5 (a) より、 f 4フィールドの Lラインの値は、 f lフィ一 レドの Lラインの値 「2 1 8」 と f 3フィールドの Lラインの値 「37」 の平均 値 「（2 1 8 + 3 7) /2 = 1 2 7. 5」 を近傍の整数値として四捨五入により 求めた値 「1 28」 となる。 同様にして、 それぞれの補間ラインの信号が求めら れる。 なお、 表 6 (a) において 「一」 と記された欄は表 5 (b) だけでは値が 求まらないので表示を省略している。
また、 表 6 (b) の f 3フィールドの Lラインの値は、 以下のようにして算出 される。 イン夕レース映像信号 V Iとして f 3フィールドが画像変換装置 1 00 に与えられた場合には、 第 2の 1フィールド遅延回路 2からは f 1フィールドが 出力され、 第 1の 1フィールド遅延回路 1からは f 2フィールドが出力される。 このとき、 プログレッシブ映像フィールド信号 P 2の補間ラインは、 第 2の 1 フィールド遅延回路 2の出力の f 1フィールドの現ラインの値とイン夕レース映 像信号 V 1の信号である f 3フィールドの現ラインの値とから演算される。 この 場合は平均値 （または平均値に近い値） が演算される。 したがって、 f 4フィー ルドの Lラインの値は、 表 5 (a) に示す f 1フィールドの Lラインの値 「2 1 8」 と f 3フィールドの Lラインの値 「3 7」 の平均値 「（2 1 8 + 3 7) / 2 = 1 2 7 . 5」 を近傍の整数値として四捨五入により求めた値 「1 2 8」 となる 同様にして、 それぞれの補間ラインの信号が求められる。
次に、 比較回路 6の動作について詳しく説明する。 図 3は、 比較回路 6の内部 の構成例を示す。
図 3に示すように、 入力端子 6 0 1にはプログレッシブ映像フィールド信号 P 2が与えられ、 入力端子 6 0 2にはプログレッシブ映像フィールド信号 P 1が与 えられる。
比較回路 6は、 1ライン遅延回路 6 0 3〜 6 0 5、 乗算回路 6 0 6〜 6 0 8、 加算回路 6 0 9 , 6 1 0、 減算回路 6 1 1〜6 1 3および最小値選択回路 6 1 4 を備える。
入力端子 6 0 1に与えられたプログレッシブ映像フィールド信号 P 2は 1ライ ン遅延回路 6 0 3に与えられる。 入力端子 6 0 2に与えられたプログレッシブ映 像フィールド信号 P 1は 1ライン遅延回路 6 0 4に与えられる。 この 1ライン遅 延回路 6 0 4から出力される信号は 1ライン遅延回路 6 0 5に与えられる。
乗算回路 6 0 6は 1ライン遅延回路 6 0 5から出力された信号を 1 2倍し、 乗算回路 6 0 7は 1ライン遅延回路 6 0 4から出力された信号を 1 / 2倍し、 乗 算回路 6 0 8はプログレッシブ映像フィールド信号 P 1を 1 Z 2倍する。
加算回路 6 0 9は乗算回路 6 0 6， 6 0 7から出力された信号を加算し、 加算 回路 6 1 0は乗算回路 6 0 7 , 6 0 8から出力された信号を加算する。
減算回路 6 1 1は、 1ライン遅延回路 6 0 3から出力された信号と加算回路 6 0 9から出力された信号とを減算した値を求め、 その値の絶対値を出力する。 減 算回路 6 1 2は、 1ライン遅延回路 6 0 3から出力された信号と 1ライン遅延回 路 6 0 4から出力された信号とを減算した値を求め、 その値の絶対値を出力する c 減算回路 6 1 3は、 1ライン遅延回路 6 0 3から出力された信号と加算回路 6 1 0から出力された信号とを減算した値を求め、 その値の絶対値を出力する。
最小値選択回路 6 1 4は、 減算回路 6 1 1〜6 1 3から出力された信号の最小 値を選択する。 最小値選択回路 6 1 4から出力された信号は、 比較回路 6からの 出力信号として出力端子 6 1 5から出力される。
この動作は、 入力端子 6 0 1に第 2のプログレッシブ映像生成回路 5が生成す る補間ラインが与えられたときに、 その補間ラインの画素と入力端子 6 0 2に与 えられたプログレッシブ映像フィ一ルド信号 P 1の対応する画素との間で行われ る。 すなわち、 この動作は、 プログレッシブ映像フィールド信号 P 1およびプロ グレツシブ映像フィールド信号 P 2の対応する画素間の比較と対応する画素およ びその周辺の画素の値の画素ごとの比較とにより、 その結果を動き量情報 Mとし て出力することに相当している。
この比較演算の結果を表 7 ( a ) に示す。 なお表 7において、 縦のラインの欄 および横のフィールドの欄は第 1の 1フィールド遅延回路 1から出力されるィン 夕レース映像信号 aのタイミングである。
(表 7)
比較演算の結果
(a)演算回路 611, 612, 613の出力例
Figure imgf000031_0001
(b)第 2のプログレッシブ映像生成回路 5の出力例
Figure imgf000031_0002
例えば、 f 4フィールドの L + 2ラインが比較回路 6に与えられる場合の演算 は下記のようになる。 この場合の減算回路 6 1 1には、 プログレッシブ映像フィ —ルド信号 P 2の f 4フィールドの L + 1ラインの値である値 「1 9 1」 が入力 される。
また、 プログレッシブ映像フィールド信号 P 1の f 4フィールドの Lラインの 値 「 1 2 8」 と L+ 1ラインの値 「 2 5 5」 との平均値 「 1 9 1. 5」 が乗算回 路 6 0 7, 6 0 8および加算回路 6 1 0から求められ、 その近傍の整数値 「 1 9 1」 が減算回路 6 1 1に与えられる。 したがって、 減算回路 6 1 1は、 減算値の 絶対値 「0」 を出力する。
また、 減算回路 6 1 2には、 プログレッシブ映像フィールド信号 P 2の f 4フ ィ一ルドの L + 1ラインの値 「 1 9 1」 とプログレッシブ映像フィールド信号 P 1の f 4フィールドの L+ 1ラインの値 「2 5 5」 とが与えられる。 したがって、 減算回路 6 1 2は、 減算値の絶対値 「64」 を出力する。
また、 減算回路 6 1 3には、 プログレッシブ映像フィールド信号 P 2の f 4フ ィ一ルドの L+ 1ラインの値 「1 9 1」 が与えられる。 また、 減算回路 6 1 3に は、 プログレッシブ映像フィールド信号 P 1の f 4フィールドの L+ 1ラインの 値 「2 5 5」 と L + 2の値である値 「1 28」 との平均値 「 1 9 1」 が与えられ る。 したがって、 減算回路 6 1 3は、 減算値の絶対値 「0」 を出力する。
この 3つの演算結果が表 7 (a) の f 4フィールドの L + 1ラインの欄に値 「0」、 「64」 および 「0」 として記載されている。 同様にして表 7 (a) のハ ツチングのある補間ラインの欄には、 減算回路 6 1 1〜6 1 3からの演算結果の 値が表示されている。
表 7 (b) は、 この減算回路 6 1 1〜6 1 3与えられる値の最小値を示してい る。 例えば、 f 4フィールドの L + 1ラインでは、 減算回路 6 1 1〜 6 1 3から の出力信号である値 「0」、 「64」 および 「0」 のなかの最小値である値 「0」 が選択されて表示されている。
このように、 比較回路 6の動作として上述したような演算の例を示したが、 比 較回路 6の演算は上記に限定されるものではない。 例えば、 さらに周辺のライン の値を加味して演算してもよい。 その場合、 さらに周辺の画素との演算が可能と なるので、 より精度の高い比較が可能となり、 またノイズ等にも強い構成とする ことができる。
また、 本実施の形態に係る画像変換装置 1 00は、 プログレッシブ映像フィー ルド信号 P 2の補間ラインの画素について、 プログレッシブ映像フィールド信号 P 1の現ラインの対応する画素の信号の値と現ラインの画素の上下の補間ライン の画素の値との差を演算することによって動き量情報 Mを求めている。 しかしな がら、 これとは反対に、 プログレッシブ映像フィールド信号 P 1の補間ラインの 画素について、 プログレッシブ映像フィールド信号 P 2の現ラインの対応する画 素の信号の値と現ラインの画素の上下の補間ラインの画素の値との差を演算する ことによって動き量情報 Mを求めてもよく、 また、 この両者を組み合わせる構成 としてもよい。
次に、 フレーム間補間回路 7およびフィールド内補間回路 8の動作について詳 しく説明する。
図 4は、 フレーム間補間回路 7の内部の構成例を示し、 図 5は、 フィールド内 補間回路 8の構成例を示す。
図 4に示すように、 フレーム間補間回路 7は 1 2乗算回路 7 0 3 , 7 0 4、 加算回路 7 0 5を備える。 フレーム間補間回路 7の入力端子 7 0 1には、 図 1の イン夕レース映像入力信号 V 1が与えられる。 入力端子 7 0 2には、 イン夕レー ス映像信号 bが与えられる。
フレーム間補間回路 7に与えられたイン夕レース映像信号 V 1， bは、 それぞ れ乗算回路 7 0 3 , 7 0 4でそれぞれ 1ノ 2に乗算された後に加算回路 7 0 5で 加算され、 フレーム間補間信号 F 1として出力 7 0 6より出力される。
また、 フレーム間補間回路 7は、 図示していないタイミング発生回路からの信 号によりタイミング制御され、 注目するフィールドの補間ラインの演算を行うよ うに動作する。
図 5に示すように、 フィールド内補間回路 8は、 1ライン遅延回路 8 0 2、 1 / 2乗算回路 8 0 3， 8 0 4および加算回路 8 0 5を備える。
フィールド内補間回路 8の入力端子 8 0 1には、 図 1のインタレース映像信号 aが与えられる。 イン夕レース映像信号 aは、 1ライン遅延回路 8 0 2および乗 算回路 8 0 4に与えられる。 乗算回路 8 0 3は、 与えられた信号に 1 Z 2を乗算 した後、 加算回路 8 0 5に与える。 乗算回路 8 0 4は、 与えられた信号に 1 Z 2 を乗算した後に加算回路 8 0 5に与える。 加算回路 8 0 5は与えられた信号を加算し、 出力端子 8 0 6からフレーム間補 間信号 F 2として出力する。
また、 フレーム間補間回路 7と同様に、 フィールド内補間回路 8は、 図示して いないタイミング発生回路からの信号でタイミング制御され、 注目するフィール ドの補間ラインの演算を行うように動作する。
フレーム間補間回路 7およびフィ一ルド内補間回路 8の出力信号の一例を、 そ れぞれ下記に示す。
(表 8)
補間回路の出力例
(a)フレーム間補間回路 7の出力例
Figure imgf000035_0001
(b)フィールド内補間回路 8の出力例
Figure imgf000035_0002
表 8 (a) は、 フレーム間補間回路 7から出力された信号を示し、 表 8 (b) は、 フィールド内補間回路 8から出力された信号を示す。 この表においてハッチ ングがある部分が、 注目フィールドの補間ラインの信号であり、 これらの値が演 算される。 なお、 表 8は、 イン夕レース映像信号 aのタイミングにおける補間処 理の値を表示している。
例えば、 表 8 ( a ) において f 3フィールドの Lラインの欄の値は以下の通り となる。 つまり、 イン夕レース映像信号 aが f 3フィールドの Lラインの場合の 値を下記の通りに求められる。
この場合、 フレーム間補間回路 7の入力端子 7 0 1にはイン夕レース映像信号 V 1の f 3フィールドの Lラインの値 「3 7」 （表 5 ( b ) 参照） が与えられる。 また、 フレーム間補間回路 7の入力端子 7 0 2にはイン夕レース映像信号 bの f 1フィールドの Lラインの値 「2 1 8」 が与えられる。 フレーム間補間回路 7は、 与えられた値を乗算回路 7 0 3 , 7 0 4のそれぞれで 1 2に乗算し、 加算回路 7 0 5においてそれぞれの値を加算した値 「1 2 7 . 5」 の近傍の整数値 「1 2 8 J を求める。 同様にして、 その他のハッチングされた部分の値も演算される。 次に、 フィールド内補間回路 8から出力されるフィールド内補間信号 F 2の一 例については表 8 ( b ) に示す。 表 8 ( b ) も、 イン夕レース映像信号 aのタイ ミングにおける補間処理の値を示している。 一例として、 インタレース映像信号 aが f 3フィールドの L + 1ラインにおける補間処理した値について以下に説明 する。
f 3フィールドの L + 1ラインがイン夕レース映像信号 aである場合には、 フ ィールド内補間回路 8には第 1の 1フィールド遅延回路 1からの出力である f 2 フィールドの L + 3ラインの値が入力される。 このとき 1ライン遅延回路 8 0 2 からは 1ライン以上前の値、 すなわち f 2フィールドの L + 1ラインの値 「2 5 5」 が出力されて乗算回路 8 0 3で 1 Z 2に乗算される。 また乗算回路 8 0 4で は f 2フィールドの L + 3ラインの値である 「0」 が 1ノ 2に乗算されて出力さ れている。
フィールド内補間回路 8は、 乗算回路 8 0 3 , 8 0 4から与えられた信号を加 算回路 8 0 5で加算し、 その値 「1 2 7 . 5」 の近傍値である 「 1 2 8」 をフィ 一ルド内補間した値として求める。 同様にして、 その他のハッチングされた部分 の数値が演算される。
次に、 出力回路 9の動作について詳しく説明する。 図 6は、 出力回路 9の内部 の構成例を示す。 図 6に示すように、 出力回路 9は、 割合演算回路 9 0 5、 乗算回路 9 0 6 , 9 0 7、 加算回路 9 0 8および切り換え回路 9 0 9を備える。 ここで、 ひは割合演 算回路 9 0 5により演算される割合値であり、 0以上 1以下の数値である。 乗算 回路 9 0 7は α倍の乗算回路であり、 乗算回路 9 0 6は （ 1 — ひ） 倍の乗算回路 である。
入力端子 9 0 1にはフレーム間補間信号 F 1が与えられ、 入力端子 9 0 2には フィールド内補間信号 F 2が与えられる。 また、 入力端子 9 0 4にはインタレ一 ス映像信号 aが与えられ、 入力端子 9 0 3には動き量情報 Mに応じた値が与えら れる。
割合演算回路 9 0 5は、 入力端子 9 0 3から与えられる動き量情報 Mに応じて 出力回路 9から出力する静止画と動画の割合を演算する割合演算回路である。 割合演算回路 9 0 5は、 入力端子 9 0 3から与えられた動き量情報 Mにより、 フレーム間補間信号 F 1とフィールド内補間信号 F 2との割合を決める係数であ る割合値ひを特定する。 例えば、 比較回路 6から出力される動き量情報 Mについ て、 0≤Mく 1 0のときは 「ひ = 0」 とし、 1 0≤M< 2 0のときは 「ひ = 0 . 2 J とし、 2 0≤M< 3 0のときは 「ひ = 0 . 5」 とし、 3 0≤Mのときは 「ひ = 1」 とするように決める。 このように、 出力回路 9は、 動き量情報 Mが小さい ほど割合値ひが小さくなるように制御する。
乗算回路 9 0 6， 9 0 7は、 入力端子 9 0 1， 9 0 2からそれぞれ入力された フレーム間補間回路 7から出力された信号、 フィールド内補間回路 8からの出力 信号をそれぞれ乗算し、 加算回路 9 0 8で加算する。
このようにすれば、 動き量情報 Mが小さいほどフレーム間補間回路 7の出力の 割合が高くなるように制御することができる。
切り換え回路 9 0 9は、 入力端子 9 0 4に与えられたイン夕レース映像信号 a と加算回路 9 0 8から与えられた信号とを切り換える。 切り換え回路 9 0 9は、 図示していない夕イミング発生回路によって、 注目するフィールドの信号が現ラ ィンであればィン夕レース映像信号 aを出力し、 補間ラインであれば加算回路 9 0 8から出力される信号を出力するように切り換えることができる。
切り換え回路 9の入力端子 9 0 3には、 表 7 ( b ) に示されている動き量情報 Mが入力される。 例えば、 f 4フィールド、 f 5フィールドおよび f 8フィ一ル ドの動き量情報 Mは 「0」 であるので、 割合演算回路 905から出力される割合 値 aは 「0」 と演算される。
f 6フィールド、 f 7フィールドおよび f 9フィールドの動き量情報 Mは 「1 9」 または 「 1 3」 であるので、 割合演算回路 905から出力される割合値ひは 「0. 2」 と演算される。 この割合値ひは表 7 (b) のカツコ内に示されている このように、 出力回路 9が割合値 αの大小によつて演算動作を行つた結果を表 9に示す。
(表 9)
出力回路 9の出力値および出力回路 9の出力値と元の映像信号の値との差
(a)出力回路 9の出力例
Figure imgf000039_0001
(b)出力回路 9の出力値と元の映像信号の値との差
Figure imgf000039_0002
表 9 (a) において、 例えば、 f 4フィールドの L + 1ラインの値は、 動き量 情報 Mから求められる割合値ひが値 「0. 0」 （表 7 (b) 参照） であるので、 フレーム間補間回路 7の出力値は値 「1 9 1」 （表 8 (a) 参照） となる。 また、 例えば f 6フィールドの L + 1ラインの値は、 動き量情報 Mから求められる割合 値 αが値 「0. 2」 （表 7 (b) 参照） であるので、 フレーム間補間回路 7の出 力値は 「64」 （表 8 (a) 参照） に 「0. 8」 （= 1— 0. 2) を乗じた値 「5 1. 2」 と、 フィールド内補間回路 8の出力値である値 「 1 2 8」 （表 8 (b) 参照） に値 「 0. 2」 を乗じた値 「2 5. 6」 とを加えた値 「7 6. 8」 の近傍 値である値 「7 7」 となる。
このように、 ハッチングされている補間ラインの値と、 ハッチングのない現ラ インの値が表 9 (a) に示すように演算される。
表 9 (b) に、 表 9 (a) に示される出力回路 9から出力される値と元の映像 信号との差の絶対値を示したものを示す。 表 9 (b) は、 画像変換装置 1 00で の遅延分である 1フィールドの時間差を加味して、 以下のように差が計算されて いる。
例えば、 元の映像信号では f 5フィールドの + 3ラインの値 「2 1 8」 はイン 夕レース映像信号では伝送されないラインであるが、 1フィールド分の遅延を加 味して、 出力回路 9からは、 f 6フィールドの L+ 3ラインの値として値 「1 7 9」 が出力されている。 この f 5フィ一ルドの L+ 3ラインの値 「2 1 8」 と出 力されている f 6フィールドの L+ 3ラインの値 「1 79」 との差の絶対値とし て値 「39」 が計算される。 このようにして、 補間ラインでの元の映像信号の値 と出力回路 9から出力された値との差が、 表 9 (b) のように計算される。
表 9 (b) に示されるように、 本発明の第 1の実施の形態に係る画像変換装置 1 00によれば、 補間ラインでの現信号との明るさの差を、 値 「40」 以下に抑 えることができる。 この値は、 表 4 (b) に示される従来例の補間ラインでの現 信号との差である値 「90」 に比べて、 大幅に小さくすることが実現できている。 つまり、 本実施の形態によれば画像がゆつくりと垂直方向に動いたときに動画 処理となりやすく、 画質が劣化しやすいという従来例での課題を大幅に軽減する ことが可能となっている。
このように本実施の形態による画像変換装置 1 0 0は、 基になるフィールドが 異なるプログレッシブ映像フィールド信号 P 1とプログレッシブ映像フィールド 信号 P 2とを比較し、 その比較結果を動き量情報 Mとして出力することができる ので、 正確な動き検出を行うことができる。 また、 画像変換装置 1 00は、 垂直 方向の大きな輝度差を持つ画像がゆつくり動いたときなどにおいても、 正確な動 き判定をすることができ、 安定で解像度の高い映像を提供することができる。 また、 本実施の形態では、 1フィールドずつ連続して遅延した 4つのインタレ ース映像信号 V I， a， b， cのうちインタレース映像信号 V 1 , a , bからプ ログレツシブ映像フィールド信号 P 2を生成し、 インタレ一ス映像信号 a , b , cからプログレッシブ映像フィールド信号 P 1を生成する。 このプログレッシブ 映像フィールド信号 P 1とプログレッシブ映像フィールド信号 P 2とを比較して いる。
なお、 プログレッシブ映像フィールド信号 P 1およびプログレッシブ映像フィ —ルド信号 P 2の生成は、 1フィールドずつ連続して遅延した 4つのインタレ一 ス映像信号のフィールド信号で作成することに限定されない。 例えば、 インタレ ース映像信号 V I , a , bのうちのイン夕レース映像信号 V Iのフィールド信号 とィン夕レース映像信号 aのフィ一ルド信号とでプログレッシブ映像フィ一ルド 信号 P 1を作成し、 インタレース映像信号 a , bでプログレッシブ映像フィール ド信号 P 2を作成してもよい。 このようにすれば、 フィールドメモリに蓄えるデ 一夕量を削減することができ低コス卜で高性能の画像変換装置を提供することが できる。
また、 本実施の形態においては、 プログレッシブ映像フィールド信号 P 1の現 ラインとして、 イン夕レース映像信号 aを用い、 補間ラインとしてイン夕レース 映像信号 V 1とインタレース映像信号 bとの演算値を用い、 プログレッシブ映像 フィールド信号 P 2の現ラインとして、 インタレ一ス映像信号 bのフィールド信 号を用い、 補間ラインとしてイン夕レース映像 V 1のフィールド信号とインタレ ース映像信号 cのフィールド信号との演算値を用いている。
これによつて、 多少の動きがあつたとしても、 補間ラインには、 イン夕レース 映像信号 V I , bの演算により、 また、 イン夕レース映像信号 a， bの演算によ り、 相対的な動き量がキャンセルし合うように働くため、 画像に動きがあつたと しても、 「静止画」、 「動画」 の判定を正確に行うことができ、 高精度に画質を改 善でき、 より高画質なプログレッシブ映像を提供することができる。
さらに補間ラインの信号を演算する上で、 対応するィン夕レース映像信号の対 応する画素とその周辺の画素を演算に含めている。 これにより、 ノイズに強く、 より精度の高いプログレッシブ映像フィールド信号 P 1とプログレッシブ映像フ ィールド信号 P 2を生成することができ、 より高精度の動き検出を行うことがで さる。
さらに、 補間ラインの信号を演算する上で、 対応するインタレース映像フィー ルドの対応する画素の平均値を演算している。 これにより、 回路規模を簡略化す ることが可能となり、 低コストな回路を実現できる。
また、 比較回路 6は、 第 1のプログレッシブ映像生成回路 4が生成したプログ レッシブ映像フィールド信号 P 1と第 2のプログレッシブ映像生成回路 5が生成 したプログレッシブ映像フィールド信号 P 2との対応する画素間の比較と対応す る画素およびその周辺の画素の値を画素ごとの比較により、 その結果を動き量 M として出力するものである。
この場合、 比較回路 6の比較が対応する画素だけにとどまらず、 周辺の画素を も含むので、 動き検出をより高精度で行うことができるものである。
一般には、 インタレース映像信号をイン夕レース映像フィールド信号と呼び、 プログレッシブ映像信号を、 特に、 プログレッシブ画像フレーム信号と呼ぶこと がある。
本発明の実施の形態の説明においては、 最終的な出力に至る前の中間的なプロ グレツシブ映像信号をテレビ映像のフィールド単位の処理信号であることから、 プログレッシブ映像フィールド信号と記している。 この名称について、 特にフィ 一ルド信号は、 合成されたフレーム信号と呼び変えても意味的には同じである。 つまり、 本発明においては、 プログレッシブ映像フィールド信号をプログレッシ ブ画像フレーム信号と呼び変えても同じ意味を指すものであり、 本発明は、 プロ グレツシブ映像フィールド信号という表記に限定されない。 すなわち、 プログレ ッシブ映像フィールド信号は、 イン夕レース映像フィールド信号から生成された プログレッシブ映像信号を示すものである。
本実施の形態においては、 第 1の 1フィールド遅延回路 1、 第 2の 1フィ一ル ド遅延回路 2、 第 3の 1フィールド遅延回路 3、 第 1のプログレッシブ映像生成 回路 4および第 2のプログレッシブ映像生成回路 5が補間回路に相当し、 第 1の 1フィールド遅延回路 1、 第 2の 1フィールド遅延回路 2および第 3の 1フィー ルド遅延回路 3がイン夕レース生成回路に相当し、 プログレッシブ映像フィール ド信号 P 1が第 1のプログレッシブ信号に相当し、 第 1のプログレッシブ映像生 成回路 4が第 1のプログレッシブ回路に相当し、 プログレッシブ映像フィールド 信号 P 2が第 2のプログレッシブ信号に相当し、 第 2のプログレッシブ映像生成 回路 5が第 2のプログレッシブ回路に相当する。
また、 比較回路 6が動き算出回路に相当し、 フレーム間補間信号 F 1が静止画 プログレツシブ信号に相当し、 フレーム間補間回路 7が静止画処理回路に相当し， フィールド内補間信号 F 2が動画プログレッシブ信号に相当し、 フィールド内補 間回路 8が動画処理回路に相当し、 インタレース映像信号 V 1 , a , b , cがそ れぞれ第 1〜第 4のィンタレース映像信号に相当する。
(第 2の実施の形態）
次に、 第 2の実施の形態に係る画像変換装置について説明する。 第 2の実施の 形態に係る画像変換装置においては、 図 1の第 1のプログレッシブ映像生成回路 4が形成したプログレッシブ映像フィールド信号 P 1および第 2のプログレッシ ブ映像生成回路 5が形成したプログレッシブ映像フィールド信号 P 2のライン間 に新たに複数の仮想の画素を形成する。
その結果、 第 2の実施の形態に係る画像変換装置においては、 第 1の実施の 形態に係る画像変換装置 1 0 0と比較して、 画像が 1ライン Zフィールド以下で ゆっくり動いた時でも、 複数の仮想の画素に基づいて、 より精密に動き情報を検 出できるとともに、 最適な静止画処理と動画処理との制御を実現できる。
図 7は、 第 2の実施の形態に係る画像変換装置のブロック図である。 図 7に示 す第 2の実施の形態に係る画像変換装置 1 0 0 aが、 図 1に示す第 1の実施の形 態に係る画像変換装置 1 0 0と異なる点は以下の点である。
第 2の実施の形態に係る画像変換装置 1 0 0 aは、 第 1の実施の形態に係る 画像変換装置 1 0 0の構成に、 第 1の映像信号形成回路 1 0および第 2の映像信 号形成回路 1 1をさらに含むものである。
また、 第 2の実施の形態に係る画像変換装置 1 0 0 aは、 第 1の実施の形態 に係る画像変換装置 1 0 0の比較回路 6の代わりに比較回路 6 aを含み、 第 1の 実施の形態に係る画像変換装置 1 00の出力回路 9の代わりに出力回路 9 aを含 む。
第 2の実施の形態に係る画像変換装置 1 0 0 aのその他の構成は、 第 1の実 施の形態に係る画像変換装置 1 0 0の構成と同様であるので、 同一構成部分には 同一符号を付すものとする。
以下、 第 2の実施の形態に係る画像変換装置 1 0 0 aが第 1の実施の形態に 係る画像変換装置 1 00の構成と異なる点について説明する。
第 2の実施の形態に係る画像変換装置 1 0 0 aの第 1の映像信号形成回路 1 0 は、 第 1のプログレッシブ映像生成回路 4が出力するプログレッシブ映像フィ一 ルド信号 P 1の画素間に新たに画素を形成する。 また、 第 2の映像信号形成回路 1 1は、 第 2のプログレッシブ映像生成回路 5が出力するプログレッシブ映像フ ィールド信号 P 2の画素間に新たに画素を形成する。
次に、 比較回路 6 aは、 第 1の映像信号形成回路 1 0が出力する新たに形成さ れたプログレッシブ映像フィールド信号 P 3と第 2の映像信号形成回路 1 1が出 力する新たに形成されたプログレッシブ映像フィールド信号 P 4とをそれぞれ対 応する画素間で画素の値を比較して、 または対応する画素とその周辺の画素の値 とを比較して、 その比較結果を動き量情報 Maとして出力する。
以下に、 第 1の映像信号形成回路 1 0および第 2の映像信号形成回路 1 1の構 成について説明する。
図 8 ( a ) は第 1の映像信号形成回路 1 0の構成を示す図であり、 図 8 (b) は第 2の映像信号形成回路 1 1の構成を示す図である。
図 8 (a) に示すように、 第 1の映像信号形成回路 1 0は、 1ライン遅延回 路 1 002， 1 00 3、 乗算回路 1 0 04, 1 00 5,···, 1 0 1 5および加算 回路 1 0 1 6, 1 0 1 7，···， 1 0 2 1を含む。
また、 乗算回路 1 0 05， 1 008, 1 0 1 1, 1 0 1 4のそれぞれの乗算係 数は、 1 4に設定されている。 乗算回路 1 0 06, 1 0 07, 1 0 1 2, 1 0 1 3のそれぞれの乗算係数は、 2 4に設定されている。 乗算回路 1 004, 1 00 9, 1 0 1 0, 1 0 1 5のそれぞれの乗算係数は、 3/4に設定されている ( 図 8 (b) に示すように、 第 2の映像信号形成回路 1 1は、 1ライン遅延回路 1 1 0 2， 1 1 0 3、 乗算回路 1 1 04, 1 1 0 5,···, 1 1 1 5および加算回 路 1 1 1 6, 1 1 1 7,···, 1 1 2 1を含む。
また、 乗算回路 1 1 0 5, 1 1 08, 1 1 1 1， 1 1 14のそれぞれの乗算係 数は、 1Z4に設定されている。 乗算回路 1 1 0 6, 1 1 0 7, 1 1 1 2, 1 1 1 3のそれぞれの乗算係数は、 2Z4に設定されている。 乗算回路 1 1 04， 1 1 09, 1 1 1 0， 1 1 1 5のそれぞれの乗算係数は、 3Z4に設定されている。 次に、 図 8 (a) を用いて第 1の映像信号形成回路 1 0の動作について説明す る。
第 1のプログレッシブ映像生成回路 4から出力されたプログレッシブ映像フィ 一ルド信号 P 1が、 入力端子 1 0 0 1に与えられる。 入力端子 1 00 1に与えら れたプログレッシブ映像フィールド信号 P 1は、 1ライン遅延回路 1 00 2に与 えられる。
1ライン遅延回路 1 0 0 2は、 プログレッシブ映像フィールド信号 P 1を 1 ライン分遅延し、 プログレッシブ映像フィールド信号 P 1 1を生成し、 その生成 したプログレッシブ映像フィ一ルド信号 P 1 1を 1ライン遅延回路 1 0 0 3に与 える。 1ライン遅延回路 1 00 3は与えられたプログレッシブ映像フィールド信 号 P 1 1を 1ライン分遅延し、 プログレッシブ映像フィールド信号 P 1 2を生成 する。
入力端子 1 00 1に与えられたプログレッシブ映像フィールド信号 P 1は、 乗 算回路 1 0 1 1， 1 0 1 3， 1 0 1 5にそれぞれ与えられる。 1ライン遅延回路 1 00 2により生成されたプログレッシブ映像フィールド信号 P 1 1は、 乗算回 路 1 0 0 5， 1 007, 1 00 9， 1 0 1 0， 1 0 1 2, 1 0 1 4にそれぞれ与 えられる。 1ライン遅延回路 1 0 03により生成されたプログレッシブ映像フィ —ルド信号 P 1 2は、 乗算回路 1 004, 1 00 6, 1 008にそれぞれ与えら れる。
次に、 乗算回路 1 004において、 与えられたプログレッシブ映像フィールド 信号 P 1 2が、 設定された乗算係数と乗算されて加算回路 1 0 1 6へ出力される t 乗算回路 1 00 5において、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設定された乗算係数と乗算されて加算回路 1 0 1 6へ出力される。 乗算回 路 1 0 0 6において、 与えられたプログレッシブ映像フィールド信号 P 1 2が、 設定された乗算係数と乗算されて加算回路 1 0 1 7へ出力される。
乗算回路 1 0 0 7において、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設定された乗算係数と乗算されて加算回路 1 0 1 7へ出力される。 乗 算回路 1 0 0 8において、 与えられたプログレッシブ映像フィールド信号 P 1 2 が、 設定された乗算係数と乗算されて加算回路 1 0 1 8へ出力される。 乗算回路 1 0 0 9において、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設 定された乗算係数と乗算されて加算回路 1 0 1 8へ出力される。 乗算回路 1 0 1 0において、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設定され た乗算係数と乗算されて加算回路 1 0 1 9へ出力される。
乗算回路 1 0 1 1において、 与えられたプログレッシブ映像フィールド信号 P 1が、 設定された乗算係数と乗算されて加算回路 1 0 1 9へ出力される。 乗算 回路 1 0 1 2において、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設定された乗算係数と乗算されて加算回路 1 0 2 0へ出力される。 乗算回路 1 0 1 3において、 与えられたプログレッシブ映像フィールド信号 P 1が、 設定され た乗算係数と乗算されて加算回路 1 0 2 0へ出力される。 乗算回路 1 0 1 4にお いて、 与えられたプログレッシブ映像フィールド信号 P 1 1が、 設定された乗算 係数と乗算されて加算回路 1 0 2 1へ出力される。 乗算回路 1 0 1 5において、 与えられたプログレッシブ映像フィールド信号 P 1が、 設定された乗算係数と乗 算されて加算回路 1 0 2 1へ出力される。
続いて、 加算回路 1 0 1 6において、 乗算回路 1 0 0 4と乗算回路 1 0 0 5と の出力信号が加算され、 出力端子 1 0 2 2からプログレッシブ映像フィールド信 号が出力される。 加算回路 1 0 1 7において、 乗算回路 1 0 0 6と乗算回路 1 0 0 7との出力信号が加算され、 出力端子 1 0 2 3からプログレッシブ映像フィ一 ルド信号が出力される。 加算回路 1 0 1 8において、 乗算回路 1 0 0 8と乗算回 路 1 0 0 9との出力信号が加算され、 出力端子 1 0 2 4からプログレッシブ映像 フィールド信号が出力される。
加算回路 1 0 1 9において、 乗算回路 1 0 1 0と乗算回路 1 0 1 1との出力信 号が加算され、 出力端子 1 0 2 6からプログレッシブ映像フィールド信号が出力 される。 加算回路 1 020において、 乗算回路 1 0 1 2と乗算回路 1 0 1 3との 出力信号が加算され、 出力端子 1 0 2 7からプログレッシブ映像フィールド信号 が出力される。 加算回路 1 02 1において、 乗算回路 1 0 14と乗算回路 1 0 1 5との出力信号が加算され、 出力端子 1 028からプログレッシブ映像フィール ド信号が出力される。 1ライン遅延回路 1 00 2のプログレッシブ映像フィール ド信号 P 1 1が、 出力端子 1 0 2 5から出力される。 図 8 (a) に示す第 1の映 像信号形成回路 1 0においては、 出力端子 1 0 22， ···， 出力端子 1 0 2 8か ら出力されるプログレッシブ映像フィールド信号が出力端子 1 0 2 9から出力さ れる。
上記の第 1の映像信号形成回路 1 0の動作は、 タイミング発生回路 （図示せ ず） の信号に基づいて演算される。 なお、 タイミング発生回路の信号は、 第 1の プログレッシブ映像生成回路 4により生成されるプログレッシブ映像フィ一ルド 信号 P 1の補間ラインが、 1ライン遅延回路 1 00 2から出力されるタイミング で形成されている。
このとき、 出力端子 1 02 2には、 注目すべき補間ラインの画素の 1Z4の値 と、 補間ラインの上の現ラインの画素の 3 4の値とが加算され出力されている c したがって、 注目すべき補間ラインの画素から補間ラインの上の現ラインの画素 への 1ラインの 3ノ 4の距離にある場所の画素を形成したことになる。
同様に、 出力端子 1 02 3には、 注目すべき補間ラインの画素の 2Z4の値と、 補間ラインの上の現ラインの画素の 2 4の値とが加算され出力されている。 し たがって、 注目すべき補間ラインの画素から補間ラインの上の現ラインの画素へ の 1ラインの 2Z4の距離にある場所の画素を形成したことになる。
また、 出力端子 1024には、 注目すべき補間ラインの画素の 3Z4の値と、 補間ラインの上の現ラインの画素の 1/4の値とが加算され出力されている。 し たがって、 注目すべき補間ラインの画素から補間ラインの上の現ラインの画素へ の 1ラインの 1Z4の距離にある場所の画素を形成したことになる。
また、 出力端子 102 6には、 注目すべき補間ラインの画素の 3Z4の値と、 補間ラインの下の現ラインの画素の 1 4の値とが加算され出力されている。 し たがって、 注目すべき補間ラインの画素から補間ラインの下の現ラインの画素へ の 1ラインの 1ノ 4の距離にある場所の画素を形成したことになる。 また、 出力端子 1 0 2 7には、 注目すべき補間ラインの画素の 2 4の値と、 補間ラインの下の現ラインの画素の 2ノ4の値とが加算され出力されている。 し たがって、 注目すべき補間ラインの画素から補間ラインの下の現ラインの画素へ の 1ラインの 2ノ 4の距離にある場所の画素を形成したことになる。
また、 出力端子 1 0 2 8には、 注目すべき補間ラインの画素の 1 Z 4の値と、 補間ラインの下の現ラインの画素の 3 / 4の値とが加算され出力されている。 し たがって、 注目すべき補間ラインの画素から補間ラインの下の現ラインの画素へ の 1ラインの 3 4の距離にある場所の画素を形成したことになる。
上記第 1の映像信号形成回路 1 0の出力例および第 2の映像信号形成回路 1 1 の出力例を表に示す。
(表 1 0)
映像信号形成回路の出力例
(a)映像
Figure imgf000049_0001
(b)映像信号形成回路 11の出力例
Figure imgf000049_0002
表 1 0 (a) は第 1の映像信号形成回路 1 0の出力端子 1 0 2 9からの出力信 号を示し、 表 1 0 (b) は第 2の映像信号形成回路 1 1の出力端子 1 1 2 9から の出力信号を示す。
例えば、 表 1 0 (a) に示すように、 第 1の映像信号形成回路 1 0が f 4フィ 一ルドの L + 2ラインと L+ 1ラインとの間の L+ 1. 2 5ラインの画素を算出 する場合、 L + 1ラインの画素の値である 「 2 5 5」 を 3ノ 4倍した値である 「1 9 1. 2 5」 と、 L + 2ラインの画素の値である 「1 28」 を 1 4倍した 値である 「3 2」 とを加算して、 その合計値 「22 3. 2 5」 を算出する。 そし て、 第 1の映像信号形成回路 1 0は、 算出した合計値 「2 23. 2 5」 の近傍値 として 「2 2 3」 を選択し、 f 4フィールドの L+ 1. 2 5ラインの画素の値と して出力する。
また、 表 1 0 (b) に示すように、 第 2の映像信号形成回路 1 1が f 5フィー リレドの L + 4ラインと L+ 5ラインとの間の L + 4. 2 5ラインの画素を算出す る場合、 L + 4ラインの画素の値である 「3 7」 を 3ノ 4倍した値である 「2 7. 7 5」 と、 L + 5ラインの画素の値である 「 1 2 8」 を 1ノ4倍した値である 「3 2」 とを加算して、 その合計値 「 5 9. 7 5」 を算出する。 そして、 第 2の 映像信号形成回路 1 1は、 算出した合計値 「 5 9. 7 5」 の近傍値として 「6 0」 を選択し、 f 5フィールドの L + 4. 2 5ラインの画素の値として出力する c このようにして、 他のラインの画素の値も算出され出力される。
第 1の映像信号形成回路 1 0および第 2の映像信号形成回路 1 1では、 上記の ような演算が行われ、 プログレッシブ映像フィールド信号 P 1, P 2に新たに形 成された画素を追加したプログレッシブ映像フィールド信号 P 3， P 4が比較回 路 6 aに出力される。
次に、 比較回路 6 aの構成および動作について説明する。 図 9は、 比較回路 6 aの内部構成を示すブロック図である。
比較回路 6 aは、 バッファ回路 600 3, 6004、 動き演算回路 6 00 5お よび最小値回路 6006を含む。
比較回路 6 aの入力端子 600 1には、 第 1の映像信号形成回路 1 0からプロ グレツシブ映像フィールド信号 P 3が与えられ、 入力端子 6 00 2には第 2の映 像信号形成回路 1 1からプログレッシブ映像フィールド信号 P 4が与えられる。 入力端子 6 0 0 1， 6 0 0 2から与えられたプログレッシブ映像フィールド 信号 P 3, P 4は、 ノ'ッファ回路 6 00 3， 6 004にそれぞれ与えられる。 ノ ッファ回路 6 00 3, 6 004は、 所定の間隔でプログレッシブ映像フィールド 信号 P 3, P 4を蓄積し、 所定の間隔経過後に動き演算回路 60 0 5にプログレ ッシブ映像フィールド信号 P 7， P 8を与える。 動き演算回路 6005は、 ノ ッ ファ回路 60 0 3, 60 04の両者から与えられたプログレッシブ映像フィール ド信号 P 7， P 8において、 対応する画素間、 または対応する画素とその周辺の 画素の値を比較し、 その比較結果を動き量 M 1として出力する。
最小値回路 600 6は、 動き演算回路 600 5から出力された動き量 M 1から 最小値を選択して出力端子 6 00 7から動き量情報 Maとして出力する。
次に、 動き演算回路 6 00 5の動作例について説明する。 動き演算回路 6 00 5は、 入力されるプログレッシブ映像フィールド信号に基づいて動き検出を行う。 まず、 動き演算回路 6 00 5では、 ノ ッファ回路 6 0 0 3, 6004からそれ ぞれ新たに画素を形成されたプログレッシブ映像フィールド信号 P 7， P 8が与 えられる。
動き演算回路 600 5において、 動き検出は、 プログレッシブ映像フィールド 信号の f 4フィ一ルドの L+ 3ラインの 1画素、 その L + 3ラインの上 3画素、 およびその L + 3ラインの下 3画素の合計 7画素に基づいて以下のように行われ る。
f 4フィールドの L+ 3ラインの値は、 表 1 0 (a) に示す f 4フィールドの L + 2. 2 5ラインから L+ 3. 7 5ラインの値と、 表 1 0 (b) に示す f 4フ ィ一ルドの L + 2. 2 5ラインから L+ 3. 7 5ラインの値とのそれぞれの差の 絶対値を加算することによって求められる。
すなわち、 f 4フィールドの L + 3ラインの値は、 次式で表される。
(数 1) (( I 96-179 I )+ I (64-141) | + | (32-102) | + | (0— 64) | + | (32-57) I + I (64-51) | + | (96-44) | )/"7 = 54. 857
=55 上式の値は、 画像が全く動かず静止している場合に最も小さな値を示す。 例え ば、 f 4フィールドの L+ 3ラインの値が小さな値を示す場合、 画素周辺での画 像の変化が生じていないと判定できるため、 画像が静止画であると推定できる。 また、 f 4フィールドの L + 3ラインの 1つ上の値は、 表 10 (a) に示す f 4フィールドの L + 2ラインから L+ 3. 50ラインの値と、 表 10 (b) に示 す f 4フィールドの L + 2. 25ラインから L+ 3. 75ラインの値とのそれぞ れの差の絶対値を加算することによって求められる。
以下、 同一フィールドにおいて上下に隣接する 2つのライン間の距離を 1画 素 フィ一ルドと表現し、 上記 2つのライン間の距離の 1 2を 0. 5画素フィ 一ルドと表現し、 上記 2つのライン間の距離の 1 4を 0. 25画素フィールド と表現し、 上記 2つのライン間の距離の 3Z4を 0. 75画素フィールドと表現 する。
すなわち、 f 4フィールドの L + 3ラインの 1つ上の値は、 次式で表される。
(数 2)
( I 128-179 | + | (96-141) | + | (64-102) | + | (32— 64) | + | (0-57) | + | (32-51) | + | (64-44) | )/7 = 37.429
=38
上式の値は、 画像が下ライン方向に 0. 25画素 フィールド動いている場合 に最も小さな値を示す。
また、 f 4フィールドの L + 3ラインの 2つ上の値は、 表 10 (a) に示す f 4フィールドの L+ 1. 7 5ラインから L + 3. 2 5ラインの値と、 表 1 0 (b) に示す f 4フィールドの L + 2. 25ラインから L+ 3. 75ラインの値 とのそれぞれの差の絶対値を加算することによって求められる。
すなわち、 f 4フィールドの L + 3ラインの 2つ上の値は、 次式で表される。
(数 3)
( | 159-179 | + | (128-141) | + | (96-102) | + | (64-64) | + | (32-57) | + | (0-51) | + | (32-44) | )/7 =18. 142
=18
上式の値は、 画像が下ライン方向に 0. 50画素/フィールド動いている場合 に最も小さな値を示す。
このように、 f 4フィールドの L + 3ラインの値は 55と算出され、 f 4フィ —ルドの L+ 3ラインの 1つ上の値は 「38」 と算出され、 f 4フィールドの L + 3ラインの 2つ上の値は 「 18」 と算出される。 同様に、 f 4フィールドの L + 3ラインの 3つ上の値は 「22」 と算出され、 f 4フィールドの L+ 3ライン の 1つ下の値は 「7 1」 と算出され、 f 4フィールドの L + 3ラインの 2つ下の 値は 「84」 と算出され、 f 4フィールドの L + 3ラインの 3つ下の値は 「9 8」 とそれぞれ算出される。
これらの f 4フィールドの L + 3ラインの値、 L + 3ラインの 1つ上の値、 L + 3ラインの 2つ上の値、 L + 3ラインの 3つ上の値、 L + 3ラインの 1つ下 の値、 L + 3ラインの 2つ下の値、 L+ 3ラインの 3つ下の値は、 それぞれ動き の量が下方向に 0. 7 5画素 フィールド、 下方向に 0. 50画素/フィールド、 下方向に 0. 25画素 フィールド、 静止、 上方向へ 0. 25画素/フィールド、 上方向へ 0. 50画素 フィールド、 上方向へ 0. 7 5画素ノフィールドの場合 に最小値を示す。
以上のように、 動き演算回路 6005では、 プログレッシブ映像フィールド信 号 P 7 , P 8の相関性に基づいて動き量および動きの方向とその確からしさとが 算出され、 動き量 M 1として出力される。 上記の動き演算回路 6005の動き量 M 1の出力結果を表に示す。 (表 1 1 (a))
動き演算回路 6005の出力例と比較回路 6aの出力例
(a)動き演算回路 6005の出力例
Figure imgf000054_0001
例えば、 表 1 1 (a) に示すように、 f 4フィールドの L + 3ラインの欄の上 3欄と下 3欄との値の中で、 上側に 0. 50画素 Zフィールドの動きを示す欄が 最小値である 「1 8」 を示している。 その結果、 映像フィールド信号の動き量お よび動き方向が下方向に 0. 50画素/フィールドであり、 その確からしさは、 「18」 であると判定できる。
なお、 第 2の実施の形態に係る画像変換装置 1 00 aにおいては、 動き演算回 路 6005の出力のうちの最小値に基づいて動き方向および動き量とその確から しさとを判定することとしたが、 これに限定されず、 所定の閾値を設定して 7つ の欄のうちの最小値が所定の閾値以下の場合に動き量が小さいと判定させてもよ い。
例えば、 所定の閾値を 「20」 に設定した場合、 表 1 1 (a) より f 4フィ —ルドの L + 3ラインの欄の 2つ上の欄に 「20」 以下の欄が存在するので、 プ ログレツシブ映像フィールド信号 P 7， P 8の相関性に基づいて、 下方向に 0. 5画素 フィールドの動き量および動き方向を有すると判定できる。 その結果、 出力回路 9へ出力する情報を削減することができ、 回路を簡略化することが可能 となる。
このように、 動き演算回路 600 5は、 0. 2 5画素/フィールド、 0. 5 0画素 Zフィールドおよび 0. 75画素 フィールドの動き量と確からしさとを 算出して、 最小値回路 6006に動き量 M 1として与える。
最小値回路 6006は、 注目する補間ラインの画素での動き演算回路 600 5 から与えられる動き量 M 1のうち最小値を示す値を選択して動き量情報 Maを出 力端子 6007に出力する。
例えば、 表 1 1 (a) に示す f 4フィールドの L + 3ラインの補間ラインで は、 下方向に 0. 5画素 フィールドの動きを示す 2つ上の欄の 「1 8」 が選択 される。 すなわち、 表 1 1 (b) に示すように、 下方向に 0. 5画素/フィール ドで、 その確からしさは 「18」 であるという値が出力される。
上述したように、 選択された値が小さいほど注目すべき補間ラインでの画素 における動きの方向および動き量の確率が高いといえる。
(表 1 1 ( b ) )
(b)比較回路 6aの出力例
Figure imgf000056_0001
表 1 1 ( b ) は、 上記のような動き量の最小値について、 補間ラインでの画 素ごとに値を示したものであり、 この値が比較回路 6 aから動き量情報 M aとし て出力される。
このように、 第 2の実施の形態に係る画像変換装置 1 0 0 aでは、 ライン間に 新たに画素が形成され、 より解像度の高いプログレッシブ映像フィールド信号 P 3とプログレッシブ映像フィールド信号 P 4が形成され、 これらを基にして比較 回路 6 aにより動き量情報 M aが算出される。
したがって、 第 2の実施の形態に係る画像変換装置 1 0 0 aでは、 精度の高 い動き検出が可能となり、 後述する出力回路での動画 静止画の出力割合の制御 を正確にすることができるとともに、 画質劣化が少なく解像度の高いプログレッ シブ映像フィールド信号を生成することが可能となる。
また、 第 2の実施の形態に係る画像変換装置 1 0 0 aの比較回路 6 aでは、 演 算時に対応する画素間および対応する画素とその周辺の画素との値を比較し、 そ の比較結果を動き量として出力している。 この結果、 周辺の画素も演算に使用す ることができるので、 演算精度が向上するとともに、 プログレッシブ映像フィ一 ルド信号の動き量の検出精度を向上することができる。
また、 演算時に使用する画素の間の関係は、 上記実施例に限らず、 対応する画 素同士による演算のみを行ってもよく、 または対応する画素とその周辺の画素と の演算のみを行ってもよく、 それらの両者の演算をあわせて行ってもよい。
また、 第 2の実施の形態に係る画像変換装置 1 0 0 aにおいては、 プログレ ッシブ映像フィールド信号 P 3とプログレッシブ映像フィールド信号 P 4とが形 成され、 これらに基づいて、 動き量を演算しているが、 これに限定されず、 他の 比較の方法を用いてもよい。
例えば、 プログレッシブ映像フィールド信号 P 3については、 新たに形成し た画素を使用することなく、 プログレッシブ映像フィールド信号 P 1として元々 存在していた画素を使用するものとし、 その元々存在していた画素と新たに形成 したプログレッシブ映像フィールド信号 P 4とを比較するものとしてもよい。 また、 例えば、 プログレッシブ映像フィールド信号 P 4については、 新たに 形成した画素を使用することなく、 プログレッシブ映像フィールド信号 P 2とし て元々存在していた画素を使用するものとし、 その元々存在していた画素と新た に形成したプログレッシブ映像フィールド信号 P 3とを比較するものとしてもよ い。
このような場合には、 第 1の映像信号形成回路 1 0または第 2の映像信号形成 回路 1 1のいずれか一方を削減することができるため、 回路規模を削減すること ができるとともに回路コストの低減を図ることができる。
この場合、 比較回路 6 aは、 プログレッシブ映像フィールド信号 P 2およびプ ログレツシブ映像フィールド信号 P 3、 プログレッシブ映像フィールド信号 P 1 およびプログレッシブ映像フィールド信号 P 4、 またはプログレッシブ映像フィ —ルド信号 P 3およびプログレッシブ映像フィールド信号 P 4の対応する画素間、 および対応する画素とその周辺の画素との値を比較し、 その比較結果を動き量と して出力することによって、 動き量情報 M aを算出することができる。
次に、 出力回路 9 aの動作を説明する。 図 1 0は、 出力回路 9 aの内部構成の 一例を示す図である。
第 2の実施の形態に係る出力回路 9 aが、 第 1の実施の形態に係る出力回路 9と異なる点は、 割合演算回路 9 0 5の代わりに割合演算回路 9 0 0 5を含む点 である。 その他の構成は図 6に示す割合演算回路 9 0 5と同様であるので、 同一 部分には同一符号を付し、 以下に異なる部分についてのみ説明する。
図 1 0に示す割合演算回路 9 0 0 5の入力端子 9 0 3には、 比較回路 6 aから の動き量および動き方向とその確からしさを示す数値が与えられる。
割合演算回路 9 0 0 5は、 与えられた動き量および動き方向とその確からし さを示す数値が所定の値以下である場合に静止画の割合が大きいと判定する。 こ の場合、 割合演算回路 9 0 0 5は、 静止画の割合が大きくなるように割合値 αを 小さくして出力する。
例えば、 割合演算回路 9 0 0 5は、 動き量および動き方向とその確からしさを 示す数値 （以下、 動き量を示す数値と略記する。） に基づいて割合値ひを以下の ように設定する。
動き量を示す数値が 「0 . 5 0」 以下のとき、 割合値ひとして 「0」 を出力し、 動き量を示す数値が 「0 . 7 5」 以下のとき、 割合値ひとして 「0 . 2」 を出力 し、 動き量を示す数値が 「1 . 0 0」 以下のとき、 割合値ひとして 「0 . 5」 を 出力し、 動き量を示す数値が「1 . 0 0」よりも大きいとき、 割合値ひとして 「 1 . 0」 を出力する。
また、 さらに、 動き量を示す数値が 「2 0」 以下の値を示す場合は、 正確な動 きの方向および動き量を抽出していると判定して上記各条件を使用し、 動き量を 示す数値が 「2 0」 よりも大きな値を示す場合は、 動きの方向および動き量が不 確定であるとして割合値 αを 「1 . 0」 に固定して出力するようにしてもよい。 したがって、 表 1 1 ( b ) に示す値が、 割合検出回路 9 0 0 5に与えられた場 合、 全ての動き量を示す数値が 「0 . 5」 以下となり、 割合検出回路 9 0 0 5は、 乗算回路 9 0 6， 9 0 7に割合値ひとして 「0」 を出力する。
また、 第 2の実施の形態に係る割合値 の設定方法については、 映像フィール ド信号の動き量が 1 . 0ライン以下のときに静止画の割合が大きくなるように設 定しているが、 これに限定されず、 例えば、 動き量を示す数値が 「0 . 7 5」 以 下のときに静止画の割合値を大きくしてもよく、 動き量を示す数値が 「0. 5 0 J 以下のときに静止画の割合値を大きくしてもよい。
この場合、 より正確な映像フィ一ルド信号の動きを求めることができるとと もに厳密に静止画の状態を検出することができるので、 動画 Z静止画の検出精度 を向上することができる。
上記の条件によって、 動き量を示す数値が 「0. 50」 以下であるときに割合 値 αを 0と設定した場合の出力回路 9 aの出力値を表に示す。
(表 1 2 (a))
出力回路 9の出力値および出力回路 9の出力値と元の映像信号の値との差
(a)出力回路 9の出力
Figure imgf000059_0001
また、 表 1 2 (a) により動き方向および動き量が確定された部分について 補間画素の値を演算し、 その確定された部分の演算結果とィン夕レースされる前 の信号との差を表 12 (b) に示す。 (表 1 2 ( b ) )
(b)出力回路 9の出力値と元の映像信号の値との差
Figure imgf000060_0001
表 1 2 ( b ) については、 表 9 ( b ) における計算と同様に、 この回路での 遅延分である 1フィールドの時間差を加味して計算している。 この表 1 2 ( b ) を表 9 ( b ) と比較するとフィールド f 6での誤差が、 「3 9」 から 「2 6」 に 減少していることがわかる。
以上のように、 第 2の実施の形態に係る画像変換装置 1 0 0 aは、 第 1の実 施の形態に係る画像変換装置 1 0 0よりも高精度に動画または静止画を検出する ことができるため、 より正確に画像を変換できることを示している。
すなわち、 第 2の実施の形態に係る画像変換装置 1 0 0 aは、 従来の動き適 応型プログレッシブ変換装置が有する、 画像がゆつくりとライン方向に動いたと きに動画処理となりやすく、 画質が劣化しやすいという課題に対して、 第 1の実 施の形態に係る画像変換装置 1 0 0よりもさらに有効に課題を解決しているとい える。
画像変換装置 1 0 0 aでは、 新たに仮想の画素を形成したプログレッシブ映像 フィ一ルド信号 P 3とプログレッシブ映像フィ一ルド信号 P 4とを用いて、 それ ぞれの対応する画素間、 および対応する画素とその周辺の画素の値とを比較し、 その比較結果を動き量として出力検出したことによって、 より精度の高い動き検 出が可能になり、 画質劣化の少ない解像度の高いプログレッシブ映像フィールド 信号を生成することが可能となった。
また、 新たに画素を形成する際において、 第 1の映像信号形成回路 1 0または 第 2の映像信号形成回路 1 1は、 それぞれプログレッシブ映像フィールド信号 P 3 , P 4のライン間に新たに画素を形成しているので、 インタレース映像信号 V 1をプログレッシブ映像フィールド信号に変換する際により厳しい変換精度を要 求される垂直方向に対しての精度を上げることができ、 水平方向への新たに画素 を生成する回路を省略できるので、 回路規模の増大を低く抑えることができ、 低 コストに高精度の画像変換装置を提供することが可能となっている。
第 2の発明の実施の形態の説明においては、 第 1の 1フィールド遅延回路 1、 第 2の 1フィールド遅延回路 2、 第 3の 1フィールド遅延回路 3、 第 1のプログ レツシブ映像生成回路 4、 第 2のプログレッシブ映像生成回路 5、 第 1の映像信 号形成回路 1 0および第 2の映像信号形成回路 1 1が補間回路に相当し、 第 1の 1フィールド遅延回路 1、 第 2の 1フィールド遅延回路 2および第 3の 1フィー ルド遅延回路 3がィンタレース生成回路に相当し、 プログレッシブ映像フィール ド信号 P 1が第 1のプログレッシブ信号に相当し、 第 1のプログレッシブ映像生 成回路 4が第 1のプログレッシブ回路に相当し、 プログレッシブ映像フィールド 信号 P 2が第 2のプログレッシブ信号に相当し、 第 2のプログレッシブ映像生成 回路 5が第 2のプログレッシブ回路に相当し、 第 1の映像信号形成回路 1 0が第 1の画素形成回路に相当し、 第 2の映像信号形成回路 1 1が第 2の画素形成回路 に相当する。
また、 比較回路 6 aが動き算出回路に相当し、 フレーム間補間信号 F 1が静止 画プログレッシブ信号に相当し、 フレーム間補間回路 7が静止画処理回路に相当 し、 フィールド内補間信号 F 2が動画プログレッシブ信号に相当し、 フィールド 内補間回路 8が動画処理回路に相当し、 インタレース映像信号 V 1 , a , b , c がそれぞれ第 1〜第 4のィン夕レース映像信号に相当する。
(第 3の実施の形態）
次に、 第 3の実施の形態に係る画像変換装置 1 0 0 bについて説明する。 図 1 1は、 第 3の実施の形態に係る画像変換装置の構成を示すプロック図である。 図 1 1に示す画像変換装置 1 0 0 が、 図 1の第 1の実施の形態に係る画像変 換装置 1 0 0の構成と異なる点は、 フレーム間補間回路 7が削除され、 非適用領 域検出回路 1 2が付加され、 出力回路 9の代わりに出力回路 9 bを含む点である その他の構成は図 1の画像変換装置 1 0 0 bと同様であるので、 同一部分には同 一符号を付し、 以下に異なる部分についてのみ説明する。
図 1 1の非適用領域検出回路 1 2には、 ィンタレース映像信号 V 1と第 1の 1 フィールド遅延回路 1からの出力信号であるィンタレース映像信号 aとが与えら れる。
非適用領域検出回路 1 2は、 ィン夕レース映像信号 V 1およびィン夕レース 映像信号 aに基づいてそれぞれのフィールド間の画像に対応する画素を含む周辺 画素の値の平均値を検出する。
一般に、 インタレース映像信号 V 1の平均値と、 インタレース映像信号 aと の平均値が大きく異なる場合、 与えられた映像は、 フィールド間で元々大きく信 号値が変化するフリッカ性の画像であると考えられる。
ここで、 フリツ力性の画像とは、 画像全体がちらつく状態、 例えば、 画像全体 が 1フィールド毎に白， 黒， 白， 黒と繰り返し変化する状態をいう。 実際には、 暗室で連続してストロボ （フラッシュ） を発光させた場合の映像信号において、 フリッカ性の画像が形成されることとなる。
このようなフリッカ性の画像においては、 静止画処理であるフレーム間の補 間を行うと画質ひずみを生じるので、 画像変換装置は、 動画処理であるフィール ド内補間処理の信号を出力すべきである。
すなわち、 白と黒とが交互に生じるフリッカ性の画像に対して静止画処理で あるフレーム間の補間を行うと、 白と黒との中間色であるグレーの画素の補間を 行うこととなり、 白のみの画像又は黒のみの画像において画質に歪が生じる。
したがって、 非適用領域検出回路 1 2は、 フリツ力性の画像であるか否かを検 出して、 動画処理であるフィールド内補間処理の信号を出力すべきか否かの旨を 出力回路 9 bに与える。
出力回路 9 bは、 動画処理であるフィールド内補間処理の信号を出力すべき旨 が非適用領域検出回路 1 2から与えられたときに、 フィールド内補間回路 8の信 号の割合を増加させて出力する。 これによつて、 フリツ力性の画像、 例えば連続 したカメラのフラッシュ等が含まれる映像に対しても、 誤つて静止画処理をしな いようにすることができ、 より精度の高い画像変換装置 1 0 0 bを提供すること ができる。
また、 非適用領域検出回路 1 2は、 インタレース映像フィールドのフィールド 間の映像信号の対応する画素を含む周辺の画素の信号の値の平均値を用いて検出 している。 その結果、 比較的少ない回路規模で、 より精度の高い画像変換装置 1 0 0 bを提供することが出来る。
また、 第 3の実施の形態に係る画像変換装置 1 0 0 bでは、 図 1のフレーム間 補間回路 7が削除されて、 フレーム間補間回路 7からの出力の代わりに第 2のプ ログレツシブ映像生成回路 5の出力信号が出力回路 9 bに与えられている。 これ によって、 フレーム間補間回路 7が削減できるので、 低コストの画像変換装置 1 0 0 を提供することができる。
(他の例）
次に、 図 1 1の非適用領域検出回路の他の例について説明する。 図 1 2は、 非 適用領域検出回路の他の例を示すブロック図である。
図 1 2に示す非適用領域検出回路 1 2 aは、 第 1の領域検出回路 2 1、 第 2の 領域回路 2 2および判別回路 3 0を含む。
図 1 2に示すようにインタレース映像信号 V 1が、 第 1の 1フィールド遅延回 路 1および第 1の領域検出回路 2 1に与えられる。 第 1の 1フィールド遅延回路 1は、 与えられたインタレース映像信号 V 1を 1フィールド遅延させてインタレ —ス映像信号 aを生成し、 そのインタレース映像信号 aを第 2の領域検出回路 2 2に与える。
第 1の領域検出回路 2 1は、 与えられたイン夕レース映像信号 V 1から 1ライ ン上における平均値 A V 1 、 1ライン上における最大値 M A X 1 、 1ライン上に おける最小値 M I N 1を判別回路 3 0に与える。 第 2の領域検出回路 2 2は、 第 1の 1フィールド遅延回路 1から与えられたインタレース映像信号 aの 1ライン の平均値 A V 2、 1ラインの最大値 M A X 2、 1ラインの最小値 M I N 2を判別 回路 3 0に与える。
判別回路 3 0は、 第 1の領域検出回路 2 1および第 2の領域検出回路 2 2か ら与えられた平均値 A V 1， A V 2、 最大値 M A X 1， M A X 2および最小値 M I N I , M I N 2に基づいて与えられた画像がフィールド間で元々大きく信号値 が変化するフリッカ性の画像であるか否かを検出する。
例えば、 判別回路 3 0は、 第 1の平均値 A V 1と第 2の平均値 A V 2との差が 第 1の閥値より大きいか否かを判定する。 次に、 判別回路 3 0は、 第 1の最大値 M A X 1と第 1の最小値 M I N 1との差が第 2の閥値より大きいか否かを判定す る。 さらに、 判別回路 3 0は、 第 2の最大値 M A X 2と第 2の最小値 M I N 2と の差が第 3の閥値より大きいか否かを判定する。
なお、 フリツ力性の画像は、 フィールド間で大きく信号値が変化するが、 1フ ィールド内で大きく信号値が変化しない。
そのため、 判別回路 3 0は、 第 1の平均値 A V 1と第 2の平均値 A V 2との差 が第 1の閥値よりも大きく、 第 1の最大値 M A X 1と第 1 の最小値 M I N 1と の差が第 2の閥値よりも小さく、 かつ第 2の最大値 M A X 2と第 2の最小値 M I N 2との差が第 3の閥値よりも小さい場合に、 フリッカ性の画像であると判定し た非適用領域検出信号 N Iを出力回路 9 bに出力する。
このように、 非適用領域検出回路 1 2 aは、 1ライン遅延させた映像信号の 画素を含む周辺画素と、 現ラインの画素を含む周辺画素との平均値を比較するこ とにより、 フリツ力性の画像であるか否かを正確に検出して、 動画処理であるフ ィ一ルド内補間処理の信号を出力すべきか否かの旨を出力回路 9 bに与えること ができる。
また、 出力回路 9 bは、 動画処理であるフィールド内補間処理の信号を出力す べき旨が非適用領域検出回路 1 2 aから与えられたときに、 フィールド内補間回 路 8の信号の割合を増加させて出力する。 これによつて、 フリツ力性の画像、 例 えば連続したカメラのフラッシュ等が含まれる映像に対しても、 誤って静止画処 理をしないようにすることができ、 より精度の高い画像変換装置 1 0 0 bを提供 することができる。
また、 非適用領域検出回路 1 2 aは、 インタレース映像信号のフィールド間の 画像の対応する画素を含む周辺の画素の信号の値の平均値によりフリッカ性の画 像か否かを検出している。 その結果、 比較的少ない回路規模で、 より精度の高い 画像変換装置 1 0 0 bを提供することが出来る。
(さらに他の例）
次に、 図 1 1の非適用領域検出回路のさらに他の例について説明する。 図 1 3は、 非適用領域検出回路のさらに他の例を示すブロック図である。
図 1 3に示す非適用領域検出回路 1 2 bが、 図 1 2に示す非適用領域検出回 路 1 2 aと異なる点は、 非適用領域検出回路 1 2 aの構成にさらに第 3の領域検 出回路 2 3および第 2の 1フィールド遅延回路 2を含む点である。 その他の構成 は図 1 2に示す非適用領域検出回路 1 2 aと同様であるので、 同一部分には同一 符号を付し、 以下に異なる部分についてのみ説明する。
図 1 3に示すように、 第 1の 1フィールド遅延回路 1は、 与えられたインタレ —ス映像信号 V 1を 1フィールド遅延させてィンタレース映像信号 aを生成し、 そのイン夕レース映像信号 aを第 2の 1フィールド遅延回路 2および第 2の領域 検出回路 2 2に与える。
第 2の 1フィールド遅延回路 2は、 与えられたインタレース映像信号 aを 1フ ィ一ルド遅延させてイン夕レース映像信号 bを生成し、 そのインタレース映像信 号 bを第 3の領域検出回路 2 3に与える。
第 3の領域検出回路 2 3は、 与えられたインタレース映像信号 bから 1ライン 上における平均値 A V 3、 1ライン上における最大値 M A X 3、 1ライン上にお ける最小値 M I N 3を判別回路 3 0に与える。
判別回路 3 0は、 第 1の領域検出回路 2 1、 第 2の領域検出回路 2 2および 第 3の領域検出回路 2 3から与えられた平均値 A V 1， A V 2 , A V 3、 最大値 M A X 1 , M A X 2 , M A X 3および最小値 M I N 1 , M I N 2 , M I N 3に基 づいて与えられた画像がフィールド間で元々大きく信号値が変化するフリッカ性 の画像であるか否かを検出する。
そのため、 例えば、 判別回路 3 0は、 第 1の平均値 A V 1と第 2の平均値 A V 2との差が第 1の閥値より大きいか否かを判定する。 また、 判別回路 3 0は、 第 2の平均値 A V 2と第 3の平均値 A V 3との差が第 4の閥値より大きいか否かを 判定する。
次に、 判別回路 3 0は、 第 1の最大値 M A X 1と第 1の最小値 M I N 1との 差が第 2の閥値より大きいか否かを判定する。 判別回路 3 0は、 第 2の最大値 M A X 2と第 2の最小値 M I N 2との差が第 3の閥値より大きいか否かを判定する < さらに判別回路 3 0は、 第 3の最大値 M A X 2と第 3の最小値 M I N 2との差が 第 5の閥値より大きいか否かを判定する。
なお、 フリツ力性の画像は、 フィールド間で大きく信号値が変化するが、 1フ ィ一ルド内で大きく信号値が変化しない。
判別回路 3 0は、 第 1の平均値 A V 1と第 2の平均値 A V 2との差が第 1の閥 値よりも大きく、 第 1の最大値 M A X 1と第 1の最小値 M I N 1との差が第 2の 閥値よりも小さく、 第 2の最大値 M A X 2と第 2の最小値 M I 2との差が第 3 の閥値よりも小さく、 第 3の平均値 A V 3と第 2の平均値 A V 2との差が第 1の 閥値よりも大きく、 かつ第 3の最大値 M A X 3と第 3の最小値 M I N 3との差が 第 5の閥値よりも小さい場合に、 フリッカ性の画像であると判定した非適用領域 検出信号 N Iを出力回路 9 bに出力する。
このように、 非適用領域検出回路 1 2 aは、 2ライン遅延させた映像信号の 画素を含む周辺画素と、 1ライン遅延させた映像信号の画素を含む周辺画素と、 現ラインの画素を含む周辺画素との平均値を比較することにより、 フリッカ性の 画像であるか否かをより正確に検出して、 動画処理であるフィールド内補間処理 の信号を出力すべきか否かの旨を出力回路 9 bに与えることができる。
また、 出力回路 9 bは、 動画処理であるフィールド内補間処理の信号を出力す べき旨が非適用領域検出回路 1 2 aから与えられたときに、 フィールド内補間回 路 8の信号の割合を増加させて出力する。 これによつて、 フリツ力性の画像、 例 えば連続したカメラのフラッシュ等が含まれる映像に対しても、 誤って静止画処 理をしないようにすることができ、 特に精度の高い画像変換装置 1 0 0 bを提供 することができる。
第 3の発明の実施の形態の説明においては、 第 1の 1フィールド遅延回路 1 、 第 2の 1フィールド遅延回路 2、 第 3の 1フィールド遅延回路 3、 第 1のプログ レツシブ映像生成回路 4、 第 2のプログレッシブ映像生成回路 5、 第 1の映像信 号形成回路 1 0および第 2の映像信号形成回路 1 1が補間回路に相当し、 第 1の 1フィールド遅延回路 1、 第 2の 1フィールド遅延回路 2および第 3の 1フィ一 ルド遅延回路 3がィンタレース生成回路に相当し、 プログレッシブ映像フィ一ル ド信号 P 1が第 1のプログレッシブ信号に相当し、 第 1のプログレッシブ映像生 成回路 4が第 1のプログレッシブ回路に相当し、 プログレッシブ映像フィールド 信号 P 2が第 2のプログレッシブ信号に相当し、 第 2のプログレッシブ映像生成 回路 5が第 2のプログレッシブ回路に相当し、 第 1の映像信号形成回路 1 0が第 1の画素形成回路に相当し、 第 2の映像信号形成回路 1 1が第 2の画素形成回路 に相当し、 非適用領域 1 2， 1 2 a , 1 2 bが判定回路に相当する。
また、 比較回路 6が動き算出回路に相当し、 フレーム間補間信号 F 1が静止画 プログレツシブ信号に相当し、 フレーム間補間回路 7が静止画処理回路に相当し， フィールド内補間信号 F 2が動画プログレッシブ信号に相当し、 フィールド内補 間回路 8が動画処理回路に相当し、 インタレース映像信号 V 1 , a , b , cがそ れぞれ第 1〜第 4のイン夕レース映像信号に相当する。

Claims

請 求 の 範 囲
1 . 入力されたィン夕レース映像信号をプログレッシブ映像信号に変換する画 像変換装置であって、
前記入力されたインタレース映像信号に基づいて、 ライン間の補間画素を生成 し、 前記入力されたィンタレース映像信号における画素および補間画素を含む補 間信号を出力する補間回路と、
前記補間回路から出力される補間信号に基づいて画像の垂直方向の動き量を算 出する動き算出回路と、
前記入力されたィンタレース映像信号から静止画処理によって静止画プログレ ッシブ信号を生成する静止画処理回路と、
前記入力されたイン夕レース映像信号から動画処理によって動画プログレッシ ブ信号を生成する動画処理回路と、
前記動き算出回路により算出された前記動き量が第 1の値より小さい場合に前 記静止画処理回路により出力される静止画プログレッシブ信号を前記プログレッ シブ映像信号として出力する出力回路とを備えた、 画像変換装置。
2 . 前記補間回路は、
前記入力されたィンタレース映像信号に基づいて、 連続する複数のフィールド にそれぞれ対応する複数のィンタレース映像信号を生成するィンタレース生成回 路と、
前記ィンタレース生成回路により生成された複数のィン夕レース映像信号に基 づいてプログレッシブ信号を生成するプログレッシブ生成回路と、
前記プログレッシブ生成回路により生成された前記プログレッシブ信号を用い た補間処理によりライン間の補間画素を生成し、 前記プログレッシブ信号におけ る画素および補間画素を含む補間信号を出力する画素形成回路とを含み、 前記動き算出回路は、 前記画素形成回路から出力される補間信号に基づいて前 記動き量を算出する、 請求項 1記載の画像変換装置。
3 . 前記第 1の値はライン間の間隔以下の値である、 請求項 2記載の画像変換
4 . 前記動き算出回路は、 ライン間の間隔よりも小さい単位で垂直方向の動き 量を算出する、 請求項 2記載の画像変換装置。
5 . 前記プログレッシブ生成回路は、
前記ィン夕レース生成回路により生成された複数のィン夕レース映像信号のう ち第 1の組み合わせの複数のィン夕レース映像信号に基づいて第 1のプログレッ シブ信号を生成する第 1のプログレッシブ生成回路と、
前記ィンタレース生成回路により生成された複数のィンタレース映像信号のう ち前記第 1の組み合わせと異なる第 2の組み合わせの複数のィンタレース映像信 号に基づいて第 2のプログレッシブ信号を生成する第 2のプログレッシブ生成回 路とを含み、
前記画素形成回路は、
前記第 1のプログレッシブ生成回路により生成された前記第 1のプログレッシ ブ信号を用いた補間処理によりライン間の補間画素を生成し、 前記第 1のプログ レツシブ信号における画素および補間画素を含む第 1の補間信号を出力する第 1 の画素形成回路と、
前記第 2のプログレッシブ生成回路により生成された前記第 2のプログレッシ ブ信号を用いた補間処理によりライン間の補間画素を生成し、 前記第 2のプログ レツシブ信号における画素および補間画素を含む第 2の補間信号を出力する第 2 の画素形成回路とを含み、
前記動き算出回路は、 前記第 1の画素形成回路から出力される第 1の補間信号 および前記第 2の画素形成回路から出力される第 2の補間信号に基づいて前記動 き量を算出する、 請求項 2記載の画像変換装置。
6 . 前記出力回路は、 前記動き量が第 2の値より大きい場合に前記動画プログ レッシブ信号を前記プログレッシブ映像信号として出力する、 請求項 2記載の画
7 . 前記出力回路は、 前記動き量が前記第 1の値と前記第 2の値との間にある 場合、 前記動き量に基づく割合で前記動画プログレッシブ信号と静止画プログレ ッシブ信号とを合成し、 合成された信号を前記プログレッシブ映像信号として出 力する、 請求項 6記載の画像変換装置。
8 . 前記出力回路は、 前記動き量がライン間の間隔以下である場合に前記静止 画プログレッシブ信号の割合を 0 . 5以上にする、 請求項 2記載の画像変換装置
9 . 前記出力回路は、 前記動き量がライン間の間隔の 0 . 7 5倍以下である場 合に前記静止画プログレッシブ信号の割合を 0 . 5以上にする、 請求項 2記載の 画像変換装置。
1 0 . 前記出力回路は、 前記動き量がライン間の間隔の 0 . 5倍以下である場 合に前記静止画プログレッシズ信号の割合を 0 . 5以上にする、 請求項 2記載の 画像変換装置。
1 1 . 前記複数のインタレース映像信号は、 連続する第 1〜第 4のフィールド に対応する第 1〜第 4のィンタレース映像信号を含み、
前記第 1の組み合わせの複数のィン夕レース映像信号は、 前記第 1〜第 3のィ ン夕レース映像信号を含み、
前記第 2の組み合わせの複数のィン夕レース映像信号は、 前記第 2〜第 4のィ ン夕レース映像信号を含む、 請求項 5記載の画像変換装置。
1 2 . 複数のフィールドに対応する複数のインタレース映像信号における注目 画素およびその周辺の画素の値の平均値をそれぞれ算出し、 前記算出された平均 値に基づいて前記静止画プログレッシブ信号の適用または非適用を判定する判定 回路をさらに備え、 前記出力回路は、 前記判定回路の判定結果が非適用の場合に動画プログレッシ ブ信号を前記プログレッシブ映像信号として出力する、 請求項 2記載の画像変換
1 3 . 前記判定回路は、 前記複数のフィールドに対応する複数のイン夕レース 映像信号の注目画素およびその周辺の画素の値の最大値および最小値をそれぞれ 算出し、 前記算出された平均値、 最大値および最小値に基づいて前記静止画プロ グレツシブ信号の適用または非適用を判定する、 請求項 1 2記載の画像変換装置。
1 4 . 前記判定回路は、 前記算出された平均値のそれぞれの差が所定値より大 きく、 前記算出された同一フィールドの最大値と最小値との差のそれぞれの値が 所定値より小さい場合に前記静止画プログレッシブ信号を非適用と判定する、 請 求項 1 2記載の画像変換装置。
1 5 . 入力されたイン夕レース映像信号をプログレッシブ映像信号に変換する 画像変換方法であって、
前記入力されたイン夕レース映像信号に基づいて、 ライン間の補間画素を生成 し、 補間画素を含む補間信号を出力するステップと、
前記出力される補間信号に基づいて画像の垂直方向の動き量を算出するステツ プと、
前記入力されたインタレース映像信号から静止画処理によつて静止画プログレ ッシブ信号を生成するステップと、
前記入力されたインタレース映像信号から動画処理によって動画プログレッシ ブ信号を生成するステップと、
前記算出された前記動き量が第 1の値より小さい場合に前記出力される静止画 プログレッシブ信号を前記プログレッシブ映像信号として出力するステップとを 備えた、 画像変換方法。
1 6 . 前記補間画素を形成するステップは、 前記入力されたィン夕レース映像信号に基づいて、 連続する複数のフィールド にそれぞれ対応する複数のィン夕レース映像信号を生成するステップと、 前記生成された複数のインタレース映像信号に基づいてプログレッシブ信号を 生成するステップと、
前記生成された前記プログレッシブ信号を用いた補間処理によりライン間の補 間画素を生成し、 前記プログレッシブ信号における画素および補間画素を含む補 間信号を出力するステップとを含み、
前記動き量を算出するステップは、
前記出力される補間信号に基づいて前記動き量を算出するステップを含む、 請 求項 1 5記載の画像変換方法。
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