WO2003005572A1 - Verfahren und vorrichtung zur einschaltstrombegrenzung in gegentaktverstärkerendstufen - Google Patents

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WO2003005572A1
WO2003005572A1 PCT/EP2002/006285 EP0206285W WO03005572A1 WO 2003005572 A1 WO2003005572 A1 WO 2003005572A1 EP 0206285 W EP0206285 W EP 0206285W WO 03005572 A1 WO03005572 A1 WO 03005572A1
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output stage
pull
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Holger Wenske
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Infineon Technologies Ag
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    • H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
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    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers

Definitions

  • the present invention relates to a method for amplifying analog push-pull signals with a push-pull amplifier output stage, and in particular relates to a method for inrush current limitation in push-pull output stages.
  • Line drivers are used in wired transmission systems such as ISDN and xDSL to feed analog signals with the required transmission power into a line.
  • the analog signals are often in the form of analog push-pull signals, the power operational amplifiers used having a power output stage in order to provide the required output currents.
  • low supply voltages are used for a push-pull amplifier stage provided for amplifying analog push-pull signals, as a result of which an output stage must provide correspondingly higher output currents while the output power remains the same.
  • FIG. 2 shows a basic circuit arrangement of a conventional push-pull amplifier output stage, which is formed from two output stage transistors.
  • pMOS p-channel
  • nMOS n-channel
  • MOS metal-oxide-silicon
  • a supply voltage is applied to the source terminal of the pMOS final stage transistor via a sensor MF, while ground is applied to the source terminal of the nMOS final stage transistor MN via a second sensor MF.
  • the currents I ME and I MN flow alternately to the output connection. Because of the supply voltage mentioned, which is kept low for technological reasons, the currents I MP and I MN are increased accordingly.
  • the push-pull amplifier output stage alternately supplies currents to the load or absorbs currents from the load.
  • the electrical conditions are not defined when the circuit arrangement is switched on. Up to the setting of a predetermined operating point, the circuit can assume different states, which are dependent on internal and external factors.
  • both output stage transistors can switch through at the same time when they are switched on, as a result of which very large switch-on currents occur.
  • the high inrush currents can expediently exceed a current carrying capacity of the transistors, or electronic components of the push-pull amplifier output stage can be destroyed by very high inrush currents.
  • Detection of a voltage drop across the sensors MF which is caused by the currents I MP or I m , can be used to switch off the push-pull amplifier output stage (or another suitable measure if the inrush currents are too high) by means of control electronics (not shown).
  • a disadvantage of using sensors MF for current monitoring is that, with high currents, considerable power can also be implemented in the sensors themselves, which reduce the efficiency of the push-pull amplifier output stage.
  • control voltages of the output stage transistors are often limited to a maximum value, which has the disadvantage that a maximum output current is also limited in normal operation.
  • An essential idea of the invention is to provide an error signal when the two output stage transistors are switched through at the same time, which is fed back to a limiter transistor in such a way that an inrush current is limited.
  • resistive measuring sensors formed by ohmic resistors can be dispensed with, which reduce the efficiency of the push-pull amplifier output stage.
  • Another advantage of the circuit arrangement according to the present invention is that very low supply voltages and very high currents associated therewith can be used in the push-pull amplifier output stage, since simultaneous switching of the two output stage transistors is prevented.
  • the method according to the invention for amplifying analog push-pull signals with a push-pull amplifier output stage which has a first output stage transistor and a second output stage transistor essentially comprises the following steps:
  • Control current and the second reference current are exceeded by the second control current
  • the first analog push-pull signal is input complementary to the second analog push-pull signal.
  • the second control current is mirrored into a mirrored second control current using a current mirror device.
  • the first control current is mirrored in the current mirror device instead of the second control current.
  • the error signal output by an output connection of the AND gate is used for diagnostic and test purposes by being forwarded to an error output connection.
  • the ratio of the first control current to the mirrored second control current corresponds to one
  • the ratio of the first control current to the first output current or a ratio of the mirrored second control current to the second output current is set such that an energy consumption caused by the two control currents is negligible and the efficiency of the Push-pull amplifier output stage is not reduced, so that the error signal is provided with negligible energy consumption.
  • Error signal supplied to the limiter transistor limits a control voltage of the second output stage transistor.
  • Error signal supplied to the limiter transistor limits a control voltage of the first output stage transistor.
  • the error signal output by an output connection of the AND gate is fed to an external processor, which means that the error signal is processed further can be provided for example for test and analysis purposes.
  • a cross current is fed through the push-pull amplifier output stage, i.e. prevents switching through of both output stage transistors when switched on.
  • digital circuit elements or logic circuit devices such as the AND gate, and analog circuit elements are combined.
  • a first reference voltage level at a first reference voltage connection changes from a low level (logic L level) to a high level (logic H level) when the first control current exceeds the first reference current.
  • a second reference voltage level at a second reference voltage connection changes from a low level (logic L level) to a high level (logic H level) when the second control current exceeds the second reference current.
  • the first reference voltage level and the second reference voltage level are combined in a logic circuit unit in order to provide an error signal, the logic circuit unit then issuing an error signal if both the first reference voltage level and the second reference voltage level are simultaneously high Have level (logical H level).
  • the error signal is applied to a gate connection of the limiter transistor in order to limit the inrush current through at least one output stage transistor.
  • the error signal is fed back to electronic circuits of pre-stage devices in such a way that an inrush current is limited by at least one control voltage of at least one output stage transistor being limited.
  • the circuit arrangement according to the invention for amplifying analog push-pull signals also has:
  • a first reference current device for generating a first reference current which is compared with the first control current
  • a limiter device for driving the at least one output stage transistor such that an inrush current in Dependence on a comparison of the control currents with the respective reference currents is limited
  • FIG. 1 shows a circuit arrangement for amplifying analog push-pull signals with a push-pull amplifier output stage, with an inrush current being limited, according to an exemplary embodiment of the present invention
  • Figure 2 is a schematic diagram of a conventional circuit arrangement for amplifying analog push-pull signals.
  • a push-pull amplifier output stage 100 is supplied with a first analog push-pull signal 101a and a second analog push-pull signal 101b, the respective gate connections of a first
  • the first output transistor 102a is designed as a p-
  • Channel MOS field effect transistor is formed, while the second output transistor 102b is formed as an n-channel MOS field effect transistor.
  • the source connection of the first output stage transistor 102a is connected to a supply voltage 116, while the source connection of the second output stage transistor 102b is connected to a ground 115.
  • the output currents 113a, 113b are mapped into control currents 104a, 104c, as will be described in more detail below.
  • the first analog push-pull signal 101a is also fed to the gate connection of the first control transistor 103a, while the second analog push-pull signal 101b is fed to the gate connection of a second control transistor 103b.
  • the source connection of the first control transistor 103a (p-channel field effect transistor) is connected to the supply voltage, while the source connection of the second control transistor 103b (n-channel field effect transistor) is connected to ground.
  • the tax Control currents 104a and 104b caused by transistors 103a and 103b are in a fixed relationship to the two output currents 113a and 113b in such a way that the control currents are negligible compared to the output currents and thus energy consumption due to the control currents can be neglected.
  • one of the two control currents must be mirrored in a current mirror device.
  • the second control current 104b is mirrored in a current mirror device 105, which consists of a first current mirror transistor 105a and a second current mirror transistor 105b, so as to generate a mirrored second control current 104c.
  • the first control current 104a is then compared with a first reference current generated by a first reference current device 109a such that a first reference voltage level 107a changes from a low level (L level) to a high level (H level) when the first control current 104a exceeds the first reference current.
  • the mirrored second control current 104c is compared in a second reference current device 109b with a second reference current. If the mirrored second control current 104c exceeds the second reference current, a second reference voltage level 107b changes from a low level to a high level.
  • the first reference voltage level 107a is tapped at a first reference voltage terminal 108a and a first input terminal of a logic circuit unit 110 (in this exemplary embodiment of the invention, the logic circuit unit 110 is designed as an AND gate, it is but not limited to this), while the second reference voltage level 107b is supplied from a second reference voltage connection 108b to a second input connection of the AND gate 110.
  • a logical combination of the first reference voltage level 107a and the second reference voltage level 107b is performed in the AND gate 110.
  • an error signal 111 will be described below.
  • a high level (logic H level) is obtained when both the first reference voltage level 107a and the second reference voltage level 107b are H levels. This corresponds exactly to the fault case that an inrush current that is too high flows when both output stage transistors 102a and 102b are in a conductive state, since the two control currents 104a, 104c exactly reflect the ratios of the output currents 113a, 113b.
  • the output stage is not overloaded by an inrush current which is too high, so that the error signal 111 is a logic L level.
  • an error condition is provided via an error signal output terminal 117.
  • This error condition can be used for diagnostic and test purposes, the error signal 111 being fed back in accordance with the circuit arrangement of the exemplary embodiment of the present invention in order to actively prevent an error.
  • the error signal 111 is the gate terminal of the
  • Limiter transistor 112 is supplied, the drain connection of which is connected to the gate connection of the first output stage transistor 102a, and the source connection of which is connected to ground.
  • the limiter transistor 112 will turn on and a control voltage of the second output stage transistor 102b decrease or set to a ground potential. It is thereby achieved that only one of the two output stage transistors, in this case the first output stage transistor 102a, is in a conductive state, which limits an inrush current.
  • the first and second output stage transistors 102a, 102b and the first and second control transistors 103a, 103b can be designed as field effect transistors (FET) or as bipolar transistors.
  • the current mirror device is formed from at least one first current mirror transistor 105a and at least one second current mirror transistor 105b.
  • first current mirror transistor 105a and the second current mirror transistor 105b are the.
  • Current mirror device 105 is designed as a field effect transistor (FET) or as a bipolar transistor.
  • the first and second reference current devices 109a, 109b are also designed as field effect transistors (FET) or as bipolar transistors.
  • the error signal 111 can be used in the same way to limit the control voltage of the first output stage transistor 102a, so that a defined state arises from the fact that only the second output stage transistor 102b is put into a conductive or a switched-through state can.
  • the method and circuit arrangement according to the invention thus make it possible to generate an error signal when a selected maximum current is exceeded in one or both output stage transistors, as a result of which a low inrush current threshold is provided.
  • the circuit arrangement according to the invention enables use at low supply voltages and high output currents.
  • the first and second output stage transistors 102a, 102b can be designed as field effect transistors (FET) or as bipolar transistors.
  • the two reference current devices 109a, 109b can be designed as field effect transistors (FET).

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Abstract

Die Erfindung schafft ein Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100), die einen ersten Endstufentransistor (102a) und einen zweiten Endstufentransistor (102b) aufweist, wobei erste und zweite analogen Gegentaktsignale (101a, 101b) an die ersten und zweiten Endstufentransistoren (102a, 102b) und an erste und zweite Steuertransistoren (103a, 103b) angelegt werden, wodurch erste und zweite Steuerströme (104a, 104b) gesteuert werden, weiterhin der von dem zweiten Steuertransistor (103b) gesteuerte zweite Steuerstrom (104b) mit einer Stromspiegeleinrichtung (105) in einem gespiegelten zweiten Steuerstrom (104c) gespiegelt wird, der erste Steuerstrom (104a) mit einem ersten Referenzstrom verglichen wird, der gespiegelte zweite Steuerstrom (104c) mit einem zweiten Referenzstrom verglichen wird, durch die Vergleiche herbeigeführte Referenzspannungspegel (107a, 107b) in einem UND-Gatter (110) logisch verknüpft werden, und ein von dem UND-Gatter (110) bereitgestelltes Fehlersignal (111) zum Ansteuern eines Begrenzertransistors (112) verwendet wird, um einen Einschaltstromfluss durch die Endstufentransistoren (102a, 102b) zu begrenzen.

Description

Beschreibung
Verfahren und Vorrichtung zur Einschaltstroπibegrenzung in GegentaktverStärkerendstufen
Die vorliegende Erfindung betrifft ein Verfahren zum Verstärken von analogen Gegentaktsignalen mit einer Gegentaktver- stärkerendstufe, und betrifft insbesondere ein Verfahren zur Einschaltstrombegrenzung in Gegentaktendstufen.
In drahtgebundenen Übertragungssystemen wie beispielsweise bei ISDN und xDSL werden Leitungstreiber eingesetzt, um analoge Signale mit der benötigten Sendeleistung in eine Leitung einzuspeisen. Die analogen Signale liegen häufig in der Form von analogen Gegentaktsignalen vor, wobei die genutzten Leistungsoperationsverstärker eine Leistungsendstufe aufweisen, um die erforderlichen Ausgangsströme bereitzustellen. Im allgemeinen werden aus technologischen Gründen niedrige Versorgungsspannungen für eine zur Verstärkung von analogen Gegentaktsignalen bereitgestellte Gegentaktverstärkerstufe eingesetzt, wodurch eine Endstufe bei gleichbleibender Ausgangsleistung entsprechend höhere Ausgangsströme bereitstellen muss.
Figur 2 zeigt eine Prinzip-Schaltungsanordnung einer herkömmlichen Gegentaktverstärkerendstufe, die aus zwei Endstufentransistoren ausgebildet ist. Die komplementär angeordneten Endstufentransistoren sind in dem in Figur 2 gezeigten Beispiel ein p-Kanal (pMOS) -Endstufentransistor und ein n-Kanal (nMOS) -Endstufentransistor (MOS = Metall-Oxid-Silizium). Zur Veranschaulichung der prinzipiellen Nachteile und Probleme herkömmlicher Gegentaktverstärkerendstufen sind in Figur 2 aus Gründen der Übersichtlichkeit die elektronischen Schaltkreise der Vorstufeneinrichtungen sowie der Verstärkeraus- gangsstufen (Ausgangsanschluss) weggelassen. Von den Vorstufeneinrichtungen (Pfeile in der Figur 2) werden die Gate-Anschlüsse der beiden Endstufentransistoren angesteuert. Eine Versorgungsspannung wird über einen Messfühler MF an den Source-Anschluss des pMOS-Endstu entransistors angelegt, während Masse über einen zweiten Messfühler MF an den Source-Anschluss des nMOS-Endstufentransistors MN angelegt ist. Entsprechend einer korrekten Ansteuerung der Gate- Anschlüsse in der Gegentaktverstärkerendstufe fließen wechselseitig die Ströme IME und IMN zu dem Ausgangsanschluss . Aufgrund der erwähnten, aus technologischen Gründen niedrig gehaltenen Versorgungsspannung sind die Ströme IMP und IMN entsprechend erhöht.
Im normalen Verstärkerbetrieb liefert die Gegentaktverstär- kerendstufe abwechselnd Ströme zur Last bzw. nimmt Ströme von der Last auf. Im Moment eines Einschaltens der Schaltungsanordnung sind die elektrischen Verhältnisse nicht definiert. Bis zu einem Einstellen eines vorgegebenen Arbeitspunktes kann die Schaltung unterschiedliche Zustände einnehmen, die von inneren und äußeren Faktoren abhängig sind. Insbesondere ist es ein Nachteil herkömmlicher Schaltungsanordnungen, dass beide Endstufentransistoren im Einschaltmoment gleichzeitig durchschalten können, wodurch sehr große Einschaltströme auftreten. Unzweckmäßigerweise können die hohen Einschalt- ströme eine Stromtragfähigkeit der Transistoren überschreiten, bzw. es können durch sehr hohe Einschaltströme elektronische Komponenten der Gegentaktverstärkerendstufe zerstört werden.
Es ist weiterhin nachteilig, dass auch elektronische Komponenten einer Einrichtung zur Bereitstellung der Versorgungsspannung und des Versorgungsstroms durch einen zu hohen Einschaltstrom zerstört werden können. Unzweckmäßigerweise kann eine Elektromigration auftreten, welche eine Lebensdauer elektronischer Komponenten beträchtlich verringert. Wie in Figur 2 gezeigt, sind die Drain-Anschlüsse der beiden Endstufentransistoren untereinander und mit einem Ausgangsan- schluss verbunden. Um zu gewährleisten, dass zu hohe Einschaltströme erfasst werden, sind in der herkömmlichen Schal- tungsanordnung zwei Messfühler MF eingebracht, die durch ohmsche Widerstände ausgebildet sein können. Durch eine Erfassung eines über den Messfühlern MF auftretenden Spannungsabfalls, der durch die Ströme IMP bzw. Im verursacht wird, kann mittels einer Steuerelektronik (nicht gezeigt) eine Abschaltung der Gegentaktverstärkerendstufe (oder eine andere geeignete Massnahme bei zu hohen Einschaltströmen herbeigeführt werden.
Ein Nachteil eines Einsatzes von Messfühlern MF zur Strom- Überwachung besteht darin, dass bei hohen Strömen auch in den Messfühlern selbst erhebliche Leistungen umgesetzt werden können, die einen Wirkungsgrad der Gegentaktverstärkerendstufe verringern.
In herkömmlichen Schaltungsanordnungen werden vielfach Steuerspannungen der Endstufentransistoren auf einen Maximalwert begrenzt, was in nachteiliger Weise zur Folge hat, dass auch ein maximaler Ausgangsstrom in einem Normalbetrieb begrenzt ist.
Es ist somit eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Verstärken von analogen Gegentaktsignalen mit einer Gegentaktverstärkerendstufe bereitzustellen, bei dem ein Einschaltstrom sicher begrenzt wird. Hierbei wird sicher- gestellt, dass jeweils nur einer der beiden Endstufentransistoren durchschaltet.
Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren sowie durch eine Schaltungsan- Ordnung mit den Merkmalen des Anspruchs 20 gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen .
Ein wesentlicher Gedanke der Erfindung besteht darin, bei einem gleichzeitigen Durchschalten der beiden Endstufentransistoren ein Fehlersignal bereitzustellen, welches zu einem Begrenzertransistor derart zurückgeführt wird, dass ein Einschaltstrom begrenzt wird.
Es ist somit ein Vorteil der vorliegenden Erfindung, dass auf resistive, durch ohmsche Widerstände ausgebildete Messfühler verzichtet werden kann, die einen Wirkungsgrad der Gegentaktverstärkerendstufe verringern.
Ein weiterer Vorteil der Schaltungsanordnung gemäß der vorliegenden Erfindung besteht darin, dass sehr niedrige Versorgungsspannungen und damit verbunden sehr hohe Ströme in der Gegentaktverstärkerendstufe genutzt werden können, da ein gleichzeitiges Durchschalten der beiden Endstufentransistoren verhindert wird.
Das erfindungsgemäße Verfahren zum Verstärken von analogen Gegentaktsignalen mit einer Gegentaktverstärkerendstufe, die einen ersten Endstufentransistor und einen zweiten Endstufen- transistor aufweist, umfasst im Wesentlichen die folgenden Schritte:
a) Anlegen eines ersten analogen Gegentaktsignals an den ersten Endstufentransistor und einen ersten Steuertransistor, mit welchem ein erster Steuerstrom gesteuert wird;
b) Anlegen eines zweiten analogen Gegentaktsignals an den zweiten Endstufentransistor und einen zweiten Steuertransistor, mit welchem ein zweiter Steuerstrom gesteuert wird; c) Vergleichen des ersten Steuerstroms mit einem ersten von einer ersten Referenzstromeinrichtung erzeugten ersten Referenzstrom;
d) Vergleichen des zweiten Steuerstroms mit einem zweiten von einer zweiten Referenzstromeinrichtung erzeugten zweiten Referenzstrom;
e) Ausgeben eines Fehlersignals in Abhängigkeit von dem Ver- gleich, wenn sowohl der erste Referenzstrom von dem ersten
Steuerstrom als auch der zweite Referenzstrom von dem zweiten Steuerstrom überschritten werden;
f) Rückführen des Fehlersignals derart, dass ein Einschalt- ström dadurch begrenzt wird, dass mindestens eine Steuerspannung mindestens eines Endstufentransistors begrenzt wird; und
g) Ausgeben der verstärkten analogen Gegentak Signale als Ausgangsströme über einen Ausgangsansc luss .
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird das erste analoge Gegentaktsignal komplementär zu dem zweiten analogen Gegentaktsignal eingegeben.
Gemäß einer weiteren bevorzugten Weiterbildung der vorliegen- den Erfindung wird der zweite Steuerstrom mit einer Stromspiegeleinrichtung in einen gespiegelten zweiten Steuerstrom gespiegelt .
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird anstelle des zweiten Steuerstroms der erste Steuerstrom in der Stromspiegeleinrichtung gespiegelt. Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das von einem Ausgangsanschluss des UND-Gatters ausgegebene Fehlersignal für Diagnose- und Prüf- zwecke verwendet, indem es an einen Fehlerausgabeanschluss weitergeleitet wird.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung entspricht das Verhältnis des ersten Steuerstroms zu dem gespiegelten zweiten Steuerstrom einem
Verhältnis des ersten Ausgangsstroms zu dem zweiten Ausgangsstrom.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird das Verhältnis des ersten Steuerstroms zu dem ersten Ausgangsstrom bzw. ein Verhältnis des gespiegelten zweiten Steuerstroms zu dem zweiten Ausgangsstrom derart eingestellt, dass ein durch die beiden Steuerströme verursachter Energieverbrauch vernachlässigbar ist und den Wirkungsgrad der Gegentaktverstärkerendstufe nicht verringert, so dass das Fehlersignal mit einem vernachlässigbaren Energieverbrauch bereitgestellt wird.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird durch das dem Gate-Anschluss des
Begrenzertransistors zugeführte Fehlersignal eine Steuerspannung des zweiten Endstufenstransistors begrenzt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird durch das dem Gate-Anschluss des
Begrenzertransistors zugeführte Fehlersignal eine Steuerspannung des ersten Endstufentransistors begrenzt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird das von einem Ausgangsanschluss des UND-Gatters ausgegebene Fehlersignal einem externen Prozessor zugeführt, wodurch eine Weiterverarbeitung des Fehlersignals beispielsweise für Test- und Analyse-Zwecke bereitgestellt werden kann.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wird ein Querstrom über die Gegentaktverstärkerendstufe, d.h. ein Durchschalten beider Endstufentransistoren bei einem Einschalten verhindert.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung werden digitale Schaltungselemente bzw. logische Schaltungseinrichtungen, wie beispielsweise das UND- Gatter, und analoge Schaltungselemente kombiniert.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung wechselt ein erster Referenzspannungspegel an einem ersten Referenzspannungsanschluss von einem niedrigen Pegel (logischen L-Pegel) zu einem hohen Pegel (logischen H-Pegel) , wenn der erste Steuerstrom den ersten Referenzstrom überschreitet .
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wechselt ein zweiter Referenzspannungspegel an einem zweiten Referenzspannungsanschluss von einem niedrigen Pegel (logischen L-Pegel) zu einem hohen Pegel (logischen H-Pegel) , wenn der zweite Steuerstrom den zweiten Referenzstrom überschreitet .
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden der erste Referenzspannungspegel und der zweite Referenzspannungspegel in einer logischen Schaltungseinheit verknüpft, um ein Fehlersignal bereitzustellen, wobei die logische Schaltungseinheit dann ein Fehlersignal ausgibt, wenn sowohl der erste Referenzspannungspegel als auch der zweite Referenzspannungspegel gleichzeitig einen hohen Pegel (logischen H-Pegel) aufweisen. Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Gate-Anschluß des Begrenzertransistors mit dem Fehlersignal beaufschlagt, um den Einschalt- ström durch mindestens einen Endstufentransistor zu begren- zen.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung das Fehlersignal zu elektronischen Schaltkreisen von Vorstufeneinrichtungen derart zurückge- führt, dass ein Einschaltstrom dadurch begrenzt wird, dass mindestens eine Steuerspannung mindestens eines Endstufentransistors begrenzt wird.
Die erfindungsgemäße Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen weist weiterhin auf:
a) einen ersten Endstufentransistor;
b). einen zweiten Endstufentransistor;
c) einen ersten Steuertransistor, mit welchem ein erster Steuerstrom gesteuert wird;
d) einen zweiten Steuertransistor, mit welchem ein zweiter Steuerstrom gesteuert wird;
e) eine erste Referenzstromeinrichtung zur Erzeugung eines ersten Referenzstroms, welcher mit dem ersten Steuerstrom verglichen wird;
f) eine zweite Referenzstromeinrichtung zur Erzeugung eines zweiten Referenzstroms, welcher mit dem zweiten Steuerstrom verglichen wird;
g) eine Begrenzereinrichtung zur Ansteuerung des mindestens einen Endstufentransistors derart, dass ein Einschaltstrom in Abhängigkeit von einem Vergleich der Steuerströme mit den jeweiligen Referenzströmen begrenzt wird; und
h) einen Ausgangsanschluss zur Ausgabe der verstärkten analo- gen Gegentaktsignale als Ausgangsströme in Abhängigkeit von einer Begrenzung durch die Begrenzereinrichtung.
Zeichnungen
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert .
In den Zeichnungen zeigen:
Figur 1 eine Schaltungsanordnung zur- Verstärkung von analogen Gegentaktsignalen mit einer Gegentaktverstärkerendstufe, wobei ein Einschaltstrom begrenzt ist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
Figur 2 ein Prinzipschaltbild einer herkömmlichen Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
Ausführungsbeispiel
In der in Figur 1 gezeigten Schaltungsanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung werden einer Gegentaktverstärkerendstufe 100 ein erstes analoges Gegentaktsignal 101a und ein zweites analoges Gegentaktsignal 101b zugeführt, wobei jeweils die Gate-Anschlüsse eines ersten
Endstufentransistors 102a und eines zweiten Endstufentransistors 102b, die beide die Gegentaktverstärkerendstufe 100 ausbilden, mit den ersten und zweiten analogen Gegentaktsignalen beaufschlagt werden.
Im Normalbetrieb ist wechselseitig nur einer der beiden End- Stufentransistoren 102a bzw. 102b durchgeschaltet, so dass jeweils entweder ein erster Ausgangsstrom 113a einer an einen Ausgangsanschluss 114 angeschlossenen Last zugeführt wird, oder ein zweiter Ausgangsstrom 113b von der an dem Ausgangsanschluss 114 angeschlossenen Last (nicht gezeigt) aufgenom- men wird. Der erste Endstufentransistor 102a ist als ein p-
Kanal-MOS-Feldeffekttransistor ausgebildet, während der zweite Endstufentransistor 102b als ein n-Kanal-MOS- Feldeffekttransistor ausgebildet ist.
Der Source-Anschluss des ersten Endstufentransistors 102a ist mit einer Versorgungsspannung 116 verbunden, während der Source-Anschluss des zweiten Endstufentransistors 102b mit einer Masse 115 verbunden ist.
Die beiden Drain-Anschlüsse des ersten Endstufentransistors
102a und des zweiten Endstufentransistors 102b sind untereinander und mit dem Ausgangsanschluss 114 verbunden. Um zu verhindern, dass beide Endstufentransistoren 102a, 102b gleichzeitig, beispielsweise bei einem Einschalten, in einen leitenden Zustand übergehen, werden die Ausgangsströme 113a, 113b in Steuerströme 104a, 104c abgebildet, wie untenstehend detaillierter beschrieben werden wird.
Das erste analoge Gegentaktsignal 101a wird weiterhin dem Gate-Anschluss des ersten Steuertransistors 103a zugeführt, während das zweite analoge Gegentaktsignal 101b dem Gate- Anschluss eines zweiten Steuertransistors 103b zugeführt wird. Der Source-Anschluss des ersten Steuertransistors 103a (p-Kanal-Feldeffekttransistor) ist mit der Versorgungsspan- nung verbunden, während der Source-Anschluss des zweiten Steuertransistors 103b (n-Kanal-Feldeffekttransistor) mit Masse verbunden ist. Die durch die Ansteuerung der Steuer- transistoren 103a bzw. 103b hervorgerufenen Steuerströme 104a bzw. 104b stehen in einem festen Verhältnis zu den beiden Ausgangsströmen 113a bzw. 113b derart, dass die Steuerströme gegenüber den Ausgangsströmen vernachlässigbar sind und somit ein Energieverbrauch infolge der Steuerströme vernachlässigt werden kann.
Um die beiden Steuerströme, welche ein Auftreten der Ausgangsströme widerspiegeln, logisch verknüpfen zu können, muss einer der beiden Steuerströme in einer Stromspiegeleinrichtung gespiegelt werden.
In dem hier veranschaulichten Ausführungsbeispiel der vorliegenden Erfindung wird der zweite Steuerstrom 104b in einer Stromspiegeleinrichtung 105, die aus einem ersten Stromspiegeltransistor 105a und einem zweiten Stromspiegeltransistor 105b besteht, gespiegelt, um so einen gespiegelten zweiten Steuerstrom 104c zu erzeugen. Der erste Steuerstrom 104a wird anschließend mit einem durch eine erste Referenzstromeinrich- tung 109a erzeugten ersten Referenzstrom derart verglichen, dass ein erster Referenzspannungspegel 107a von einem niedrigen Pegel (L-Pegel) zu einem hohen Pegel (H-Pegel) wechselt, wenn der erste Steuerstrom 104a den ersten Referenzstrom überschreitet .
In gleicher Weise wird der gespiegelte zweite Steuerstrom 104c in einer zweiten Referenzstromeinrichtung 109b mit einem zweiten Referenzstrom verglichen. Überschreitet der gespiegelte zweite Steuerstrom 104c den zweiten Referenzstrom, so wechselt ein zweiter Referenzspannungspegel 107b von einem niedrigen Pegel zu einem hohen Pegel.
Der erste Referenzspannungspegel 107a wird an einem ersten Referenzspannungsanschluss 108a abgegriffen und einem ersten Eingangsanschluss einer logischen Schaltungseinheit 110 (in diesem Ausführungsbeispiel der Erfindung ist die logische Schaltungseinheit 110 als ein UND-Gatter ausgebildet, sie ist aber nicht darauf beschränkt) zugeführt, während der zweite Referenzspannungspegel 107b von einem zweiten Referenzspan- nungsanschluss 108b einem zweiten Eingangsanschluss des UND- Gatters 110 zugeführt wird. In dem UND-Gatter 110 wird eine logische Verknüpfung des ersten Referenzspannungspegels 107a mit dem zweiten Referenzspannungspegel 107b durchgeführt.
Im Folgenden wird die Erzeugung eines Fehlersignals 111 beschrieben werden. Durch die Verknüpfung der beiden Referenz- spannungspegel 107a, 107b in dem UND-Gatter 110 wird ein hoher Pegel (logischer H-Pegel) dann erhalten, wenn sowohl der erste Referenzspannungspegel 107a als auch der zweite Referenzspannungspegel 107b ein H-Pegel ist. Dies entspricht genau dem Fehlerfall, dass ein zu hoher Einschaltstrom fließt, wenn beide Endstufenstransistoren 102a und 102b in einem leitfähigen Zustand sind, da die beiden Steuerströme 104a, 104c exakt die Verhältnisse der Ausgangsströme 113a, 113b wiederspiegeln. Ist hingegen nur einer der beiden Referenzspannungspegel 107a, 107b ein H-Pegel oder sind beide ein L-Pegel, so wird die Endstufe durch einen zu hohen Einschaltstrom nicht überlastet, so dass das Fehlersignal 111 ein logischer L-Pegel ist. Im Fehlerfall, wenn das Fehlersignal 111 ein logischer H-Pegel ist, wird eine Fehlerbedingung über einen Fehlersignalausgabeanschluss 117 bereitgestellt.
Diese Fehlerbedingung kann für Diagnose- und Testzwecke verwendet werden, wobei gemäß der Schaltungsanordnung des Ausführungsbeispiels der vorliegenden Erfindung das Fehlersignal 111 zurückgeführt wird, um einen Fehlerfall aktiv zu verhin- dern. Das Fehlersignal 111 wird dem Gate-Anschluss des
Begrenzertransistors 112 zugeführt, dessen Drain-Anschluss mit dem Gate-Anschluss des ersten Endstufentransistors 102a verbunden ist, und dessen Source-Anschluss mit Masse verbunden ist.
Im Falle eines Auftretens eines Fehlersignals wird der Begrenzertransistor 112 durchschalten und eine Steuerspannung des zweiten Endstufentransistors 102b verringern bzw. auf ein Massepotential legen. Dadurch wird erreicht, dass nur einer der beiden Endstufentransistoren, in diesem Fall der erste Endstufentransistor 102a, in einem leitfähigen Zustand ist, wodurch ein Einschaltstrom begrenzt wird.
In der erfindungsgemäßen Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen 101a, 101b mit einer Gegentaktverstärkerendstufe 100 können die ersten und zweiten Endstufentransistoren 102a, 102b sowie die ersten und zweiten Steuertransistoren 103a, 103b als Feldeffekttransistoren (FET) oder als Bipolartransistoren ausgebildet sein.
Die Stromspiegeleinrichtung ist aus mindestens einem ersten Stromspiegeltransistor 105a und mindestens einem zweiten Stromspiegeltransistor 105b gebildet. .
Weiterhin sind der erste Stromspiegeltransistor 105a und der zweite Stromspiegeltransistor 105b der . Stromspiegeleinrich- tung 105 als Feldeffekttransistoren (FET) oder als Bipolartransistoren ausgebildet .
Die ersten und zweiten Referenzstromeinrichtungen 109a, 109b sind ebenfalls als Feldeffekttransistoren (FET) oder als Bipolartransistoren ausgebildet.
Es sei darauf hingewiesen, dass das Fehlersignal 111 in gleicher Weise dazu verwendet werden kann, die Steuerspannung des ersten Endstufentransistors 102a zu begrenzen, so dass ein definierter Zustand dadurch entsteht, dass nur der zweite Endstufentransistor 102b in einen leitfähigen bzw. einen durchgeschalteten Zustand versetzt werden kann. Durch das erfindungsgemäße Verfahren und die erfindungsgemäße Schaltungsanordnung ist es somit möglich, ein Fehlersignal bei Überschreitung eines gewählten Maximalstroms in einem oder beiden Endstufentransistoren zu erzeugen, wodurch eine niedrige Einschaltstromschwelle bereitgestellt wird. Weiterhin ermöglicht die erfindungsgemäße Schaltungsanordnung einen Einsatz bei niedrigen Versorgungsspannungen und hohen Ausgangsströmen. Es sei darauf hingewiesen, dass die ersten und zweiten Endstufentransistoren 102a, 102b als Feldeffekttransistoren (FET) oder als Bipolartransistoren ausgebildet sein können. Weiterhin können die beiden Referenzstromeinrichtungen 109a, 109b als Feldeffekttransistoren (FET) ausgeführt sein.
Bezüglich der in Figur 2 dargestellten, herkömmlichen Schaltungsanordnung wird auf die Beschreibungseinleitung verwiesen.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
Bezugszeichenliste
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
100 Gegentaktverstärkerendstufe
101a Erstes analoges Gegentaktsignal
101b Zweites analoges Gegentaktsignal
102a Erster Endstufentransistor
102b Zweiter Endstufentransistor
103a Erster Steuertransistor
103b Zweiter Steuertransistor
104a Erster Steuerstrom
104b Zweiter Steuerstrom
104c Gespiegelter zweiter Steuerstrom
105 Stromspiegeleinrichtung
105a Erster Stromspiegeltransistor
105b Zweiter Stromspiegeltransistor
107a Erster Referenzspannungspegel
107b Zweiter Referenzspannungspegel
108a Erster Referenzspannungsanschluss
108b Zweiter Referenzspannungsanschluss
109a Erste Referenzstromeinrichtung
109b Zweite Referenzstromeinrichtung
110 Logische Schaltungseinheit
111 Fehlersignal
112 Begrenzertransistor 113a Erster Ausgangsstrom 113b Zweiter Ausgangsstrom
114 Ausgangsanschluss
115 Masse 116 Versorgungsspannung
117 Fehlersignalausgabeanschluss

Claims

Patentansprüche
1. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) , die einen ersten Endstufentransistor (102a) und einen zweiten Endstufentransistor (102b) aufweist, mit den Schritten:
a) Anlegen eines ersten analogen Gegentaktsignals (101a) an den ersten Endstufentransistor (102a) und einen ersten Steu- ertransistor (103a) , mit welchem ein erster Steuerstrom (104a) gesteuert wird;
b) Anlegen eines zweiten analogen Gegentaktsignals (101b) an den zweiten Endstufentransistor (102b) und einen zweiten Steuertransistor (103b) , mit welchem ein zweiter Steuerstrom (104b) gesteuert wird;
c) Vergleichen des ersten Steuerstroms (104a) mit einem ersten von einer ersten Referenzstromeinrichtung (109a) erzeug- ten ersten Referenzstrom;
d) Vergleichen des zweiten Steuerstroms (104c) mit einem zweiten von einer zweiten Referenzstromeinrichtung (109b) erzeugten zweiten Referenzstrom;
e) Ausgeben eines Fehlersignals (111) in Abhängigkeit von dem Vergleich, wenn sowohl der erste Referenzstrom von dem ersten Steuerstrom (104a) als auch der zweite Referenzstrom von dem zweiten Steuerstrom (104b) überschritten werden;
f) Rückführen des Fehlersignals (111) derart, dass ein Einschaltstrom dadurch begrenzt wird, dass mindestens eine Steuerspannung mindestens eines Endstufentransistors (102a, 102b) begrenzt wird; und g) Ausgeben der verstärkten analogen Gegentaktsignale (101a, 101b) als Ausgangsströme (113a, 113b) über einen Ausgangsanschluss (114) .
2. Verfahren zum Verstärken von analogen Gegentaktsignalen
(101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach Anspruch 1 , d a du r c h g e k e n n z e i c hn e t , dass das erste analoge Gegentaktsignal (101a) komplementär zu dem zweiten analogen Gegentaktsignal (101b) eingegeben wird.
3. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder beiden der Ansprüche 1 und 2, d a d u r c h g e k e n n z e i c h n e t , dass der von dem zweiten Steuertransistor (103b) gesteuerte zweite Steuerstrom (104b) mit einer Stromspiegeleinrichtung (105) in einen gespiegelten zweiten Steuerstrom (104c) gespiegelt wird.
4. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 3, d a du r c h g e k e n n z e i c hn e t , dass anstelle des zweiten Steuerstroms (104b) der erste Steuerstrom (104a) in der Stromspiegeleinrichtung (105) gespiegelt wird.
5. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 4, d a du r c h g e k e n n z e i c hn e t , dass das von einem Ausgangsanschluss der logischen Schaltungseinheit (110) ausgegebene Fehlersignal (111) für Diagno- se- und Prüfzwecke über einen Fehlerausgabeanschluss (117) bereitgestellt wird.
6. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 5, da du r c h g e k e n n z e i c h n e t , dass ein Verhältnis des ersten Steuerstroms (104a) zu dem gespiegelten zweiten Steuerstrom (104c) derart eingestellt wird, dass es dem Verhältnis des ersten Ausgangsstroms (113a) zu dem zweiten Ausgangsstrom (113b) entspricht.
7. Verfahren zum Verstärken von analogen Gegentaktsignalen
(101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , dass ein Verhältnis des ersten Steuerstroms (104a) zu dem ersten Ausgangsstrom (113a) bzw. ein Verhältnis des gespiegelten zweiten Steuerstroms (104c) zu .dem zweiten Ausgangsstrom (113b) derart eingestellt wird, dass ein Energieverbrauch zur Bereitstellung des Fehlersignals (111) vernachlässigbar ist.
8. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 7, d a d u r c h g e k e nn z e i c h n e t , dass durch das dem Gate-Anschluss eines Begrenzertransistors (112) zugeführte Fehlersignal (111) eine Steuerspannung des zweiten Endstufentransistors (102b) begrenzt wird.
9. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , dass durch das dem Gate-Anschluss des Begrenzertransistors (112) zugeführte Fehlersignal (111) eine Steuerspannung des ersten Endstufentransistors (102a) begrenzt wird.
10. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t , dass das von einem Fehlersignalausgabeanschluß (117) der logischen Schaltungseinheit (110) ausgegebene Fehlersignal (111) einem externen Prozessor zugeführt wird, in welchem eine Weiterverarbeitung des Fehlersignals (111) durchgeführt wird.
11. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 10, d a d u r c h g e k e n n 'z e i c h n e t , dass ein Querstrom über die Gegentaktverstärkerendstufe (100) bei einem Einschalten verhindert wird.
12. Verfahren zum Verstärken von analogen Gegentaktsignalen (.101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t , dass die logische Schaltungseinheit (110) mit analoger Schaltungstechnik kombiniert wird.
13. Verfahren zum Verstärken von analogen Gegentaktsignalen
(101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t , dass eine logische Verknüpfung in der logischen Schaltungs- einheit (110) durch mindestens ein logisches Gatter bzw. eine logische Funktion bereitgestellt wird.
14. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t , dass ein erster Referenzspannungspegel (107a) an einem ersten Referenzspannungsanschluss (108a) von einem niedrigen Pegel (logischen L-Pegel) zu einem hohen Pegel (logischen H-Pegel) wechselt, wenn der erste Steuerstrom (104a) den ersten Refe- renzstrom überschreitet .
15. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 14, d a d u r c h g e k e n n z e i c h n e t , dass ein zweiter Referenzspannungspegel (107b) an einem zweiten Referenzspannungsanschluss (108b) von einem niedrigen Pegel (logischen L-Pegel) zu einem hohen Pegel (logischen H- Pegel) wechselt, wenn der zweite Steuerstrom (104c) den zwei- ten Referenzstrom überschreitet.
16. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 15, d a d u r c h g e k e n n z e i c h n e t , dass der erste Referenzspannungspegel (107a) und der zweite Referenzspannungspegel (107b) in einer logischen Schaltungseinheit (110) verknüpft werden, um ein Fehlersignal (111) bereitzustellen.
17. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 16, d a d u r c h g e k e n n z e i c h n e t , dass die logische Schaltungseinheit (110) dann ein Fehlersignal (111) ausgibt, wenn sowohl der erste Referenzspannungspegel (107a) als auch der zweite Referenzspannungspegel (107b) gleichzeitig einen hohen Pegel (logischen H-Pegel) aufweisen.
18. Verfahren zum Verstärken von analogen Gegentaktsignalen
(101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 17, d a d u r c h g e k e n n z e i c h n e t , dass ein Gate-Anschluß des Begrenzertransistors (112) mit dem Fehlersignal (111) beaufschlagt wird, um den Einschaltstrom durch mindestens einen Endstufentransistor (102a, 102b) zu begrenzen.
19. Verfahren zum Verstärken von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 1 bis 18, d a d u r c h g e k e n n z e i c h n e t , dass das Fehlersignal (111) zu elektronischen Schaltkreisen von Vorstufeneinrichtungen derart zurückgeführt wird, dass ein Einschaltstrom dadurch begrenzt wird, dass mindestens eine Steuerspannung mindestens eines Endstufentransistors (102a, 102b) begrenzt wird.
20. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) , mit:
a) einem ersten Endstufentransistor (102a) ;
b) einem zweiten Endstufentransistor (102b) ;
c) einem ersten Steuertransistor (103a) , mit welchem ein erster Steuerstrom (104a) gesteuert wird;
d) einem zweiten Steuertransistor (103b) , mit welchem ein zweiter Steuerstrom (104b) gesteuert wird;
e) einer ersten Referenzstromeinrichtung (109a) zur Erzeugung eines ersten Referenzstroms, welcher mit dem ersten Steuerstrom (103a) verglichen wird;
f) einer zweiten Referenzstromeinrichtung (109b) zur Erzeugung eines zweiten Referenzstroms, welcher mit dem zweiten Steuerstrom (103b) verglichen wird; g) einer Begrenzereinrichtung zur Ansteuerung des mindestens einen Endstufentransistors (102a, 102b) derart, dass ein Einschaltstrom in Abhängigkeit von einem "Vergleich der Steu- erströme (103a, 103b) mit den jeweiligen Referenzströmen begrenzt wird; und
h) einem Ausgangsanschluss (114) zur Ausgabe der verstärkten analogen Gegentaktsignale (101a, 101b) als Ausgangsströme (113a, 113b) in Abhängigkeit von einer Begrenzung durch die Begrenzereinrichtung .
21. Sehaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerend- stufe (100) nach Anspruch 20, d a d u r c h g e k e n n z e i c h e t , dass die ersten und zweiten Endstufentransistoren (102a, 102b) sowie die ersten und zweiten Steuertransistoren (103a, 103b) als Feldeffekttransistoren (FET)- ausgebildet sind.
22. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder beiden der Ansprüche 20 und 21, d a d u r c h g e k e n n z e i c h n e t , dass die ersten und zweiten Endstufentransistoren (102a,
102b) sowie die ersten und zweiten Steuertransistoren (103a, 103b) als Bipolartransistoren ausgebildet sind.
23. Schaltungsanordnung zur Verstärkung von analogen Gegen- taktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 22, d a du r c h g e k e n n z e i c h n e t , dass eine Stromspiegeleinrichtung (105) zur Spiegelung des von dem zweiten Steuertransistor (103b) gesteuerten zweiten Steuerstroms (104b) in einen gespiegelten zweiten Steuerstrom (104c) bereitgestellt ist.
24. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 23, d a d u r c h g e k e n n z e i c h n e t , dass die Stromspiegeleinrichtung (105) aus einem ersten
Stromspiegeltransistor (105a) und einem zweiten Stromspiegel- transistor (105b) gebildet ist.
25. Schaltungsanordnung zur Verstärkung von analogen Gegen- taktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 24, d a d u r c h g e k e nn z e i c h n e t , dass der erste Stromspiegeltransistor (105a) und der zweite Stromspiegeltransistor (105b) der Stromspiegeleinrichtung (105) als Feldeffekttransistoren (FET) ausgebildet sind.
26. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 25, d a d u r c h g e k e n n z e i c h n e t , dass der erste Stromspiegeltransistor (105a) und der zweite Stromspiegeltransistor (105b) der Stromspiegeleinrichtung (105) als Bipolartransistoren ausgebildet sind.
27. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 26, d a d u r c h g e k e n n z e i c h n e t , dass die Schaltungsanordnung durch eine Kombination von ana- logen und logischen bzw. digitalen (110) Schaltungseinheiten ausgebildet ist.
28. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerend- stufe (100) nach einem oder mehreren der Ansprüche 20 bis 27, d a du r c h g e k e n n z e i c h n e t , dass der erste Endstufentransistor (102a) als ein p-Kanal- Feldeffekttransistor (pMOS) ausgebildet ist.
29. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 28, d a d u r c h g e k e n n z e i c h n e t , dass der zweite Endstufentransistor (102b) als ein n-Kanal- Feldeffekttransistor (nMOS) ausgebildet ist.
30. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 29, d a du r c h g e k e n n z e i c h n e t , dass die ersten und zweiten Referenzstromeinrichtungen (109a, 109b) als Feldeffekttransistoren (FET) ausgebildet sind.
31. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerend- stufe (100) nach einem oder mehreren der Ansprüche 20 bis 30, d a d u r c h g e k e n n z e i c h n e t , dass die ersten und zweiten Referenzstromeinrichtungen (109a, 109b) als Bipolartransistoren ausgebildet sind.
32. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 31, d a d u r c h g e k e n n z e i c h n e t , dass eine logische Schaltungseinheit (110) zur logischen Verknüpfung eines ersten Referenzspannungspegels (107a) und eines zweiten Referenzspannungspegels (107b) bereitgestellt ist .
33. Schaltungsanordnung zur Verstärkung von analogen Gegen- taktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 32, d a d u r c h g e k e n n z e i c h n e t , dass die logische Schaltungseinheit (110) , in welcher der erste Referenzspannungspegel (107a) und der zweite Referenz- spannungspegel (107b) verknüpft werden, um ein Fehlersignal (111) bereitzustellen, als ein UND-Gatter ausgebildet ist.
34. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 33, d a d u r c h g e k e n n z e i c h n e t , dass eine Begrenzereinrichtung zur Ansteuerung der ersten oder zweiten Endstufentransistors (102a, 102b) zur Begrenzung des Einschaltstroms in Abhängigkeit von dem Fehlersignal .(111) bereitgestellt ist.
35. Schaltungsanordnung zur Verstärkung von analogen Gegentaktsignalen (101a, 101b) mit einer Gegentaktverstärkerendstufe (100) nach einem oder mehreren der Ansprüche 20 bis 34, d a d u r c h g e k e n n z e i c h n e t , dass die Begrenzereinrichtung zur Ansteuerung des mindestens einen Endstufentransistors (102a, 102b) als ein Begrenzertransistor (112) bereitgestellt ist.
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