WO2002082538A1 - Inductance integree - Google Patents
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Definitions
- parallel conductive vias 16 in contact with the first level 12.
- an insulating layer 17 is deposited so that its upper surface is substantially planar.
- a second horizontal conductive level 18 is then formed vertically from the first level 12 and interconnecting all the vias 16.
- the second level 18 is formed by opening a trench in an appropriate pattern in the insulating layer 17, then by depositing a conductive material of preferably identical to the conductive material 11 and finally by carrying out chemical mechanical polishing (CMP) so as to hold the copper in place only in the previously formed trench.
- CMP chemical mechanical polishing
- the desire to transmit an ever-increasing amount of information and the congestion of frequency ranges leads to the search for communication systems capable of operating at the highest possible frequencies with optimized quality factors.
- openings are formed in the insulating layer 22 so that each at least partially uncovers the upper surface of a conductive line 211, 212, 213. More particularly, the insulating layer 22 is open from such that each conductive line 211, 212, 213 is discovered twice along its section.
- a low resistive conductive layer 23 preferably metallic, for example copper or a copper alloy, is deposited over the entire structure, so as to completely fill the openings previously formed.
- each upper line 251, 252, 253, 254 is associated with two vias each of which is associated with a different underlying conductive line.
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Abstract
L'invention concerne une inductance formée dans des niveaux de métallisation (Mn, Vn, Mn+1) d'un circuit intégré et s'enroulant dans un plan parallèle à une surface principale du circuit intégré, caractérisée en ce que chaque spire de l'inductance comportant dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation (Mn), des lignes conductrices inférieures parallèles (211, 212, 213) s'étendant le long du motif de l'inductance ; dans un deuxième niveau (Vn), des vias (231, 232, 233, 234, 235, 236), chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et, dans un troisième niveau de métallisation (Mn+1), des lignes conductrices supérieures (251, 252, 253, 254) interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique.
Description
INDUCTANCE INTEGREE
La présente invention concerne, de façon générale, la réalisation d'enroulements inductifs (inductances) sur une puce de circuit intégré. Plus particulièrement, la présente invention concerne la réalisation d'inductances destinées à recevoir des signaux hyperfrequences, destinés, par exemple, à des systèmes de réceptions de téléphones mobiles.
La figure 1 illustre, en vue de dessus partielle et schématique, une telle inductance L. L'inductance L se présente comme une ligne de largeur W s 'enroulant sur elle-même. Cette inductance est formée sur un plan parallèle à une surface principale du circuit intégré.
Les figures 2A à 2D illustrent, en vue en coupe schématique et partielle selon la ligne II-II de la figure 1, la formation d'une inductance selon une séquence d'étapes classiquement mise en oeuvre.
Comme 1 ' illustre la figure 2A, on commence par ouvrir une tranchée d'une largeur W, dans une couche isolante 10 selon le motif en vue de dessus de 1 ' inductance . On dépose ensuite une couche d'un matériau conducteur 11 de façon à remplir complètement la tranchée précédemment ouverte.
Aux étapes suivantes, illustrées en figure 2B, on grave la couche 11 de façon à l'éliminer de la surface
supérieure de la couche isolante 10. Pour ce faire, on procède à un polissage mécano-chimique (CMP) . On a ainsi formé un premier niveau conducteur horizontal 12. Comme cela a été exposé précédemment, la figure 2 est une vue en coupe selon la largeur W d'une spire de l'inductance. Le premier niveau 12 s'étend sur tout le motif (en vue de dessus) de l'inductance, et est commun à toutes ses spires. Ensuite, on dépose une couche isolante 13. La couche 13 est déposée de façon que sa surface supérieure est sensiblement plane. Comme l'illustre la figure 2C, on forme dans la couche
13 des ouvertures distinctes de façon à découvrir partiellement différentes portions de la surface supérieure du premier niveau 12. Ensuite, ces ouvertures sont remplies par un matériau conducteur 14, de préférence identique au matériau conducteur 11 constituant le premier niveau 12.
Après dépôt sur 1 'ensemble de la structure du matériau 14, on procède à un polissage mécano-chimique afin d'éliminer le matériau 14 de la surface supérieure de la couche isolante 13.
On individualise ainsi, comme l'illustre la figure 2D, des vias conducteurs parallèles 16 en contact avec le premier niveau 12. Ensuite, on dépose une couche isolante 17 de façon que sa surface supérieure soit sensiblement plane. On forme ensuite un deuxième niveau conducteur horizontal 18 à la verticale du premier niveau 12 et interconnectant tous les vias 16. Le deuxième niveau 18 est formé en ouvrant une tranchée selon un motif approprié dans la couche isolante 17, puis en déposant un matériau conducteur de préférence identique au matériau conducteur 11 et enfin en procédant à un polissage mécano-chimique (CMP) de façon à ne maintenir en place le cuivre que dans la tranchée précédemment formée.
On forme ainsi, dans une puce de circuits intégrés, une inductance dont les spires comportent des premier et deuxième niveaux conducteurs horizontaux 12 et 18 interconnectés par des vias 16. Des lignes ou vias d'interconnexions peuvent être réalisés dans les couches isolantes 10, 13 et/ou 17
simultanément au premier niveau 12, aux vias 16 et/ou au deuxième niveau 18.
Dans des applications de type télécommunication, des inductances sont par contre disposées au-dessus de circuits intégrés, aucun autre élément conducteur étant formé dans les couches isolantes 10, 13 et 17 à la verticale de la région occupée par l'inductance. De telles inductances, utilisées dans des dispositifs hyperfréquence, doivent présenter un facteur de qualité Q maximal et pouvoir travailler à une fréquence de résonance optimale et/ou dans une bande de fréquences la plus large possible.
Augmenter le facteur Q conduit principalement à réduire la résistance de l'inductance. Pour ce faire, on a déjà proposé d'utiliser comme matériau conducteur constituant les niveaux 12 et 18 et les vias 16 des matériaux faiblement résistifs tels que du cuivre ou des alliages à base de cuivre. Pour réduire encore la résistivité, on a ensuite proposé d'accroître la surface des niveaux 12 et 18 et les vias 16. Cette augmentation étant impossible dans 1 'épaisseur des couches successives 10, 13, 17 fixée par d'autres contraintes standard, on a formé dans les couches 10 et 17 des niveaux 12 et 18 les plus larges possible, en augmentant de façon correspondante le nombre de vias 16 dans la couche 13. Toutefois, un tel accroissement de largeur des niveaux 12 et 18 est limité du fait du polissage mécano-chimique mis en oeuvre pour individualiser les spires dans chaque couche. En effet, lors d'un polissage CMP d'une surface relativement étendue de cuivre, on observe une déformation de cette surface. Plus particulièrement, cette déformation se traduit par un creux dont la profondeur et l'étendue sont mal définies. La résistance réelle de la ligne parcourue par un courant donné est alors accrue et le facteur de qualité Q diminué. Cette diminution du facteur de qualité Q est incontrôlée. En outre, si la surface est trop importante, cette déformation peut aller jusqu'à un arrachage de la ligne conductrice. Il en résulte une rupture de la spire.
En outre, lorsque l'on tente de faire passer dans un conducteur un courant électrique de fréquence élevée, le courant tend à ne circuler qu'à la périphérie du volume conducteur
(effet de peau) . En d'autres termes, pour des courants de fréquence élevée, au lieu de profiter de toute la surface conductrice, le courant se limite à une faible surface périphérique. Tout se passe alors comme si le courant circulait dans un conducteur de résistance réelle élevée, c'est-à-dire de facteur de qualité réduit. A l'heure actuelle, compte tenu des divers problèmes exposés précédemment, les inductances comportent des niveaux de section d'au plus 14 μm2 et supportent des courants d'une intensité de l'ordre de 56 mA.
Parallèlement, la volonté de transmettre un nombre d'informations de plus en plus élevé et l'encombrement des plages de fréquences conduisent à rechercher des systèmes de communication propres à fonctionner à des fréquences les plus élevées possible avec des facteurs de qualité optimisés.
La présente invention vise par conséquent à proposer une inductance formée dans une puce de circuit intégré dont le facteur de qualité soit parfaitement contrôlé.
La présente invention vise également à proposer une telle inductance dont la fabrication s'inscrive dans la séquence d'étapes couramment mises en oeuvre dans la fabrication des métallisations d'un circuit intégré.
Pour atteindre ces objets, la présente invention prévoit une inductance formée dans des niveaux de métallisation d'un circuit intégré et s 'enroulant dans un plan parallèle à une surface principale du circuit intégré, chaque spire de 1 ' inductance comportant dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation, des lignes conductrices inférieures parallèles s 'étendant le long du motif de 1 ' inductance ;
dans un deuxième niveau des vias, chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et dans un troisième niveau de métallisation, des lignes conductrices supérieures interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique . Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre en vue de dessus partielle et schématique, un motif d'inductance ; les figures 2A à 2D illustrent, en vue en coupe partielle et schématique, différentes étapes de fabrication d'une inductance selon des procédés classiques ; et les figures 3A à 3D illustrent, en vue en coupe partielle et schématique, une inductance selon l'invention en différentes étapes de sa formation.
Comme l'illustre la figure 3A, le procédé selon 1 ' invention commence par la formation, dans une couche isolante 20, de tranchées parallèles. Les dimensions de ces tranchées seront discutées ci-après en relation avec la figure 3C. La couche 20 est superposée à un substrat semiconducteur (non représenté) , par exemple en silicium monocristallin, dans lequel sont intégrés divers éléments. La couche 20 n'est de préférence pas formée directement sur le substrat, mais au-dessus d'au moins un niveau de métallisation.
Ensuite, un matériau conducteur 21, de préférence métallique, par exemple du cuivre ou un alliage à base de cuivre, est déposé sur l'ensemble de la structure de façon à au moins remplir complètement les tranchées précédemment formées.
Aux étapes suivantes, illustrées en figure 3B, le matériau 21 est gravé de façon à ne le maintenir en place que dans les tranchées. Le matériau 21 est complètement éliminé de la surface supérieure de la couche isolante 20. Pour ce faire, on procède, par exemple, à un polissage mécano-chimique (CMP) . On forme ainsi, dans un premier niveau de métallisation Mn, des lignes conductrices parallèles séparées par des portions isolantes 201. En figure 3 on a représenté trois lignes conductrices 211, 212, 213. On veillera, comme l'illustre la figure 3A, à ce que la somme des largeurs des différentes lignes individuelles 211, 212, 213 et des portions isolantes 201 soit égale à la largeur W d'une spire classique (figure 1), c'est-à- dire du premier niveau (12, figure 2) selon l'art antérieur. Ensuite, on dépose une couche isolante 22 de façon que sa surface supérieure soit sensiblement plane.
Aux étapes suivantes, illustrées en figure 3C, on forme des ouvertures dans la couche isolante 22 de façon que chacune découvre au moins partiellement la surface supérieure d'une ligne conductrice 211, 212, 213. Plus particulièrement, la couche isolante 22 est ouverte de telle sorte que chaque ligne conductrice 211, 212, 213 est découverte deux fois selon sa section. Ensuite, on dépose sur l'ensemble de la structure une couche conductrice peu résistive 23, de préférence métallique, par exemple du cuivre ou un alliage de cuivre, de façon à remplir complètement les ouvertures formées précédemment.
Ensuite, comme l'illustre la figure 3D, on procède à un polissage CMP de façon à éliminer le matériau 23 de la surface supérieure de la couche isolante 22. On a ainsi formé un niveau de vias Vn dans lequel différents vias 231, 232, 233, 234, 235, 236 sont noyés dans une couche isolante 22. Chaque ligne 211, 212, 213 du niveau de métallisation inférieur Mn est associée à deux tels vias. Par exemple, la ligne conductrice 211 est en contact avec les deux vias 231 et 232. La ligne 212 est en contact avec les deux vias 233 et 234. La ligne 213 est en contact avec les deux vias 235 et 236.
Ensuite, on dépose une couche isolante 24 et on répète les étapes décrites précédemment en relation avec la figure 3A et 3B de formation de lignes conductrices selon le motif (en vue de dessus) de l'inductance. Toutefois, par rapport à la figure 3A, le motif des lignes conductrices 251, 252, 253 et 254 ainsi formées dans un niveau de métallisation Mn+1 superposé au niveau Vn est décalé par rapport au motif des lignes 211, 212 et 213 du niveau de métallisation Mn sous-jacent au niveau de vias Vn. Plus particulièrement, chaque ligne supérieure 251, 252, 253, 254 est associée à deux vias dont chacun est associé à une ligne conductrice sous-jacente différente. Ainsi, en figure 3D, la ligne conductrice supérieure 252 est formée en contact avec les vias 232 et 233, c'est-à-dire est en contact électrique avec les lignes inférieures 211 et 212. La ligne 212 est elle-même en contact électrique, par le via 234, avec la ligne supérieure 253 qui contacte, par le via 235, la ligne 213. La ligne inférieure 213 à son tour contacte par le via 236 la ligne conductrice supérieure suivante 254. Ainsi, il existe une interconnexion électrique entre les différentes lignes qui forment sur toute la largeur W de la spire de l'inductance un seul conducteur.
On veillera lors de la formation des vias 231, 232, 233, 234, 235 et 236 à en prévoir autant que nécessaire pour assurer une répartition homogène des courants et une homogénéisation des potentiels, afin d'éviter tout éventuel couplage capacitif entre des lignes d'un même niveau. Chaque via 231, 232, 233, 234, 235 et 236 peut être constitué d'une succession d'ouvertures ou d'une ligne conductrice continue.
Un avantage du procédé selon la présente invention est que 1 ' épaisseur de matériau conducteur nécessaire pour former les lignes conductrices individuelles 211, 212, 213, 251, 252,
253, 254 est inférieur à l'épaisseur de la couche homologue (11, figure 2A) nécessaire pour former une unique ligne conductrice sur toute la largeur de la spire. Cette réduction d'épaisseur facilite le polissage CMP d'individualisation des spires de 1 ' inductance consistant à éliminer le matériau conducteur peu
résistif de la surface supérieure de l'isolant 20, 24 dans lequel sont formées les lignes conductrices 211, 212, 213 et 251, 252, 253, 254.
Un autre avantage de la présente invention est qu'en formant ainsi un motif de lignes de cuivre de largeur restreinte séparées par un isolant, les risques de creusement et/ou d'arrachage sont considérablement atténués.
La présente invention permet par conséquent de former une inductance d'une largeur accrue avec un facteur de qualité parfaitement contrôlé. En effet, pour accroître la largeur de la spire, au lieu selon l'art antérieur d'accroître la largeur d'une surface continue de cuivre, on augmente le nombre de lignes parallèles formées dans chacun des niveaux de métallisation Mn, Mn+ι. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, quand des exemples numériques ont été donnés, ces exemples numériques n'ont pas pour objet de limiter la présente invention à de tels exemples. Par ailleurs, l'homme de l'art saura réaliser, le cas échéant, dans chacun des divers niveaux Mn, Vn et Mh+1, en dehors de la région de formation de l'inductance, tout autre élément nécessaire au fonctionnement du dispositif. Il saura également prévoir des éléments propres à éviter tout couplage capacitif entre l'inductance et d'autres éléments formés dans la même puce de circuit intégré. En outre, l'inductance pourra être formée de plus de deux niveaux Mn, Mn+1 pourvu de respecter la structure alternée des contacts entre les différents niveaux.
Claims
1. Inductance formée dans des niveaux de métallisation (Mn, Vn, Mn+1) d'un circuit intégré et s 'enroulant dans un plan parallèle à une surface principale du circuit intégré, caractérisée en ce que chaque spire de 1 ' inductance comporte dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation (Mn) , des lignes conductrices inférieures parallèles (211, 212, 213) s ' étendant le long du motif de 1 ' inductance ; dans un deuxième niveau (Vn) , des vias (231, 232, 233,
234, 235, 236) , chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et, dans un troisième niveau de métallisation (Mn+1) , des lignes conductrices supérieures (251, 252, 253, 254) interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique.
2. Procédé de formation d'une inductance sur une puce de circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes : former, dans un premier niveau de métallisation (Mn) , des premières lignes conductrices parallèles (211, 212, 213) selon le motif, dans un plan parallèle à une surface principale du circuit intégré, de l'inductance ; former, dans un deuxième niveau de métallisation (Vn) , des vias (231, 232, 233, 234, 235, 236), de telle sorte que chaque ligne conductrice sous-jacente contacte au moins deux vias ; et former, dans un troisième niveau de métallisation (Mn+1) , des deuxièmes lignes conductrices (251, 252, 253, 254), selon le motif de l'inductance, les deuxièmes lignes étant décalées par rapport aux premières lignes de façon à contacter des vias associés à des premières lignes distinctes.
3. Procédé selon la revendication 2 , caractérisé en ce que la formation de lignes ou de vias dans un niveau de métallisation donné comporte les étapes suivantes : creuser une couche isolante (20, 24) selon le motif souhaité ; déposer une couche d'un matériau conducteur (25) de façon à remplir les ouvertures précédemment formées ; et procéder à un polissage mécano-chimique, de façon à éliminer ledit matériau conducteur de la surface supérieure de ladite couche isolante considérée, d'où il résulte que le matériau conducteur ne demeure en place que dans les ouvertures précédemment formées.
4. Procédé selon la revendication 3, caractérisé en ce que le matériau conducteur (25) est métallique.
5. Procédé selon la revendication 4, caractérisé en ce que le matériau conducteur (25) est du cuivre ou un alliage à base de cuivre.
6. Procédé selon la revendication 2, caractérisé en ce que les vias (231, 232, 233, 234, 235, 236) sont formés dans des tranchées continues.
7. Procédé selon la revendication 2, caractérisé en ce que les vias (231, 232, 233, 234, 235, 236) sont formés dans une succession d'ouvertures .
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