WO2002037684A1 - Programmierbarer frequenzgenerator - Google Patents

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WO2002037684A1
WO2002037684A1 PCT/EP2001/012190 EP0112190W WO0237684A1 WO 2002037684 A1 WO2002037684 A1 WO 2002037684A1 EP 0112190 W EP0112190 W EP 0112190W WO 0237684 A1 WO0237684 A1 WO 0237684A1
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WO
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frequency
divider
programmable
frequency generator
generator according
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Application number
PCT/EP2001/012190
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English (en)
French (fr)
Inventor
Andreas Kreckl
Martin Frey
Original Assignee
Sz Testsysteme Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sz Testsysteme Ag filed Critical Sz Testsysteme Ag
Publication of WO2002037684A1 publication Critical patent/WO2002037684A1/de

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a programmable frequency generator with minimal signal jitter, which is particularly applicable in automatic test systems for the semiconductor industry.
  • Programmable frequency generators are used in many applications, for example to generate clock signals of different frequencies. In such applications, it is necessary that the programmable frequency generators are programmable in such a way that, depending on the respective programming, they generate a clock signal of a predetermined frequency, which is kept as stable as possible.
  • signal jitter An important interference factor is the so-called signal jitter, which indicates how large a time deviation of the zero crossing of a digital signal from its ideal temporal position is in the time domain. Basically, a distinction can be made between two types of jitter, stochastic jitter and deterministic jitter. The causes of deterministic jitter are system-related and mostly exactly understandable. On the other hand, the cause of stochastic jitter noise. When viewed in the frequency domain, jitter can be seen as phase noise.
  • a specific application of a programmable frequency generator is the use in an automatic test system in industry.
  • Such automatic test systems are used to check the quality of electronic components.
  • parameters which are recorded in the specification of a component are measured and the measured values are used to check whether predetermined quality criteria have been met.
  • the parameters input currents, offset voltages, leakage currents, dielectric strength, input resistances, signal propagation times or rise times can be measured.
  • automatic test systems can already be used in development to characterize a component, or in incoming goods inspection to identify defective components.
  • a programmable frequency generator which has an oscillator, a phase-locked loop and a divider circuit, the oscillator, the phase-locked loop and the divider circuit being connected in series in this order and for a single combination of an output frequency of the oscillator, one a fre - Frequency multiplication of the divider factor determining the phase-locked loop of the phase-locked loop and a divider factor of the divider circuit determining a frequency division of the divider circuit each give a predetermined frequency from the programmable frequency generator.
  • the oscillator, the phase-locked loop and the divider circuit can be optimized independently of one another in such a way that the value of the signal jitter of an output signal of the programmable frequency generator can be minimized.
  • FIG. 1 is a block diagram of a programmable frequency generator according to an embodiment of the present invention.
  • FIG. 2 is a block diagram of a DDS unit used in the programmable frequency generator in FIG. 1;
  • FIG. 6 is a block diagram of a PLL unit used in the programmable frequency generator in FIG. 1;
  • FIG. 7 shows a representation of a PI element used in a loop filter
  • FIG. 8 shows an illustration of a reference frequency suppression filter used in the loop filter
  • Fig. 9 is a block diagram of a divider unit used in the programmable frequency generator in Fig. 1;
  • FIG. 10 shows a block diagram of a possible programming of a PLD used in the divider unit.
  • FIG. 1 shows a block diagram of a programmable frequency generator according to the exemplary embodiment of the present invention.
  • the programmable frequency generator comprises a DDS unit or a unit for direct digital synthesis 100, which acts as an oscillator, a PLL unit or a unit of a phase-locked loop 200, which serves as a phase locked loop, and a division unit 300, which serves as a divider circuit. As shown in Fig. 1, these three units are programmable using a programming interface. Generally speaking, a numerically controlled oscillator or a synthesizer can be used as the oscillator.
  • a signal of a DDS reference frequency frefD D S is input into the DDS unit 100.
  • This DDS reference frequency fref D D S w i r d is generated by means of a temperature-compensated quartz oscillator.
  • the DDS reference frequency f r ef DD S generated by the quartz oscillator is 42.949 MHz.
  • the DDS unit 100 generates a function of a programming each present a signal of a reference frequency frefPLL i n de range of 10 MHz + 500 kHz and outputs it to the PLL unit 200 of FIG.
  • the PLL unit 200 generates a signal of a frequency fvc O ′, which is in a range from 500 MHz to 1000 MHz, depending on the programming at hand, and outputs it to the divider unit 300.
  • the divider unit 300 divides the frequency f ⁇ c ⁇ of the signal that is input from the PLL unit 200 and generates a signal of a frequency f ou t in a range between 100 Hz and 500 MHz depending on the respective programming.
  • frequencies with a step size of 1 Hz in the Range will be from 100 Hz to 500 MHz, the value of the Signaljitters by measures described below, which are carried out in the DDS unit 100, the PLL unit 200 and the divider unit 300 in which the entire range of the frequency ou f t max Is 5 ps effectively.
  • the structure of the DDS unit 100 is described in more detail below.
  • the DDS unit 100 has a DDS module 101 and a low-pass filter 102.
  • the DDS module 101 generates according to the known principle of direct digital synthesis by means of stored digital tables in response to an input through the application programming programming word and the reference frequency f r efDDS for the DDS unit 100 has a frequency f s.
  • FIG. 3 shows a representation of an ideal DDS spectrum.
  • a sampling frequency f a nor its multiples are contained in the ideal DDS spectrum.
  • amplitudes in the frequency range are weighted according to the sinc function.
  • Most of the spectral power is in the useful range ( ⁇ f a / 2), in which the useful signal is also at the frequency f s .
  • such an ideal DDS spectrum cannot be achieved in practice.
  • a digital / analog converter or D / A converter contained in the DDS module 101 represents the quality-determining element of the DDS module 101.
  • the D / A converter mainly causes quantization errors in the D / A conversion due to its limited resolution and dif - differential or integral non-linearities of the D / A converter characteristic. Other non-linearities will become Example caused by finite rise times at inputs and outputs of the D / A converter.
  • FIG. 4 shows a representation of a real DDS spectrum that is achieved in practice by means of the DDS module 101.
  • the useful signal as in FIG. 3, is f s ⁇ f a / 2.
  • the real DDS spectrum also contains interference frequencies.
  • f x denotes an arbitrarily selected interference frequency.
  • Such interference frequencies arise due to stochastic processes and / or, for example, storage pulses, which are generated by errors during the D / A conversion, in which level transitions are affected by overshoots.
  • the sampling frequency f a and its multiples due to sampling frequency couplings due to, for example, coupling of capacitances between lines are contained in the real DDS spectrum. However, this can be avoided by optimizing the system structure.
  • the DDS spectrum contains a noise spectrum which is composed of thermal noise of the components, quantization noise and phase noise.
  • a filter 102 is provided after the DDS module 101, as shown in FIG. 2. Since the output frequency of the DDS block 101, i.e., the reference frequency frefPLL 'we it has been previously described, 500 kHz is detuned only in a narrow frequency range of + is a low pass filter used as the filter 102nd However, a low pass filter cannot remove sidebands that are close to the carrier become. To achieve this, a bandpass filter tuned to the desired range can be used as the filter 102.
  • the AD 9852 type from Analog Devices is used as the DDS module 101.
  • the filter 102 is designed as a sixth-degree elliptical low-pass filter, the cutoff frequency of the filter 102 being 15 MHz.
  • FIG. 5 shows a representation of the filter 102 used in the DDS unit 100.
  • the filter 102 is designed as the sixth-degree elliptical low-pass filter described above.
  • the components of the sixth-degree elliptical low-pass filter are de-normalized using the following equations (1) to (3) and by multiplying the results obtained by predetermined factors which result from a predetermined table in a filter manual for the filter to be trained.
  • C ⁇ is 177 pF by connecting 150 pF and 27 pF in parallel
  • C2 is 15 pF
  • C3 is 330 pF
  • C4 is 27 pF
  • C5 is 302 pF by connecting 220 pF and 82 pF in parallel
  • L is 680 nH
  • L is 820 nH
  • Lg is 470 nH.
  • the reference frequency frefPLL for the PLL unit 200 is output from the filter 102 constructed in this way.
  • the structure of the PLL unit 200 is described in more detail below.
  • the PLL unit 200 has an l / n ⁇ divider 201, a phase detector 202, a loop filter 203, a voltage-controlled oscillator or VCO 204 and an l / n2 divider 205.
  • the PLL unit 200 generates from an input signal with the reference frequency f re FPLL e i n output signal is in a fixed phase relationship to the input signal.
  • a frequency multiplication of the reference frequency f r efPLL can be set as a function of respective division factors n ] _ and n2.
  • the frequency f / C0 'output from the PLL unit 200 is determined by the following equation (4).
  • f VC0 ( n 2 / n l) f refPLL ( 4 )
  • the frequency can be set to any multiple of the reference frequency frefPLL.
  • the l / n_-divider 201 is not used, which means that the division factor n] _ is set to 1, to use the reference frequency f r efPLL a i s fixed phase comparison frequency for the phase detector 202nd Since the reference frequency f r efPLL i n the range of 10 MHz ⁇ 500 kHz is, the division factor n2 is set to values between 50 to 100, to achieve the desired frequency f co between 500 and 1000 MHz.
  • the phase detector 201 detects a phase difference between the reference signal UpLi, with the reference frequency frefPLL and the output signal Uyco m t divided by the divider factor n2, the frequency f ⁇ CO from e VCO 205 and generates a voltage which is proportional to the detected phase difference in a certain range is.
  • the voltage generated by the phase detector 201 has both a DC voltage component and an AC voltage component. To control the VCO 204, however, only the DC voltage component is required. which is filtered out with the loop filter 203.
  • the AC voltage component is thus suppressed by means of the loop filter 203.
  • an active filter is used as the loop filter 203, which has an integrator with a proportional component.
  • the active filter therefore has a PI element. Since such active filters for higher frequencies only have finite attenuation, a reference frequency suppression filter is additionally provided after the active filter, which is a fifth-degree elliptical LC filter.
  • FIG. 7 shows a representation of the PI element used in the loop filter 203 as an active filter.
  • the transfer function of the PI element is given by the following equation (5).
  • values of resistors R] _ and R2 and a capacitor C must be defined for the dimensioning of the PI element.
  • FIG. 8 shows an illustration of the reference frequency suppression filter used in the loop filter 203.
  • the reference frequency rejection filter is a fifth degree elliptical LC filter.
  • values of inductances L22 and L24 and capacitors C 2 ⁇ , C22r c 23 ' c 24 and d C25 must be defined for dimensioning the reference frequency suppression filter.
  • the PLL module of type Q 3236 from Qualcomm which has the 1 / n divider 201, the phase detector 202 and the l / n2 divider 205. Furthermore, the type JTOS-1000W from Minicircuits is used as the VCO 204.
  • K ⁇ 0.302 V / rad
  • a gain of the phase detector 202 is
  • N (50 • 100) 1/2
  • 70 is a geometric mean of the division factor n2 of the l / n2 divider 205 of the PLL unit 200
  • ⁇ 0.7 is a predetermined damping factor of the PLL unit 200.
  • the PLL module of the PE 3236 type from Pedegrine Semiconductor, which has the l / n ⁇ divider 201, the phase detector 202 and the l / n 2 divider 205.
  • the reference frequency suppression filter which is shown in FIG. 8, is dimensioned such that a first filter pole is located exactly at the reference frequency fref P LL. More specifically, a fifth degree elliptical LC filter is formed with a maximum attenuation in the stop band and a cutoff frequency of 2 MHz. The first filter pole is then shifted to 10 MHz by setting a suitable value of a capacitor C24. By selecting values of the inductances L 2 2 and L24 shown in FIG.
  • the loop filter 203 which has the active filter and the reference frequency suppression filter, operates stably.
  • phase detector 202 the loop filter 203 and the VCO 204 are constructed discretely, that is to say separately from one another, since an integrated PLL unit does not have the required performance.
  • the structure of the divider unit 300 is described in more detail below.
  • FIG. 9 shows a block diagram of the divider unit 300.
  • the divider unit 300 has a 1/2 divider 301, first to seventh D flip-flops 302 to 308, a programmable logic arrangement or PLD 309 and a first and a second multiplexer 310 or 311.
  • a signal of the .frequency f ⁇ c ⁇ 'which is in a range between 500 and 1000 MHz is input to the 1/2 divider 301.
  • This 1/2 divider 301 is not programmable or switchable, which means that the frequency is always halved. On the one hand, this achieves the upper limit frequency of 500 MHz and, on the other hand, balances the output signal of the VCO 204.
  • the output signal of the 1/2 divider 301 with a maximum of 500 MHz obtained in this way is then input into a programmable section of the divider unit 300.
  • the divider unit 300 shown in FIG. 9 only has a divider factor of 2 20 , with which a lower cut-off frequency of approximately 250 Hz can be achieved. However, by simply adding further stages to the divider unit 300 shown in FIG. 9, the divider factor of 22 and thus the desired lower limit frequency of 100 Hz can be achieved.
  • the first to third D flip-flops 302 to 304 and the fifth D flip-flop form an asynchronous counter which divides the signal of the frequency v CO of a maximum of 500 MHz to a signal of a frequency of a maximum of 31.5 MHz.
  • the fourth D flip-flop 305 which does not frequency-divide the input signal.
  • the fourth D-flip-flop 305 is supplied with the low-jitter signal of the frequency f ⁇ co at its clock input in order to return the output signal from the third D-flip-flop 304, which has a high jitter due to the passage of several D-flip-flops, with the low-jitter signal of the frequency to synchronize f ⁇ co in order to minimize the number of divider stages or D flip-flops to be traversed, the broadband noise of which adds up and contributes to the signal jitter. It should be noted that the running time of a signal to be synchronized must not be longer than a period of the signal of frequency fyco.
  • ECL modules of the ECLinPS Lite series from Motorola are used for the D flip-flops, which have very steep signal edges of approximately 225 ps and a gate delay time of 600 ps. Because of this gate running time of 600 ps and the previous requirement regarding the running time of the signal to be synchronized and the minimum period of 2 ns at 500 MHz, it follows that the signal after a maximum of three ECL blocks must be synchronized again.
  • Signals at the clock inputs of the first to fourth D flip-flops 302 to 305 are fed to the respective inputs of the first multiplexer 310. Furthermore, the signal output from the fifth D flip-flop 306 is fed to an input of the PLD 309.
  • the PLD 309 is programmed as shown in FIG. 10. More specifically, the PLD 309 is programmed to have two 8-bit counters 312 and 313 with an asynchronous clear input, enable and carry-in inputs and an carry-out output, two eight-way multiplexers 314 and 315 and a two-way multiplexer 316 has.
  • the maximum divisor factor of this arrangement is 2 l ⁇ .
  • the sixth D flip-flop 307 synchronizes the output signal of the PLL with the input signal of the PLD 309.
  • the output signal of the PLD 309 synchronized in this way with the input signal of the PLD 309 is synchronized with the input signal of the frequency f ⁇ c ⁇ by means of the seventh D flip-flop 308.
  • the output signal from the seventh D flip-flop 308 is then input into the second multiplexer 311, into which an output signal from the first multiplexer 310 is also input.
  • the second multiplexer 311 then outputs the output signal with the desired frequency f ou t.
  • the D-Filpflops have a strong reaction from the entrance to the exit. This leads to an "unclean" spectrum with disturbing spectral lines and thus to high values of the signal jitter.
  • the following "slower" D flip-flops reset or switched off by means of a reset input of the directly following D flip-flop. This avoids the disturbing spectral lines and reduces the value of the signal itter.
  • Gate arrays are available in SiGe technology and can therefore process frequencies up to approximately 5 GHz. Gate arrays of this type have the advantage of rapid availability since their production time is a maximum of approximately six weeks. Such an integration can, on the one hand, reduce the board area required and, on the other hand, costs can be saved by replacing several individual modules with external circuitry.
  • each output frequency can be output with only a single setting. However, it is necessary always to all parts, 'that is, the DDS unit 100, the PLL unit 200 and the divider unit 300 to make an adjustment.
  • N the divider factor of the PLL unit 200 and n is the number of divider stages of the divider unit 300 to be switched.
  • an auxiliary variable X is first calculated in accordance with the following equation (12).
  • X here represents the divider factor of the PLL unit 200 for a reference frequency f r efPLL of exactly 10 MHz without the subsequent divider unit 300. X can therefore assume values much less than one. With this auxiliary variable X, the number n of the required divider stages of the divider unit 300 can be calculated using the following equation (13).
  • the calculated value for ld (50 / X) must therefore be rounded up to the nearest integer value.
  • N round (2 n + 1 • X) (14)
  • frefPLL (2n + 1 'fout ) N ( 15 )
  • the DDS unit 100, the PLL unit 200 and the divider unit 300 can be programmed such that for a single combination of a frequency frefPLL 'to be output from the DDS unit, one determines a frequency multiplication of the PLL unit Divider factor of the PLL unit 200 and a divider factor determining the frequency division of the divider unit 300 of the divider unit 300 each output a precisely a predetermined frequency from the programmable frequency generator.
  • the DDS unit 100, the PLL unit 200 and the divider unit 300 can be optimized independently of one another in such a way that the value of the signal jitter of an output signal of the programmable frequency generator can be minimized.
  • a filter 102 such as a low-pass filter, is provided in order to filter out undesired frequency components and thus to minimize the value of the signal jitter.
  • the PLL unit 200 only a single loop filter 203 is provided, the ⁇ 500 kHz can be dimensioned appropriately due to the small frequency detuning of the reference frequency frefPLL i m ⁇ Be ranging from 10 MHz. Furthermore, the pulling range of the frequency fvco is restricted by means of the PLL unit 200 in such a way that the frequency fvco can only change by a factor of two.
  • the RMS value of the signal jitter can be reduced to a value of at most 5 ps by means of these measures.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Es wird ein programmierbarer Frequenzgenerator geschaffen, der einen Oszillator, eine Phasenregelschleife und eine Teilerschaltung aufweist, wobei der Oszillator, die Phasenregelschleife und die Teilerschaltung in dieser Reihenfolge in Reihe geschaltet sind und für jeweils eine einzige Kombination einer Ausgangsfrequenz des Oszillators, eines eine Frequenzvervielfachung der Phasenregelschleife bestimmenden Teilerfaktors der Phasenregelschleife und eines eine Frequenzteilung der Teilerschaltung bestimmenden Teilerfaktors der Teilerschaltung jeweils genau eine vorbestimmte Frequenz aus dem programmierbaren Frequenzgenerator ausgegeben wird.

Description

Beschreibung
PROGRAMMIERBARER FREQUENZGENERATOR
Die vorliegende Erfindung betrifft einen programmierbaren Frequenzgenerator mit minimalem Signaljitter, der insbesondere in automatischen Testsystemen für die Halbleiterindustrie anwendbar ist.
Programmierbare Frequenzgeneratoren kommen bei vielen Anwendungen zum Beispiel zum Erzeugen von Taktsignalen unterschiedlicher Frequenzen zum Einsatz. Bei derartigen Anwendungen ist es erforderlich, daß die programmierbaren Frequenzgeneratoren derart programmierbar sind, daß sie in Abhängigkeit einer jeweiligen Programmierung ein Taktsignal einer vorbestimmten Frequenz erzeugen, die möglichst stabil gehalten wird.
Ein wesentlicher Störfaktor ist der sogenannte Signaljitter, der angibt, wie groß im Zeitbereich eine zeitliche Abweichung des Nulldurchgangs eines digitalen Signals von seiner idealen zeitlichen Position ist. Grundsätzlich kann zwischen zwei Arten von Jitter unterschie- den werden, dem stochastischen Jitter und dem deterministischen Jitter. Die Ursachen des deterministischen Jit- ters sind systembedingt und meist exakt nachvollziehbar. Andererseits ist die Ursache für stochastischen Jitter Rauschen. Bei einer Betrachtung im Frequenzbereich ist Jitter als Phasenrauschen erkennbar.
Aufgrund von technischen Eigenschaften eines verwendeten Systems führt ein Überschreiten von bestimmten Rausch- und Jitterwerten zu Fehlern in einem Ausgangs- signal. Je nach Art des verwendeten Systems können diese Fehler bei digitalen Systemen Bitfehler und bei analogen Systemen verrauschte Träger sein.
Eine spezifische Anwendung eines programmierbaren Frequenzgenerators ist die Verwendung in einem automati- sehen Testsystem in der Industrie. Derartige automatische Testsysteme werden verwendet, um elektronische Bauelemente auf ihre Qualität hin zu überprüfen. Bei einer derartigen Überprüfung werden Parameter, die in der Spezifikation eines Bauelements festgehalten werden, gemessen und wird anhand der gemessenen Werte überprüft, ob vorbestimmte Qualitätskriterien erfüllt sind. Bei einem Produktionstest können zum Beispiel die Parameter Eingangsströme, Versatzspannungen, Leckströme, Spannungsfestigkeit, Eingangswiderstände, Signallaufzeiten oder -an- stiegszeiten gemessen werden. Neben einem Verwenden bei Produktionstests können automatische Testsysteme bereits in der Entwicklung, um ein Bauelement zu charakterisieren, oder in der Wareneingangskontrolle eingesetzt werden, um fehlerhafte Bauelemente zu erkennen.
Wie es leicht ersichtlich ist, müssen bei einem derartigen automatischen Testsystem äußerst genaue Taktsignale mit sehr geringen Jitterwerten zum Testen der Bauelemente von einem programmierbaren Frequenzgenerator er- zeugt werden, um Meßergebnisse mit geringen Fehlern und geringer Unsicherheit zu erzielen. Weiterhin ist es erforderlich, daß der programmierbare Frequenzgenerator sowohl möglichst viele unterschiedliche als auch möglichst hohe Frequenzen erzeugen kann. Daher ergibt sich das Pro- blem, daß die Jitterwerte im gesamten Frequenzbereich, in dem Taktsignale erzeugt werden können, gering gehalten werden müssen, um eine zuverlässige Funktionsweise des programmierbaren Frequenzgenerators sicherzustellen.
Es ist demgemäß die Aufgabe der vorliegenden Erfindung, einen programmierbaren Frequenzgenerator zu schaf- fen, der Taktsignale mit sehr geringem Signaljitter und mit sehr vielen unterschiedlichen Frequenzen bis hin zu sehr hohen Frequenzen erzeugen kann.
Diese Aufgabe wird mit den in Anspruch 1 angegebenen Maßnahmen gelöst.
Genauer gesagt wird erfindungsgemäß ein programmierbarer Frequenzgenerator geschaffen, der einen Oszillator, eine Phasenregelschleife und eine Teilerschaltung aufweist, wobei der Oszillator, die Phasenregelschleife und die Teilerschaltung in dieser Reihenfolge in Reihe geschaltet sind und für jeweils eine einzige Kombination einer Ausgangsfrequenz des Oszillators, eines eine Fre- quenzvervielfachung der Phasenregelschleife bestimmenden Teilerfaktors der Phasenregelschleife und eines eine Frequenzteilung der Teilerschaltung bestimmenden Teilerfaktors der Teilerschaltung jeweils genau eine vorbestimmte Frequenz aus dem programmierbaren Frequenzgenerator aus- gegeben wird.
Dadurch sind der Oszillator, die Phasenregelschleife und die Teilerschaltung derart unabhängig voneinander optimierbar, daß der Wert des Signaljitters eines Ausgangs- Signals des programmierbaren Frequenzgenerators minimiert werden kann.
Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
Die vorliegende Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
Es zeigt: Fig. 1 ein Blockschaltbild eines programmierbaren Frequenzgenerators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 ein Blockschaltbild einer in dem programmierbaren Frequenzgenerator in Fig. 1 verwendeten DDS-Ein- heit;
Fig. 3 eine Darstellung eines idealen DDS-Spektrums ;
Fig. 4 eine Darstellung eines realen DDS-Spektru s ;
Fig. 5 eine Darstellung eines in der DDS-Einheit verwendeten Tiefpaßfilters;
Fig. 6 ein Blockschaltbild einer in dem programmierbaren Frequenzgenerator in Fig. 1 verwendeten PLL-Ein- heit ;
Fig. 7 eine Darstellung eines in einem Schleifenfilter verwendeten PI-Glieds;
Fig. 8 eine Darstellung eines in dem Schleifenfilter verwendeten Referenzfrequenz-Unterdrückungsfil- ters ;
Fig. 9 ein Blockschaltbild einer in dem programmierbaren Frequenzgenerator in Fig. 1 verwendeten Teilereinheit; und
Fig. 10 ein Blockschaltbild einer möglichen Programmierung einer in der Teilereinheit verwendeten PLD.
Es folgt die Beschreibung eines Ausführungsbeispiels der vorliegenden Erfindung. Fig. 1 zeigt ein Blockschaltbild eines programmierbaren Frequenzgenerators gemäß dem Ausführungsbeispiel der vorliegenden Erfindung.
Der programmierbare Frequenzgenerator weist eine DDS- Einheit bzw. eine Einheit zur direkten digitalen Synthese 100, die als ein Oszillator die,nt, eine PLL-Einheit bzw. eine Einheit einer phasenstarren Regelschleife 200, die als eine Phasenregelschleife dient, und eine Teilerein- heit 300 auf, die als eine Teilerschaltung dient. Wie es in Fig. 1 gezeigt ist, sind diese drei Einheiten mittels einer Programmierschnittstelle programmierbar. Allgemein ausgedrückt kann als der Oszillator ein numerisch gesteuerter Oszillator oder ein Synthesizer verwendet werden.
In die DDS-Einheit 100 wird ein Signal einer DDS-Re- ferenzfrequenz frefDDS eingegeben. Diese DDS-Referenzfre- quenz frefDDS wird mittels eines temperaturkompensierten Quarzoszillators erzeugt. Die von dem Quarzoszillator er- zeugte DDS-Referenzfrequenz frefDDS beträgt 42,949 MHz. Die DDS-Einheit 100 erzeugt in Abhängigkeit einer jeweils vorliegenden Programmierung ein Signal einer Referenzfrequenz frefPLL in de Bereich von 10 MHz + 500 kHz und gibt dieses zu der PLL-Einheit 200 aus. Die PLL-Einheit 200 erzeugt in Abhängigkeit einer jeweils vorliegenden Programmierung ein Signal einer Frequenz fvcO' die sich in einem Bereich von 500 MHz bis 1000 MHz befindet, und gibt dieses, zu der Teilereinheit 300 aus. Die Teilereinheit 300 teilt die Frequenz fγcθ des Signals, das von der PLL-Einheit 200 eingegeben wird, und erzeugt in Abhängigkeit einer jeweils vorliegenden Programmierung ein Signal einer Frequenz fout in einem Bereich zwischen 100 Hz und 500 MHz. Durch den zuvor beschriebenen Aufbau und die voneinander unabhängige Programmierbarkeit der DDS-Ein- heit 100, der PLL-Einheit 200 und der Teilereinheit 300 können Frequenzen mit einer Schrittweite von 1 Hz in dem Bereich von 100 Hz bis 500 MHz eingestellt werden, wobei der Wert des Signaljitters durch nachfolgend beschriebene Maßnahmen, die in der DDS-Einheit 100, der PLL-Einheit 200 und der Teilereinheit 300 durchgeführt werden, in dem gesamten Bereich der Frequenz fout maximal 5 ps effektiv beträgt .
Nachfolgend wird der Aufbau der DDS-Einheit 100 detaillierter beschrieben.
Wie es in Fig. 2 gezeigt ist, weist die DDS-Einheit 100 einen DDS-Baustein 101 und ein Tiefpaßfilter 102 auf. Der DDS-Baustein 101 erzeugt nach dem bekannten Prinzip der direkten digitalen Synthese mittels digital gespei- cherter Tabellen in Abhängigkeit von einem über die Programmierschnittstelle eingegebenen Programmierwort und der Referenzfrequenz frefDDS für die DDS-Einheit 100 eine Frequenz fs.
Fig. 3 zeigt eine Darstellung eines idealen DDS-Spek- trums . Wie es ersichtlich ist, sind weder eine Abtastfrequenz fa noch deren Vielfache in dem idealen DDS-Spektrum enthalten, Weiterhin sind Amplituden in dem Frequenzbereich nach der sinc-Funktion gewichtet. Der größte Teil der spektralen Leistung liegt im Nutzbereich (< fa/2), in dem ebenso das Nutzsignal bei der Frequenz fs liegt. Ein derartiges ideales DDS-Spektrum ist jedoch in der Praxis nicht erzielbar.
Vielmehr stellt ein in dem DDS-Baustein 101 enthaltener Digital/Analogwandler bzw. D/A-Wandler das gütebestimmende Element des DDS-Bausteins 101 dar. Der D/AWandler verursacht hauptsächlich Quantisierungsfehler bei der D/A-Wandlung durch seine begrenzte Auflösung und dif- ferentielle oder integrale Nichtlinearitäten der D/AWandler-Kennlinie. Weitere Nichtlinearitäten werden zum Beispiel durch endliche Anstiegszeiten an Ein- und Ausgängen des D/A-Wandlers verursacht.
Fig. 4 zeigt eine Darstellung eines realen DDS-Spek- trums, das in der Praxis mittels des DDS-Bausteins 101 erzielt wird. Wie es ersichtlich ist, liegt das Nutzsignal wie in Fig. 3 bei fs < fa/2 . Ferner sind in dem realen DDS-Spektrum Anteile von Vielfachen nfs (n = 2, 3, 4 ...) der Frequenz fs des Nutzsignals enthalten. Dies wird durch nichtlineare Verzerrungen verursacht, die hauptsächlich durch den D/A-Wandler entstehen. Weiterhin sind in dem realen DDS-Spektrum Störfrequenzen enthalten. In Fig. 4 bezeichnet fx eine willkürlich gewählte Störfrequenz. Derartige Störfrequenzen entstehen aufgrund von stochastischen Vorgängen und/oder zum Beispiel Storimpul- sen, die durch Fehler während der D/A-Wandlung erzeugt werden, bei der Pegelübergänge mit Überschwingern behaftet sind. Weiterhin sind die Abtastfrequenz fa und deren Vielfache aufgrund von Abtastfrequenzkopplungen aufgrund von zum Beispiel Kopplungen von Kapazitäten zwischen Leitungen in dem realen DDS-Spektrum enthalten. Dies kann jedoch durch eine Optimierung des Systemaufbaus vermieden werden. Schließlich ist in dem DDS-Spektrum ein Rauschspektrum enthalten, das sich aus thermischem Rauschen der Bauelemente, Quantisierungsrauschen und Phasenrauschen zusammensetzt.
Um die zuvor beschriebenen Störeinflüsse zu verringern, ist, wie es in Fig. 2 gezeigt ist, ein Filter 102 nach dem DDS-Baustein 101 vorgesehen. Da die Ausgangsfrequenz des DDS-Bausteins 101, das heißt die Referenzfrequenz frefPLL' w e es vorhergehend beschrieben worden ist, lediglich in einem schmalen Frequenzbereich von + 500 kHz verstimmt wird, wird ein Tiefpaßfilter als das Filter 102 verwendet. Jedoch können mit einem Tiefpaßfilter keine nahe am Träger liegenden Seitenbänder beseitigt werden. Um dies zu erzielen, kann als das Filter 102 ein auf den erwünschten Bereich abgestimmtes Bandpaßfilter verwendet werden.
Bei einer Umsetzung des programmierbaren Frequenzgenerators in die Praxis wird als der DDS-Baustein 101 der Typ AD 9852 der Firma Analog Devices verwendet. Das Filter 102 wird als elliptisches Tiefpaßfilter sechsten Grades ausgebildet, wobei die Grenzfrequenz des Filters 102 15 MHz beträgt. Folgende weitere Werte sind für das Filter 102 ausgewählt worden, wobei ein mögliches Auswahlkriterium die Sperrdämpfung as ist: normierte Sperrkreisfrequenz Ωs = 2,191938860, Sperrdämpfung as = 74,6 dB, normierter Eingangswiderstand r]_ = 1, normierter Aus- gangswiderstand r2 = 1, Struktur A.
Fig. 5 zeigt eines Darstellung des in der DDS-Einheit 100 verwendeten Filters 102. Wie es aus Fig. 5 ersichtlich ist, ist das Filter 102 als das vorhergehend be- schriebene elliptische Tiefpaßfilter sechsten Grades ausgebildet .
Eine Entnormierung der Komponenten des elliptischen Tiefpaßfilters sechsten Grades erfolgt mittels der nach- folgenden Gleichungen (1) bis (3) und mittels einer Multiplikation der erzielten Ergebnisse mit vorbestimmten Faktoren, die sich aus einer vorgegebenen Tabelle eines Filterhandbuchs für das auszubildende Filter ergeben'.
C2v-.l/C2v = l/(ωχc) (!)
L2V = XL/ω (2)
ω = 2πf • • (3)
wobei XL = Xc = 50 Ω, f = 15 MHz und v eine ganze Zahl von 1 bis 3 ist.
Nach Multiplikation mit den vorbestimmten Faktoren, die für Ci mit 0,828204, für C2 mit 0,074478, für C3 mit 1,568427, für C4 mit 0,129909, für C5 mit 1,373533, für L2 mit 1,372311, für L mit 1,498320 und für Lg mit 0,899534 gegeben sind, werden die folgenden Werte der Komponenten des Filters 102 erhalten.
Figure imgf000011_0001
Die derart berechneten Werte werden dann durch Werte von Bauelementen aus einer Normreihe ersetzt, wodurch die Komponenten des Filters 102 wie folgt festgelegt sind. C^ beträgt 177 pF durch Parallelschaltung von 150 pF und 27 pF, C2 beträgt 15 pF, C3 beträgt 330 pF, C4 beträgt 27 pF, C5 beträgt 302 pF durch Parallelschaltung von 220 pF und 82 pF, L beträgt 680 nH, L beträgt 820 nH und Lg beträgt 470 nH .
Aus dem derart aufgebauten Filter 102 wird die Referenzfrequenz frefPLL für die PLL-Einheit 200 ausgegeben.
Nachfolgend wird der Aufbau der PLL-Einheit 200 detaillierter beschrieben.
Wie es in Fig. 6 gezeigt ist, weist die PLL-Einheit 200 einen l/n}_-Teiler 201, einen Phasendetektor 202, ein Schleifenfilter 203, einen spannungsgesteuerten Oszillator bzw. VCO 204 und einen l/n2~Teiler 205 auf.
Die PLL-Einheit 200 erzeugt aus einem Eingangssignal mit der Referenzfrequenz frefPLL ein Ausgangssignal, das in einer festen Phasenbeziehung zu dem Eingangssignal steht. Mit dem 1/n^-Teiler 201 und dem l/n2~Teiler 205 kann in Abhängigkeit jeweiliger Teilerfaktoren n]_ und n2 eine Frequenzvervielfachung der Referenzfrequenz frefPLL eingestellt werden.
Die Frequenz f/C0' die aus der PLL-Einheit 200 ausgegeben wird, ist mittels der nachfolgenden Gleichung (4) festgelegt .
fVC0 = (n2/nl)frefPLL (4)
Auf diese Weise kann die Frequenz auf jedes beliebig Vielfache der Referenzfrequenz frefPLL eingestellt wer- den.
Im vorliegenden Fall wird der l/n_-Teiler 201 nicht verwendet, was bedeutet, daß der Teilerfaktor n]_ auf 1 festgelegt ist, um die Referenzfrequenz frefPLL ais feste Phasenvergleichsfrequenz bei dem Phasendetektor 202 zu verwenden. Da sich die Referenzfrequenz frefPLL in dem Bereich von 10 MHz ± 500 kHz befindet, wird der Teilerfaktor n2 auf Werte zwischen 50 bis 100 eingestellt, um die erwünschte Frequenz f co zwischen 500 und 1000 MHz zu erzielen.
Der Phasendetektor 201 erfaßt eine Phasendifferenz zwischen dem Referenzsignal UpLi, mit der Referenzfrequenz frefPLL un dem durch den Teilerfaktor n2 geteilten Aus- gangssignal Uyco m t der Frequenz fτCO aus e VCO 205 und erzeugt eine Spannung, die in einem bestimmten Bereich proportional zu der erfaßten Phasendifferenz ist. Die von dem Phasendetektor 201 erzeugte Spannung weist sowohl einen Gleichspannungsanteil als auch einen Wech- selspannungsanteil auf. Zum Ansteuern des VCO 204 ist jedoch lediglich der Gleichspannungsanteil erforderlich, der mit dem Schleifenfilter 203 herausgefiltert wird.
Mittels des Schleifenfilters 203 wird also der Wechselspannungsanteil unterdrückt. In diesem Ausführungsbei- spiel der vorliegenden Erfindung wird als das Schleifenfilter 203 ein aktives Filter verwendet, das einen Integrator mit einem Proportionalanteil aufweist. Das aktive Filter weist also ein PI-Glied auf. Da derartige aktive Filter für höhere Frequenzen lediglich eine endliche Dämpfung aufweisen, ist zusätzlich nach dem aktiven Filter ein Referenzfrequenz-Unterdrückungsfilter vorgesehen, das ein elliptisches LC-Filter fünften Grades ist.
Fig. 7 zeigt eine Darstellung des in dem Schleifen- filter 203 verwendeten PI-Glieds als aktives Filter. Die Übertragungsfunktion des PI-Glieds ist durch die nachfolgende Gleichung (5) gegeben.
F(s) = (1 + sτ2)/(sτ1) (5)
wobei s die komplexe Frequenz, τ]_ = R_C und X2 = R2 C ist. Dieses PI-Glied weist einen Pol bei der Frequenz von 0 Hz auf, wodurch das PI-Glied 'für Gleichspannungen im Idealfall unendlich verstärkend wirkt. Dies führt dazu, daß eine verbleibende Phasendifferenz zu null ausgeregelt wird.
Wie es aus Fig. 7 ersichtlich ist, müssen zur Dimensionierung des PI-Glieds Werte von Widerständen R]_ und R2 und eines Kondensators C festgelegt werden.
Beim Festlegen der Werte der Widerstände R]_ und R2 und des Kondensators C des PI-Glieds sind Parameter zu berücksichtigen, die sich durch die anderen verwendeten Komponenten in der PLL-Einheit 200 ergeben. Fig. 8 zeigt eine Darstellung des in dem Schleifenfilter 203 verwendeten Referenzfrequenz-Unterdrückungsfilters. Wie es zuvor beschrieben worden ist, ist das Referenzfrequenz-Unterdrückungsfilter ein elliptisches LC- Filter fünften Grades.
Wie es aus Fig. 8 ersichtlich ist, müssen zur Dimensionierung des Referenzfrequenz-Unterdrückungsfilters Werte von Induktivitäten L22 und L24 und Kondensatoren C2ι, C22r c23' c24 und C25 festgelegt werden.
Es ist von den Erfindern der vorliegenden Erfindung festgestellt worden, daß das Jitterverhalten der Referenzfrequenz frefPLL in einem gewissen Rahmen keinen bzw. geringen Einfluß auf das Jitterverhalten der Frequenz vco aufweist. Daher wird bei der Dimensionierung des Schleifenfilters ein optimales Einschwingen und eine maximale Ziehzeit bei einem Ausgangsfrequenzsprung der PLL- Einheit 200 berücksichtigt.
Bei der Umsetzung des programmierbaren Frequenzgenerators in die Praxis wird der PLL-Baustein des Typs Q 3236 der Firma Qualcomm verwendet, der den 1/nι-Teiler 201, den Phasendetektor 202 und den l/n2~Teiler 205 auf- weist. Weiterhin wird als der VCO 204 der Typ JTOS-1000W der Firma Minicircuits verwendet.
Mit diesen Komponenten und den nachfolgenden Gleichungen (6) bis (10) können dann die Werte der Wider- stände R]_ und R2 und des Kondensators C des PI-Glieds berechnet werden.
U.
B. rι=~ (6)
2Δry
Figure imgf000015_0001
2 rn = : ( 8 )
— <a n
T l = RiC ( 9 )
τ2 = R2C . ( 10 )
wobei Tp = 500 μs eine Ziehzeit der PLL-Einheit 200 bei einem Ausgangsfrequenzsprung Δω = 1000 MHz - 500 MHz = 500 MHz ist, KQ = 2π • 40 MHz/V ein Kreisfrequenzverstärkungsfaktor des VCO 204 ist, üg = 5 V eine Betriebsspannung des Phasendetektors 202 ist, K^ = 0,302 V/rad ein Verstärkungsfaktor des Phasendetektors 202 ist, N = (50 • 100)1/2 « 70 ein geometrisches Mittel des Teilerfaktors n2 des l/n2-Teilers 205 der PLL-Einheit 200 ist und ξ = 0,7 ein vorgegebener Dämpfungsfaktor der PLL-Einheit 200 ist.
Einer der Werte der Widerstände . und R2 und des Kondensators C wird festgelegt und die anderen Werte können dann mittels der vorhergehenden Gleichungen berechnet werden. Für den PLL-Baustein des Typs Q 3236 der Firma Qualcomm wird der Wert des Widerstands R]_ laut Herstel- lerempfehlung auf 1,5 kHz festgelegt. Dadurch ergeben sich für den Wert des Widerstands R2 = 285 Ω und für den Wert des Kondensators C = 33,3 nF. Nach dem Auswählen von Normwerten werden für den Wert des Widerstands R2 = 270 Ω und für den Wert des Kondensators C = 33 nF festge- legt.
Bei einer alternativen Umsetzung des programmierbaren Frequenzgenerators in die Praxis wird der PLL-Baustein des Typs PE 3236 der Firma Pedegrine Semiconductor verwendet, der den l/n^-Teiler 201, den Phasendetektor 202 und den l/n2-Teiler 205 aufweist. Für diesen PLL-Baustein werden die Werte der Widerstände R^ = 5,1 kΩ, R2 = 1012 Ω und des Kondensators C = 6,5 nF erzielt. Nach dem Auswählen von Normwerten werden für den Wert des Widerstands R2 = 1000 Ω und für den Wert des Kondensators C = 6,8 nF festgelegt.
Das Referenzfrequenz-Unterdrückungsfilter, das in Fig. 8 gezeigt ist, wird derart dimensioniert, daß sich ein erster Filterpol genau bei der Referenzfrequenz frefPLL befindet. Genauer gesagt wird ein elliptisches LC-Filter fünften Grades mit einer maximalen Dämpfung im Sperrbereich und einer Grenzfrequenz von 2 MHz ausgebildet. Mittels eines Festlegens eines geeigneten Werts eines Kondensators C24 wird dann der erste Filterpol zu 10 MHz verschoben. Durch ein Auswählen von Werten der in Fig. 8 gezeigten Induktivitäten L22 und L24 und Kondensa- toren C2ι, C22 c23' c24 und C25 aus Normwerten werden die folgenden Werte festgelegt: L22 = ^24 = 10 V^ ' c21 = C25 = 470 pF, C22 = 10 pF, C23 = 1,2 nF , C24 = 27 pF . Dadurch befindet sich der Filterpol bei 9,7 MHz.
Untersuchungen der Erfinder der vorliegenden Erfindung haben gezeigt, daß das Schleifenfilter 203, das das aktive Filter und das Referenzfrequenz-Unterdrückungsfilter aufweist, stabil arbeitet.
Es ist anzumerken, daß es zum Minimieren des Signal- jitters erforderlich ist, eine hochwertige PLL-Einheit 200 zu verwenden. Dies kann nur dadurch erzielt werden, daß der Phasendetektor 202, das Schleifenfilter 203 und der VCO 204 diskret, das heißt getrennt voneinander, auf- gebaut werden, da eine integrierte PLL-Einheit das erforderliche Leistungsvermögen nicht aufweist. Nachfolgend wird der Aufbau der Teilereinheit 300 detaillierter beschrieben.
Fig. 9 zeigt ein Blockschaltbild der Teilereinheit 300.
Die Teilereinheit 300 weist einen 1/2-Teiler 301, erste bis siebte D-Flipflops 302 bis 308, eine programmier- bare Logikanordnung bzw. PLD 309 und einen ersten und einen zweiten Multiplexer 310 bzw. 311 auf.
Ein Signal der .Frequenz fγcθ' die sich in einem Bereich zwischen 500 und 1000 MHz befindet, wird in den 1/2-Teiler 301 eingegeben. Dieser 1/2-Teiler 301 ist nicht programmierbar bzw. schaltbar, was bedeutet, daß die Frequenzhalbierung immer durchgeführt wird. Dadurch wird einerseits die obere Grenzfrequenz von 500 MHz erzielt und andererseits eine Symmetrierung des Ausgangs- Signals des VCO 204 erzielt.
Das derart erzielte Ausgangssignal des 1/2-Teilers 301 mit maximal 500 MHz wird dann in einen programmierbaren Abschnitt der Teilereinheit 300 eingegeben. Um die erwünschte untere Grenzfrequenz von 100 Hz erzielen zu können, muß der programmierbare Abschnitt der Teilereinheit in 22 Stufen schaltbar bzw. programmierbar sein, was bei einem Binärteiler einem Teilerfaktor von 222 = 4194304 entspricht. Es ist anzumerken, daß die in Fig. 9 gezeigte Teilereinheit 300 lediglich einen Teilerfaktor von 220 aufweist, mit der eine untere Grenzfrequenz von ca. 250 Hz erreichbar ist. Jedoch kann durch einfaches Hinzufügen weiterer Stufen zu der in Fig. 9 gezeigten Teilereinheit 300 der Teilerfaktor von 222 und somit die erwünschte untere Grenzfrequenz von 100 Hz erreicht werden. Um einen Signaljitter möglichst gering zu halten, wird eine Forderung nach möglichst wenig Teilerstufen mit einer Forderung nach steilflankigen Signalen kombiniert. Dies wird wie folgt realisiert. Die ersten bis dritten D- Flipflops 302 bis 304 und das fünfte D-Flipflop bilden einen asynchronen Zähler aus, der das Signal der Frequenz vCO von maximal 500 MHz zu einem Signal einer Frequenz von maximal 31,5 MHz teilt. Der asynchrone Zähler weist also einen Teilerfaktor von 24 = 16 auf. Wie es aus Fig. 9 ersichtlich ist, befindet sich zwischen dem dritten D- Flipflop 304 und dem fünften D-Flipflop 306, die Teil des asynchronen Zählers sind, das vierte D-Flipflop 305, das keine Frequenzteilung des Eingangssignals durchführt. Vielmehr wird dem vierten D-Flipflop 305 an seinem Takteingang das jitterarme Signal der Frequenz fγco zugeführt, um das Ausgangssignal aus dem dritten D-Flipflop 304, das aufgrund des Durchlaufens mehrerer D-Flipflops einen hohen Jitter aufweist, wieder mit dem jitterarmen Signal der Frequenz fγco zu synchronisieren, um die Anzahl der zu durchlaufenden Teilerstufen bzw. D-Flipflops zu minimieren, deren Breitbandrauschen sich aufsummiert und zu dem Signaljitter beiträgt. Dabei ist zu beachten, daß eine Laufzeit eines zu synchronisierenden Signals nicht länger als eine Periodendauer des Signals der Frequenz fyco sein darf.
Bei der Umsetzung des programmierbaren Frequenzgenerators in die Praxis werden für die D-Flipflops ECL-Bau- steine der Serie ECLinPS Lite der Firma Motorola verwendet, die sehr steile Signalflanken von ungefähr 225 ps und eine Gatterlaufzeit von 600 ps aufweisen. Aufgrund dieser Gatterlaufzeit von 600 ps und der vorhergehenden Forderung bezüglich der Laufzeit des zu synchronisieren- den Signals und der minimalen Periodendauer von 2 ns bei 500 MHz ergibt sich, daß das Signal nach maximal drei ECL-Bausteinen wieder synchronisiert werden muß.
Signale an den Takteingängen der ersten bis vierten D-Flipflops 302 bis 305 werden jeweiligen Eingängen des ersten Multiplexers 310 zugeführt. Weiterhin wird das aus dem fünften D-Flipflop 306 ausgegebene Signal einem Eingang der PLD 309 zugeführt.
Die PLD 309 ist derart programmiert, wie es in Fig. 10 gezeigt ist. Genauer gesagt ist die PLD 309 derart programmiert, daß sie zwei 8-Bitzähler 312 und 313 mit einem asynchronen Löscheingang, Eingängen Enable und Carry-In und einem Ausgang Carry-Out, zwei Achtfach-Mul- tiplexer 314 und 315 und einen Zweifach-Multiplexer 316 aufweist. Der maximale Teilerfaktor dieser Anordnung beträgt 2lβ.
Mit dem sechsten D-Flipflop 307 wird das Ausgangssignal der PLL mit dem Eingangssignal der PLD 309 syn- chronisiert. Schließlich wird das derart mit dem Eingangssignal der PLD 309 synchronisierte Ausgangssignal der PLD 309 mittels des siebten D-Flipflops 308 mit dem Eingangssignal der Frequenz fγcθ synchronisiert. Das Ausgangssignal aus dem siebten D-Flipflop 308 wird dann in den zweiten Multiplexer 311 eingegeben, in den ebenso ein Ausgangssignal aus dem ersten Multiplexer 310 eingegeben wird. Der zweite Multiplexer 311 gibt dann das Ausgangssignal mit der erwünschten Frequenz fout aus.
Erfindungsgemäß ist es festgestellt worden, daß die D-Filpflops eine starke Rückwirkung vom Eingang auf den Ausgang aufweisen. Dies führt zu einem "unsauberen" Spektrum mit störenden Spektrallinien und damit zu hohen Werten des Signaljitters . Um diese hohen Werte des Signal- jitters zu vermeiden, werden bei einem Abgreifen eines Signals des asynchronen Zählers nachfolgende "langsamere" D-Flipflops mittels eines Reseteingangs des direkt nachfolgenden D-Flipflops zurückgesetzt bzw. ausgeschaltet. Dadurch werden die störenden Spektrallinien vermieden und der Wert des Signal itters verringert.
Da aufgrund hoher Eingangsfrequenzen und der erforderlichen Synchronisation sehr viele einzelne ECL-Bau- steine als D-Flipflops verwendet werden, besteht die Möglichkeit, die Teilereinheit 300 in einem Gate-Array zu verwirklichen. Gate-Arrays sind in SiGe-Technologie verfügbar und können daher Frequenzen bis zu ungefähr 5 GHz verarbeiten. Derartige Gate-Arrays weisen den Vorteil einer schnellen Verfügbarkeit auf, da ihre Produktionszeit maximal ungefähr sechs Wochen beträgt. Durch eine derar- tige Integration kann einerseits eine erforderliche Platinenfläche verringert werden und können andererseits durch das Ersetzen von mehreren einzelnen Bausteinen mit Externbeschaltung Kosten eingespart werden.
Nachfolgend wird beschrieben, auf welche Weise ein Einstellen einer Ausgangsfrequenz fout des wie zuvor beschrieben aufgebauten programmierbaren Frequenzgenerators durchgeführt wird.
Es ist anzumerken, daß bei dem zuvor beschriebenen programmierbaren Frequenzgenerator jede Ausgangsfrequenz mit lediglich einer einzigen Einstellung ausgegeben werden kann. Jedoch ist es erforderlich, immer an allen Teilen,' das heißt der DDS-Einheit 100, der PLL-Einheit 200 und der Teilereinheit 300, eine Einstellung vorzunehmen.
Die Ausgangsfrequenz des programmierbaren Frequenzgenerators ist durch die nachfolgende Gleichung (11) gegeben.
-out = (frefPLL ' N)/(2n+l) (11) wobei N der Teilerfaktor der PLL-Einheit 200 und n die Anzahl der zu schaltenden Teilerstufen der Teilereinheit 300 ist.
Für ein Berechnen ausgehend von der Ausgangsfrequenz fout wird zuerst eine Hilfsvariable X gemäß der nachfolgenden Gleichung (12) berechnet.
X = fout /10 MHz (12)
X stellt hier den Teilerfaktor der PLL-Einheit 200 für eine Referenzfrequenz frefPLL von genau 10 MHz ohne die nachfolgende Teilereinheit 300 dar. X kann somit Werte sehr viel kleiner als eins annehmen. Mit dieser Hilfsvariable X kann die Anzahl n der erforderlichen Teilerstufen der Teilereinheit 300 durch die nachfolgende Gleichung (13) berechnet werden.
Figure imgf000021_0001
Der berechnete Wert für ld(50/X) ist also auf den nächsten ganzzahligen Wert aufzurunden.
Der Wert für den Teilerfaktor N der PLL-Einheit 300 ist durch die nachfolgende Gleichung (14) gegeben.
N = round(2n+1 • X) (14)
Hierbei ist anzumerken, daß eine Auf- oder Abrundung auf den nächsten ganzzahligen Wert nicht ausreicht. Der Teilerfaktor N muß derart auf- oder abgerundet werden, daß er einem Wert aus dem Bereich der einstellbaren Werte der PLL-Einheit entspricht. Folglich ist durch Umstellen der vorhergehenden Gleichung (11) die Referenzfrequenz frefPLL durch die nachfolgende Gleichung (15) gegeben.
frefPLL = (2n+1 ' fout) N (15)
Es ist anzumerken, daß das Berechnen der Referenzfrequenz frefPLL m t sehr hoher Genauigkeit durchgeführt werden muß, da von dieser die Ausgangsfrequenz fout m t dem Faktor N/2n+l abgeleitet wird. Das Berechnen der anderen Werte X, N und n kann aufgrund der erforderlichen Rundungen mit niedriger Genauigkeit durchgeführt werden.
Nachfolgend werden die Maßnahmen, die zu einer Ver- ringerung der Werte des Signaljitters beitragen, nochmals zusammengefaßt.
Allgemein ist festzuhalten, daß die DDS-Einheit 100, die PLL-Einheit 200 und die Teilereinheit 300 derart pro- grammierbar sind, daß für jeweils eine einzige Kombination einer aus der DDS-Einheit auszugebenden Frequenz frefPLL' eines eine Frequenzvervielfachung der PLL-Einheit bestimmenden Teilerfaktors der PLL-Einheit 200 und eines eine Frequenzteilung der Teilereinheit 300 bestim- menden Teilerfaktors der Teilereinheit 300 jeweils genau eine vorbestimmte Frequenz aus dem programmierbaren Frequenzgenerator ausgegeben wird. Dadurch sind die DDS-Einheit 100, die PLL-Einheit 200 und die Teilereinheit 300 derart unabhängig voneinander optimierbar, daß der Wert des Signaljitters eines Ausgangssignals des programmierbaren Frequenzgenerators minimiert werden kann.
Bei der DDS-Einheit 100 wird ein Filter 102, wie zum Beispiel ein Tiefpaßfilter, vorgesehen, um unerwünschte Frequenzanteile auszufiltern und somit den Wert des Signaljitters zu minimieren. Bei der PLL-Einheit 200 wird lediglich ein einziges Schleifenfilter 203 vorgesehen, das aufgrund der geringen Frequenzverstimmung der Referenzfrequenz frefPLL im Be~ reich von 10 MHz ± 500 kHz zweckmäßig dimensioniert werden kann. Ferner wird der Ziehbereich der Frequenz fvco mittels der PLL-Einheit 200 derart eingeschränkt, daß sich die Frequenz fvco lediglich um einen Faktor von zwei ändern kann.
Schließlich wird bei der Teilereinheit 300 die zuvor beschriebene Synchronisation von Teilerstufen durchgeführt und werden "langsamere" nachfolgende Teilerstufen ausgeschaltet .
Es ist von den Erfindern der vorliegenden Erfindung festgestellt worden, daß mittels dieser Maßnahmen der Effektivwert des Signaljitters auf einen Wert von maximal 5 ps verringert werden kann.

Claims

Ansprüche
1. Programmierbarer Frequenzgenerator, der aufweist: einen Oszillator; eine Phasenregelschleife; und eine Teilerschaltung, wobei der Oszillator, die Phasenregelschleife und die Teilerschaltung in dieser Reihenfolge in Reihe geschaltet sind, und für jeweils eine einzige Kombination einer Ausgangsfrequenz des Oszillators, eines eine Frequenzvervielf chung der Phasenregelschleife bestimmenden Teilerfaktors der Phasenregelschleife und eines eine Frequenzteilung der Teilerschaltung bestimmenden Teilerfaktors der Teilerschaltung jeweils genau eine vorbestimmte Frequenz aus dem programmierbaren Frequenzgenerator ausgegeben wird.
2. Programmierbarer Frequenzgenerator nach Anspruch 1, wobei der Oszillator einen DDS-Baustein und ein dem
DDS-Baustein nachgeschaltetes Filter aufweist.
3. Programmierbarer Frequenzgenerator nach Anspruch 2, wobei das Filter ein Tiefpaßfilter oder ein Bandpaß- filter ist.
4. Programmierbarer Frequenzgenerator nach Anspruch 2 oder 3, wobei das Filter ein elliptisches Tiefpaßfilter sechsten Grades ist.
5. Programmierbarer Frequenzgenerator nach einem der vorhergehenden Ansprüche, wobei der Oszillator eine Frequenz in einem Bereich von 10 MHZ ± 500 kHz zu der Phasenregelschleife ausgibt.
6. Programmierbarer Frequenzgenerator nach einem der vorhergehenden Ansprüche, wobei die Phasenregelschleife ein einziges Schleifenfilter aufweist, das auf einen Verstimmungsbereich der Ausgangsfrequenz des Oszillators abgestimmt ist.
7. Programmierbarer Frequenzgenerator nach Anspruch
6, wobei das Schleifenfilter ein aktives Filter und ein Referenzfrequenz-Unterdrückungsfilter aufweist.
8. Programmierbarer Frequenzgenerator nach Anspruch
7, wobei das aktive Filter ein PI-Glied ist.
9. Programmierbarer Frequenzgenerator nach Anspruch 7 oder 8, wobei das Referenzfrequenz-Unterdrückungsfilter ein LC-Filter fünften Grades ist.
10. Programmierbarer Frequenzgenerator nach einem der Ansprüche 7 bis 9, wobei das Referenzfrequenz-Unterdrük- kungsfilter auf einen Verstimmungsbereich der Ausgangs- frequenz des Oszillators abgestimmt ist.
11. Programmierbarer Frequenzgenerator nach einem der vorhergehenden Ansprüche, wobei die Phasenregelschleife einen spannungsgesteuerten Oszillator aufweist, der ein Signal einer Frequenz von 500 bis 1000 MHz ausgibt.
12. Programmierbarer Frequenzgenerator nach einem der vorhergehenden Ansprüche, wobei die Teilerschaltung einen asynchronen Zähler mit mehreren Teilerstufen aufweist.
13. Programmierbarer Frequenzgenerator nach Anspruch 12, wobei die Frequenz des durch die Teilerstufen laufenden Signals derart zu der Frequenz des in die Teilerschaltung eingegebenen Signals synchronisiert ist, daß diese Synchronisierung nach einer derartigen Teilerstufe durchgeführt wird, bei der die Summe der Gatterlaufzeiten der bis dahin durchlaufenen Teilerstufen kleiner als eine Periodendauer eines in die Teilerschaltung eingegebenen Signals mit einer maximalen Frequenz ist.
14. Programmierbarer Frequenzgenerator nach Anspruch 12 oder 13, wobei die Teilerschaltung eine dem asynchronen Zähler nachgeschaltete programmierbare Logikanordnung aufweist .
15. Programmierbarer Frequenzgenerator nach Anspruch
14, wobei die Frequenz eines Ausgangssignals der programmierbaren Logikanordnung zu einer Frequenz eines Eingangssignals der Logikanordnung synchronisiert ist.
16. Programmierbarer Frequenzgenerator nach Anspruch
15, wobei die zu der Frequenz des Eingangssignals der programmierbarten Logikanordnung synchronisierte Frequenz des Ausgangssignals der programmierten Logikanordnung zu der Frequenz des Eingangssignals der Teilerschaltung syn- chronisiert ist.
17. Programmierbarer Frequenzgenerator nach einem der Ansprüche 12 bis 16, wobei Teilerstufen, die einer Teilerstufe nachgeschaltet sind, deren Ausgangssignal abge- griffen wird, ausgeschaltet sind.
18. Programmierbarer Frequenzgenerator nach Anspruch 17, wobei das Ausschalten der Teilerstufen durch Zurücksetzen einer der Teilerstufe, deren Ausgangssignal abge- griffen wird, unmmitelbar nachgeschalten Teilerstufe mittels eines Eingangs Reset dieser unmittelbar nachgeschalteten Teilerstufe erfolgt.
19. Programmierbarer Frequenzgenerator nach einem der Ansprüche 12 bis 18, wobei Teilerschaltung einen dem asynchronen Zähler vorgeschalteten 1/2-Teiler aufweist.
20. Programmierbarer Frequenzgenerator nach einem der
Ansprüche 12 bis 19, wobei die Teilerschaltung als die vorbestimmte Frequenz des programmierbaren Frequenzgene- rators eine Frequenz in dem Bereich von 100 Hz bis 500
MHz ausgibt, die in Schritten von 1 Hz einstellbar ist.
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