WO2001045268A1 - Circuit de surechantillonnage et convertisseur numerique/analogique - Google Patents

Circuit de surechantillonnage et convertisseur numerique/analogique Download PDF

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WO2001045268A1
WO2001045268A1 PCT/JP2000/008901 JP0008901W WO0145268A1 WO 2001045268 A1 WO2001045268 A1 WO 2001045268A1 JP 0008901 W JP0008901 W JP 0008901W WO 0145268 A1 WO0145268 A1 WO 0145268A1
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digital
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processing circuit
integration
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PCT/JP2000/008901
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Inventor
Yukio Koyanagi
Original Assignee
Sakai, Yasue
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/028—Polynomial filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/508—Details relating to the interpolation process

Definitions

  • the present invention relates to an oversampling circuit for interpolating discretely input data and a digital-to-analog converter using the same.
  • a finite value other than 0 in a local area and becomes 0 in other areas will be referred to as a ⁇ finite base ''.
  • D / A over-sampling
  • a digital filter is generally used to interpolate between input digital data and increase the sampling frequency in a pseudo manner. After that, a step-like signal waveform is generated and then passed through the mouth-to-pass filter to output a smooth analog audio signal.
  • a data interpolation method disclosed in W0999 / 38090 is known.
  • This data interpolation method uses a sampling function that can be differentiated only once in the entire region and only needs to consider only four sampling points, two before and after the interpolation position.
  • This sampling function differs from the sine function defined by sin (7r ft) / ( ⁇ ft) when the sampling frequency is f, and has a finite number of values.
  • a digital-to-analog converter can be constructed by connecting a mouth-to-pass filter to the subsequent stage of the oversampling processing circuit.
  • the problem described above also occurred in a digital-to-analog converter configured using the same. Disclosure of the invention
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide an oversampling processing circuit and a digital-to-digital converter that can reduce the circuit scale and component cost. An object of the present invention is to provide an analog converter.
  • the oversampling processing circuit of the present invention performs a plurality of multiplication processes using a plurality of multipliers in accordance with that of a plurality of digital data input at a predetermined interval by a multiplication unit, and calculates the plurality of multiplication results.
  • a step function corresponding to each input digital data is generated.
  • the value of the step function corresponding to each digital data is added by an adding means, and the digital integration is performed a plurality of times on the addition result, so that the value changes stepwise along a smooth curve.
  • each multiplier used in the multiplication processing by the above-described multiplication means is a value of a step function obtained by differentiating each of these piecewise polynomials a plurality of times with respect to a predetermined sampling function formed by piecewise polynomials. It is desirable to respond to this. In other words, conversely, by integrating such a step function a plurality of times, a waveform corresponding to a predetermined sampling function can be obtained, so that convolution operation by the sampling function is equivalent to combining the step function. Can be realized. Therefore, the processing content can be simplified, and the processing amount required for the over-sampling processing can be reduced.
  • the areas of the positive region and the negative region are set to be equal. As a result, the divergence of the integration result by the integration processing means can be prevented.
  • the above-mentioned sampling function be differentiable only once over the entire region and have a finite value. It is considered that natural phenomena can be sufficiently approximated if the entire region can be differentiated only once. Furthermore, by setting the number of times of differentiation to be small, the number of times of digital integration by the integration processing means can be reduced. Simplification is possible.
  • the above-mentioned step function is used to calculate the weight of —1, +3, +5, —7, one 7, +5, +3, —1 in a predetermined range corresponding to five equally spaced digital data. It is composed of eight divided areas of the same width, and the eight weighting coefficients are desirably set as multipliers of the multiplication means. Since a simple weighting coefficient can be used as a multiplier of the multiplication means, the multiplication process can be simplified.
  • the multiplication processing performed by the multiplication means be realized by adding the digital data itself to the result of the power-of-two multiplication by the bit shift.
  • the multiplication processing can be replaced by bit-sizing processing and addition processing, it is possible to simplify the configuration by simplifying the processing contents and to speed up the processing.
  • the number of times digital integration is performed is two, and it is desirable to output data whose value changes quadratically from the integration processing means. In order to smoothly interpolate between multiple discrete data, it is necessary to change the value at least as a quadratic function, but this can be achieved only by setting the number of digital integration to two Therefore, the configuration of the integration processing means can be simplified.
  • the digital integration performed by the integration processing means is an arithmetic processing for accumulating input data, and it is desirable to repeat this arithmetic processing n times in one cycle in which digital data is input. Since the operation of accumulating data can be realized by simply adding the input data, the configuration of the integration processing means can be simplified, and the repetition speed of the arithmetic processing is increased. Since it is easy to do so, it is possible to set a large value for the multiple n of oversampling with almost no increase in the complexity of the configuration and the cost of parts.
  • a digital-to-analog converter can be configured only by providing a voltage generating means and a smoothing means at a stage subsequent to the above-described oversampling circuit. Therefore, the digital-to-analog converter of the present invention can have a simplified configuration and a reduced component cost.
  • the above-described over-sampling processing circuit can easily set the over-sampling frequency to be high with almost no increase in component complexity and component cost. Output waveform distortion can be reduced.
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in the oversampling processing circuit of the present embodiment
  • Figure 2 shows the relationship between sample values and the interpolated values between them.
  • FIG. 3 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once,
  • FIG. 4 is a diagram showing a waveform obtained by further differentiating the line function shown in FIG. 3,
  • FIG. 5 is a diagram showing a configuration of an over-sampling processing circuit of the present embodiment
  • FIG. 6 is a diagram showing a detailed configuration of an integration circuit included in the oversampling processing circuit shown in FIG. 5,
  • FIG. 7 is a diagram showing operation timing of the oversampling processing circuit of the present embodiment.
  • FIG. 8 is a diagram showing details of data output from the integration circuit
  • FIG. 9 is a diagram showing a detailed configuration of the multiplication unit.
  • FIG. 10 is a diagram showing a configuration of a D / A converter using the oversampling processing circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in the oversampling processing circuit of the present embodiment.
  • This sampling function H (t) is disclosed in WO 99/38090, and is represented by the following equation.
  • FIG. 2 is a diagram showing the relationship between sample values and interpolated values between them. As shown in Figure 2, The four sample positions are tl, t2, t3, t4, and the interval between them is 1. The interpolation value y corresponding to the interpolation position t0 between the sample positions t2 and t3 is
  • Y (t) indicates each sample value at the sample position t.
  • each of l + a, a, 1-a, 2-a is a distance between the interpolation position t0 and each sample position t1 to t4.
  • the sampling function shown in Fig. 1 is a quadratic piecewise polynomial that can be differentiated only once over the entire area, and this feature can be used to calculate the interpolation value by another equivalent processing procedure. it can.
  • FIG. 3 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once. Since the sampling function H (t) shown in Fig. 1 is a second-order piecewise polynomial that can be differentiated once over the entire area, by differentiating it once, a continuous polygonal line as shown in Fig. 3 is obtained. It is possible to obtain a polygonal line function consisting of waveforms.
  • FIG. 4 is a diagram showing a waveform obtained by further differentiating the polygonal line function shown in FIG.
  • the polygonal line waveform contains a plurality of corner points, to damage, such can be differentiated across, and performs a differential for two straight portions sandwiched between the corner points adjacent
  • a step function having a step-like waveform as shown in FIG. 4 can be obtained.
  • the above-mentioned sampling function H (t) is obtained by differentiating the entire region once to obtain a polygonal function. By further differentiating each straight line portion of the polygonal function, a step function is obtained. Therefore, on the contrary, the sampling function H (t) shown in Fig. 1 can be obtained by generating the step function shown in Fig. 4 and integrating it twice.
  • the step function shown in FIG. 4 has a feature that the positive region and the negative region have the same area, and the sum of these becomes zero.
  • the step function H (t) was multiplied by each sample value, but the step function shown in Fig. 4 was integrated twice.
  • the step function before the integration process is At the time of generation, a step function multiplied by each sample value is generated, and an interpolation value can be obtained by performing two integration processes on the result obtained by performing a convolution operation using the step function.
  • the over-sampling processing circuit of the present embodiment obtains the interpolated value in this way, and the details will be described next.
  • FIG. 5 is a diagram illustrating a configuration of the oversampling processing circuit of the present embodiment.
  • the over-sampling processing circuit shown in the figure includes a multiplication unit 1, four data storage units 21, 1, 2, 2, 3, 2, 4 and four data selectors 3, 1, 3-2, 3-3, 3-4, adder 4, and two integration circuits 5-1 and 5-2.
  • the multiplier 1 outputs a result of multiplying discrete digital data sequentially input at predetermined time intervals by a multiplier corresponding to each value of the step function shown in FIG.
  • Each value of the step function shown in FIG. 4 can be obtained by differentiating each piecewise polynomial of the above equation (1) twice, and is as follows.
  • the multiplication unit 1 when the data D is input, the multiplication unit 1 performs four kinds of values (one, +3, +5, ⁇ 7) corresponding to the above-described step function on the input data D. Is multiplied as a multiplier, and — D, + 3D, + 5D, and one 7D are output as a set of data in parallel.
  • the data holding units 2-1 to 2-4 are a set of four data output from the multiplication unit 1. , And keeps that data until the next fetch timing. For example, four data output from the multiplication unit 1 corresponding to the first input data are taken into the data storage unit 2-1 and held, and output from the multiplication unit 1 corresponding to the second input data. The four data to be taken are taken into the data holding unit 2-1 and held. Similarly, the four data output from the multiplication unit 1 corresponding to the third and fourth input data are sequentially taken into and held by the data holding units 2-3 and 2-4.
  • the four data output from the multiplying unit 1 corresponding to the fifth input data are first decoded. The data is stored in the data storage unit 2-1 that holds the data. In this way, the four data output from the multiplication unit 1 corresponding to the input data are cyclically held by the data holding unit 2-1 and the like.
  • Data selectors 3—;! To 3—4 correspond to the step function by reading out the four data held in each of the one-to-one data holding units 2-1 to 2—4 in a predetermined order. And outputs data whose value changes stepwise. Specifically, for example, four data ( ⁇ D, + 3D, + 5D, ⁇ 7D) obtained by multiplying the data D by the above four types of multipliers are stored in the data holding unit 2 — When held at 1, the data selector 3 — 1 converts the held digital data into 1D, + 3D, + 5D, —7D, By reading out cyclically in the order of + 5D, + 3D, and -D, the data of the step function having a value proportional to the input data D is output.
  • the adder 4 has four data selectors 3— :! Digitally add the value of each step function output from 3 to 4.
  • the two cascade-connected integration circuits 5-1 and 5-2 perform two integration operations on the data output from the adder 4.
  • the first-stage integration circuit 5-1 outputs data that changes linearly (linear function), and the second-stage integration circuit 5-2 outputs data that changes quadratically.
  • FIG. 6 is a diagram showing a detailed configuration of the integration circuits 5-1 and 5-2.
  • the pre-stage integration circuit 5-1 is configured to include two D-type flip-flops (D-FF) 51a and 51c and an adder (ADD) 51b.
  • the adder 51b has two input terminals. One of the input terminals is output from the adder unit 4 and is once a D-type flip-flop. The data held in the flip-flop 51a is input, and the other input terminal receives the data output from the adder 5lb itself and temporarily held in the D-type flip-flop 51c. It is.
  • the flip-flop circuits 51 a and 51 c perform a data holding operation synchronized with the clock signal CLK 2 for the integration operation.
  • This clock signal CLK 2 corresponds to the oversampling frequency, and is set to n times the frequency of the clock signal CLK synchronized with the input timing of the input data. Therefore, when the data output from the adder 4 is input to the integrating circuit 5-1 having such a configuration, the digital integration that accumulates the input data in synchronization with the clock signal CLK2. An operation is performed.
  • the subsequent integration circuit 5-2 has basically the same configuration as the above-described integration circuit 5-1 and is added to two D-type flip-flops (D-FF) 52a and 52c. (ADD) 52 b. Therefore, when data output from the preceding integration circuit 5-1 is input to the integration circuit 5-2 having such a configuration, a digital integration operation for accumulating the input data in synchronization with the clock signal CLK2. Calculation is performed.
  • the value of the step function output from the data selector 3-1 described above is proportional to the value of the digital data input to the multiplication unit 1 at a predetermined timing.
  • the sampling shown in Fig. 1 is performed in the output from the integration circuit 5-2 at the subsequent stage.
  • the data corresponding to the result of multiplying the function and the input data will be included.
  • the fact that the value of the step function output from each of the data selectors 3_1 to 3-4 is added by the adder 4 means that the data output from the subsequent integration circuit 5-2 is focused on as shown in FIG. This is nothing less than performing the convolution operation using the sampling function shown in.
  • the step function data of each data selector 3-1 to 3-4 is set in accordance with the input interval.
  • the step function data of each data selector 3-1 to 3-4 is set in accordance with the input interval.
  • the above-described multiplication unit 1 is a multiplication unit, a combination of the data holding unit 2-1 and the data selector 3-1 is a step function generation unit, an addition unit 4 is an addition unit, and the integration circuits 5-11 and 5 2 corresponds to each of the integration processing means.
  • FIG. 7 is a diagram showing operation timing of the oversampling processing circuit of the present embodiment.
  • each data holding unit 2; ⁇ 2 4, Isseki these digital de Di, D 2, D 3, holds four data corresponding to ... cyclically.
  • the data holding unit 2-1 includes four data output units, + 3D1, + 5D1, and -5, output from the multiplication unit 1 corresponding to the first input data D].
  • 7 D 1 is acquired, and the input digital data goes through one cycle (the four input data corresponding to the fifth input data D 5 (one D 5 , +3 Ds, +5 D 5 , -7 D 5 ) Is input (Fig. 7 (B)).
  • the data selector 3-1 reads out the four data corresponding to the first input data D! In a predetermined order, and generates a step function having a value proportional to the input data (FIG. 7). (C)).
  • the data holding unit 2—2 outputs four data D 2 , +3 D 2 , +5 D 2 , ⁇ 7 output from the multiplication unit 1 corresponding to the second input data D 2. It takes in D 2 and holds it until the input digital data makes one round (until four data corresponding to the sixth input data D 6 are input) (Fig. 7 (D)). Further, Detase selector 3 2, four data corresponding to the second input data D 2 are read in a predetermined order, and generates a step function having a value proportional to the input data D 2 (FIG. 7 ( E)).
  • the data holding units 2 and 3 store the four data D 3 , +3 D 3 , +5 D 3 , and ⁇ 7 D 3 output from the multiplication unit 1 corresponding to the third input data D 3. It is captured and held until the input digital data makes one round (until four data corresponding to the seventh input data D7 are input) (Fig. 7 (F)). Also, de Isseki selector three to 3, four data corresponding to the third input data D 3 Read out in a predetermined order, and generates a step function having a value proportional to the input data D 3 ( Figure 7 (G)).
  • the adding unit 4 adds the values of the step functions output from the four data selectors 3-1 to 3-4 in this manner.
  • the step function generated by each of the data selectors 3-1 to 3-4 is a sampling position t knee 2 to 10 2 which is a finite range of the sampling function shown in FIG.
  • the adder 4 calculates the value (+ 3 Di) corresponding to the seventh section area output from the data selector 3-1 and the value (+ 3 Di) corresponding to the fifth section area output from the data selector 3_2. 1 7D 2 ), the value (+ 5D 3 ) corresponding to the third section area output from the data selector 3-3, and the value (+ 5D 3 ) corresponding to the first section area output from the data selector 3-4. 1 D 4 ) and outputs the addition result (+ 3 D!-7 D 2 + 5 D 3 1 D 4 ).
  • the adder 4 calculates the value (1) corresponding to the eighth section area output from the data selector 3-1 and the value (1) corresponding to the sixth section area output from the data selector 3-2. + 5 D 2 ), the value (1 7 D 3 ) corresponding to the fourth section area output from the data selector 3-3, and the second section area output from the data selector 3-4 values (+ 3 D 4) and by adding the addition result (- + 5 D 2 - 7 D 3 + 3 D 4) for outputting a.
  • the integration circuit 5-1 in the preceding stage integrates the data and changes the value in a broken line. Output multiple data (Fig. 7 (K)).
  • the subsequent integration circuit 5-2 further integrates the data whose value changes in a polygonal line, and calculates the input data D 2 and D 3 . Among them, multiple data whose values change along a smooth curve that can be differentiated only once are output (Fig. 7 (L)).
  • FIG. 8 is a diagram showing details of data output from the two integration circuits 5-1 and 5-2.
  • the frequency of the integration calculation clock signal CLK2 input to each of the integration circuits 5-1 and 5-2 is set to 20 times the sampling frequency of input data (the frequency of the clock signal CLK).
  • the values of a plurality of data output from the integration circuit 5-1 in the preceding stage change linearly.
  • the values of a plurality of data output from the integration circuit 5-2 at the subsequent stage change quadratically.
  • each of the integrating circuits 5-1 and 5-2 shown in FIG. 6 digital integration is performed by simply accumulating the data input to each of the circuits. Since the data value increases in accordance with the multiple of the oversampling, in order to match the input / output data values, a division circuit is provided at each output stage of each of the integrating circuits 5-1 and 5-2. What should I do? For example, in the example shown in FIG. 8, the value of the output data is 20 times as large as the input data. Therefore, the divisor having the divisor of “20” is added to the last of the integrating circuits 5-1 and 5-2. Section.
  • the multiple of oversampling is set to a power of 2 (for example, 2, 4, 8, 16, 6,...)
  • the output data of each of the integration circuits 5-1 and 5-2 are converted to the lower bits.
  • division processing on output data becomes possible, so that the above-described division circuit can be omitted.
  • the multiple of the oversampling is set to “16”
  • the output data of each of the integration circuits 5-1 and 5-2 can be shifted to the lower bits by 5 bits, so that each The connection at the output end of the circuit may be shifted by 5 bits in advance.
  • the oversampling processing circuit cyclically sets the four multiplication results corresponding to each of the input digital data as one set to the four data holding units 2-;! To 2-4.
  • a step function is generated by reading out the held four data in a predetermined order using data selectors 3-1 to 3-4, the value of the step function is made to correspond to the four input data. And is added by the adder 4.
  • two integration circuits 5-1 and 5- By performing the digital integration process twice by 2, it is possible to perform over-sampling process for increasing the sampling frequency n times in a pseudo manner for each input digital data.
  • the oversampling processing circuit of the present embodiment how many times the oversampling frequency is set to the sampling frequency of the input data depends on the clock signal input to the two integration circuits 5-1 and 5-2. It depends only on the frequency of CLK2. That is, the multiple of oversampling can be set large simply by configuring only these two integrating circuits 5-1 and 5-2 using high-speed components. Therefore, unlike the conventional method of performing over-sampling processing using a digital filter, the circuit scale does not increase even when the over-sampling frequency is increased, and the rise in component costs is minimal. Can be minimized. In addition, since the contents of the calculations are simplified by setting the four multipliers of the multiplication unit 1 to integer values, the configuration of these multiplication units is also simplified, and the cost of parts can be further reduced.
  • FIG. 9 is a diagram showing a detailed configuration of the multiplication unit 1 shown in FIG. As shown in FIG.
  • the multiplier 1 is a multiplier that multiplies the multiplier “2” by two inverters 10 and 11 that invert the logic of each bit of the input data and output the inverted data. Includes 1 2, multiplier 13 for multiplying by multiplier “4”, multiplier 14 for multiplying by multiplier “8”, and four adders 15, 16, 17, 18 It is composed of
  • a value obtained by multiplying the input data Di by 4 (+4 D 1) is output from the multiplier 13, and this value is added to the original input data by the adder 17.
  • a multiplied value (+5 Di) is obtained.
  • a value (+8 D,) obtained by multiplying the input data by 8 is output from the multiplier 14.
  • the data obtained by inverting the logic of each bit of the output data by the inverter 11 is added to the data by the adder 18.
  • Input data of D! Is added.
  • This adder 18 has the carry terminal C enabled, and by adding “1” to the least significant bit to the output data of inverter 11, the complement of the output data of inverter 11 is obtained. Is obtained. Accordingly, the original input data is added to the value ( ⁇ 8 D) obtained by multiplying the input data by 18 by the adder 18 to multiply the input data :) by 17 times.
  • the obtained value (1 7D) is obtained.
  • the above-mentioned three multipliers 12, 13, and 14 can perform multiplication processing simply by performing a bit shift because the multiplier is a power of 2.
  • the configuration can be simplified by performing the multiplication processing of four multipliers by combining the multiplication processing of the power of 2 by the bit shift and the addition processing.
  • FIG. 10 is a diagram showing a configuration of the DZA converter.
  • This D / A converter has a configuration in which a D / A converter 6 and a single-pass filter (LPF) 7 are added at the subsequent stage of the oversampling processing circuit shown in FIG.
  • the D / A converter 6 corresponds to the voltage generating means
  • the low-pass filter 7 corresponds to the smoothing means.
  • the D / A converter 6 generates a step-like digital data output from the subsequent integration circuit 5-2 and an analog voltage corresponding to the evening. Since the D / A converter 6 generates a constant analog voltage proportional to the value of the input digital data, the voltage value appearing at the output terminal of the D / A converter 6 also changes stepwise.
  • the low-pass filter 7 smoothes the output voltage of the D / A converter 6 and outputs a smoothly changing analog signal. Since the D / A converter shown in FIG. 10 uses the oversampling processing circuit shown in FIG. 5, the configuration can be simplified and the cost of parts can be reduced. In particular, even when the over-sampling frequency is increased to obtain an output waveform with less distortion, the cost can be reduced without complicating the configuration.
  • the sampling function is a finite-level function that can be differentiated only once in the entire region.
  • the number of differentiable times may be set to two or more. In this case, it is sufficient to provide a number of integrating circuits corresponding to the number of differentiable times.
  • the number of data holding units and data selectors included in the over-sampling processing circuit shown in Fig. 5 is set to 6, and 6 sets of Interpolation processing may be performed on digital data.
  • the present invention is not necessarily limited to the case where interpolation processing is performed using a finite number of sampling functions, and a finitely differentiable sampling function having a predetermined value in a range of 10 to 10 oo is used, and Only a plurality of corresponding digital data may be subjected to the interpolation processing.
  • a sampling function is defined by a quadratic piecewise polynomial
  • a predetermined step function can be obtained by differentiating each piecewise polynomial twice.
  • a plurality of multiplication processes using a plurality of multipliers are performed on each of a plurality of digital data input at a predetermined interval, and using the plurality of multiplication results, Generates a step function corresponding to each input digital data, adds the value of the step function corresponding to each digital data, and adds the result
  • a digital data whose value changes stepwise along a smooth curve is obtained. Therefore, when increasing the oversampling frequency, it is only necessary to increase the operation speed of digital integration, and the configuration is not complicated as in the past, and the configuration can be simplified and the cost of parts can be reduced. become.

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Description

明 細 書 オーバ一サンプリング処理回路およびデジタル—アナログ変換器 技術分野
本発明は、 離散的に入力されるデータの間を補間処理するオーバーサンプリン グ処理回路およびこれを用いたデジタル—アナログ変換器に関する。 なお、 本明 細書においては、 関数の値が局所的な領域で 0以外の有限の値を有し、 それ以外 の領域で 0となる場合を 「有限台」 と称して説明を行うものとする。 背景技術
最近のデジタルオーディオ装置、 例えば C D (コンパク トディスク） プレーヤ 等においては、 離散的な音楽データ （デジタルデータ） から連続的なアナログの 音声信号を得るためにオーバ一サンプリング技術を適用した D /A (デジ夕ルー アナログ） 変換器が用いられている。 このような D / A変換器は、 入力されるデ ジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般に はデジタルフィルタが用いられており、 各補間値をサンプルホールド回路によつ て保持して階段状の信号波形を生成した後にこれを口一パスフィル夕に通すこと によって滑らかなアナログの音声信号を出力している。
ところで、 離散的なデジタルデータの間を補間する方法としては、 W 0 9 9 / 3 8 0 9 0に開示されたデータ補間方式が知られている。 このデータ補間方式で は、 全域で 1回だけ微分可能であって、 補間位置を挟んで前後 2個ずつ、 合計 4 個の標本点のみを考慮すればよい標本化関数が用いられている。 この標本化関数 は、 標本化周波数を f としたときに s i n ( 7r f t ) / ( ττ f t ) で定義される s i n e関数と異なり、 有限台の値を有しているため、 4個という少ないデジ夕 ルデータを用いて補間演算を行っても打ち切り誤差が生じないという利点がある c 一般には、 上述した標本化関数の波形データを F I R (f inite impulse respo nse ) フィルタのタップ係数に設定したデジタルフィルタを用いることにより、 オーバ一サンプリングを行っている。 ところで、 上述したデジタルフィル夕によつて離散的なデジ夕ルデ一夕間の補 間演算を行うオーバーサンプリング技術を用いると、 減衰特性がなだらかな口一 パスフィルタを用いることができるため、 口一パスフィル夕による位相特性を直 線位相特性に近づけることができるとともに標本化折返し雑音を低減することが 可能になる。 このような効果はオーバ一サンプリングの周波数を上げれば上げる ほど顕著になるが、 サンプリング周波数を上げるとそれだけデジタルフィル夕の タップ数が多くなるため、 回路規模が大きくなるという問題があった。 また、 デ ジタルフィルタを構成する遅延回路や乗算器の処理速度も高速化されるため、 高 速化に適した高価な部品を使用する必要があり、 部品コストの上昇を招くという 問題があった。 特に、 デジタルフィル夕を用いてオーバーサンプリング処理を行 う場合には、 標本化関数の具体的な値をタップ係数として用いることになるため、 乗算器の構成が複雑になり、 さらに部品コス卜の上昇を招くことになる。
また、 一般にはォ一バーサンプリング処理回路の後段に口一パスフィル夕を接 続することにより、 デジタル一アナログ変換器を構成することができるが、 上述 した従来のオーバーサンプリング処理回路で生じていた各種の問題は、 これを用 いて構成したデジタル一アナログ変換器についても同様に生じていた。 発明の開示
本発明は、 このような課題を解決するために創作されたものであり、 その目的 は、 回路規模を小さくすることができ、 部品コストを低減することができるォ一 バーサンプリング処理回路およびデジタル—アナ口グ変換器を提供することにあ る。
本発明のオーバーサンプリング処理回路は、 所定間隔で入力される複数のデジ タルデータのそれそれに対応して、 複数の乗数を用いた複数の乗算処理を乗算手 段によって行い、 これら複数の乗算結果を用いて、 入力された各デジタルデ一夕 に対応する階段関数を発生させている。 そして、 それぞれのデジタルデータに対 応する階段関数の値を加算手段によって加算し、 この加算結果に対して複数回の デジタル積分を行うことにより、 滑らかな曲線に沿って階段状に値が変化するデ ジタルデータを出力する。 このように、 順に入力される複数のデジタルデータの それぞれに対応する各階段関数の値を加算し、 その後この加算結果をデジタル積 分することにより、 値が滑らかに変化する出力データが得られるため、 オーバー サンプリングの周波数を高くする場合にデジタル積分の演算速度を速くするだけ でよく、 従来のように構成の複雑化を招くことがなく、 構成の簡略化と部品コス トの低減が可能になる。
また、 上述した乗算手段による乗算処理に用いられる各乗数は、 区分多項式に よって構成された所定の標本化関数について、 これらの区分多項式のそれぞれを 複数回微分することにより得られる階段関数の各値に対応していることが望まし い。 すなわち、 反対にこのような階段関数を複数回積分することにより、 所定の 標本化関数に対応した波形を得ることができるため、 標本化関数による畳み込み 演算を、 階段関数を合成することによって等価的に実現することが可能になる。 したがって、 処理内容を単純化することができ、 オーバ一サンプリング処理に必 要な処理量の低減が可能になる。
また、 上述した階段関数は、 正領域と負領域の面積が等しく設定されているこ とが望ましい。 これにより、 積分処理手段による積分結果が発散することを防止 することができる。
また、 上述した標本化関数は、 全域が 1回だけ微分可能であって有限台の値を 有することが望ましい。 全域が 1回だけ微分可能であれば充分に自然現象を近似 できると考えられ、 しかも微分回数を少なく設定することにより、 積分処理手段 によりデジタル積分を行う回数を少なくすることができるため、 構成の簡略化が 可能になる。
また、 上述した階段関数は、 等間隔に配置された 5つのデジタルデータに対応 した所定範囲において、 — 1、 + 3、 + 5、 — 7、 一 7、 + 5、 + 3、 — 1の重 み付けがなされた同じ幅の 8つの区分領域からなっており、 この 8つの重み付け 係数を乗算手段のそれぞれの乗数として設定することが望ましい。 単純な重み付 け係数を乗算手段の乗数として用いることができるため、 乗算処理の簡略化が可 能になる。
特に、 乗算手段において行われる乗算処理は、 ビッ トシフ トによる 2のべき乗 倍の演算結果にデジタルデータ自身を加算することによって実現することが望ま しい。 乗算処理をビッ トシ：' ト処理と加算処理に置き換えることができるため、 処理内容を簡素化することによる構成の簡略化、 処理の高速化が可能になる。 また、 デジタル積分が行われる回数は 2回であり、 積分処理手段から二次関数 的に値が変化するデータを出力することが望ましい。 複数の離散的なデータの間 を滑らかに補間するためには、 少なくとも二次関数的に値を変化させる必要があ るが、 これはデジタル積分の回数を 2回に設定するだけで実現することができる ため、 積分処理手段の構成を簡略化することができる。
また、 積分処理手段によって行われるデジタル積分は、 入力データを累積する 演算処理であり、 この演算処理をデジタルデータが入力される 1周期内で n回繰 り返し行うことが望ましい。 このようにデータを累積する動作は、 入力デ一夕を 加算するだけで実現することができるため、 積分処理手段の構成の簡略化が可能 であり、 しかもこの演算処理の繰り返し速度を高速化することは容易であるため、 構成の複雑化、 部品コストの上昇をほとんど伴わずに、 オーバーサンプリングの 倍数 nの値を大きく設定することができる。
また、 上述したオーバーサンプリング処理回路の後段に、 電圧発生手段と平滑 手段を備えるだけでデジ夕ルーアナ口グ変換器を構成することができる。 したが つて、 本発明のデジタル—アナログ変換器は、 構成の簡略化と部品コストの低減 が可能となる。 また、 上述したオーバ一サンプリング処理回路は、 構成の複雑化、 部品コストの上昇をほとんど伴わずに容易にオーバ一サンプリング周波数を高く 設定することができることから、 これを用いたデジタル一アナログ変換器の出力 波形の歪みを低減することができる。 図面の簡単な説明
図 1は、 本実施形態のオーバーサンプリング処理回路における補間演算に用い られる標本化関数の説明図、
図 2は、 標本値とその間の補間値との関係を示す図、
図 3は、 図 1に示した標本化関数を 1回微分した波形を示す図、
図 4は、 図 3に示した折れ線関数をさらに微分した波形を示す図、
図 5は、 本実施形態のオーバ一サンプリング処理回路の構成を示す図、 図 6は、 図 5に示したオーバーサンプリング処理回路に含まれる積分回路の詳 細な構成を示す図、
図 7は、 本実施形態のオーバーサンプリング処理回路の動作タイミングを示す 図、
図 8は、 積分回路から出力されるデータの詳細を示す図、
図 9は、 乗算部の詳細な構成を示す図、
図 1 0は、 図 5に示したオーバーサンプリング処理回路を用いた D/A変換器 の構成を示す図である。 発明を実施するための最良の形態
以下、 本発明を適用した一実施形態のオーバーサンプリング処理回路について、 図面を参照しながら詳細に説明する。 図 1は、 本実施形態のオーバーサンプリン グ処理回路における補間演算に用いられる標本化関数の説明図である。 この標本 化関数 H ( t ) は、 WO 99/38090に開示されたものであり、 以下の式で 表される。
(- t 2 - 4 t - 4 ) /4 - 2≤ t <- 3/2
( 3 t 2 + 8 t + 5 ) /4 - 3/2≤ t <- l
( 5 t 2 + 1 2 t + 7 ) /4 - 1≤ t <- 1
(- 7 t 2 + 4) /4 - 1 / 2≤ t < 0
{- I t 2 + 4) /4 0≤ t < 1/2
( 5 t 2 - 1 2 t + 7 ) /4 1/2≤ t < 1
( 3 t 2 - 8 t + 5 ) /4 1≤ t < 3/2
(- t 2 + 4 t - 4 ) /4 3/2≤ t≤ 2 ( 1 ) ここで、 t = 0、 ± 1、 ± 2が標本位置を示している。 図 1に示される標本化関 数 H (t ) は、 全域において 1回だけ微分可能であって、 しかも標本位置 t =± 2において 0に収束する有限台の関数であり、 この標本化関数 H (t ) を用いて 各標本値に基づく重ね合わせを行うことにより、 標本値の間を 1回だけ微分可能 な関数を用いて補間することができる。
図 2は、 標本値とその間の補間値との関係を示す図である。 図 2に示すように、 4つの標本位置を t l、 t 2、 t 3、 t 4とし、 それそれの間隔を 1とする。 標 本位置 t 2と t 3の間の補間位置 t 0に対応する補間値 yは、
= Y ( t 1 ) · H ( 1 +a) +Y (t 2 ) - H (a)
+ Y (t 3) · H ( 1 -a) +Y (t 4) · H ( 2 - a) - (2) となる。 ここで、 Y (t) は標本位置 tにおける各標本値を示している。 また、 l + a、 a、 1一 a、 2— aのそれぞれは、 補間位置 t 0と各標本位置 t 1〜 t 4間での距離である。
ところで、 上述したように、 原理的には各標本値に対応させて標本化関数 H (t ) の値を計算して畳み込み演算を行うことにより、 各標本値の間の補間値を 求めることができるが、 図 1に示した標本化関数は全域で 1回だけ微分可能な二 次の区分多項式であり、 この特徴を利用して、 等価的な他の処理手順によって補 間値を求めることができる。
図 3は、 図 1に示した標本化関数を 1回微分した波形を示す図である。 図 1に 示した標本化関数 H (t) は、 全域で 1回微分可能な二次の区分多項式であるた め、 これを 1回微分することにより、 図 3に示すような連続的な折れ線状の波形 からなる折れ線関数を得ることができる。
また、 図 4は図 3に示した折れ線関数をさらに微分した波形を示す図である。 但し、 折れ線波形には複数の角点が含まれており、 全域で微分することはできな いため、 隣接する 2つの角点に挟まれた直線部分について微分を行うものとする c 図 3に示す折れ線波形を微分することにより、 図 4に示すような階段状の波形か らなる階段関数を得ることができる。
このように、 上述した標本化関数 H ( t ) は、 全域を 1回微分して折れ線関数 が得られ、 この折れ線関数の各直線部分をさらに微分することにより階段関数が 得られる。 したがって、 反対に図 4に示した階段関数を発生させ、 これを 2回積 分することにより、 図 1に示した標本化関数 H (t) を得ることができる。
なお、 図 4に示した階段関数は正領域と負領域とが等しい面積を有しており、 これらを合計した値が 0となる特徴を有している。 換言すれば、 このような特徴 を有する階段関数を複数回積分することにより、 図 1に示したような全域におけ る微分可能性が保証された有限台の標本化関数を得ることができる。 ところで、 （2) 式に示した畳み込み演算による補間値の算出では、 標本化関 数 H (t) の値に各標本値を乗算したが、 図 4に示した階段関数を 2回積分して 標本化関数 H ( t ) を求める場合には、 この積分処理によって得られた標本化関 数の値に各標本値を乗算する場合の他に、 等価的には、 積分処理前の階段関数を 発生させる際に、 各標本値が乗算された階段関数を発生させ、 この階段関数を用 いて畳み込み演算を行った結果に対して 2回の積分処理を行って補間値を求める ことができる。 本実施形態のオーバ一サンプリング処理回路は、 このようにして 補間値を求めており、 次にその詳細を説明する。
図 5は、 本実施形態のオーバーサンプリング処理回路の構成を示す図である。 同図に示すオーバ一サンプリング処理回路は、 乗算部 1、 4つのデ一夕保持部 2 一 1、 2— 2、 2— 3、 2— 4、 4つのデータセレクタ 3— 1、 3— 2、 3— 3、 3— 4、 加算部 4、 2つの積分回路 5— 1、 5— 2を含んで構成されている。 乗算部 1は、 所定の時間間隔で順次入力される離散的なデジタルデータに対し て、 図 4に示した階段関数の各値に対応した乗数を乗算した結果を出力する。 図 4に示した階段関数の各値は、 上述した （ 1 ) 式の各区分多項式を 2回微分する ことにより得ることができ、 以下のようになる。
一 1 ； - 2≤t <- 3/2
+ 3 ； - 3/2≤t <- l
+ 5 ； - 1≤ t < - 1 / 2
一 7 ； - 1 /2≤ t < 0
一 7 ； 0≤ t < 1 /2
+ 5 ； 1 /2≤ t < 1
+ 3 ； 1≤ t < 3/2
一 1 ； 3/2≤ t≤ 2
したがって、 乗算部 1は、 例えば、 データ Dが入力された場合に、 この入力デー 夕 Dに対して上述した階段関数に対応した 4種類の値 （一 1、 + 3、 + 5、 - 7 ) を乗数としてそれそれ乗算して、 — D、 + 3 D、 + 5 D、 一 7 Dの 4つで 1 組のデータを並行して出力する。
データ保持部 2— 1〜2— 4は、 乗算部 1から出力される 4つのデータを 1組 として巡回的に取り込み、 次の取り込みタイミングまでそのデータを保持する。 例えば、 最初の入力データに対応して乗算部 1から出力される 4つのデータがデ 一夕保持部 2— 1に取り込まれて保持され、 2番目の入力データに対応して乗算 部 1から出力される 4つのデータがデータ保持部 2— 1に取り込まれて保持され る。 同様に、 3番目、 4番目の入力データに対応して乗算部 1から出力される 4 つのデ一夕がデータ保持部 2— 3、 2— 4に順番に取り込まれて保持される。 各 データ保持部 2— 1〜 2— 4におけるデータの保持動作を一巡すると、 次に 5番 目の入力データに対応して乗算部 1から出力される 4つのデータが、 一番早くデ 一夕を保持したデータ保持部 2— 1に取り込まれて保持される。 このようにして、 入力データに対応して乗算部 1から出力される 4つのデータがデータ保持部 2— 1等によって巡回的に保持される。
データセレクタ 3—；!〜 3— 4は、 1対 1に対応するデータ保持部 2— 1〜2 — 4のそれぞれに保持された 4つのデータを所定の順番で読み出すことにより、 階段関数に対応して階段状に値が変化するデータを出力する。 具体的には、 例え ば、 デ一夕 Dに上述した 4種類の乗数を乗算して得られた 4つのデータ （― D、 + 3 D、 + 5 D、 - 7 D ) がデータ保持部 2— 1に保持されている場合に、 デ一 夕セレクタ 3 — 1は、 この保持されたデジタルデータを所定の時間間隔で一 D、 + 3 D、 + 5 D、 — 7 D、 一 7 D、 + 5 D、 + 3 D、 —Dという順番で巡回的に 読み出すことにより、 入力データ Dに比例した値を有する階段関数のデータを出 力する。
加算部 4は、 4つのデータセレクタ 3—：！〜 3— 4から出力されるそれぞれの 階段関数の値をデジタル的に加算する。 縦続接続された 2つの積分回路 5 — 1、 5— 2は、 加算部 4から出力されるデータに対して 2回の積分演算を行う。 前段 の積分回路 5 — 1からは直線状 （一次関数的） に変化するデータが出力され、 後 段の積分回路 5— 2からは二次関数的に変化するデータが出力される。
図 6は、 積分回路 5— 1、 5— 2の詳細な構成を示す図である。 前段の積分回 路 5— 1は、 2つの D型フリップフロップ （D— F F ) 5 1 a、 5 1 cと加算器 ( A D D ) 5 1 bを含んで構成されている。 加算器 5 1 bは、 2つの入力端子を 有しており、 一方の入力端子には加算部 4から出力されて一旦 D型フリップフ口 ップ 5 1 aに保持されたデ一夕が入力され、 他方の入力端子には加算器 5 l b自 身から出力されて一旦 D型フリップフ口ップ 5 1 cに保持されたデータが入力さ れる。 また、 各フリップフ口ヅプ 5 1 a、 5 1 cは、 積分演算用のクロック信号 C L K 2に同期したデータの保持動作を行っている。 このクロック信号 C L K 2 がオーバーサンプリング周波数に対応しており、 入力データの入力タイミングに 同期したクロック信号 C L Kの n倍の周波数に設定されている。 したがって、 こ のような構成を有する積分回路 5 — 1に加算部 4から出力されるデ一夕が入力さ れると、 クロック信号 C L K 2に同期してこの入力デ一夕を累積するデジタル積 分演算が行われる。
後段の積分回路 5 — 2は、 上述した前段の積分回路 5 — 1 と基本的に同じ構成 を有しており、 2つの D型フリ ップフロップ （D— F F ) 5 2 a , 5 2 cと加算 器 （A D D ) 5 2 bを含んで構成されている。 したがって、 このような構成を有 する積分回路 5— 2に前段の積分回路 5— 1から出力されるデータが入力される と、 クロック信号 C L K 2に同期してこの入力データを累積するデジタル積分演 算が行われる。
ところで、 上述したデータセレクタ 3— 1から出力される階段関数の値は、 所 定のタイ ミングで乗算部 1に入力されたデジタルデータの値に比例しているため、 この階段関数の値に対して 2つの積分回路 5 _ 1、 5 _ 2によって 2回のデジ夕 ル積分演算を繰り返すことにより、 後段の積分回路 5— 2から出力されるデ一夕 には、 図 1に示した標本化関数と入力データとを乗算した結果に対応するデ一夕 が含まれることになる。 また、 加算部 4によって、 各データセレクタ 3 _ 1〜3 — 4から出力される階段関数の値を加算するということは、 後段の積分回路 5— 2から出力されるデータに着目すると、 図 1に示した標本化関数を用いて畳み込 み演算を行うことに他ならない。
したがって、 本実施形態のオーバーサンプリング処理回路にデジタルデータが 一定の時間間隔で入力される場合を考えると、 この入力間隔に対応させて各デー 夕セレクタ 3— 1〜3— 4による階段関数データの出力タイ ミングをずらし、 そ れそれにおいて発生した階段関数の加算を行い、 その結果に対して 2回の積分処 理を行うことにより、 一定間隔で入力されるデジタルデータの間を結ぶ滑らかな 曲線に沿って階段状に値が変化するデジタルデータが得られる。
上述した乗算部 1が乗算手段に、 データ保持部 2— 1等とデータセレクタ 3— 1等との組み合わせが階段関数発生手段に、 加算部 4が加算手段に、 積分回路 5 一 1、 5— 2が積分処理手段にそれぞれ対応する。
図 7は、 本実施形態のオーバーサンプリング処理回路の動作タィミングを示す 図である。 図 7 (A) に示すように一定の時間間隔でデジタルデータ Di 、 D2 、 D3 、 …が入力されると、 各データ保持部 2—；！〜 2— 4は、 これらのデジタル デ一夕 Di 、 D2 、 D3 、 …に対応した 4つのデータを巡回的に保持する。 具体 的には、 データ保持部 2— 1は、 1番目の入力データ D】 に対応して乗算部 1か ら出力される 4つのデ一夕一 、 + 3 D 1 、 + 5 D 1 、 - 7 D 1 を取り込んで、 入力されるデジタルデータが一巡するまで （5番目の入力データ D 5 に対応する 4つのデ一夕 （一 D5 、 + 3 Ds 、 + 5 D 5 、 - 7 D 5 ) が入力されるまで） 保 持する （図 7 (B) ) 。 また、 データセレクタ 3— 1は、 この 1番目の入力デ一 夕 D! に対応する 4つのデータを所定の順番で読み出して、 入力データ に比 例した値を有する階段関数を発生する （図 7 (C) ) 。
同様に、 データ保持部 2— 2は、 2番目の入力データ D2 に対応して乗算部 1 から出力される 4つのデ一夕一 D2 、 + 3 D 2 、 + 5 D 2 、 - 7 D 2 を取り込ん で、 入力されるデジタルデータが一巡するまで （ 6番目の入力データ D6 に対応 する 4つのデータが入力されるまで） 保持する （図 7 (D) ) 。 また、 データセ レクタ 3— 2は、 この 2番目の入力データ D 2 に対応する 4つのデータを所定の 順番で読み出して、 入力データ D2 に比例した値を有する階段関数を発生する (図 7 (E) ) 。
データ保持部 2— 3は、 3番目の入力データ D3 に対応して乗算部 1から出力 される 4つのデ一夕一 D3 、 + 3 D 3 、 + 5 D 3 、 - 7 D 3 を取り込んで、 入力 されるデジタルデータが一巡するまで （7番目の入力データ D7 に対応する 4つ のデータが入力されるまで） 保持する （図 7 (F) ) 。 また、 デ一夕セレクタ 3 一 3は、 この 3番目の入力データ D3 に対応する 4つのデータを所定の順番で読 み出して、 入力データ D 3 に比例した値を有する階段関数を発生する （図 7 (G) ) 。 データ保持部 2— 4は、 4番目の入力データ D4 に対応して乗算部 1から出力 される 4つのデーター D4 、 + 3 D4 、 + 5 D4 、 - 7 D4 を取り込んで、 入力 されるデジタルデータが一巡するまで （8番目の入力データ D8 に対応する 4つ のデータが入力されるまで） 保持する （図 7 (H) ) 。 また、 デ一夕セレクタ 3 一 4は、 この 4番目の入力デ一夕 D4 に対応する 4つのデータを所定の順番で読 み出して、 入力データ D4 に比例した値を有する階段関数を発生する （図 7 ( I ) ) 。
加算部 4は、 このようにして 4つのデ一夕セレクタ 3— 1〜3— 4のそれそれ から出力される各階段関数の値を加算する。 ところで、 図 4に示したように、 各 データセレクタ 3 - 1〜3— 4によって発生する階段関数は、 図 1に示した標本 化関数の有限台の範囲である標本位置 tニー 2〜十 2の領域を 0. 5毎に分割し た 8つの区分領域を有する有限台の関数である。 例えば、 標本位置 t =— 2から + 2に向かって順に第 1区分領域、 第 2区分領域、 …第 8区分領域とする。 まず、 加算部 4は、 データセレクタ 3— 1から出力される第 7区分領域に対応 する値 （+ 3 Di ) と、 データセレクタ 3 _ 2から出力される第 5区分領域に対 応する値 （一 7 D2 ) と、 データセレクタ 3— 3から出力される第 3区分領域に 対応する値 （+ 5 D3 ) と、 データセレクタ 3— 4から出力される第 1区分領域 に対応する値 （一 D4 ) とを加算して、 加算結果 （+ 3 D! - 7 D2 + 5 D3 一 D4 ) を出力する。
次に、 加算部 4は、 デ一夕セレクタ 3— 1から出力される第 8区分領域に対応 する値 （一 ) と、 データセレクタ 3— 2から出力される第 6区分領域に対応 する値 （+ 5 D2 ) と、 デ一夕セレクタ 3— 3から出力される第 4区分領域に対 応する値 （一 7 D3 ) と、 データセレクタ 3— 4から出力される第 2区分領域に 対応する値 （+ 3 D4 ) とを加算して、 加算結果 （― + 5 D2 - 7 D3 + 3 D 4 ) を出力する。
このようにして加算部 4から順に階段状の加算結果が出力されると （図 7 ( J) ) 、 前段の積分回路 5— 1は、 このデ一夕を積分して折れ線状に値が変化 する複数のデータを出力する （図 7 (K) ) 。 また、 後段の積分回路 5— 2は、 この折れ線状に値が変化するデータをさらに積分して、 入力データ D2 と D3 の 間で、 1回だけ微分可能な滑らかな曲線に沿って値が変化する複数のデータを出 力する （図 7 ( L ) ) 。
図 8は、 2つの積分回路 5— 1、 5— 2から出力されるデータの詳細を示す図 である。 例えば、 各積分回路 5— 1、 5— 2に入力される積分演算用のクロック 信号 C L K 2の周波数が、 入力データのサンプリング周波数 （クロック信号 C L Kの周波数） の 2 0倍に設定されている。 図 8 ( A ) に示すように、 前段の積分 回路 5 — 1から出力される複数のデータは、 一次関数的に値が変化する。 また、 図 8 ( B ) に示すように、 後段の積分回路 5— 2から出力される複数のデ一夕は、 二次関数的に値が変化する。
なお、 図 6に構成を示した各積分回路 5— 1、 5— 2においては、 それぞれに 入力されるデ一夕を単に累積することによりデジタル積分を行っているため、 そ れそれから出力されるデータの値がオーバーサンプリングの倍数に応じて大きく なってしまうため、 入出力データの値を一致させるためには、 各積分回路 5— 1、 5— 2のそれそれの出力段に除算回路を設けるようにすればよい。 例えば、 図 8 に示した例では、 入力データに対して出力データの値が 2 0倍になるため、 除数 が 「2 0」 の除算回路を各積分回路 5— 1、 5— 2内の最後部に設ければよい。 但し、 オーバーサンプリングの倍数を 2のべき乗倍 （例えば 2、 4、 8、 1 6、 ··· ) に設定した場合には、 各積分回路 5— 1、 5— 2の出力データを下位ビッ ト 側にビッ トシフ トすることにより、 出力データに対する除算処理が可能になるた め、 上述した除算回路を省略することができる。 例えば、 オーバーサンプリング の倍数を 「 1 6」 とした場合には、 各積分回路 5— 1、 5— 2の出力データを下 位ビッ ト側に 5ビッ ト分シフ卜すればよいため、 それぞれの回路の出力端側の結 線をあらかじめ 5ビッ ト分ずらしておけばよい。
このように、 本実施形態のオーバーサンプリング処理回路は、 入力されるデジ タルデ一夕のそれぞれに対応する 4つの乗算結果を一組として 4つのデータ保持 部 2—；!〜 2— 4に巡回的に保持し、 この保持した 4つのデータをデータセレク 夕 3— 1〜 3— 4によって所定の順番で読み出すことにより階段関数を発生させ た後、 この階段関数の値を 4つの入力データに対応させて加算部 4によって加算 している。 そして、 加算部 4の出力デ一夕に対して 2つの積分回路 5— 1、 5— 2によって 2回のデジタル積分処理を行うことにより、 入力された各デジタルデ 一夕に対して擬似的に n倍にサンプリング周波数を上げるオーバ一サンプリング 処理を行うことができる。
特に、 本実施形態のオーバーサンプリング処理回路では、 オーバ一サンプリン グの周波数を入力データのサンプリング周波数の何倍に設定するかは、 2つの積 分回路 5— 1、 5— 2に入力するクロック信号 C L K 2の周波数のみに依存する すなわち、 これら 2つの積分回路 5— 1、 5— 2のみを高速の部品を用いて構成 するだけで、 オーバーサンプリングの倍数を大きく設定することができる。 した がって、 デジタルフィルタを用いてオーバ一サンプリング処理を行う従来方法と 異なり、 オーバーサンプリングの周波数を上げた場合であっても回路規模が大き くなるということはなく、 部品コストの上昇も最小限に抑えることができる。 ま た、 乗算部 1の 4つの乗数を整数値とすることにより、 演算内容が簡素化される ため、 これらの乗算部の構成も単純になり、 さらに部品コストを下げることがで きる。
また、 例えば、 サンプリング周波数の n倍 （例えば 1 0 2 4倍） の擬似的な周 波数を得るためにオーバーサンプリング処理を行う場合を考えると、 従来では、 各部品の動作速度もこの擬似的な周波数と同じにする必要があつたが、 本実施形 態のオーバ一サンプリング処理回路では、 2つの積分回路を除く とサンプリング 周波数あるいはその 2倍の周波数で各データ保持部や各データセレクタを動作さ せる必要があるだけであり、 各部品の動作速度を大幅に下げることができる。 図 9は、 図 5に示した乗算部 1の詳細構成を示す図である。 図 9に示すように、 乗算部 1は、 入力デ一夕の各ビッ トの論理を反転して出力する 2つのィンバ一夕 1 0、 1 1 と、 乗数 「2」 の乗算を行う乗算器 1 2と、 乗数 「4」 の乗算を行う 乗算器 1 3と、 乗数 「8」 の乗算を行う乗算器 1 4と、 4つの加算器 1 5、 1 6、 1 7、 1 8とを含んで構成されている。
例えば、 このような構成を有する乗算部 1にデータ が入力された場合に、 ィンバ一夕 1 0から入力データ D i の各ビッ トの論理を反転したデータが出力さ れ、 加算器 1 5によってこの出力データに対して最下位ビッ トに " 1 " を加算す ることにより、 入力データ D , の補数が得られる。 これは、 入力データ D i を一 1倍した値 （一 Di ) を等価的に表している。 また、 乗算器 1 2から入力データ D 1 を 2倍した値 （+ 2 D! ) が出力され、 加算器 1 6によってこのデ一夕に対 して元の入力データ が加算されることにより、 入力デ一夕 を 3倍した値 (+ 3D! ) が得られる。 同様に、 乗算器 1 3から入力デ一夕 Di を 4倍した値 (+ 4 D 1 ) が出力され、 これと元の入力データ とが加算器 1 7によって加 算されて、 入力データ を 5倍した値 （+ 5 Di ) が得られる。 また、 乗算器 14から入力データ を 8倍した値 （+ 8 D, ) が出力され、 この出力データ の各ビッ 卜の論理をィンバータ 1 1によって反転したデータに対して、 加算器 1 8によって元の入力データ D！ が加算される。 この加算器 1 8はキヤリ一端子 C が有効になっており、 インバー夕 1 1の出力データに対して最下位ビッ トに " 1 " を加算することにより、 インバー夕 1 1の出力データの補数が得られる。 した がって、 加算器 1 8によって、 入力データ を一 8倍した値 （― 8 D ) に対 して元の入力デ一夕 が加算されることにより、 入力データ：）， を一 7倍した 値 （一 7 D ) が得られる。
上述した 3つの乗算器 1 2、 1 3、 14は、 乗数が 2のべき乗であることから 単純にビッ トシフ トを行うだけで乗算処理を行うことができる。 このように、 ビ ットシフ トによる 2のべき乗の乗算処理と加算処理とを組み合わせることにより、 4つの乗数の乗算処理を行うことにより、 構成の簡略化が可能となる。
ところで、 上述したオーバーサンプリング処理回路の後段に口一パスフィルタ 等を追加することにより、 少ない部品で D/A変換器を構成することができる。 図 1 0は、 DZA変換器の構成を示す図である。 この D/A変換器は、 図 5に示 したオーバーサンプリング処理回路の後段に、 D/A変換器 6と口一パスフィル 夕 （LP F) 7を追加した構成を有している。 D/A変換器 6が電圧発生手段に、 ローパスフィル夕 7が平滑手段にそれそれ対応する。
D/A変換器 6は、 後段の積分回路 5— 2から出力される階段状のデジタルデ —夕に対応するアナログ電圧を発生する。 この D/A変換器 6は、 入力されるデ ジタルデータの値に比例した一定のアナログ電圧を発生するため、 D/A変換器 6の出力端に現れる電圧値も階段状に変化する。 ローパスフィルタ 7は、 D/A 変換器 6の出力電圧を平滑化して、 滑らかに変化するアナログ信号を出力する。 図 1 0に示した D / A変換器は、 図 5に示したオーバーサンプリング処理回路 を用いていることから、 構成の簡略化、 部品コス トの低減が可能となる。 特に、 オーバ一サンプリングの周波数を高く して歪みの少ない出力波形を得るようにし た場合であっても、 構成の複雑化を伴うことなく、 コス トの低減を実現すること ができる。
なお、 本発明は上記実施形態に限定されるものではなく、 本発明の要旨の範囲 内で種々の変形実施が可能である。 例えば、 上述した実施形態では、 標本化関数 を全域で 1回だけ微分可能な有限台の関数としたが、 微分可能回数を 2回以上に 設定してもよい。 この場合には、 微分可能回数に一致させた数の積分回路を備え るようにすればよい。
また、 図 1に示すように、 本実施形態の標本化関数は、 t = ± 2で 0に収束す るようにしたが、 t = ± 3以上で 0に収束するようにしてもよい。 例えば、 t = ± 3で 0に収束するようにした場合には、 図 5に示したオーバ一サンプリング処 理回路に含まれるデータ保持部やデータセレクタのそれそれの数を 6とし、 6組 のデジタルデータを対象に補間処理を行うようにすればよい。
また、 必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、 一 ∞〜十 ooの範囲において所定の値を有する有限回微分可能な標本化関数を用い、 有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とする ようにしてもよい。 例えば、 このような標本化関数が二次の区分多項式で定義さ れているものとすると、 各区分多項式を 2回微分することにより所定の階段関数 を得ることができるため、 この階段関数を用いて畳み込み演算を行った結果に対 して 2回の積分処理を行うことにより、 オーバ一サンプリング処理を行うことが できる。 産業上の利用可能性
上述したように、 本発明によれば、 所定間隔で入力される複数のデジタルデー 夕のそれぞれに対して、 複数の乗数を用いた複数の乗算処理を行い、 これら複数 の乗算結果を用いて、 入力された各デジタルデータに対応する階段関数を発生さ せ、 それそれのデジタルデータに対応する階段関数の値を加算し、 この加算結果 に対して複数回のデジタル:養分を行うことにより、 滑らかな曲線に沿って階段状 に値が変化するデジタルデ一夕が得られる。 したがって、 オーバ一サンプリング の周波数を高くする場合にデジタル積分の演算速度を速くするだけでよく、 従来 のように構成の複雑化を招くことがなく、 構成の簡略化と部品コストの低減が可 能になる。

Claims

請 求 の 範 囲
1 . 所定間隔で入力される複数のデジタルデータのそれそれに対して、 複数の乗 数を用いた複数の乗算処理を行う乗算手段と、
前記乗算手段によって得られた複数の乗算結果を用いて、 前記複数のデジタル データのそれぞれに対応する階段関数を、 前記複数のデジタルデータのそれぞれ の入力タイミングに同期させて発生する複数の階段関数発生手段と、
前記複数の階段関数発生手段によって発生した前記階段関数の値を加算する加 算手段と、
前記加算手段の出力データに対して複数回のデジタル積分を行う積分処理手段 と、
を備えることを特徴とするオーバーサンプリング処理回路。
2 . 前記乗算手段による乗算処理に用いられる各乗数は、 区分多項式によって構 成された所定の標本化関数について、 前記区分多項式のそれぞれを複数回微分す ることにより得られる階段関数の各値に対応していることを特徴とする請求の範 囲第 1項記載のオーバーサンプリング処理回路。
3 . 前記階段関数は、 正領域と負領域の面積が等しく設定されていることを特徴 とする請求の範囲第 2項記載のオーバーサンプリング処理回路。
4 . 前記標本化関数は、 全域が 1回だけ微分可能であって有限台の値を有するこ とを特徴とする請求の範囲第 3項記載のオーバーサンプリング処理回路。
5 . 前記階段関数は、 等間隔に配置された 5つの前記デジタルデータに対応した 所定範囲において、 — 1、 + 3、 + 5、 一 7、 — 7、 + 5、 + 3、 — 1の重み付 けがなされた同じ幅の 8つの区分領域からなっており、 この 8つの重み付け係数 を前記乗算手段の乗数として設定することを特徴とする請求の範囲第 2項記載の オーバーサンプリング処理回路
6 . 前記乗算手段において行われる乗算処理は、 ビッ トシフ トによる 2のべき乗 倍の演算結果に前記デジタルデータ自身を加算することによって実現されること を特徴とする請求の範囲第 5項記載のォ一バーサンプリング処理回路。
7 . 前記デジタル積分が行われる回数は 2回であり、 前記積分処理手段から二次 関数的に値が変化するデ一夕を出力することを特徴とする請求の範囲第 1項記載 のオーバーサンプリング処理回路。
8 . 前記積分処理手段によって行われる前記デジタル積分は、 入力データを累積 する演算処理であり、 この演算処理を前記デジタルデータが入力される 1周期内 で n回繰り返し行うことにより、 n倍のオーバ一サンプリング処理を行うことを 特徴とする請求の範囲第 1項記載のオーバーサンプリング処理回路。
9 . 請求の範囲第 1項に記載のオーバ一サンプリング処理回路の後段に、 前記積分処理手段から出力されるデータの値に対応するアナログ電圧を生成す る電圧発生手段と、
前記電圧発生手段によって生成される前記アナログ電圧を平滑化する平滑手段 と、
を備えることを特徴とするデジタル一アナログ変換器。
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