WO2001001489A1 - Dram-zellenanordnung und verfahren zu deren herstellung - Google Patents

Dram-zellenanordnung und verfahren zu deren herstellung Download PDF

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WO2001001489A1
WO2001001489A1 PCT/DE2000/001156 DE0001156W WO0101489A1 WO 2001001489 A1 WO2001001489 A1 WO 2001001489A1 DE 0001156 W DE0001156 W DE 0001156W WO 0101489 A1 WO0101489 A1 WO 0101489A1
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WO
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trenches
word line
trench
substrate
source
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PCT/DE2000/001156
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French (fr)
Inventor
Till Schlösser
Franz Hofmann
Original Assignee
Infineon Technologies Ag
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Definitions

  • the invention relates to a DRAM cell arrangement, i. H. a memory cell array with dynamic random access.
  • Em transistor memory cell which comprises a transistor and a capacitor, is almost exclusively used as the memory cell of a DRAM cell arrangement.
  • the information of the memory cell is stored in the form of a charge on the capacitor.
  • the capacitor is connected to the transistor, so that when the transistor is driven via a local line, the charge of the capacitor can be read out via a bit line.
  • the general aim is to produce a DRAM cell arrangement that has a high packing density.
  • Such a DRAM cell arrangement is described, for example, in M. Aoki et al., "Fully Self-Aligned 6F 2 Cell Technology for Low Cost 1 Gb DRAM", Symposium on VLSI Technology Digest of Technical Papers (1996), 22.
  • Thermal oxidation produces stripe-shaped insulating structures in a substrate that define active areas of transistors.
  • a surface of the substrate is covered with a gate dielectric.
  • Word lines are then produced which run transversely to the insulating structures and are covered with silicon nitride.
  • Source / drain regions of the transistors are produced between the word lines and the insulating structures.
  • a first insulating layer is deposited in which contact holes are produced which sometimes extend to one of the source / drain regions.
  • msitu doped polysilicon is deposited to such a thickness that the contact holes are not filled.
  • a second insulating layer is deposited that fills the contact holes. Every third along an isolating S corture adjacent contact hole is opened again and filled with further situ doped polysilicon, are generated so that Kon ⁇ contacts.
  • the second insulating layer, parts of the polysilicon, which are arranged over the word lines, and the first insulating layer are removed.
  • Ov ⁇ rig Economicsendes polysilicon in the contact hole punches, m which no contacts were generated form first capacitor electrodes of the capacitors of the memory cells.
  • a capacitor dielectric and second capacitor electrodes arranged above it are generated and by a third insulating one
  • the third insulating layer creates depressions that expose the contacts. Then bit lines are generated which adjoin the contacts. Every third word line, which is arranged between two source / dra regions, which are "each connected to a capacitor, is connected to a potential such that no current can flow between these source / dram regions. These word lines act as isolations ,
  • German patent DE 44 08 764 C2 describes a DRAM cell arrangement in which first trenches, which run essentially parallel to one another, and second trenches running transversely thereto are provided in a substrate.
  • a word line which is separated from the substrate by a gate dielectric, is sometimes arranged in the lower parts of the second trench.
  • the first trenches outside the word lines are filled with insulating material.
  • source / dram regions of transistors are arranged in the substrate, which adjoin a surface of the substrate.
  • the source / dram regions have the shape of an upturned U and adjoin the flanks of the second trench up to the lower regions of the second trench.
  • Every third of the source / dram regions that are adjacent to one another along a first trench is connected to a bit line that runs parallel to the first trench.
  • the remaining source / dram areas are covered with a capacitor dielectric over which a thin conductive one Layer, the upper areas of the word line trenches ⁇ and serves as a capacitor plate, arranged.
  • the capacitor dielectric is likewise arranged in the upper regions of the word line trench and separates the source / dram regions which are not connected to the bit lines and act as capacitor electrodes from the capacitor plate.
  • Those word lines that are between two of the source / dram regions, which act as capacitor electrodes are connected to a fixed potential, so that no current flows between these source / dram regions. These word lines therefore serve to isolate adjacent memory cells.
  • the invention is based on the problem of specifying a DRAM cell arrangement which, compared to the prior art, has improved electrical properties with a high packing density at the same time.
  • a method for producing such a DRAM cell arrangement is also to be specified.
  • first trenches which run essentially parallel to one another
  • second trenches which run transverse to the first trenches and essentially parallel to one another
  • the second trenches are subdivided into m word line trenches which are provided with a gate dielectric and m each of which a word line is arranged, and isolation trenches which are filled with insulating material.
  • Insulating protective structures are arranged above the word lines in the word line trenches which, together with the word lines, fill the word line trenches.
  • One of the word line trenches is adjacent to another of the word line trenches and to one of the isolation trenches.
  • One of the isolation trenches is adjacent to two of the word line trenches.
  • the first trenches are filled with insulating material outside the word line trenches.
  • First source / dram regions of transistors are arranged in the substrate, d ie to a surface of the substrate adjacent a sentlichen in we ⁇ homogeneous vertical thickness, ie, a thickness perpendicular ⁇ right to the surface of the substrate, comprise less deep m the substrate extend as the word lines are connected to lines with bit, and in each case tung dig two of the wordline ⁇ and adjacent to two of the first trench.
  • sub dram regions are ⁇ strat second source / of the transistors being ⁇ arranged adjacent to the surface of the substrate have a substantially homogeneous vertical thickness less deep m the substrate extend as the word lines are connected to capacitors, and each of one of the word line trenches, adjoin one of the isolation trenches and two of the first trenches.
  • bit lines run across the word lines.
  • first trenches which run essentially parallel to one another and second trenches which run transversely to the first trenches and essentially parallel to one another are produced in a substrate become.
  • Some of the second trenches, which are referred to as word line trenches, are provided with a gate dielectric and the remaining of the second trenches, which are referred to as isolation trenches, are filled with insulating material, one of the word line trenches being connected to another of the word line trenches and to one of the Isolation trench is adjacent, and one of the isolation trench is adjacent to two of the word line trenches.
  • a word line and an insulating protective structure arranged above it are generated in the word line trenches, which together fill the corresponding word line trench.
  • the first trenches are filled with insulating material outside the word line trenches.
  • the first source / dram regions of transistors are produced in the substrate in such a way that they adjoin a surface of the substrate, have an essentially homogeneous vertical thickness, and extend less deep into the substrate tung dig as d ie word line trenches and in each case two of the wordline ⁇ and adjacent to two of the first trench. There he joined generated ⁇ the bit lines and ebieten to the first source / dram G.
  • the substrate dram regions of the transistors are second source / generated so that they at the SURFACE ⁇ surface of the substrate adjacent which have a substantially homogeneous vertical thickness less deeply extend into the substrate than the word line trenches and in each case to one of the word line trenches to one of the isolation trenches and adjoin two of the first trenches.
  • Capacitors are generated and connected to the second source / dram regions.
  • a memory cell of the DRAM cell arrangement comprises one of the transistors and an associated capacitor.
  • the isolation trenches separate adjacent memory cells from one another along a first trench.
  • the first trenches separate adjacent memory cells from one another along a word line trench.
  • the vertical thickness of one of the source / dram regions can vary slightly locally. Such fluctuations are e.g. to be attributed to the not exactly defined implantation depth during the generation of the source / dram region or to statistical deviations during the diffusion of the dopant of the source / dram region.
  • Channel areas of the transistors are U-shaped. Despite the high packing density of the DRAM cell arrangement, i.e. small space requirement per memory cell, the channel length of the transistors can be increased via the depth of the word line trench, and short channel effects can thereby be avoided.
  • the DRAM cell arrangement can be produced with a high packing density because, on the one hand, the source / dram regions of the
  • Transistors can be produced in a self-aligned manner with respect to the word line trench and the first trench, and contacts between the source / dram regions and the bit lines or the capacitors can be produced with a high adjustment tolerance.
  • an intermediate oxide can be deposited on the surface of the substrate by opening the contact hole to the source / dram regions.
  • the adjustment tolerance of the contact holes is large because the
  • Protective structures cover the word lines, and the intermediate oxide can be selectively etched to the protective structures. Short circuits between the word lines and the contacts that are generated in the contact holes are thereby avoided.
  • the second source / dram areas can also act as capacitor electrodes of the capacitors.
  • bit lines in such a way that they adjoin the first source / dram region, so that corresponding contacts can be dispensed with.
  • a trench is etched in the intermediate oxide for each bit line and filled with conductive material.
  • a particularly high packing density is achieved if the widths of the first trenches, the distances of the first trenches from one another, the widths of the second trenches and the distances of the second trenches from one another have the same value and are preferably equal to the minimum structural size F which can be produced using the technology used.
  • the capacitors can then be produced with a larger capacitance. For example, its horizontal cross section can be enlarged in this case.
  • a depression can also be produced in the substrate, which cuts through the second source / dram region and in which the capacitor can be arranged.
  • bit line can then be arranged in a further trench which cuts through the first source / dram region.
  • the isolation trenches and the word line trenches can be filled as follows: First, the second trenches are filled with insulating material. A strip-shaped mask is then produced, the strip of which covers every third of the second trenches, namely the isolation trenches. Using the mask, exposed insulating material is removed from the uncovered second trench, namely the word line trench. The gate dielectrics and the word lines are then produced in the second trench, from which the insulating material has been removed.
  • the auxiliary layer is then applied and structured in the form of a strip. Between the stripes of the structured Auxiliary layer, which acts as a mask, the second digger is created.
  • the auxiliary layer additionally serves to strip-shaped mask as a mask during the removal of iso ⁇ lierenden material from the word line trench is removed.
  • the auxiliary layer prevents the insulating material from remaining outside the word line trenches in the first trench. Since the first trenches are created first, they can be deeper than the second trenches, so that leakage currents between source / dram regions adjacent to one another along the word line can be prevented. In this case, the insulating material on the bottom of parts of the first trenches where the first trenches and the word line trenches cross is not removed.
  • the second trenches are first created.
  • the substrate consists of semiconductor material, e.g. Silicon.
  • the word lines can be made of doped polysilicon or of another conductive material, such as. B. metal or metal silicide.
  • the intermediate oxide consists of Si02, it is advantageous for selective etchability if the protective structures consist of silicon nitride.
  • FIG. 1 shows a plan view of a substrate after the first trenches have been produced.
  • FIG. 2 shows a cross section through the substrate after an auxiliary layer, second trench and a mask have been produced.
  • FIG. 3a shows the cross section from FIG. 2, after gate dielectric, word lines, protective structures, source / dram regions of transistors, an intermediate oxide,
  • FIG. 3b shows the top view of FIG. 1 after the process steps from FIG. 3a, with the contacts that
  • Word lines, the first trench and the second trench are shown.
  • the starting material is a substrate 1, which contains p-doped silicon.
  • a first mask made of photoresist (not shown)
  • approximately 400 nm deep first trenches G1 are produced in the substrate 1.
  • the first trenches Gl are approximately 150 nm wide and are spaced approximately 150 nm apart.
  • the first trenches G1 are filled with insulating material by depositing S1O2 in a thickness of approximately 90 nm and planarizing by chemical mechanical polishing until the substrate 1 is exposed (see FIG. 1).
  • silicon nitride is deposited to a thickness of approximately 50 nm (see FIG. 2).
  • the second trenches G2 are approximately 150 nm wide and are spaced approximately 150 nm apart.
  • the second trenches G2 are filled with insulating material by depositing S1O2 in a thickness of approximately 90 nm and chemical-mechanically polishing until the auxiliary layer H is exposed.
  • the strips of which run parallel to the second trench G2 are approximately 300 nm wide and covers every third of the second trench G2, S1O2 is selectively etched to silicon nitride.
  • the insulating material is retained in the second trench G2, which are covered by the third photoresist mask P.
  • These second trenches G2 are referred to below as isolation trenches.
  • the insulating material is removed from the remaining second trenches G2, which are referred to below as word line trenches, until the bottom of the word line trenches are exposed (see FIG. 2).
  • the third photoresist mask P is removed.
  • word lines W m the word line trench, polysilicon is deposited in a thickness of approximately 30 nm and above it WSi m in a thickness of approximately 60 nm and planarized by chemical-mechanical polishing until the auxiliary layer H is exposed. Then WSi and polysilicon are etched back until an upper surface of the word lines W is approximately 50 nm below a surface F of the substrate 1 (see FIG. 3a).
  • the auxiliary layer H is z. B. hot H3PO4 removed. Subsequently, silicon nitride is deposited in a thickness of approx. 70 nm and planed by chemical-mechanical polishing until the surface F of the substrate 1 is exposed. As a result, the word lines W become insulating
  • Protective structures S are generated which, together with the word lines W, fill the word line trenches (see FIG. 3a).
  • first source / dram regions S / D1 and second source / dram regions S / D2 of transistors are produced between the first trench G1 and the second trench G2.
  • the source / dram areas S / Dl, S / D2 are approximately 80 nm deep and have an essentially homogeneous vertical, ie. H. thickness running perpendicular to the surface F of the substrate 1.
  • the source / dram regions S / Dl, S / D2 extend less deep into the substrate 1 than the word line trenches and thus as the word lines W, so that when the transistors are driven, a channel is produced which runs in a U-shape.
  • a current consequently flows both on the flanks and on the bottom of the word line trenches.
  • Two transistors are surrounded by two mutually adjacent first trenches Gl and two mutually adjacent isolation trenches.
  • the first source / dram regions S / DL are each arranged between two word line trenches and each act as a common source / dram region of two of the transistors.
  • S1O2 is deposited with a thickness of approx. 1000 nm (see FIG. 3a).
  • contact holes are produced which each expose one of the source / dram regions S / Dl, S / D2 of the transistors (see FIGS. 3a and 3b).
  • the intermediate oxide Z is selectively etched to the protective structures S.
  • Contacts KB to bit lines B are produced in the contact holes which expose the first source / dram regions S / DL (see FIGS. 3a and 3b).
  • Contacts KS to capacitors Ko are produced in the contact holes which expose the second source / dram regions S / D2 (see FIGS. 3a and 3b).
  • capacitors Ko shown schematically in FIG. 3a
  • bit lines B which run transverse to the word lines W

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

In einem Substrat (1) sind erste Gräben und quer dazu verlaufende zweite Gräben (G2), die sich in Wortleitungsgräben und in Isolationsgräben unterteilen, vorgesehen. Die Wortleitungsgräben werden jeweils durch eine Wortleitung (W) und eine darüber angeordnete Schutzstruktur (S) gefüllt. Source/Drain-Gebiete (S/D1, S/D2) der Transistoren grenzen an eine Oberfläche (F) des Substrats (1) an und reichen weniger tief in das Substrat (1) hinein als die Wortleitungen (W). Zwei zueinander benachbarte Transistoren teilen sich ein gemeinsames Source/Drain-Gebiet (S/D1), das mit einer Bitleitung (B) verbunden ist. Die übrigen Source/Drain-Gebiete (S/D2) der Transistoren werden mit Kondensatoren (Ko) verbunden.

Description

Beschreibung
DRAM-Zellenanordnung und Verfahren zu deren Herstellung
Die Erfindung betrifft eine DRAM-Zellenanordnung, d. h. eine Speicherzellenanordnung mit dynamischem wahlfreiem Zugriff.
Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte Em-Transistor-Speicher- zelle eingesetzt, die einen Transistor und einen Kondensator umfaßt. Die Information der Speicherzelle ist m Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor verbunden, so daß bei Ansteuerung des Transistors über eine ortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist.
Eine solche DRAM-Zellenanordnung ist beispielsweise in M. Ao- ki et al., "Fully Self-Aligned 6F2 Cell Technology for Low Cost 1 Gb DRAM", Symposium on VLSI Technology Digest of Technical Papers (1996), 22, beschrieben. Durch thermische Oxida- tion werden m einem Substrat streifenformige isolierende Strukturen erzeugt, die aktive Gebiete von Transistoren definieren. Eine Oberflache des Substrats wird mit einem Gatedielektrikum bedeckt. Anschließend werden Wortleitungen erzeugt, die quer zu den isolierenden Strukturen verlaufen und mit Si- liziumnitrid bedeckt sind. Zwischen den Wortleitungen und den isolierenden Strukturen werden Source/Drain-Gebiete der Transistoren erzeugt. Es wird eine erste isolierende Schicht abgeschieden, m der Kontaktlocher erzeugt werden, die eweils bis auf eines der Source/Drain-Gebiete reichen. Anschließend wird msitu dotiertes Polysilizium m einer solchen Dicke ab- geschieden, daß die Kontaktlocher nicht gefüllt werden. Eine zweite isolierende Schicht wird abgeschieden, die die Kontaktlocher füllt. Jedes dritte entlang einer isolierenden Struktur benachbarte Kontaktloch wird wieder geöffnet und mit weiterem insitu dotiertem Polysilizium gefüllt, so daß Kon¬ takte erzeugt werden. Die zweite isolierende Schicht, Teile des Polysiliziums, die über den Wortleitungen angeordnet sind, und die erste isolierende Schicht werden entfernt. Üb¬ rigbleibendes Polysilizium in den Kontaktlochern, m denen keine Kontakte erzeugt wurden, bilden erste Kondensatorelektroden der Kondensatoren der Speicherzellen. Ein Kondensator- dielektπkum und darüber angeordnete zweite Kondensatorelek- troden werden erzeugt und von einer dritten isolierenden
Schicht bedeckt. In der dritten isolierenden Schicht werden Vertiefungen erzeugt, die die Kontakte freilegen. Anschließend werden Bitleitungen erzeugt, die an die Kontakte angrenzen. Jede dritte Wortleitung, die zwischen zwei Source/Dra - Gebieten, die "jeweils mit einem Kondensator verbunden sind, angeordnet ist, wird so an ein Potential angeschlossen, daß kein Strom zwischen diesen Source/Dram-Gebieten fließen kann. Diese Wortleitungen wirken als Isolationen.
In der deutschen Patentschrift DE 44 08 764 C2 ist eine DRAM- Zellenanordnung beschrieben, bei der m einem Substrat erste Graben, die im wesentlichen parallel zueinander verlaufen, und quer dazu verlaufende zweite Graben vorgesehen sind. In unteren Teilen der zweiten Graben sind eweils eine Wortlei- tung angeordnet, die durch ein Gatedielektrikum vom Substrat getrennt sind. Die ersten Graben außerhalb der Wortleitungen sind mit isolierendem Material gefüllt. Zwischen den zweiten Graben und den ersten Graben sind im Substrat Source/Dram- Gebiete von Transistoren angeordnet, die an eine Oberflache des Substrats angrenzen. Die Source/Dram-Gebiete weisen die Form eines umgedrehten U's auf und grenzen bis zu den unteren Bereichen der zweiten Graben an die Flanken der zweiten Graben an. Jedes dritte der Source/Dram-Gebiete, die entlang eines ersten Grabens zueinander benachbart sind, ist mit ei- ner Bitleitung, die parallel zu den ersten Graben verlauft, verbunden. Die übrigen Source/Dram-Gebiete sind mit einem Kondensatordielektrikum bedeckt, über dem eine dünne leitende Schicht, die obere Bereichen der Wortleitungsgraben hin¬ einreicht und als Kondensatorplatte dient, angeordnet. Das Kondensatordielektπkum ist ebenfalls m den oberen Bereichen der Wortleitungsgraben angeordnet und trennt die Sour- ce/Dram-Gebiete, die nicht mit den Bitleitungen verbunden sind und als Kondensatorelektroden wirken, von der Kondensatorplatte. Jene Wortleitungen, die zwischen zwei der Source/Dram-Gebiete, die als Kondensatorelektroden wirken, sind an ein festes Potential angeschlossen, so daß zwischen diesen Source/Dram-Gebieten kein Strom fließt. Diese Wortleitungen dienen also der Isolation von zueinander benachbarten Speicherzellen.
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, die im Vergleich zum Stand der Technik verbesserte elektrische Eigenschaften bei zugleich hoher Packungsdichte aufweist. Ferner soll ein Verfahren zur Herstellung einer solchen DRAM-Zellenanordnung angegeben werden.
Das Problem wird gelost durch eine DRAM-Zellenanordnung, bei der m einem Substrat erste Graben, die im wesentlichen parallel zueinander verlaufen, und zweite Graben, die quer zu den ersten Graben und im wesentlichen parallel zueinander verlaufen, vorgesehen sind. Die zweiten Graben unterteilen sich m Wortleitungsgraben, die mit einem Gatedielektrikum versehen sind und m denen jeweils eine Wortleitung angeordnet ist, und Isolationsgraben, die mit isolierendem Material gefüllt sind. Über den Wortleitungen sind in den Wortlei- tungsgraben isolierende Schutzstrukturen angeordnet, die zusammen mit den Wortleitungen die Wortleitungsgraben füllen. Einer der Wortleitungsgraben ist zu einem weiteren der Wortleitungsgraben und zu einem der Isolationsgraben benachbart. Einer der Isolationsgraben ist zu zwei der Wortleitungsgraben benachbart. Die ersten Graben sind außerhalb der Wortleitungsgraben mit isolierendem Material gefüllt. Im Substrat sind erste Source/Dram-Gebiete von Transistoren angeordnet, die an eine Oberflache des Substrats angrenzen, eine im we¬ sentlichen homogene vertikale Dicke, d.h. eine Dicke senk¬ recht zur Oberflache des Substrats, aufweisen, weniger tief m das Substrat hineinreichen als die Wortleitungen, mit Bit- leitungen verbunden sind, und jeweils an zwei der Wortlei¬ tungsgraben und an zwei der ersten Graben angrenzen. Im Sub¬ strat sind zweite Source/Dram-Gebiete der Transistoren ange¬ ordnet, die an die Oberflache des Substrats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief m das Substrat hineinreichen als die Wortleitungen, mit Kondensatoren verbunden sind und jeweils an einen der Wortleitungsgraben, an einen der Isolationsgraben und an zwei der ersten Graben angrenzen.
Die Bitleitungen verlaufen quer zu den Wortleitungen.
Das Problem wird ferner gelost durch ein Verfahren zur Erzeugung einer DRAM-Zellenanordnung, bei dem in einem Substrat erste Graben, die im wesentlichen parallel zueinander verlau- fen, und zweite Graben, die quer zu den ersten Graben und im wesentlichen parallel zueinander verlaufen, erzeugt werden. Einige der zweiten Graben, die als Wortleitungsgraben bezeichnet werden, werden mit einem Gatedielektrikum versehen und die restlichen der zweiten Graben, die als Isolationsgra- ben bezeichnet werden, werden mit isolierendem Material gefüllt, wobei eines der Wortleitungsgraben zu einem weiteren der Wortleitungsgraben und zu einem der Isolationsgraben benachbart ist, und eines der Isolationsgraben zu zwei der Wortleitungsgraben benachbart ist. In den Wortleitungsgraben werden jeweils eine Wortleitung und eine darüber angeordnete isolierende Schutzstruktur erzeugt, die zusammen den entsprechenden Wortleitungsgraben füllen. Die ersten Graben werden außerhalb der Wortleitungsgraben mit isolierendem Material gefüllt. Im Substrat werden erste Source/Dram-Gebiete von Transistoren so erzeugt, daß sie an eine Oberflache des Substrats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat hineinreichen als die Wortleitungsgraben und jeweils an zwei der Wortlei¬ tungsgraben und an zwei der ersten Graben angrenzen. Es wer¬ den Bitleitungen erzeugt und mit den ersten Source/Dram- Gebieten verbunden. Im Substrat werden zweite Source/Dram- Gebiete der Transistoren so erzeugt, daß sie an die Oberfla¬ che des Substrats angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief in das Substrat hineinreichen als die Wortleitungsgraben und jeweils an einen der Wortleitungsgraben, an einen der Isolationsgraben und an zwei der ersten Graben angrenzen. Es werden Kondensatoren erzeugt und mit den zweiten Source/Dram-Gebieten verbunden.
Eine Speicherzelle der DRAM-Zellenanordnung umfaßt einen der Transistoren und einen damit verbundenen der Kondensatoren. Die Isolationsgraben trennen entlang eines ersten Grabens zueinander benachbarte Speicherzellen voneinander. Die ersten Graben trennen entlang eines Wortleitungsgrabens zueinander benachbarte Speicherzellen voneinander.
Die vertikale Dicke eines der Source/Dram-Gebiete kann lokal leicht schwanken. Solche Schwankungen sind z.B. auf die nicht genau definierte Implantationstiefe bei der Erzeugung des Source/Dram-Gebiets oder auf statistische Abweichungen bei der Diffusion des Dotierstoffs des Source/Dram-Gebiets zu- ruckzufuhren.
Kanalgebiete der Transistoren sind U-formig. Trotz hoher Pak- kungsdichte der DRAM-Zellenanordnung, d.h. kleinem Platzbedarf pro Speicherzelle, kann über die Tiefe der Wortleitungs- graben die Kanallange der Transistoren vergrößert werden und dadurch Kurzkanaleffekte vermieden werden.
Da zur Trennung benachbarter Speicherzellen keine Wortleitungen, die auf einem festen Potential gehalten werden, verwen- det werden, werden Kapazitäten, die durch solche Wortleitungen und benachbarte leitende Strukturen, wie z. B. Bitleitungen oder Source/Dram-Gebiete, gebildet werden, vermieden. Dies fuhrt zu verbesserten elektrischen Eigenschaften der DRAM-Zellenanordnung. Beispielsweise verkurzen sich Schalt¬ zeiten der Transistoren. Mit solchen Wortleitungen entfallen auch separate Anschlüsse dieser Wortleitungen, über die diese Wortleitungen auf dem festen Potential gehalten werden, so daß eine Peripherie der DRAM-Zellenanordnung einen besonders kleinen Platzbedarf aufweisen kann.
Die DRAM-Zellenanordnung kann mit einer hohen Packungsdichte erzeugt werden, da zum einen die Source/Dram-Gebiete der
Transistoren selbstjustiert bezuglich der Wortleitungsgraben und der ersten Graben erzeugt werden können und Kontakte zwischen den Source/Dram-Gebieten und den Bitleitungen bzw. den Kondensatoren mit hoher Justiertoleranz erzeugt werden kon- nen.
Dazu kann nach Erzeugung der Transistoren ein Zwischenoxid auf die Oberflache des Substrats abgeschieden werden, m dem Kontaktlocher zu den Source/Dram-Gebieten geöffnet werden. Die Justiertoleranz der Kontaktlocher ist groß, da die
Schutzstrukturen die Wortleitungen bedecken, und das Zwischenoxid selektiv zu den Schutzstrukturen geatzt werden kann. Kurzschlüsse zwischen den Wortleitungen und den Kontakten, die m den Kontaktlochern erzeugt werden, werden dadurch vermieden.
Zur Prozeßvereinfachung ist es vorteilhaft, die Kondensatoren direkt in den Kontaktlochern zu erzeugen, so daß auf entsprechende Kontakte verzichtet werden können. Die zweiten Sour- ce/Dram-Gebiete können zugleich als Kondensatorelektroden der Kondensatoren wirken.
Es liegt im Rahmen der Erfindung, die Bitleitungen so zu erzeugen, daß sie an das erste Source/Dram-Gebiet angrenzen, so daß auf entsprechende Kontakte verzichtet werden kann. In diesem Fall wird im Zwischenoxid ein Graben für jede Bitleitung geatzt und mit leitendem Material gefüllt. Eine besonders hohe Packungsdichte wird erzielt, wenn Breiten der ersten Graben, Abstände der ersten Graben voneinander, Breiten der zweiten Graben und Abstände der zweiten Graben voneinander denselben Wert aufweisen und vorzugsweise gleich der minimalen, in der verwendeten Technologie herstellbaren Strukturgroße F sind.
Es liegt im Rahmen der Erfindung, einen größeren Abstand zwi- sehen einem Isolationsgraben und einem dazu benachbarten
Wortleitungsgraben vorzusehen. Die Kondensatoren können dann mit einer größeren Kapazität erzeugt werden. Beispielsweise kann ihr horizontaler Querschnitt m diesem Fall vergrößert werden. Es kann auch eine Vertiefung im Substrat erzeugt wer- den, die das zweite Source/Dram-Gebiet durchtrennt und m der der Kondensator angeordnet werden kann.
Aus analogen Gründen kann es vorteilhaft sein, wenn Abstände zwischen zueinander benachbarten Wortleitungen besonders groß sind. Die Bitleitung kann dann m einem weiteren Graben angeordnet sein, der das erste Source/Dram-Gebiet durchtrennt.
Die Isolationsgraben und die Wortleitungsgraben können folgendermaßen gefüllt werden: Zunächst werden die zweiten Gra- ben mit isolierendem Material gefüllt. Anschließend wird eine streifenformige Maske erzeugt, deren Streifen jeden dritten der zweiten Graben, nämlich die Isolationsgraben, bedeckt. Mit Hilfe der Maske wird freiliegendes isolierendes Material m den nicht bedeckten zweiten Graben, nämlich den Wortlei- tungsgraben, entfernt. Anschließend werden die Gatedielektri- ka und die Wortleitungen in den zweiten Graben, m denen das isolierende Material entfernt wurde, erzeugt.
Es liegt im Rahmen der Erfindung, zunächst die ersten Graben zu erzeugen und mit dem isolierenden Material zu füllen. Anschließend wird eine Hilfsschicht aufgebracht und streifen- formig strukturiert. Zwischen den Streifen der strukturierten Hilfsschicht, die als Maske wirkt, werden die zweiten Graber erzeugt. Vorzugsweise dient zusätzlich zur streifenformigen Maske auch die Hilfsschicht als Maske beim Entfernen des iso¬ lierenden Materials aus den Wortleitungsgraben entfernt wird. Die Hilfsschicht verhindert, daß das isolierende Material außerhalb der Wortleitungsgraben in den ersten Graben erhalten bleibt. Da die ersten Graben zuerst erzeugt werden, können sie tiefer als die zweiten Graben sein, so daß Leckstrome zwischen entlang der Wortleitung zueinander benachbarten Source/Dram-Gebiete verhindert werden können. In diesem Fall wird das isolierende Material an Boden von Teilen der ersten Graben, bei denen sich die ersten Graben und die Wortleitungsgraben kreuzen, nicht entfernt.
Alternativ werden zunächst die zweiten Graben erzeugt. Nach
Erzeugung der Wortleitungen und der Schutzstrukturen wird mit Hilfe einer weiteren streifenformigen Maske, deren Streifen quer zu den zweiten Graben verlaufen, Silizium selektiv zu den Schutzstrukturen geatzt, so daß die ersten Graben erzeugt werden, die jedoch aufgrund der Schutzstrukturen nicht durchgangig sind.
Das Substrat besteht aus Halbleitermaterial, wie z.B. Silizium.
Die Wortleitungen können aus dotiertem Polysilizium oder aus einem anderen leitenden Material, wie z. B. Metall oder Me- tallsilizid, erzeugt werden.
Besteht das Zwischenoxid aus Sιθ2 so ist es zur selektiven Atzbarkeit vorteilhaft, wenn die Schutzstrukturen aus Silizi- umnitrid bestehen.
Im folgenden wird ein Ausfuhrungsbeispiel der Erfindung an- hand der Figuren naher erläutert: Figur 1 zeigt eine Aufsicht auf ein Substrat, nachdem erste Graben erzeugt wurden.
Figur 2 zeigt einen Querschnitt durch das Substrat, nachdem eine Hilfsschicht, zweite Graben und eine Maske erzeugt wurden.
Figur 3a zeigt den Querschnitt aus Figur 2, nachdem Gatedie- lektπka, Wortleitungen, Schutzstrukturen, Sour- ce/Dram-Gebiete von Transistoren, ein Zwischenoxid,
Kontakte, Kondensatoren und Bitleitungen erzeugt wurden.
Figur 3b zeigt die Aufsicht auf Figur 1 nach den Prozeß- schritten aus Figur 3a, m der die Kontakte, die
Wortleitungen, die ersten Graben und die zweiten Graben dargestellt sind.
Die Figuren sind nicht maßstabsgetreu,
Ausgangsmaterial ist ein Substrat 1, das p-dotiertes Silizium enthalt. Mit Hilfe einer ersten Maske aus Photolack (nicht dargestellt) werden m dem Substrat 1 ca. 400 nm tiefe erste Graben Gl erzeugt. Die ersten Graben Gl sind ca. 150 nm breit und weisen einen Abstand von ca. 150 nm voneinander auf. Die ersten Graben Gl werden mit isolierendem Material gefüllt, indem S1O2 in einer Dicke von ca. 90 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis das Substrat 1 freigelegt wird (siehe Figur 1) .
Zur Erzeugung einer Hilfsschicht H wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden (siehe Figur 2) .
Mit Hilfe einer zweiten streifenformigen Maske aus Photolack (nicht dargestellt) , deren Streifen quer zu den ersten Graben Gl verlaufen, werden Siliziumnitrid, S1O2 und Silizium geatzt, so daß zwischen den Streifen der zweiten Maske ca. 400 nm tiefe zweite Graben G2 erzeugt werden. Die zweiten Graben G2 sind ca. 150 nm breit und weisen einen Abstand von ca. 150 nm voneinander auf.
Die zweiten Graben G2 werden mit isolierendem Material gefüllt, indem S1O2 in einer Dicke von ca. 90 nm abgeschieden und chemisch-mechanisch poliert wird, bis die Hilfsschicht H freigelegt wird.
Mit Hilfe einer dritten streifenformigen Photolackmaske P, deren Streifen parallel zu den zweiten Graben G2 verlaufen, ca. 300 nm breit sind und jeden dritten der zweiten Graben G2 bedeckt, wird S1O2 selektiv zu Siliziumnitrid geatzt. In den zweiten Graben G2, die von der dritten Photolackmaske P be- deckt sind, bleibt das isolierende Material erhalten. Diese zweiten Graben G2 werden im folgenden als Isolationsgraben bezeichnet. Aus den übrigen zweiten Graben G2, die im folgenden als Wortleitungsgraben bezeichnet werden, wird das isolierende Material entfernt, bis die Boden der Wortleitungs- graben freigelegt werden (siehe Figur 2).
Die dritte Photolackmaske P wird entfernt.
Durch thermische Oxidation wird ein ca. 6 nm dickes Gatedie- lektrikum GD erzeugt, das Flanken und Boden der Wortleitungsgraben bedeckt (siehe Figur 3a) .
Zur Erzeugung von Wortleitungen W m den Wortleitungsgraben wird Polysilizium in einer Dicke von ca. 30 nm und darüber WSi m einer Dicke von ca. 60 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die Hilfsschicht H freigelegt wird. Anschließend wird WSi und Polysilizium ruckgeatzt, bis eine obere Flache der Wortleitungen W ca. 50 nm unterhalb einer Oberflache F des Substrats 1 liegt (siehe Figur 3a) .
Die Hilfsschicht H wird mit z. B. heißer H3PO4 entfernt. Anschließend wird Siliziumnitrid in einer Dicke von ca. 70 nm abgeschieden und durch chemisch-mechanisches Polieren plana- πsiert, bis die Oberflache F des Substrats 1 freigelegt wird. Dadurch werden aus den Wortleitungen W isolierende
Schutzstrukturen S erzeugt, die zusammen mit den Wortleitungen W die Wortleitungsgraben auffüllen (siehe Figur 3a) .
Durch Implantation mit n-dotierenden Ionen werden zwischen den ersten Graben Gl und den zweiten Graben G2 erste Source/Dram-Gebiete S/Dl und zweite Source/Dram-Gebiete S/D2 von Transistoren erzeugt. Die Source/Dram-Gebiete S/Dl, S/D2 sind ca. 80 nm tief und weisen eine im wesentlichen homogene vertikale, d. h. senkrecht zur Oberflache F des Substrats 1 verlaufende Dicke auf. Die Source/Dram-Gebiete S/Dl, S/D2 reichen weniger tief m das Substrat 1 hinein als die Wortleitungsgraben und damit als die Wortleitungen W, so daß bei Ansteuerung der Transistoren ein Kanal erzeugt wird, der U- formig verlauft. Em Strom fließt folglich sowohl an Flanken als auch an Boden der Wortleitungsgraben. Jeweils zwei Transistoren werden von zwei zueinander benachbarten ersten Graben Gl und zwei zueinander benachbarten Isolationsgraben umgeben. Die ersten Source/Dram-Gebiete S/Dl sind jeweils zwischen zwei Wortleitungsgraben angeordnet und wirken jeweils als em gemeinsames Source/Dram-Gebiet von zwei der Transistoren.
Zur Erzeugung eines Zwischenoxids Z wird S1O2 m einer Dicke von ca. 1000 nm abgeschieden (siehe Figur 3a) .
Mit Hilfe einer vierten Maske aus Photolack (nicht dargestellt) , werden Kontaktlocher erzeugt, die jeweils eines der Source/Dram-Gebiete S/Dl, S/D2 der Transistoren freilegen (siehe Figuren 3a und 3b) . Dabei wird das Zwischenoxid Z se- lektiv zu den Schutzstrukturen S geatzt. In den Kontaktlochern, die die ersten Source/Dram-Gebiete S/Dl freilegen, werden Kontakte KB zu Bitleitungen B erzeugt (siehe Figuren 3a und 3b) . In den Kontaktlochern, die die zweiten Source/Dram-Gebieten S/D2 freilegen, werden Kontakte KS zu Kondensatoren Ko erzeugt (siehe Figuren 3a und 3b) .
Anschließend werden bekannter Weise Kondensatoren Ko (schematisch m Figur 3a dargestellt) und Bitleitungen B, die quer zu den Wortleitungen W verlaufen, erzeugt.
Es sind viele Variationen des Ausfuhrungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Graben, Strukturen, Kontakte und Gebiete an die jeweiligen Erfordernisse angepaßt werden. Das- selbe gilt für die Wahl von Materialien.

Claims

Patentansprüche
1. DRAM-Zellenanordnung,
- bei der in einem Substrat (1) nebeneinander angeordnete er¬ ste Graben (Gl), die im wesentlichen parallel zueinander verlaufen, und nebeneinander angeordnete zweite Graben (G2), die quer zu den ersten Graben (Gl) und im wesentlichen parallel zueinander verlaufen, vorgesehen sind, - bei der die zweiten Graben (G2) sich m Wortleitungsgraben, die mit einem Gatedielektrikum (GD) versehen sind und m denen jeweils eine Wortleitung (W) angeordnet ist, und m Isolationsgraben, die mit isolierendem Material gefüllt sind, unterteilen, - bei der über den Wortleitungen (W) in den Wortleitungsgraben isolierende Schutzstrukturen (S) angeordnet sind, die zusammen mit den Wortleitungen (W) die Wortleitungsgraben füllen,
- bei der einer der Wortleitungsgraben zu einem weiteren der Wortleitungsgraben und zu einem der Isolationsgraben benachbart ist,
- bei der einer der Isolationsgraben zu zwei der Wortleitungsgraben benachbart ist,
- bei der die ersten Graben (Gl) außerhalb der Wortleitungs- graben mit isolierendem Material gefüllt sind,
- bei der im Substrat (1) erste Source/Dram-Gebiete (S/Dl) und zweite Source/Dram-Gebiete (S/D2) von Transistoren angeordnet sind, die an eine Oberflache (F) des Substrats (1) angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen und weniger tief in das Substrat (1) hineinreichen als die Wortleitungen (W) ,
- bei dem die ersten Source/Dram-Gebiete (S/Dl) mit Bitleitungen (B) verbunden sind und jeweils zwei der Transistoren zugeordnet sind und an zwei der Wortleitungsgraben und an zwei der ersten Graben (Gl) angrenzen,
- bei der die zweiten Source/Dram-Gebiete (S/D2) mit Kondensatoren (Ko) verbunden sind und jeweils an einen der Wort- leitungsgraben, an einen der Isolationsgraben und an zwei der ersten Graben (Gl) angrenzen.
2. Zellenanordnung nach Anspruch 1, bei der die Kondensatoren (Ko) und die Bitleitungen (B) über dem Substrat (1) angeordnet sind.
3. Zellenanordnung nach Anspruch 1 oder 2,
- bei der Breiten der ersten Graben (Gl) und Breiten der zweiten Graben (G2) miteinander übereinstimmen,
- bei der Abstände zwischen den ersten Graben (Gl), die zueinander benachbart sind, gleich sind,
- bei der Abstände zwischen den Wortleitungsgraben, die zu- einander benachbart sind und zwischen denen keine der Isolationsgraben angeordnet sind, gleich sind,
- bei der auf den ersten Source/Dram-Gebieten (S/Dl) Kontakte (KB) angeordnet sind, deren zur Oberflache (F) parallele Querschnitte mit zur Oberflache (F) parallelen Querschnit- ten der ersten Source/Dram-Gebiete (S/Dl) übereinstimmen,
- bei der die Kontakte (KB) mit den Bitleitungen (B) verbunden sind.
4. Zellenanordnung nach Anspruch 3, bei der Abstände zwischen den zweiten Graben (G2) , die zueinander benachbart sind, gleich sind.
5. Verfahren zur Erzeugung einer DRAM-Zellenanordnung,
- bei dem m einem Substrat (1) nebeneinander angeordnete erste Graben (Gl), die im wesentlichen parallel zueinander verlaufen, und nebeneinander angeordnete zweite Graben (G2), die quer zu den ersten Graben (Gl) und im wesentlichen parallel zueinander verlaufen, erzeugt werden, - bei dem einige der zweiten Graben (G2), die als Wortleitungsgraben bezeichnet werden, mit einem Gatedielektrikum (GD) versehen werden und die restlichen der zweiten Graben (G2), die als Isolationsgraben bezeichnet werden, mit iso¬ lierendem Material gefüllt werden, wobei einer der Wortleitungsgraben zu einem weiteren der Wortleitungsgraben und zu einem der Isolationsgraben benachbart ist, und einer der Isolationsgraben zu zwei der Wortleitungsgraben benachbart
- bei dem m den Wortleitungsgraben jeweils eine Wortleitung
(W) und eine darüber angeordnete isolierende Schutzstruktur (S) erzeugt werden, die zusammen den entsprechenden Wortlei- tungsgraben füllen,
- bei dem die ersten Graben (Gl) außerhalb der Wortleitungsgraben mit isolierendem Material gefüllt werden,
- bei dem im Substrat (1) erste Source/Dra -Gebiete (S/Dl) von Transistoren so erzeugt werden, daß sie an eine Ober- flache (F) des Substrats (1) angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief m das Substrat (1) hineinreichen als die Wortleitungsgraben und jeweils zwei der Transistoren zugeordnet sind und an zwei der Wortleitungsgraben und an zwei der ersten Graben (Gl) angrenzen,
- bei dem Bitleitungen (B) erzeugt und mit den ersten Source/Dram-Gebieten (S/Dl) verbunden werden,
- bei der im Substrat (1) zweite Source/Dram-Gebiete (S/D2) der Transistoren so erzeugt werden, daß sie an die Oberfla- ehe (F) des Substrats (1) angrenzen, eine im wesentlichen homogene vertikale Dicke aufweisen, weniger tief m das Substrat (1) hineinreichen als die Wortleitungsgraben und jeweils an einen der Wortleitungsgraben, an einen der Isolationsgraben und an zwei der ersten Graben (Gl) angrenzen, - bei dem Kondensatoren (Ko) erzeugt und mit den zweiten Source/Dram-Gebieten (S/D2) verbunden werden.
6. Verfahren nach Anspruch 5,
- bei dem die zweiten Graben (G2) mit isolierendem Material gefüllt werden, - bei dem eine streifenformige Maske (P) erzeugt wird, deren Streifen jeden dritten der zweiten Graben (G2) bedeckt,
- bei dem mit Hilfe der Maske (P) freiliegendes isolierendes Material in den zweiten Graben (G2) entfernt wird,
- bei dem das Gatedielektrikum (GD) und die Wortleitungen (W) m den zweiten Graben (G2) , m denen das isolierende Material entfernt wurde, erzeugt werden.
7. Verfahren nach Anspruch 5 oder 6,
- bei dem die ersten Graben (Gl) und die zweiten Graben (G2) so erzeugt werden, daß Breiten der ersten Graben (Gl) und Breiten der zweiten Graben (G2) miteinander übereinstimmen,
- bei dem die ersten Graben (Gl) so erzeugt werden, daß Ab- stände zwischen zueinander benachbarten ersten Graben (Gl) gleich sind,
- bei dem die Wortleitungsgraben so erzeugt werden, daß Abstände zwischen zueinander benachbarten Wortleitungsgraben, zwischen denen keine Isolationsgraben angeordnet sind, gleich sind,
- bei dem em Zwischenoxid (Z) auf das Substrat (1) aufgebracht wird,
- bei dem durch maskiertes Atzen des Zwischenoxids (Z) selektiv zu den Schutzstrukturen (S) Kontaktlocher bis zu den ersten Source/Dram-Gebieten (S/Dl) erzeugt werden, m denen Kontakte (KB) erzeugt werden, deren Querschnitte, die parallel zur Oberflache (F) sind, gleich zur Oberflache (F) parallelen Querschnitten der ersten Source/Dram-Gebiete (S/Dl) sind, - bei dem die Bitleitungen (B) mit den Kontakten (KB) verbunden werden.
8. Verfahren nach Anspruch 7, bei dem die Bitleitungen (B) und die Kondensatoren (Ko) über dem Substrat (1) erzeugt werden.
9. Verfahren nach einem der Ansprüche 6 bis 8, - bei dem zunächst die ersten Gräben (Gl) erzeugt werden und mit dem isolierenden Material gefüllt werden,
- bei dem eine Hilfsschicht (H) aufgebracht und streifenför- mig strukturiert wird,
- bei dem zwischen den Streifen der strukturierten Hilfsschicht (H) die zweiten Gräben (G2) erzeugt werden,
- bei dem die zweiten Gräben (G2) mit dem isolierenden Material gefüllt werden, - bei dem mit Hilfe der Maske (P) das freiliegende isolierende Material in den zweiten Gräben (G2) selektiv zur Hilfsschicht (H) entfernt wird.
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