WO2000074135A1 - Circuit integre a structure de cablage a isolation gazeuse - Google Patents

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WO2000074135A1
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Tadahiro Ohmi
Masaki Hirayama
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Tadahiro Ohmi
Masaki Hirayama
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    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Definitions

  • the present invention relates to an integrated circuit that operates at very high speed with low power consumption, and particularly to a system LSI that integrates IP cores such as CPU, MPU, RAM, ROM, RF, and analog.
  • IP cores such as CPU, MPU, RAM, ROM, RF, and analog.
  • Figure 1 shows the operating speeds planned for the microprocessor field (in Fig. 1, the vertical axis represents the clock frequency).
  • 10 GHz clock operation from the current 500 MHz clock power will be required.
  • SIA semiconductor Industry Association
  • a channel length of 0.05 ⁇ m, a clock rate (local clock) of 3 GHz, and a signal frequency of 10 GHz will be handled.
  • Figure 2 shows the minimum line width dependence of the gate delay and wiring delay of the VLSI and their sum.
  • the wiring was calculated with Cu (1.7 ⁇ -cm) and a length of 100 ⁇ m.
  • a low dielectric constant film relative permittivity 2.0
  • Delay 209 is the total delay when the wires are insulated with gas and an SOI substrate is used.
  • the gate delay of the logic gate itself composed of transistors is sufficiently achieved by miniaturization of the transistors as shown in Fig. 2, 201.
  • the delay of the signal propagating along the wiring decreases the minimum line width of the super LSI as shown in Figs. Then it increases sharply. This trend is observed even if the resistance value is reduced by almost half by introducing copper (Cu) wiring instead of the current aluminum alloy (AlSiCu) wiring.
  • Si0 2 or BPSG of 3.9 Si0 2 containing boron and phosphorus
  • Si0 2 containing boron and phosphorus a low dielectric constant is now the semiconductor industry inter-wiring dielectric films at present It has become.
  • Si0 SiOF where the F atom is added 10 number% in 2 is a solution with a presently possible, but the dielectric constant is not less than 3.
  • the relative dielectric constant is about 2.
  • the wiring delay is 203 in FIG. 2
  • the total delay including the gate delay is 207. To achieve ultra-high speed, further reduction in relative permittivity is required.
  • 301 is a p-type substrate
  • 302 is an n-type element for a CMOS configuration
  • 303 is an nMOS source region
  • 304 is an nMOS drain region
  • 305 is an nMOS gate insulating film
  • 306 is an nMOS gate electrode
  • 307 is an nMOS source electrode
  • 308 is an nMOS and pMOS drain electrode
  • 309 is a pMOS drain region
  • 310 is a pMOS source region
  • 311 is a pMOS gate insulating film
  • 312 is a pMOS gate electrode
  • 314 is the element isolation region, such as Si0 2
  • 315 is an insulating film such as BPSG
  • 316 is a back electrode.
  • ds] is the thickness of the p-type substrate.
  • p the resistivity of the substrate. Current / is flowing to the substrate through the Si0 2 film,
  • the thickness d Sl if the order of 300 ⁇ m, O. lnsec Nono.
  • the substrate potential changes by several tens of mV.
  • the signal pulse propagates through many wires at the same time, and the fluctuations in the substrate potential become even larger, causing the threshold voltage of the MOS transistor to fluctuate and inducing a malfunction.
  • the substrate potential must be kept almost completely constant. In order to completely suppress the change in substrate potential due to the high-frequency current accompanying ultra-high-speed pulse propagation, a high-impurity-concentration low-resistance substrate as shown in Fig. 4 must be used.
  • reference numeral 401 denotes a p + low-resistance substrate
  • 402 denotes a high-resistance p layer
  • the other parts are the same as those in FIG. Since it is easy to set the resistivity of the p + region to about 1 to 10 ⁇ 'cm, the substrate potential fluctuation caused by the flow of the high-frequency current described above can be reduced to lmV or less, and occurrence of malfunctions can be suppressed.
  • FIG. 5 shows the waveform when the O. lnsec signal pulse propagates along the A1 wiring.
  • FIG. 5A shows the case where a low-resistance semiconductor substrate is used
  • FIG. 5B shows the case where an SOI substrate provided with a metal layer adjacent to the buried insulating film is used.
  • 501 is the original signal pulse waveform
  • 502 and 503 are each 1 mm long
  • the skin depth ⁇ of the 10 GHz electromagnetic wave in the substrates with the resistivity ⁇ of ⁇ -cm and ⁇ -cm is 16 m and 50 / im, respectively, based on the normal thickness of the semiconductor substrate (200 to 400 ⁇ m). Also small ,.
  • the fundamental wave of a pulse of O.lnsec has a rectangular shape with a force of 5 GHz, and usually contains a high frequency of about 10 times the fundamental wave.
  • a long pulse signal that has propagated a plane wave becomes a guided wave as shown in Fig. 6.
  • an electric field component is generated in the direction of propagation of the signal pulse in the semiconductor substrate. This electric field component causes a sudden attenuation of the signal pulse.
  • 601 low-resistance semiconductor substrate, 602 is Si0 2 or the like of the insulating film, 603 a metal wiring, 604 a back surface electrode, 605 is an electric power line.
  • n + + poly silicon is a metal substrate SOI in which a metal layer is adjacent to an insulating film directly or via a thin low-resistance semiconductor layer (FIG. 7).
  • 701 p + + is Les, the n + + low-resistance semiconductor substrate, 702 is Si0 2 or the like of the buried insulating film, 703 a metal wiring, 704 a back surface electrode, 705 is an electric power line, 706 Siri co ting compound not create Ir (b Li indium), metal layers such as Ru (ruthenium), 707 p + + some les, is a low-resistance semiconductor layer such as n + + poly silicon.
  • the metal layer 706 extends over the entire substrate. You may go out.
  • the thickness of the low-resistance semiconductor layer 707 must be sufficiently smaller than the skin depth of the signal pulse, and the thickness of the metal layer 706 must be larger than the skin depth of the signal pulse.
  • the use of an SOI substrate having a metal layer adjacent to the buried insulating film significantly improves the propagation characteristics of long and short signal pulses (Fig. 5 (b)). Waveform collapse hardly occurs even when propagating along 2 mm wiring.
  • the introduction of a metal-substrate SOI structure overcomes the difficulties of pulse waveform degradation caused by the substrate, but does not solve the RC delay of the wiring that limits the current operating speed.
  • An object of the present invention is to provide an integrated circuit that operates at an ultra-high speed with an extremely small gate delay, wiring delay, and substrate-induced delay. Disclosure of the invention
  • the integrated circuit of the present invention includes a substrate including a semiconductor, a plurality of transistors provided on the substrate, and a multi-layer wiring connecting between the transistors and between a ground point and a power supply.
  • a plurality of electrical vias and a plurality of thermal vias are provided in a part between the plurality of interconnects, and the other portions are insulated by gas.
  • Figure 2 Minimum line width dependence of gate delay, wiring delay and their sum.
  • the wiring was Cu (1.7 ⁇ -cm) and the length was 100 ⁇ m.
  • Fig. 3 Current cross-sectional structure of CMOS LSI.
  • Figure 4 p on p + sectional structure of the CMOS ultra LSI when the structure low-resistance substrate was employed.
  • Figure 5 Waveform when O. lnsec signal pulse propagates along A1 wiring.
  • A When a low-resistance semiconductor substrate is used.
  • B When using an SOI substrate provided with a metal layer adjacent to the buried insulating film.
  • Fig. 6 Electric field distribution of signal pulse propagating along low-resistance semiconductor substrate-like wiring.
  • Figure 7 Metal substrate SOI structure.
  • FIG. 8 Cross section of gas insulated wiring structure integrated circuit.
  • Figure 9 Cross-sectional schematic diagram of the multilayer wiring structure. (All wiring directions are perpendicular to the paper for ease of understanding.)
  • Insulation film such as BPSG
  • Figure 8 shows an integrated circuit with a multi-layer wiring structure in which the insulating film between the wirings is removed with the use of an insulating material with high thermal conductivity such as A1N, except for the thermal vias provided at the required locations, and is insulated by gas. Circuit.
  • 801 is a p-type substrate
  • 802 is an n-type element for CMOS configuration
  • 803 is an nMOS source region and 804 is an nMOS drain region
  • 805 is an nMOS gate insulating film
  • 806 is an nMOS gate electrode
  • 807 is an nMOS Source electrode
  • 808 is the drain electrode of nMOS
  • 809 is the drain region of pMOS
  • 810 is the source region of pMOS
  • 811 is the gate insulating film of pMOS
  • 812 is the gate electrode of pMOS
  • 813 is the source electrode of pMOS
  • 814 is a drain electrode of the pMOS
  • the element isolation region such as Si0 2 is 815, 816 Si0 2 or the like of the insulating film, 817 a back surface electrode, 818 Cu, Cu alloys, metal wiring made of A1 alloy or the like, 819 Cu, A1 And 820, a thermal
  • the periphery of the metal wiring 818 and the electric via 819 is covered with a nitride such as titanium nitride, tantalum nitride, or silicon nitride.
  • the insertion point of the electric via is determined by the circuit design.
  • the insertion point and the insertion ratio of the thermal via are determined by the structural strength of the multi-layer wiring with gas insulation and the rise of the wiring temperature.
  • the thermal conductivity of A1N is 160 ⁇ 200W / K'm, which is overwhelmingly larger than that of 1.4W / K'm of SiC> 2, and comparable to that of metal A1.
  • the challenge for gas-insulated interconnects depends on how much the temperature rise of the interconnect can be suppressed.
  • the wiring life ⁇ is
  • Table 1 shows the properties of various interlayer insulating films and gases.
  • Figure 9 shows a seven-layer metal wiring structure for evaluating the rise in wiring temperature. For ease of understanding, all wiring is drawn in the same direction, but in practice, each layer is usually configured to be orthogonal to the XY direction.
  • the metal wiring is made of Cu or a Cu alloy such as Cu-Mg.
  • the seventh layer wiring (M 7) is a power supply wiring.
  • Figure 10 shows the rise in wiring temperature when currents with the densities shown in Table 2 flow through the seven-layer wiring at the duty ratio (ON / OFF ratio) shown in the figure. .
  • 1001 is the result when the thermal conductivity using the polyimide ⁇ about He gas as an interlayer insulating film
  • 1002 is the result when using Si0 2.
  • the horizontal axis represents the via ratio, which is the percentage of the area where the vias exist in the intersection area (1/4 of the total wiring area) where wiring groups with exactly the same line and space cross each other. Is shown. If the via ratio is 5%, that is, one out of every 20 crossover points does not have a via, the rise in wiring temperature cannot be controlled within 5 ° C. As device densities shrink, current densities will continue to increase, requiring at least a 5% via ratio to control temperature rise. Table 1 Properties of various insulating materials and gases
  • the via ratio determined from the electrical circuit design is as shown in Table 3, for example.
  • Table 3 between “substrate and Ml” is the electric via (source-drain contact) between the silicon substrate and the first metal wiring. 5% does not reach between Ml and M2, ⁇ , and between M6 and M7. Therefore, the remaining via ratio (between M1 and M2: 3.2%, between M2 and M3: 3.7%, between M3 and M4: 4.1%, between M4 and M5: 4.4%, M5 and (M6: 4.6%, M6 to M7: 4.7%) are electrically insulated and thermally conductive.
  • a thermal via made of an insulator with high thermal conductivity such as A1N Become indispensable.
  • Table 2 Current density and duty ratio of each wiring layer
  • 1101 is a Cu (alloy) wiring
  • 1102 is a conductive nitride film such as TiN or TaN for stabilizing the surface of the Cu wiring 1101
  • 1103 is thin Si 3 N 4
  • 1104 is BPSG
  • 1106 is a fine pattern (in this case, via hole formation Pattern) is formed.
  • BED balanced 'Electron' drift
  • the surface damage to the etching of the final step (the remaining Si 3 N4 film etching) to C4F 8 / COZ 0 2 Z Xe ( or Kr) by To be in connexion conductive nitride film 1102 can be sufficiently reduced.
  • a high-density microphone using RLSA (Radial Line Slot Antenna) newly invented by the authors, etc. Uses a two-stage shower plate microwave plasma RIE system with a ground plane introduced into the plasma diffusion region of mouth-wave plasma.
  • the wiring is formed by a damascene or dual damascene process.
  • a process of forming a thin conductive nitride film ZCu or Cu (alloy) / thin conductive nitride film and forming a wiring pattern by etching may be used.
  • a thin Si 3 N 4 layer may be inserted in the BPSG film. When etching the Si 3 N 4 film, it is efficient to introduce CH 2 F 2 or the like into the etching gas.
  • Cu or Cu alloys and in some cases, have slightly higher resistance and migration resistance is much lower than Cu, but A1 and A1 alloys can be used if only electrical vias are used.
  • A1 and A1 alloys can be used if only electrical vias are used.
  • A1H (CH 3 ) 2 / H 2 which is extremely effective.
  • Cu will be described as an example.
  • gas the He / 02 to flow a high frequency power of a substrate electrode is zero, Krz 0 2 or Kr / H 2 0 or the like, And apply microwave through RLSA. Generates a large amount of 0 * and OH *, and removes the thin opening film deposited on the surface and the side surface of the via hole when etching the interlayer insulating film.
  • a gas such as NH 3 / Ar (or Kr) or N 2 / H 2 / Ar (or Kr) is flowed to provide a nitride film necessary to suppress Cu diffusion on the side of the BPSG via hole.
  • the density plasma is excited by microwaves. A large amount of NH * is generated, and the side wall surface of the BPSG via hole is changed to Si 3 N 4 1109 by about 5 to 20 nm (Fig. 12 (a))
  • rare gases such as Ar, Kr, and Xe are supplied from the first shower plate, and Cu (hgac) (tmvs), Cu (hgac) (teovs), etc., which serve as Cu supply sources, are supplied to the Ar cap. It is supplied from the second shower plate together with the rear gas. Plasma excitation by microwaves is performed at a distance of several mm directly below the first-stage shower plate, and the second-stage shower plate is located in the diffusion plasma region, so the source gas may be excessively decomposed. There is no.
  • Cu Chemical Mechanical Polishing: After forming a diamond thin film of several ⁇ m on the surface of the silicon block, grinding with a diamond grinding surface with a groove pattern for grinding is performed, and then hydrofluoric acid (COOH) 2 After the cleaning, the filling of Cu is completed as shown in Fig. 12 (b) (1110).
  • the periphery of Cu is covered with Si 3 N 4 , and diffusion of Cu is suppressed.
  • Conductive nitride films such as TiN and TaN are often used to suppress Cu diffusion.For example, if a 10 nm TiN or TaN layer is deposited around a via hole of 0.1 ⁇ or less, depositing 20 nm will break the Cu. The areas are 64% and 36%, respectively, which increases the resistance of the electrical vias. Although the resistivity of Cu is about 1.75 ⁇ cm, This is because the low efficiency of the conductive nitride film is several ⁇ ⁇ cm.
  • Si 3 N 4 on the BPS G film surface by microwave excitation plasma is extremely effective when the via hole becomes thin: TiN or TaN is deposited on the Cu surface by 5 to 10 nm thermal CVD. Oxidation can be prevented by selective deposition.
  • the side surface of the BPS G via hole was nitrided and a Cu thin film was deposited.
  • the A1N The ability to remove unnecessary Cu equivalent to 1 108;
  • the BPSG surface in the via hole is nitrided using a high-density microphone mouth-wave plasma with the photoresist attached (Fig. 11 (b)), and a Cu thin film is deposited.
  • unnecessary Cu on the resist is removed by lift-off.
  • the surface is flattened by a process such as CMP.
  • the skin depth of 10 GHz electromagnetic waves of Cu is 0.66 ⁇ m and 2.3 ⁇ m, respectively.
  • the metal layer 706 is Ir and Ru which do not form a compound with silicon.
  • Ir and Ru have slightly higher resistivity. Therefore, the skin depth is slightly longer and the signal pulse decay is faster.
  • the metal layer is also made of Cu having a low resistivity. In order to suppress the diffusion of Cu to the periphery, it is desirable that the structure of FIG. 7 be as shown in FIG.
  • 1306 is a metal layer such as Cu or Cu-Mg with low resistivity
  • 1307 and 1308 are conductive nitride film layers such as TaN and TiN
  • 1309 is a very thin NiSi film used for bonding with the substrate 1301. This is a silicide layer.
  • 1306 has a thickness of 1 to 5 ⁇
  • 1307 has a thickness of 5 to 20 nm
  • 1308 has a thickness of 5 to 50 nm
  • 1309 has a thickness of about 5 to 30 nm.
  • 1308 is usually formed thicker than 1307.
  • n + and p + so that the threshold voltages of the nMOS and pMOS formed on this substrate are in line.
  • the threshold voltages of the nMOS and pMOS are + 0.20V and -0.40V, respectively.
  • the value voltage is + 0.30V, one 0.30V, which is ideal for CMOS configuration. Therefore, nMOS and pMOS
  • this low-resistance polysilicon layer is unnecessary, and TaN and TiN 1307 with Fermi level in the silicon gap are directly provided with the low-resistance polysilicon layer removed. Is also good.
  • BPSG films containing B (boron) and P (phosphorus) and BSG films containing B are etched in a 100% HF solution. This is because B 2 Os reacts with neutral HF.
  • the etching rate of the BPSG film is 0.2 to 0.3 ⁇ m / min.
  • Etsuchingu of BPSG with HF gas is an exothermic reaction c
  • the etching of the part where the temperature starts to rise is automatically suppressed, and the etching is made uniform in the wafer surface in a self-aligned manner.
  • the BPSG film which is the interlayer insulating film of the multilayer wiring as shown in FIG.
  • the silicon substrate surface is covered by a thermal oxide film (Si0 2) or Si 3 N 4, the wiring is Si 3 N 4, TaN, covered with TiN or the like.
  • Nitrides such as Si 3 N4, TaN, TiN, and A1N do not react at all with HF gas.
  • FIG. 14 shows the etching rate versus the wafer temperature when the BPSG film was etched with N 2 /5% HF gas. From room temperature to about 140 ° C, the etching rate is almost constant at 0.2 to 0.3 ⁇ m / min, but at 150 ° C, the etching rate drops rapidly. At a temperature of 100 ° C. or lower, water generated by the etching of BPSG remains on the surface as water droplets, or at 120 to 140 ° C., no water droplets remain, and SiO 2 is not etched at all.
  • the integrated circuit of the present invention includes a substrate including a semiconductor, a plurality of transistors provided on the substrate, and a multi-layered wiring connecting between the transistors and between a ground point and a power supply. Gates and wiring due to a structure that has multiple electrical vias and multiple thermal vias in a portion between the multiple interconnects, and is otherwise insulated by gas. It is possible to provide an integrated circuit that operates at an ultra-high-speed operation in which the delay and the delay caused by the substrate are all minimized.

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Description

明細書 気体絶縁配線構造集積回路 技術分野
本発明は、 低消費電力で超高速動作する集積回路、 特に C P U、 M P U、 R AM、 R OM, R F、 アナログ等の I Pコアを集積化するシステム L S I に係 わる。 背景技術
音声 ·動画像データをインターネッ トプロ トコル型コンピュータネッ トヮー クを介して双方向にやり と りする時代が目前にせまっていることから、システ ム LSIの性能と りわけ動作速度性能の向上が強く求められている。
図 1 に、 マイクロプロセッサ分野で予定されている動作速度 （図 1では、 縦 軸にクロ ック周波数と して記載） を示す。 2008年頃には、 現在の 500MHzク ロ ック力 ら 10GHz クロ ック動作が要求される。 米国 SIA (Semiconductor Industry Association) の予測でも、 2012年にはチャネル長 0.05 μ m、 クロ ック レー ト （ローカルクロ ック） 3GHz、 取り扱う信号周波数 10GHz が予定 されている。
図 2は、 超 LSI のゲー ト遅延、 配線遅延及びそれらの和の最小線幅依存性 を示したものである。 配線は Cu (1.7 μ Ω -cm) で長さ 100μ m と して計算し た。 201はゲー ト遅延、 202 は配線間絶縁膜に Si02 (比誘電率 3.9) を用い た場合の配線遅延、 203は配線間絶縁膜に低誘電率膜 （比誘電率 2.0) を用い た場合の配線遅延、 204は配線間を気体で絶縁した場合の配線遅延、 205は配 線間を気体で絶縁し SOI 基板を採用した場合の配線遅延、 206 は配線間絶縁 膜に Si02 (比誘電率 3.9) を用いた場合の全遅延、 207は配線間絶縁膜に低誘 電率膜 （比誘電率 2.0) を用いた場合の全遅延延、 208は配線間を気体で絶縁 した場合の全遅延、 209 は配線間を気体で絶縁し SOI 基板を採用した場合の 全遅延である。 こ う した超高速動作の要求に対し、 トランジスタから構成される論理ゲー ト 自身のゲ一 ト遅延は、 図 2、 201 に示すよ うに トランジスタの微細化によ り十 分達成される。 一方、 配線に沿って伝搬する信号の遅延は、 配線幅が細く なる ことによる抵抗上昇と配線幅通りには低下しないキャパシタンスの特性から、 図 1 、 202のよ うに超 L S I の最小線幅が減少すると急激に増加する。 現状の アルミニウム合金 （AlSiCu) 配線にかえて銅 （Cu) 配線を導入することによ つて、 抵抗値が略々半減してもこの傾向である。 現状では配線間の絶縁を比誘 電率が 3.9の Si02や BPSG (ホウ素と燐を含む Si02) で行っているが、 配線 間絶縁膜の低誘電率化が今半導体産業界の大きな課題になっている。 Si02 中 に F原子を 10数％添加した SiOFが目下の可能性のある解であるが、 比誘電 率は 3を下回らない。 PTFEゃァモルファスカーボンが実用化されたと しても 比誘電率は 2程度である。 配線間絶縁膜の比誘電率が 2まで下がっても、 その 配線遅延は図 2の 203 であり、 ゲー ト遅延を含めた トータルの遅延は 207 で ある。 超高速化のためには、 一層の比誘電率低下が求められている。
一方、 現在の超 LSIのよ うに数 Ω ' cmから数 10 Ω ' cmの抵抗率の半導体基 板上に作られていたのでは （図 3参照）、 超高速動作、 例えば配線に沿って伝 搬する信号パルスの幅が O. lnsec ( 10GHz クロック動作に相当） 程度になる と、 絶縁膜を介して流れる大きな容量性電流により基板電位が変動し、 周辺の MOS トランジスタのしきい値が変動して誤動作を誘発する。
図 3において、 301は p型基板、 302は CMOS構成用 n ゥエル、 303は nMOS のソース領域、 304は nMOSの ドレイン領域、 305は nMOS のゲー ト絶縁膜、 306は nMOS のゲ一 ト電極、 307 は nMOS のソース電極、 308 は nMOS と pMOSの ドレイン電極、 309は pMOSの ドレイン領域、 310は pMOSのソー ス領域、 311 は pMOS のゲー ト絶縁膜、 3 12は pMOS のゲー ト電極、 313は pMOSのソース電極、 314は Si02等の素子分離領域、 315は BPSG等の絶縁 膜、 316は裏面電極である。 ds】は、 p型基板の厚さである。
例えば、 誘電率 ί 。.、 -、 厚さ T0X ( Si02上に設けられた幅 長さ ゾの配線の 裏面電極との間の抵抗 ？、 及びキャパシタンス Cは、 i? = ( 2~3 )丄 In ， C = ( 2〜3 ) ^ ^ ( 1) で与えられる。 pは基板の抵抗率である。 Si02膜を介して基板に流れる電流 / は、
T dV
I≡C—— ( 9) dt で与えられる。 基板電位の変動分 Δ
Figure imgf000005_0001
は、
dV
sub RI = RC
dt (3)
2π Τ0χ W dt である。
基板の抵抗率 pを 1 Ω ' cm、 厚さ dSlを 300 μ m程度の場合に、 O. lnsec ノヽ。ノレ ス幅の IVの電圧パルスが配線を伝搬すると、数 10mVの基板電位変動になる。 実際には、多数の配線を同時に信号パルスが伝搬するため基板電位変動がさら に大きく なり、 MOS トランジスタのしきい値電圧を変動させ、 誤動作を誘起 する。 アナログ処理まで同一チップ上で行おう とすれば、 基板電位はほぼ完全 に一定電位に保たれていなければならなレ、。超高速パルス伝搬に伴う高周波電 流による基板電位変化を完全に抑え込も う とすると、図 4に示すような高不純 物濃度低抵抗基板を使わざるを得ない。
図 4において、 401 は p +低抵抗基板、 402は高抵抗 p層であり、 他の部分 は図 3 と同様である。 p +領域の抵抗率は、 1 〜10ιη Ω ' cm 程度にすることは 容易であるから、 前述した高周波電流が流れることによる基板電位変動は、 lmV以下に低減でき、 誤動作の発生は抑えられる。
一方、 信号パルス幅が lnsec以下の例えば 0. 1nsec( 10GHz クロック動作に 相当）程度になると、 Al、 A1合金、 Cu、 Cu合金等の金属配線であっても信号 パルスが急激に減衰してしま う。 図 5は、 A1配線に沿って O. lnsec信号パル スが伝搬したときの波形を示している。 図 5 (a)は低抵抗半導体基板を用いた 場合、 図 5 (b)は埋め込み絶縁膜に隣接して金属層が設けられた SOI基板を用 いた場合である。 501は元の信号パルス波形、 502、 503はそれぞれ長さ 1mm および 2mmの配線に沿つて伝搬したときの信号パルス波形である。 図より従 来の Si基板を用いると 1mm程度の短い配線であっても信号パルスが伝搬で きないことが分かる。 この理由は、信号パルスを形成する電磁波 （角周波数 ω ) の低抵抗基板中の表皮深さ ό (Skin Depth： (2/ ω μ σ )1/2, μは基板の透磁 率、 σは基板の導電率） 力；、 基板の厚さ ·よ り小さく なることにある。 抵抗 率 ρが ΙηιΩ - cm と ΙΟηιΩ -cmの基板中における 10GHzの電磁波の表皮深さ δは、 それぞれ 16 m、 50/i m となり、 半導体基板の通常の厚さ ( 200〜 400 μ m) よ り も小さレ、。 例えば、 O.lnsec のパルスの基本波は 5GHz となる 力 矩形形状の波形であるため通常この基本波の 10倍程度までの高周波を含 むことになる。 配線に沿って伝搬する信号パルスの表皮深さ pが基板厚さ ffe' より も小さく なると、 長いパルス信号では平面波伝搬していたものが、 図 6に 示すよ うな導波 （Guided Wave) となって、 半導体基板中に信号パルスの伝 搬方向に電界成分を発生させる。この電界成分が信号パルスの急激な減衰の原 因になる。
601 は低抵抗半導体基板、 602 は Si02等の絶縁膜、 603 は金属配線、 604 は裏面電極、 605は電気力線である。
この困難を克服する方向を本発明者は既に提案実証している （T. Ohmi, S. Imai, and T. Hashimoto, "VLSI Interconnects ror Ultra High Speed Signal Propagation, "Proceedings 5th International IEEE VLSI Multilevel Interconnection Conference, Santa Clara, pp. 261-267, June 1988. 及び T. Ohmi, S. Imai, and T. Hashimoto, "Device and Interconnect Structures Suitable for Ultrahigh— Speed LSIs," Electronics and Communications in Japan, Vol. 73， No. 3， pp. 74—80, March 1990.)。 すなわち、 絶縁膜に直接も しく は薄い低抵抗半導体層を介して金属層を隣接させた金属基板 SOI である (図 7 )。 701は p+ +あるレ、は n+ +低抵抗半導体基板、 702は Si02等の埋込み 絶縁膜、 703は金属配線、 704は裏面電極、 705は電気力線、 706はシリ コ ン と化合物を作らない Ir (イ リ ジウム）、 Ru (ルテニウム） のような金属層、 707 は p+ +あるレ、は n+ +ポリ シリ コンのような低抵抗半導体層である。もちろん、 低抵抗半導体基板 701及び裏面電極 704がなく金属層 706が基板全体に及ん でいてもよい。 低抵抗半導体層 707 の厚さは信号パルスの表皮深さよ り十分 薄く なければならないし、 金属層 706 の厚さは信号パルスの表皮深さより厚 いことが必須である。 このよ うに、 埋込み絶縁膜に隣接した金属層を有する SOI 基板を使用する と長短信号パルス の伝搬特性は著し く 改善される （図 5(b)) O. lnsec の超短パルス幅信号が 2mm配線に沿って伝搬してもほとんど 波形崩れが起こらない。
このよ うに、 金属基板 SOI 構造を導入すれば基板に起因するパルス波形劣 化の困難は克服されるが、現在の動作速度の限界を与えている配線の RC遅延 は解決されない。
本発明は、 ゲー ト遅延、 配線遅延及び基板起因の遅延を全て極小にした極限 超高速動作する集積回路を提供することを目的とする。 発明の開示
本発明の集積回路は、半導体を含む基板とその基板上に設けられた複数個の トランジスタとそれら トランジスタ間並びに接地点や電源の間を接続する多 層に構成された配線を備え、多層に構成された複数の配線間の一部に複数個の 電気ビアと複数個の熱ビアを有し、それ以外のところは気体によ り絶縁された 構造になっている。 図面の簡単な説明
図 1 超 LSIのクロ ックスピー ドの変遷。
図 2 ゲート遅延、配線遅延及びそれらの和の最小線幅依存性。配線は Cu ( 1.7 μ Ω - cm) で長さ 100 μ m と した。
図 3 現状の CMOS超 LSIの断面構造。
図 4 p on p +構造低抵抗基板を採用した場合の CMOS超 LSIの断面構造。 図 5 A1配線に沿って O. lnsec信号パルスが伝搬したときの波形。 （a) ： 低抵 抗半導体基板を用いた場合。 （b) ： 埋め込み絶縁膜に隣接して金属層が設けら れた SOI基板を用いた場合。
図 6 低抵抗半導体基板状の配線に沿って伝搬する信号パルスの電界分布。 図 7 金属基板 SOI構造。
図 8 気体絶縁配線構造集積回路の断面図。
図 9 多層配線構造断面概念図。 （配線の配置方向は、 理解を容易にするため 全て紙面に垂直方向に記載した。）
図 10 配線温度上昇のビア比率依存性。
図 11 A1Nを用いた熱ビア作成行程
図 12 Cuを用いた電気ビア作成行程
図 13 金属層に Cuを用いた金属基板 SOI構造
図 14 BPSG膜の
Figure imgf000008_0001
HFガスによるエッチングの温度依存性
符号の説明
201 ゲー ト遅延
202 配線間絶縁膜に Si02 (比誘電率 3.9) を用いた場合の配線遅延
203 配線間絶縁膜に低誘電率膜 （比誘電率 2.0) を用いた場合の配線遅延 204 配線間を気体で絶縁した場合の配線遅延
205 配線間を気体で絶縁し、 SOI基板を採用した場合の配線遅延
206 配線間絶縁膜に Si02 (比誘電率 3.9) を用いた場合の全遅延
207 配線間絶縁膜に低誘電率膜 （比誘電率 2.0) を用いた場合の全遅延延 208 配線間を気体で絶縁した場合の全遅延
209 配線間を気体で絶縁し、 SOI基板を採用した場合の全遅延
301 p型基板
302 CMOS構成用 n ゥエル
303 nMOSのソース領域
304 nMOSの ドレイン領域
305 nMOSのゲート絶縁膜
306 nMOSのゲー ト電極
307 nMOSのソース電極
308 nMOS と pMOSの ドレイン電極
309 pMOSの ドレイン領域
310 pMOSのソース領域 311 pMOSのゲー ト絶縁膜
312 pMOS のゲー ト電極
313 pMOS のソース電極
314 Si02などの素子分離領域
315 BPSG等の絶縁膜
316 裏面電極
401 p +低抵抗基板
402 高抵抗 p層
501 元の信号パルス波形
502 長さ lmmの配線に沿って伝搬したときの信号パルス波形
503 長さ 2mmの配線に沿って伝搬したときの信号パルス波形
601 低抵抗半導体基板
602 絶縁膜
603 金属配線
604 裏面電極
605 電気力線
701 低抵抗半導体基板
702 埋込み絶縁膜
703 金属配線
704 裏面電極
705 電気力線
706 金属層
707 低抵抗半導体層
801 p型基板
802 CMOS構成用 n ゥェル
803 nMOSのソース領域
804 nMOSの ドレイン領域
805 nMOSのゲー ト絶縁膜
806 nMOSのゲ一 ト電極 807 nMOSのソース電極
808 nMOS の ドレイン電極
809 pMOSの ドレイン領域
810 pMOSのソース領域
811 pMOSのゲー ト絶縁膜
812 pMOSのゲー ト電極
813 pMOSのソース電極
814 pMOSの ドレイン電極
815 素子分離領域
816 絶縁膜
817 裏面電極
818 金属配線
819 電気ビア
820 熱ビァ
1001 層間絶縁膜と してポリイ ミ ド樹脂を用いた場合の結果
1002 層間絶縁膜と して Si02を用いた場合の結果
1101 Cu (合金） 配線
1102 導電性窒化膜
1103 Si3N4
1104 BPSG
1105 Si3N4
1106 フォ ト レジス ト
1107 A1N
1108 A1N
1009 Si3N4
1110 Cu電気ビア
1301 低抵抗半導体基板
1302 埋込み絶縁膜
1303 金属配線 1304 裏面電極
1305 低抵抗半導体層
1306 金属層
1307 導電性窒化膜層
1308 導電性窒化膜層
1309 シリサイ ド層 発明を実施するための最良の形態
以下、 本発明の実施例を、 図 8〜図 14に基づいて説明する。
図 8は、 配線間の絶縁膜が A1N 等の熱伝導の大きい絶縁材料によ り要所要 所に設けられた熱ビアを除いて除去され、気体によ り絶縁された多層配線構造 を有する集積回路である。 801は p型基板、 802は CMOS構成用 n ゥエル、 803は nMOSのソース領域及び 804は nMOSの ドレイ ン領域、 805は nMOS のゲー ト絶縁膜、 806は nMOSのゲー ト電極、 807は nMOS のソース電極、 808は nMOSの ドレイン電極、 809は pMOSの ドレイン領域、 810は pMOS のソース領域、 811 は pMOSのゲー ト絶縁膜、 812は pMOS のゲー ト電極、 813は pMOS のソース電極、 814は pMOSの ドレイン電極、 815 は Si02等の 素子分離領域、 816 は Si02等の絶縁膜、 817は裏面電極、 818は Cu、 Cu合 金、 A1合金等からなる金属配線、 819は Cu、 A1及び W等からなる電気ビア、 820は熱伝導率が高い絶縁体である A1N等からなる熱ビアである。熱ビア 820 は、 この図面では上下の配線間にのみ挿入されている力 気体分離配線の構造 強度を高める為に、 水平方向にも挿入することが望ましい。
配線を現在通常使われている Al— Si— Cu合金 （抵抗率 3.2〜3.5 Ω - cm) から Cuに変えることにより抵抗率は略々半分 （〜1.76 μ Ω ' cm) になる （T. Nitta, T. Ohmi, M. Otsuki, T. Takewaki, and T. Shibata, "Electrical Properties of Giant— Grain Copper Thin Films Formed by a Low Kinetic Energy Particle Process," Journal of Electrochemical Society, Vol. 139, No. 3, pp. 922 - 927, 1992. 及び T. Takewaki, H. Yamada, T. Shibata, T. Ohmi, and T. Nitta, "Formation of giant— grain copper interconnects by a low— energy ion bombardment process for high― speed ULSIs," Journal of Materials Chemistry and Physics, pp. 1—10， 1995. )。 Cuの抵抗率を 1.7 μ
Ω - cm 程度に小さくするには同引用文献にあるよ うにジャイアン トグレイ ン 構造 （Si02上で数 10 μ mから数 100 μ mの大きさのグレイン） にする必要が ある。 通常、 配線間の絶縁に使用される絶縁膜は BPSG であるが、 その比誘 電率は 4.0程度である。 この配線間絶縁物を気体 （望ましく は熱伝導度の大き い He等の気体） に変えるとその比誘電率は 1.0 となり、 配線遅延は 1/8程度 に減少する。 図 2の 204 に相当する。 図 8 で、 金属配線 818、 電気ビア 819 の周囲は、 窒化チタン、 窒化タンタル、 窒化シリ コン等の窒化物で覆われる。 電気ビアの挿入個所は回路設計から決まる。 一方、 熱ビアの挿入個所、 揷入割 合は気体絶縁された多層配線の構造的丈夫さと配線温度の上昇から決定する。 A1Nの熱伝導度は 160~200W/K ' m と SiC> 2の 1.4W/K ' mに比べて圧倒的に大 きく金属の A1に匹敵する。 気体絶縁配線構造の課題は、 配線の温度上昇をど こまで抑え込めるかにかかっている。
配線寿命 τは、
E。
exp n = (4)
J" 、kT ,
で与えられる。 は電流密度、 は配線の温度、 はボルツマン定数、 Eaは活 性化エネルギー、 E¾は材料定数である。 式 （4) よ り、 温度が上昇すると配線 の寿命は急激に短くなることが分かる。 ジャイアン トグレイン Cuでは、 活性 化エネルギーは 0.8eV程度になる。 接合温度 85°C程度を例にすると、 配線温 度が 10°C上昇すると、 寿命は 1/3程度に低下する。 気体絶縁のよ うに、 層間 絶縁膜の熱伝導度が低くなると配線温度が上昇し易い。
表 1に各種層間絶縁膜及び気体の諸特性を示す。 図 9に、 配線温度上昇を評 価するための 7層金属配線構造を示す。 理解を容易にするために、 全ての配線 は同一方向に描かれているが、 実際には通常、 各層毎 XY方向に直交する構造 となっている。 金属配線は Cuあるいは Cu-Mg等の Cu合金から構成されて いる。 7層目の配線 （M 7 ) は電源配線である。 この 7層配線に、 表 2に示す よ うな密度の電流がそれぞれの層の配線に、 図に示すよ うなデューティ比 ( ON/OFF比 ） で流れた時の配線温度の上昇を図 10に示す。 1001 は層間絶縁膜として熱伝導率が He ガス程度のポリイミ ド榭脂を用い たときの結果であり、 1002は Si02を用いたときの結果である。 横軸のビア比 率とあるのは、ラインアンドスペースがまったく同じ配線群が各互いに交叉す る交叉点面積 （配線全面積の 1/4) の何％にビアが存在するかのパーセンテー ジを示している。 ビア比率が 5 %、 すなわち各交叉点の 20個に 1個はビアが 存在しないと配線温度上昇を 5 °C以内に抑制できなレ、。デバイスが微細化され るにつれて、 電流密度はますます上昇するから、 温度上昇を抑制するには、 最 低でも 5 %のビア比率が必要となる。 表 1 各種絶縁材料及び気体の諸特性
Figure imgf000013_0001
一方、 電気的回路設計から決まるビア比率は、 例えば表 3のようになる。 表 3の基板〜 Ml間とあるのは、 シリコン基板と一層目の金属配線との間にある 電気ビア （ソース ' ドレインコンタク ト） のことである。 M l 〜M 2間、 · · .、 M 6〜M 7間までいずれも 5 %には達しない。 したがって、残りのビア比率（M 1 〜M 2間： 3.2%、 M 2〜M 3間： 3.7%、 M 3〜M 4間： 4.1%、 M 4〜M 5間 ： 4.4%、 M 5〜M 6間 ： 4.6%、 M 6〜M 7間 ： 4.7%) は電気的には絶縁されて いて熱的には導通している A1Nのような熱伝導の大きい絶縁物からなる熱ビ ァが不可欠となる。 表 2 各配線層の電流密度とデューティ比
Figure imgf000014_0001
表 3 各配線層間のビァ比率
Figure imgf000014_0002
これまでは、 主と して上下配線間の熱ビアの導入について説明したが、 気体 分離配線構造に対しては、配線の温度上昇だけではなく構造的強度に対する配 慮も重要である。 気体分離配線の構造的強度を強化するには、 上下配線間に加 えて水平方向の配線間の要所要所に A1Nや Si3N4等の絶縁物からなる水平方 向絶縁物ビアを導入する必要がある。
次に、 熱ビアとなる A1N のスルーホール （特開平 9 129725) (or ビアホ —ル） 穴埋めについて記述する。
図 11(a)において、 1101 は Cu (合金） 配線、 1102は Cu配線 1101 の表面 を安定化させる TiN、 TaNのよ うな導電性窒化膜、 1103は薄い Si3N4 、 1104 は BPSG 、 1105は Si3N4、 1106は微細パターン （この場合はビアホール形成 用パターン） を形成したフォ ト レジス トとなっている。 筆者等が発明したバラ ンス ド 'エレク ト ロン ' ドリ フ ト （BED) マグネ トロンプラズマ RIE装置で、 C4F8/ CO / 02 / Ar ガスを用いて層間絶縁膜 Si3N., 1105 / BPSG 1104 / Si3N4 1103をェツチングすると図 11 (b)のよ うになる。 エツチングの最終工程 (残りの Si3N4膜エッチ） を C4F8/ COZ 02Z Xe (または Kr) にすることによ つて導電性窒化膜 1102に与える表面損傷を十分少なくすることができる。 あ るいは新たに筆者等が発明した RLSA ( Radial Line Slot Antenna) を用いた 高密度マイク 口波ブラズマのブラズマ拡散領域に接地面を導入した 2段シャ ワープレー トマイクロ波プラズマ RIE 装置を用いる。 この時、 フォ ト レジス トは通常の 130°C程度のポス トべ一キングの後、 ク リーン N2中で UVキュア ( UV光照射） を行った後、 同じく ク リーン N2中で 250°C程度の熱処理を行 い、 レジス ト中の有機溶媒を完全に除去している。
次に、 同じく筆者等が発明した RLSAを用いたマイク口波ブラズマ CVD装 置 （特願平 9— 133422) を用いて、 200〜250°C程度の基板温度で、 A1(CH3)3 /NH3/H2/Ar (または Kr、 Xe) ガスを用いたプラズマ CVDを行う と、 図 11(c)のよ うに A1Nが、 1107、 1108のよ うに堆積される。引き続いて、 IPA ( 30% 程度） Z KF ( 10%程度） Z H20 溶液を用いて、 0.5〜3MHz 程度のメガソニ ック超音波を照射する処理を行う と （バッチ処理、 枚葉処理いずれも可能）、 フォ ト レジス トが下地 Si3N4膜 1105からはく離される。 レジス ト と伴に、 レ ジス ト上に堆積された A1N層 1108はリ フ トオフにより除去される。必要な場 合には、 A1Nの CMP ( Chemical Mechanical Polishing) 等の平坦化処理を 施すと図 11(d)のよ うに熱的ビアが形成される。 配線は、 ダマシンあるいはデ ユアルダマシン工程で形成される。 もちろん、 薄い導電性窒化膜 Z Cuまたは Cu (合金） /薄い導電性窒化膜を形成して、 エッチングによ り配線パターン を形成する工程でもよい。 デュアルダマシン工程の接合には、 上記 BPSG 膜 中に薄い Si3N4層を入れる場合もある。 Si3N4膜をエッチングする時には、 ェ ツチングガス中に CH2F2等を導入すると効率がよい。
熱ビアである A1Nの周囲を Si3N4で覆いたい場合には、図 11(b)と（c)の間に、 同じく前述したマイクロ波プラズマ装置により、 NH3/Ar (または Kr)、 N2 / H2/ Ar (または Kr) 等のガスを用いて NH *ラジカルを発生させた 200〜 250°Cの処理で、 BPSG 1104 の穴表面を 5〜10nm程度 SuN4に変えておけば 良レ、。拡散プラズマ領域にガス供給機能と伴に接地面機能を有する 2段シャヮ 一プレー トマイ ク ロ波プラズマ装置を用いると、 層間絶縁膜のエッチング、 BPSG膜穴側壁表面窒化及び A1Nフ ラズマ CVDデポが同一チヤンバで連続し て行える。 エッチング時には、 シ リ コ ン基板設置電極に、 2MHz あるいは
13.56MHz等の周波数の高周波を印加して、基板電極に一 200V 400V とい つた自己バイアスを発生させる。 表面窒化時やブラズマ CVD時には基板電極 には高周波は印加しないか、 印加するにしても自己バイァスが十分低く 、 表面 損傷を起こさないよ うにする。
次に、 ダマシンあるいはデュアルダマシン工程で、 電気ビアや配線を形成す る工程について記述する。 Cu あるいは Cu合金、 場合によってはやや抵抗値 が高く、 マイグレショ ン耐性が Cuにく らベて格段に劣るが、 電気ビアだけで あれば A1 や A1 合金も使用可能である。 特に、 A1 の電気ビア形成では、 A1H(CH3)2/H2のガスの組み合わせで 230〜280°C程度の温度でのビアだけの 選択穴埋め成長が可能であり、 きわめて有効である。 ここでは、 Cuを例にし て説明する。
将来、 配線が一層細くなって動作速度が速く なると、 配線中を流れる電流密 度は l X 10 7 A/cm2に漸近する。 こ う したとてつもなく大きい電流密度の動作 で、 配線温度 85°C〜95°Cで 10 年以上の寿命が保証できるのは、 Cu— 2%Mg ジャイアン トグレイ ン配線で表面保護がしっかり なされていなければならな レ、。 Cu 配線の場合でも、 グレイ ンの配向が絶縁膜上で （100) 方向にそろつ てかつダレインの大きさが数 10 μ m 以上のものでなければならなレ、。 こ う し た Cu薄膜はメ ツキでは得られない： メ ツキでは、 種々雑多なグレインの大き さ、種々雑多なグレイン配向の方向になってしまレ、、抵抗率が高く寿命も短い。 配向をそろえ、 抵抗率も十分低い （1.8 /i Ω ' cm 以下） を得るためには、 きわ めて高品質のスパッタ成膜、 またはプラズマ CVD成膜が必要となる。 成膜時 に Ar、 Kr、 Xe といった希ガスイオンによる表面照射がグレインの大きさや配 向を制御するために不可欠なためである。 図 11(b)に示すよ うなフォ ト レジス トマスクで S N / BPSGノ Si3N4といつ た層間絶縁膜にビアホールを形成した状態から、 C u穴埋め工程までを説明す る。ビアホールのエッチングを 2段シャワープレー トマイ クロ波プラズマ装置 で行なった後、 同装置にて、 基板電極の高周波電力をゼロにして流すガスを He/ 02, KrZ 02、 または Kr/H20 等に切り換え、 RLSA を通してマイクロ 波を印加する。 0*や OH *を大量に発生させて、 層間絶縁膜エッチング時に表 面やビアホール側面に堆積した薄いフ口ロカ一ボン膜を除去する。
次に、 Cuの拡散を抑制するために必要な窒化膜を BPSG ビアホール側面上 に設けるために、 NH3/Ar (または Kr)、 N2/ H2/Ar (または Kr) といった ガスを流し高密度プラズマをマイ ク ロ波によ り励起する。 大量の NH *が発生 して、 BPSGのビアホール側壁表面を 5〜20nm 程度 Si3N4 1109に変える（図 12(a))
この状態で、 Ar、 Kr、 Xe等の希ガスを 1段目のシャワープレー トから供給 し、 Cu の供給源となる Cu(hgac)(tmvs) 、 Cu(hgac)(teovs)等を Ar キャ リア ガスと ともに 2段目のシャワープレー トから供給する。マイ クロ波によるプラ ズマ励起は 1段目シャワープレー ト直下数 mmの距離のところで行なわれ、 2 段目シャワープレー トは拡散プラズマ領域に設置されているため、原料ガスは 過度に分解されることはない。 Αι'一， Kr+， Xe +や Ar*， Kr* , Xe*との衝突に より， 励起されたりイオン化されたりするものが殆んどであり、 表面吸着後ィ オン照射によ り Cu 薄膜が堆積する。 Cu の CMP(Chemical Mechanical Polishing)ゃシリ コンブロ ック表面に数 μ mのダイアモン ド薄膜形成後、研削 用の溝パターンを設けたダイアモン ド研削面による研削を行なった後， 臭酸 (COOH)2 による洗浄を行なう と、 図 12(b)のよ うに Cu の穴埋めが完了する (1110)。
Cu の周囲は、 Si3N4によ り覆われており、 Cu の拡散は抑制される。 Cu拡 散抑制に TiNや TaNのよ うな導電性窒化膜が使われることが多いが、 例えば 0.1 μ ιη φ以下のビアホールの周囲に TiNや TaNを 10nmあるレ、は 20nm堆積 すると、 Cuの断面積はそれぞれ 64%、 36%となってしまい、 電気ビアの抵抗 値が高くなってしまう。 Cu の抵抗率が 1.75 μ Ω · cm程度あるのに対し、 導 電性窒化膜の低効率は数 Ι ΟΟ μ Ω ' cm であるからである。 マイク ロ波励起プ ラズマによる BPS G 膜表面の Si3N4化は、 ビアホールが細く なつた時には極 めて有効である:. C u表面には、 TiNや TaN を 5〜10nm熱 CVD によ り選択 堆積しておく と酸化を防止できる。
上記例では、 フォ ト レジス ト 1106を除去した後に BPS G ビアホール側壁表 面を窒化し、 C u薄膜を堆積させたが、 前述した A1N熱ビア作成行程の場合と 同様に、 リ フ トオフにより A1N 1 108に相当する不要な Cuを除去すること力； できる。 すなわち、 フォ トレジス トが付いた状態 （図 11 (b) ) で高密度マイク 口波プラズマを用いてビアホール内の BPS G表面を窒化し、 Cu薄膜を堆積さ せる。 次に、 レジス トと ともにレジス ト上の不要な Cuをリ フ トオフによ り除 去する。 この後、 必要であれば CMP等の工程によ り表面を平坦化するが、 C u がビア部において若干盛り上がつているだけなので、 短時間の処理で済む。 次に、 金属基板 S OIについて述べる。 Cu (抵抗率 1.75 μ Ω · cm程度）と Ir、 Ru (抵抗率 20 μ Ω · cm)程度の 10GHz の電磁波の表皮深さはそれぞれ、 0.66 μ m と 2.3 μ m となる。 図 7では金属層 706は、 シリ コンと化合物を作らない Ir、 Ru と してある。 しかし、 Ir、 Ruはやや抵抗率が高い。 したがって、 表皮 深さがやや長く、 信号パルスの減衰が速い。 望ましくは、 この金属層も抵抗率 が小さい Cuが望ましい。 Cuの周辺への拡散を抑えるため、 図 7の構造は、 図 13のよ うであることが望ましい。
1306は抵抗率の小さい Cu、 Cu— Mgなどの金属層、 1307、 1308は TaNや TiN などの導電性窒化膜層、 1309 は基板 130 1 とはり合わせに使われたきわ めて薄い NiSiなどのシリサイ ド層である。 1306は、 1〜5 μ πι厚さ、 1307は 5〜20nm、 1308は 5〜50nm、 1309は 5〜 30nm程度の厚さである。 1308は 通常 1307 より厚く形成される。
低抵抗ポリシリ コン層は、 この基板上に形成される nMO S、 pMOS のしき い値電圧が沿う ように、 n +、 p +を選択する。 たとえば、 Taゲー ト MO Sの場 合、 nMOS と pMOSのしきい値電圧は、それぞれ + 0.20V、一 0.40V となる力；、 この低抵抗ポリ シリ コン層を P +層にすると、 しきい値電圧は、 + 0.30V、 一 0.30Vとなって CMO S構成に理想的となる。 したがって nMOS、 pMOSのし きい値電圧がもと もとそろっている時は、この低抵抗ポリ シリ コン層は不要で あり、 除いた状態でシリ コンのミ ツ ドギャップにフェルミ準位がある TaN、 TiN 1307を直接設けても良い。
上記の工程によ り金属配線間に BPSG が存在する通常の多層配線が形成さ れる。 この後、 少なく と も水分量を lpp m以下に低減した N2や Arなどのガ ス中に無水の HFガスを 1〜 7 %添加したガスによ り、 配線間の BPSGのみを 選択的に取り除く。 発明者等は、 Si02のエッチングは中性の HF ではエッチ ングされず、 HF2ーィオンが存在して初めてエッチングされることをつきとめ た。 すなわち、
Si02 + 3HF2— + H— = SiF6—— + 2H20 (4) である。
HF2 イオンは、 HF分子を超純水中に溶解すると HF分子が一部 H +と F —に解離し、 F—イオンは大量に存在する HF分子と水素結合によ り結合するこ とにより発生する。 したがって、 フッ酸水溶液は Si02をエッチングするので ある。 しかし、 水の存在しない 100%の HF溶液 （一83°Cから + 19.5°Cまで液 体で存在） 中では Si02はエッチングされない。 100% HF溶液中には HF2ーィ オンが殆ど存在しないからである。
一方、 B (ホウ素） や P (燐） を含んだ BPSG膜、 B を含んだ BSG膜は、 100% HF溶液中でェツチングされる。 B2Osが中性の HF と反応するからであ る。
B2O3 + 8HF = 2BF4— + 3H20 + 2H + (5) 上記の式から明らかなよ うに、 BPSG、 BSGが HF と反応すると水分 （H20) が発生する。ゥエーハの温度が低いと、発生した水分はゥヱーハ表面に付着し、 凝縮して水滴を作る。結果と して、 HFが水滴中に溶解してフッ酸溶液になり、 Si02 をエッチングする。 反応により発生した水分をゥエーハ表面に吸着させ ない処理が重要である。 N2や Ar中に 5 %程度の HFガスを混合したガス雰囲 気で、 120〜； 140°Cの温度で処理すると、 発生した水分は表面に吸着せず除去 されて、 Si02は全くェツチングされず層間絶縁膜の BPSG膜だけが選択的に エッチングされる。 ゥエーハをク リーンルームの空気に曝すと、 空気中の水分 が数 10分子層表面に吸着する。 したがって、 HFガスによる BPSG膜の選択 エッチングを実現するには、ゥエ ーハ表面に吸着している水分を少なく と も単 分子層以下まで除去しておく ことが必要である。 たとえば、 200°C以上、 望ま しく は 300°C程度にゥェ一ハの温度を上げて、 水分量 lppb以下の N2ガスに よ り十分べ一キングしてから、 ゥエ ーハ温度を 120〜 140°Cに設定して、 HF ガスが 1〜 7%程度の雰囲気で処理することが望ましい。 HF ガス濃度が低す ぎると BPSG 膜のエッチング速度が遅すぎる し、 HF 濃度を高く しすぎると CVD Si02等がェツチングされ始める。
HF濃度 5%、 ゥェ一ハ温度 120°C程度で、 BPSG膜のエッチング速度は 0.2 〜0.3 μ m/minである。 HFガスによる BPSGのェツチングは発熱反応である c したがって、 BPSG 膜の若干結合が弱い部分や B 濃度が高い部分から反応が 始まり温度が上昇するが、 温度が 150°Cを越えると BPSG のエッチング速度 は急激に遅くなる。温度が上昇し始めた部分のエッチングは自動的に抑制され、 自己整合的にェツチングはゥエ ーハ面内で均一化される。 結果と して、 図 8に 示すよ うな多層配線の層間絶縁膜である BPSG 膜はエッチング除去され、 気 体分離配線構造が実現される。 この時、 シリ コン基板表面は熱酸化膜 （Si02) や Si3N4により覆われており、 配線は Si3N4、 TaN、 TiN等で覆われている。 Si3N4、 TaN、 TiN、 A1N等の窒化物は HFガスと全く反応しない。
図 13に示すような金属基板 SOI にこの気体分離配線構造を導入すると、 図 2 に示すよ うに、 0.05 /i m の超微細寸法まで速度性能が向上する超高速 LSI が実現される。
図 14に、 BPSG膜を N2/ 5%HFガスでェツチングした時のェツチング速度 をゥヱーハ温度に対して示す。 室温から 140°C程度まで、 そのエッチング速度 は 0·2〜0.3 μ m/minでほぼ一定であるが、 150°Cになると急激にエッチング速 度は低下する。 温度 100°C以下では、 BPSGのエッチングによ り発生した水分 が水滴と して表面に残留するか、 120〜 140°Cでは、 水滴の残留は全く無く 、 Si02は全くエッチングされない。 産業上の利用可能性 本発明の集積回路は、半導体を含む基板とその基板上に設けられた複数個の トランジスタ とそれら トランジスタ間並びに接地点や電源の間を接続する多 層に構成された配線を備え、多層に構成された複数の配線間の一部に複数個の 電気ビアと複数個の熱ビアを有し、それ以外のところは気体によ り絶縁された 構造になっていることにより、 ゲー ト遅延、 配線遅延及び基板起因の遅延を全 て極小にした極限超高速動作する集積回路を提供することができる。

Claims

請求の範囲
1 .基板上に複数の トランジスタを配置し、前記複数個のトランジスタの端子（電 界効果トランジスタにおいてはゲー ト、 ソース、 ドレイ ン、 バイポーラ トランジ スタにおいてはベース、 ェミ ッタ、 コレクタ） 間を多層に構成された導電性材料 からなる配線により接続することにより機能を発現する集積回路において、 前記 多層に構成された配線間が気体により分離されていることを特徴とする集積回路 c
2 . 前記多層に構成された配線間に、 前記多層に構成された配線間を要所要所 で接続する導電性材料からなる電気ビアと、絶縁性材料からなる熱ビアを備え たことを特徴とする請求項 1に記載の集積回路。
3 . 前記多層に構成された配線が、 ポリ シリ コン、 アルミニウム、 アルミニゥ ム合金、 銅、 銅合金を主成分とする材料、 あるいはそれらの組み合わせからな ることを特徴とする請求項 1及び 2に記載の集積回路。
4 . 前記気体がヘリ ゥムを主成分とすることを特徴とする請求項 1 , 2及び 3 に記載の集積回路。
5 . 前記電気ビアがポリシリコン、 タングステン、 アルミニウム、 アルミニゥ ム合金、 銅、 銅合金を主成分とする材料、 あるいはそれらの組み合わせからな ることを特徴とする請求項 2に記載の集積回路
6 . 前記熱ビアが窒化アルミニムまたは窒化シリ コンを主成分とする材料、 あ るいはそれらの組み合わせからなることを特徴とする請求項 2に記載の集積 回路。
7 . 前記基板が、 SOI (Silicon On Insulator)基板からなることを特徴とする 請求項 1 、 2、 3、 4、 5及び 6に記載の集積回路。
8 .前記基板が埋込み絶縁膜に直接もしく は低抵抗半導体層を介して隣接する 金属層を含む SOI基板であることを特徴とする請求項 7に記載の集積回路。
9 . 前記埋込み絶縁膜に隣接して設けられた金属層の厚さが、 前記多層に構成 された配線を伝搬する電気信号の表皮厚さより厚いことを特徴とする請求項 8に記載の集積回路。
1 0 .前記多層に構成された配線及び前記電気ビアの周囲のすくなく とも一部 が窒化物によ り覆われていることを特徵とする請求項 2， 3 , 4 , 5 , 6， 7 、 8及び 9に記載の集積回路。
1 1 . 前記窒化物が窒化チタン、 窒化タンタルも し く は窒化シリ コンのいずれ かもしく はそれらの組み合わせから構成されていることを特徴とする請求項 1 0に記載の集積回路。
1 2 .前記埋込み絶縁膜に隣接する金属層がシリ コンと化合物を作らないィ リ ジゥムやルテニウムのよ うな金属から構成されていることを特徴とする請求 項 9に記載の集積回路。
1 3 . 前記埋込み絶縁膜に隣接する金属層が窒化チタン、 窒化タンタルのよ う な導電性窒化物層を両面に有する銅. ら構成されていることを特徴とする請 求項 9に記載の集積回路。
1 4 . 前記多層に構成された配線及び電気ビアの表面が、 絶縁膜で覆われてい ることを特徴とする請求項 2に記載の集積回路。
1 5 . 基板上に複数の トランジスタを配置し、 前記複数個の トランジスタの端子 間を多層に構成された導電性材料からなる配線により接続し、 前記多層に構成さ れた配線間が気体により分離されていることを特徴とする集積回路の製造方法に おいて、 前記多層に構成された配線間の気体が占める空間を、 ホウ素、 またはホ ゥ素と燐を含むシリ コン酸化膜で形成した後、 フッ化水素を含むガスによ り前記 ホウ素、 またはホウ素と燐を含むシリ コン酸化膜を選択的に除去することを特徴 とする集積回路の製造方法。
1 6 . 前記フッ化水素を含むガスが、 フッ化水素を体積で 1〜 7 %含み、 ガス中 の水分濃度が l ppm 以下であることを特徴とする請求項 1 5に記載の集積回路 の製造方法。
1 7 . 基板上に複数の トランジスタを配置し、 前記複数個の トランジスタの端子 間を多層に構成された導電性材料からなる配線により接続した集積回路の前記配 線部の製造方法において、 シリ コン酸化膜にビアホールを形成した後、 アンモニ ァ、 N2等を含むガスのプラズマで処理することにより前記シリ コン酸化膜表面を 窒化し、 その後に前記配線を構成する膜を堆積することを特徴とする集積回路の 製造方法。
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