TW554514B - Gas insulation wiring structure integrated circuit - Google Patents

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Tadahiro Ohmi
Masaki Hirayama
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Tadahiro Ohmi
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Description

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【產業上之利用領域】 路，關電二低且超高速運作之積體電 等之IP;:C、_、RAM、_、RF、類比 【背景技術】 換心“㈣）積體化之系統LS卜 由於將聲音·命^查旦/ Μ + ^ ,、， 動旦衫像貧料藉由網路規約（internet ^電腦網路雙向傳輸的時代目前已來臨，故在 ’、'、 I此中尤以提昇運作速度性能需求最為強烈。 第1圖係表示在微處理器領域中所預定之運作速度 在第1圖中縱軸係表示時脈（c 1 ock )頻率）。在2 〇 〇 8 左右’其運作需求將由現在的5〇〇MHz時脈變為l〇GHz時 脈。美國SIA (Semiconduct〇r Industry Ass〇ciati〇n) 亦預測，在2012年時需求將會達到通道（channel )長 〇·〇5微米、日守脈重複頻率（ci〇ck rate)(局部時脈 (local clock )) 3GHz、處理信號頻率1〇 gHz。 第2圖係表示超ls I之閘極延遲、配線延遲以及上述者 之和的最小線寬依存性。配線為銅（丨· 7 # Ω · m )製且長 度1 〇 〇微米。2 0 1為閘極延遲、2 〇 2係在配線間絕緣膜使用 s i 〇2 (比介電常數3 · 9 )時之配線延遲、2 〇 3係在配線間絕 緣膜使用低介電常數膜（比介電常數2 · 0 )時之配線延 遲2 0 4係以氣體使配線間絕緣時之配線延遲、2 〇 5係以氣 體使配線間絕緣並採用S〇丨基板時之配線延遲、2 〇6係在配 線間絕緣膜使用Si02 (比介電常數3.9 )時之總延遲、2〇7 係在配線間絕緣膜使用低介電常數膜（比介電常數2 · 0 )
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時之總延？、208係以氣體使配線間絕緣時之總延遲、2〇9 係採用以亂體使配線間絕緣之s〇I基板時之總延遲。 p”搞m上述超咼速運作之要求，&電晶體構成理論之 η !極延遲可利用如第2圖中之2〇1所示般的電晶 ϊΐ 成。另一方面，沿配線傳輸之信號的 ，遲政㈣隨者配線寬度變細而電阻上昇以及不隨配線寬 m”'的特性，故會如第1圖中之2〇2般，隨著超 LSI最小線i之減少而急遽增加。藉由將目前之鋁合金 】A1S:CU)配線改成導入銅配線，即有可將電阻值σ約略減 +之傾向。就現狀而言’ 線間之絕緣係利用比介電常數 =•9之Sl〇2或BPSG (含有爛與磷之叫）來進行，而配線 『絕緣膜之低介電常數化已成為現今半導體產業界之大課 題。雖然在Si〇2中添加1〇數％氟原子而成之Si〇F乃去下之 可能解’但是其比介電常數仍未低於3 〇pm或非^炭實 用化後之比介電常數約為2。即使配線間絕緣膜之比 常數降到2 ’其配線延遲仍為如第2圖所示的如，而 間極延遲之總延遲則為207。故為了達到超高速化之 求，還需要更低之比介電常數。 另 別况隹的超LSI般在由数^ 1到數ι〇ω · 之電阻率的半導體基板上所作成者（參照第3圖），i 鬲速運作例如沿著配線傳輸之信號脈衝的寬度若為 O.lnsec (相當於10GHz時脈運作）程度，則藉由絕緣膜流 動之大容量性電流之基板電位就會產生變化，並使得週邊 之M0S電晶體的臨界值亦產生變化，因而引發錯誤運作'
554514 五、發明說明（3) 在第3圖中，301為p型基板、302為“⑽構成用^井 區、30 3為nMOS之源極區域、3〇4為nMOS之汲極區域、3〇5 為nMOS之閘極絕緣膜、306為nMOS之閘極電極、307為nMOS 之源極電極、308為nMOS與pMOS之汲極電極、309為PM0S之 汲極區域、310 pMOS之源極區域、311為pMOS之閘極絕緣 膜、312為pMOS之閘極電極、313為㈣⑽之源極電極、314 為s%等之元件隔離區域、315為卟％等之絕緣膜、316為 裏面電極。dSi則係p型基板之厚度。 例如，在介電常數ε〇χ、厚度T〇xiSi〇2上所設置的寬 度W、長度I之配線的裏面電極間之電阻r以及電容c係得自 下式（1 ): ” ⑴ Λ = (2〜3)^71η^Χ2 〜3) P為基板的電阻率。藉由S i 〇2膜而流入基板的電流I係得 自下式（2 ): I = c
dV ⑶ 基板電位之變化Δία係得自下式（3 )：
&Vsub=RI = RC
dV (3) Ίί ♦3〉2^1η 争- 在基板的電阻率ρ為1Ω ·πι、厚度dSi為300微米程度 之情形下’若於配線傳輸〇.lnsec脈衝寬度之iv之電壓脈
第6頁 554514 五、發明說明（4) - 衝L則會造成數1 0毫伏特（mV )之基板電位改變。就實際 上來說，為了使多數配線同時傳輸信號脈衝，基板電位變 化就要變得更大，故會使M0S電晶體之臨界值（thresh〇ld value )電壓改變，因而導致錯誤運作。若想連類比處理 也在同一晶片上進行的話，則基板電位就必須大抵完全地 、准持在一定電位。若要完全抑制伴隨超高速脈衝傳輸之高 頻率電/’u_所造成的基板電位變化，就不得不使用如第4圖 所示之高雜質濃度低電阻基板。 在第4圖中，401為p+低電阻基板，4〇2為高電阻口層， 其他部伤則與第3圖相同。由於p+區域之阻抗值很容易就 能達到卜10 Ω ·ιη的程度，故可將上述因高頻率電流之流 動而造成的基板電位變化降低至丨毫伏特以下，以抑制錯 誤運作之產生。 、 另一方面’若信號脈衝寬度變成在1 n s e c以下，例如 jo· lnsec (相當於i〇GHz時脈運作）時，即使是在鋁、鋁 合金、銅、銅合金等之金屬配線中信號脈衝亦會急遽衰減 掉。第5圖（a )係使用低電阻半導體基板之情形，第5圖 (b )係使用設立有鄰接包埋絕緣膜之金屬層的s〇 I基板之 情形。501為原信號脈衝波形，5〇2、503則分別為沿長度1 毫米以及2毫米之配線傳輸時之信號脈衝波形。由圖可 知’若使用習知之矽基板，則即使是1毫米程度之短配線 也無法傳輸信號脈衝。其理由為··形成信號脈衝之電磁波 (角頻率數ω )其低電阻基板中之表皮深度5 ( Sk i η
Depth : ( 2/ ω // σ ) 1/2、//為基板之導磁率、σ為基板
554514 五、發明說明（5) ------— 之導電率）比基板厚度dsi還小。在電阻率p W Ω 1盘1〇 Ω .«η的基板中之10GHz的電磁波的表皮深度占係分別為“ f米、5〇ί米，皆比一般半導體基板之厚度屯（2〇〇〜400 微米）來得小。例如，〇」nsec脈衝之基本波變為5GHz， 為了使其具有矩形形狀之波形，通常會含有達該基本波i 〇 倍左右之高頻率。若沿著配線傳輸之信號脈衝的表皮深度 占比基板厚度dSi小，則長脈衝信號就會以平面波來傳輸， 而形成如第6圖所示之導波（Guided Wave)，並因此在半 導體基板中之往信號脈衝之傳輸方向產生電場成份。該電 場成份即為造成信號脈衝急遽衰減之原因。 6 0 1為低電阻半導體基板，6 〇 2為s i 〇2等之絕緣膜， 603為金屬配線，604為裏面電極，605為電力線。 克服該困難之方向係已由本發明者提案實證（T.
Ohmi, S. Imai, and T. Hashimoto, "VLSI Interconnects for Ultra High Speed Signal Propagation, "Proceedings 5th International IEEE VLSI Multilevel Interconnection Conference, Santa Clara，pp· 26 1 -267，June 1 988·以及T· Ohmi，S·
Imai, and T· Hashimoto, "Device and Interconnect
Structures Suitable for Ultrahigh-Speed LSIs, f, Electronics and Communications in Japan,
Vo 1. 73, No. 3, pp. 74-80, March 1 990.)。亦即，為直 接或藉由薄的低電阻半導體層而鄰接於絕緣膜上之金屬層 的金屬基板SOI (第7圖）。701為p++或n++低電阻半導體基
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f，702為Si〇2等之包埋絕緣膜，7〇3為金屬配線，7〇4為 晨面電極’705為電力線，706為非由矽與化合物作成之銥 (卜、）釕（Ru )金屬層，707為P++或n++聚矽化物之低電 ^半導體層。當然’亦可為無低電阻半導體基板7〇1以及 長面電極704而以金屬層7〇6及於基板全體者。低電阻半導 體層7 0 7的厚度必須遠比信號脈衝之表皮深度來得薄，而 金屬層706的厚度則必須比信號脈衝之表皮深度來得厚。 如此使用具有鄰接於包埋絕緣膜之金屬層的训I基 ^，就可顯著改善長短信號脈衝之傳輸特性（第5圖（b) )。故即使是在〇.lnsec之超短脈衝寬度信號沿著2毫米配 線傳輸時亦幾乎不會發生波形崩潰。 如以上所述，若導入金屬基板s〇I構造的話雖然可克 I基t所引起的脈衝波形劣化之困難，但是仍無法解決賦 予目前運作速度極限之配線的RC延遲。 【發明所欲解決之問題】 本發明係以提供一種閉極延遲、配線延遲以及由基板 所造成之延遲皆極小之極度超高速運作之積體電路為目 的。 【用以解決問題之手段】 本發明之積體電路，其構成係包括：含有半導體之基 板、設置在該基板上之複數個電晶體以及連接上述電晶體 間與接地點或電源之間的多層構造之配線，且在多層構造 之複數配線間的一部份上具有複數個電導孔與複數個熱導 孔’除此以外的地方係利用氣體來絕緣。
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【實施例】 以下 明 就本發明之實施例輔以第8圖〜第丨4圖來進行說 f圖係具有多層配線結構之積體電路，其係將配線 間之絕緣膜中除了利用A1N等導熱性大的絕緣材料而於各 f，既定位置處所設置之熱導孔以外之處去除，再利用氣 /來絕緣。801為P型基板，8〇2為CMOS構成用η井區，8〇3 為nMOS之源極區域，8〇44nM〇s之汲極區域，8〇5為之 閘極絕緣膜，806為nMOS之閘極電極，807為—⑽之源極電 極’808為nMOS之汲極電極，8〇9為1^(^之汲極區域，81〇 為PM0S之源極區域，81丨為⑽⑽之閘極絕緣膜，812為pM〇s 之閘極電極，813為pMOS之源極電極，814為pM〇s之汲極電 極，815為Si〇2等之元件隔離區域，816為Si〇2等之絕緣 膜，817為裏面電極，818為銅、銅合金、鋁合金等構成之 金屬配線，8 1 9為銅、鋁以及鎢等構成之電導孔，8 2 〇為由 導熱係數而之絕緣體之A1 N等構成之熱導孔。雖然熱導孔 820在該圖式中僅插入於上下之配線間，但是為了提高氣 體隔離配線之構造強度，故以亦插入水平方向較佳。 藉由將配線一般常使用之紹—石夕—銅合金（電阻率 3·2〜3.5//Ω ·οιη)改為銅而使電阻率降成約為一半（〜1 76//Ω - cm) (Τ· Nitta，Τ· 〇hmi，Μ· Otsuki，Τ·
Takewaki, and T. Shibata, Electrical Properties of Giant-Grain Copper Thin Films Formed by a Low
Kinetic Energy Particle Process,'，Journal of
第10頁 554514 五、發明說明（8)
Electrochemical Society, Vol. 139, No.3, pp. 922-927，1 992.以及T. Takewaki，H. Yamada, T.
Shibata，T· Ohmi，and T· Nitta，’’Formation of giant-grain copper interconnects by a low-energy ion bombardment process for high-speed ULSIs 丨，
Journal of Materials Chemistry and Physics, pp 卜10， 1 995·)。在將銅的電阻率變小到約丨.7 # Ω · cm時 就必須如上述引用文獻所述般形成為巨大顆粒 (giant-grain)構造（在Si〇2上數10微米到數1〇()微米大
小之顆粒）。通常，在配線間之絕緣所使用的絕緣膜為 BPSG ’其比介電常數為4. 0左右。若把該配線間絕緣物改 成氣體（較佳者為導熱係數大之氦等氣體）的話，則皇比 介電常數變成1.〇，配線延遲減少為1/8左右。其相當ς 2圖之2G4。在第8圖中，金屬配線818、電導孔819之周圍 係以氮化鈦、氮化鈕、氮化矽等之氮化物來覆蓋之。電 孔之插入處則由電路設計來決定。另一方面，埶導孔之插 入^入比例係由氣體絕緣之多層配線結構的堅固度與 配線〉孤度之上昇來決定。AIN，道么丄 汁冬伏疋AUN之導熱係數為160〜200W/K ·
1，敲 =Si〇2之υ/κ .m而言為壓倒性大的金屬銘相 絕緣配線結構之課題，即是要將配線之溫度上 昇抑制到某程度。 μ & ^ 配線壽命τ係得自下式：
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L為1二在度、T為配線溫度、k為波茲曼常數、Ea為活化 二E:，料常數。由式（4)可知，若溫度愈上昇則配 ;線的哥 '就會急遽縮短。以巨大顆粒銅而言，活化能約為 。.8 e 若以接合溫度8 5 〇c左右為例配線溫度一上升1 〇 f :奇命就降為約丨/ 3。如氣體絕緣般，層間絕緣膜之導 …、係數一變低，配線溫度就容易上升。 ^表1係表示各種層間絕緣膜以及氣體的諸特性。第9圖 ，表不用來評鑑配線溫度上昇之7層金屬配線構造。為了 各易理，起見，故將全部的配線往同一方向描繪，但實際 上通常疋在各層的每一 XY方向上呈直交的構造。金屬配線 係由銅或銅-鎂等之銅合金所構成。第7層之配線（M7)為 電源配線。在該7層配線中，將如表2所示之密度的電流以 如表所示之負載比（duty rati〇) (0N/0FF比）流於各個 層的配線中時，其配線溫度之上昇係如第1 0圖所示。 1001係使用導熱係數為氦氣程度之聚亞胺樹脂作為層 間絕緣膜時之結果，1 002則是使用si02時之結果。橫軸2 導孔比率係表示在線與空間（line and space)完全相同 的配線群其各自相互交又之交叉點面積（配線全面積之 1/4 )中存在有導孔之比率。導孔比率5 % ，即代表在各 叉點之20個中若未存在有i個導孔的話，就無法將配線溫 度上昇抑制在5 °C以内。由於隨著元件之微細化，電流密 度越發上昇，故若要抑制溫度上昇，即使是最低亦必 有5%之導孔比率。 第12頁 554514 五、發明說明（ίο) I< d> K >ιο20 ρ 〜3 Χίο·3 1·8χ1 Ο·4 5.19 0.0016 空氣 >ιο20 ο 〜3χ10·3 1.3χ1〇·3 r· i ρ r-H 0.00024 AIN >1014 8·9 〜9.14 2.4〜 4.4x10'6 _1 3.26 0.75 ο (N 聚亞胺 >10 丨3 3·卜 3.4 3χ1〇·6 〜6χ1〇-6 1.10 0.0017 〜0.0038 >10 丨4 2.8〜 3.2xl〇·6 3.15 0.71 0.15 Si02 >1015 ΟΝ cn 0.5〜 0.6x1 O'6 ! 2.20 0.74 0.013 電阻率 (μΩ · Cm) 比介電常數 ! 熱膨脹係數 j (1/Κ) ί 密度 (g/cm3) 比熱 (J/g.K) 導熱係數 (W/cm.K) 第13頁 554514 五、發明說明（l〇 另一方面，由電性上之電路設計來決定的導孔比率， 係例示如表3。在表3的基板〜Μ1間，係具有位於石夕基板與 第1層金屬配線間之電導孔（源極·汲極接觸窗）。由 Μ1〜Μ 2間、· ··到Μ 6〜Μ 7間皆未達到5 % 。因此，殘餘之導孔 比率（Μ卜M2 間：3·2% 、M2〜M3 間：3·7% 、M3〜Μ4 間· 4 1 % 、M4 〜M5 間：4·4% 、M5 〜M6 間：4.6% 、M6 〜M7 間·4 7% )乃為由在電性質上可絕緣且在熱性質上可傳導之如αιν° 般導熱性大的絕緣物構成之熱導孔所不可或缺的。 表2 各配線層之電流密度與負載比
第14頁 554514
1 i雖然主要係針對上下配線間熱導孔之導入 綠夕:_ i ί是若就氣體分離配線構造來說，則不僅是配 2 &度上幵，對構造強度之考量亦很重要。為了強化氣 體分離配線之構造強译 扮 .、、 ” ..^ b τ 稱w強度故必須導入在上下配線間所加入 ς· W ϊ ΐ方向之配線間之各重要既定位置處之由A1N或 & 4 4之絶緣物所構成的水平方向絕緣物導孔。 其次，就成為熱導孔之A1N的貫穿孔（特開平 9-1 29725 )(或介層孔）之穴包埋進行說明。 在第11 (a)圖中，ιι〇1為銅（合金）配線、11〇2為 使銅配線11 〇1之表面安定化的TiN、TaN之導電性氮化膜、 11〇3為薄的34、11〇4_?30、11〇5為^4、11〇6為已形 成微細圖案（該情形下為介層孔形成用圖案）之光阻。藉 由本發明者等所發明之平衡電子漂移（BED )磁控管電漿曰 R I E衣置’並使用g / c 〇 / 〇2 / A r氣體來餘刻層間絕緣膜 SiA 1105/BPSG 1104/ SiA以形成如第"圖（b)所示之
結果。藉由使用Gh/CO/C^/Xe (或Kr )來進行蝕刻之最終 工程（殘餘之S “ N4膜餘刻），可使得對導電性氮化膜11 〇 2 所造成之表面損傷變成極少。或可利用新穎之在使用由本 發明者等所發明的RLSA (輻射線溝槽天線）（Radial
Line Slot Antenna)之高密度微波電漿之電漿擴散區域 内導入接地面之2段噴氣板（shower plate)微波電装RIE 裝置。此時，光阻通常係先經1 3 0 °C左右的後烘烤後，再 於潔淨氮氣中進行UV固化（UV光照射），其後再於相同的 潔淨氮氣中進行2 5 0 °C左右的熱處理，以將光阻中的有機
第15頁 554514 五、發明說明（13) 溶劑完全去除。 其-人’利用同樣之使用由本發明者等所發明的^ L § a之 微波電漿CVD裝置（特願平9-1 3342 2 )，在200〜250 °C程度 之基板溫度下進行使用了A1 (CH3 )3/NH3/H2/Ar (或Kr二xl )氣體之電漿CVD，而將A1N沉積成如第η圖（c )所示的 1107、1108 — 般。接著，使用 IPA (30 % 左右）/KF ( 1〇 〇/〇 左右）/10溶液以進行〇·5〜3MHz程度超音波之超音波照射 處理（分批處理或單片處理皆可），以使光阻從下層Si3N4 膜11 0 5剝離。隨著光阻層之剝離，沉積在光阻上之& 1 N層 1108亦被拔起（lift off)而除去。在必要的情形下，可 施行A1 N之C Μ P (化學機械研磨）等平坦化處理，而形成如 第11圖（d )所示之熱導孔。配線則可利用散入 (damascene)或雙層嵌入（dual damascene)工程來形 成。當然，亦可使用先形成薄導電性氮化膜/銅或銅（合 金）/薄導電性氮化膜，再藉由蝕刻來形成配線圖案之工 程。在雙層嵌入工程之接合中，也有於上述BpsG膜中置入 薄S is比層的情形。在進行s i3 N4膜之蝕刻時，若於蝕刻氣體 中導入CH2F2等，則效率會更佳。 在熱導孔之A1N的周圍需以Si3N4來覆蓋的情形下，也 可藉著在第11圖（b)與（c)之間利用與上述相同之微波 電漿裝置並使用NH3/Ar (或Kr) 、N2/H2/Ar (或Kr)等之 氣體使產生NH*自由基之在200〜250。(：的處理，來將BPSG 1104的穴表面改變成5〜10奈米（ηιη)程度的si3N4。若使用 具有伴隨著對擴散電漿區域之氣體供給功能之接地面功能
第16頁 554514 五、發明說明（14) 的2段喷氣板微波電漿裝置，即可在同一艙室内連續進行 層間絕緣膜之餘刻、B P S G膜穴側壁表面氮化以及a 1 N電漿 CVD。在蝕刻時，係於矽基板設置電極施加2MHz或
13·56ΜΗζ等頻率之高頻，以在基板電極產生—2〇〇v〜-400V 之所謂自偏壓。在表面氮化時或電漿CVD時則不施加高頻 於基板電極，即使施加的話自偏壓亦非常低，不會造成表 面損傷。 θ 其次’針對在欲入或雙層嵌入工程中形成電導孔或配 線之工程進行說明。雖然銅或銅合金在某些情況下電阻值 略高，耐遷移性比起銅來更是格外差，但是若僅就電導孔 而言的話，則亦可使用鋁或鋁合金。 特別是在鋁之電導孔形成中，可藉由A1H (CH3 )2/H2之氣 體組合在2 3 0〜2 8 0 C程度的溫度下僅進行導孔之選擇性包 埋成長，且效果極佳。在此處，舉銅為例來進行說明。 將來，若配線進一步變細而運作速度變快的話，則产 !配線中的電流密度會趨近於丨χ丨〇7安培/平方公分' ’IL jA/Cm2 )。在如此驚人的大電流密度之運作下，二 壽，溫度保持在85 t〜95 t間即可保證其具有i 〇年以^之 實：：故在銅一 2% #之巨大顆粒配線上的表 二施仃。即使是在為銅配線之情況下， =須確 上、t \ 向一致且顆粒的大小必須在數1 〇微米以卜。 . 銅薄膜是無法利用電鍍法來得到的。若利用 。 =最後會產生各種眾多雜亂之顆粒大小=二 ” *之顆粒配向方向，電阻率既高且壽命又 眾夕 馬了達到
第17頁 554514
配向一致、電阻亦非常低（1 、 k，轭TAr、Kr、Xe等所謂稀# 、在成膜 制顆粒大小或配向所不可或之表面照Μ用來控 接著，從如第1 1圖（b ) 的Si3N4/BPSG/Si3N4 之層間絕 的穴包埋工程--進行說明 置進行完介層孔之蝕刻後， 率電力降到零並切換流動氣 再透過RLSA來施加微波。此 所示的利用光阻遮罩在所謂 緣膜處形成介層孔之狀態到銅 。利用2段贺氣板微波電漿裝 於同裝置中將基板電極之高頻 體為He/02、Kr/02 4Kr/H20， 時0*或OH*會大量地產生，而 將在層間絕緣膜蝕刻時沉積於表面或介層孔側面之薄氟化 碳膜去除。
其次’為了將用來抑制銅之擴散所必須的氮化膜設置 在BPSG介層孔側面上，故流入NH3/Ar (或Kr ) 、N2/H2/Ar (或Kr )之氣體並藉由微波激發出高密度電漿。大量的 NH*產生，因而將BPSG之介層孔側壁表面變成5〜20奈米程 度之Si3N4 1109 (第 12 圖（a ))。 在該狀態下，從第1段的喷氣板供給Ar、Kr、Xe等之 稀有氣體，並從第2段的噴氣板供給變為銅之供給源的Cu (hgac ) (tmvs )、將 Cu ( hgac ) (teovs)等 Ar 固 4 匕之 氣體。由於利用微波之電漿激發係在第1段喷氣板正下方 之數毫米距離處進行，而第2段喷氣板係設置在擴散電漿 區域，故原料氣體不會被過度地分解。藉由Ar+、Kr+、Xe+ 或Ar*、Kr*、Xe*之間的碰撞以使激發、離子化大體完
第18頁 554514 五、發明說明（16) 成，並利用表面吸附後離子照射來沉積銅薄膜。銅之CMp /(化學機械研磨）或在矽區塊表面形成數微米之鑽石薄膜 後按照設置有磨削用之溝圖案的鑽石磨削面進行磨削， 其後再利用乙二酸（（COOH ) 2 )來施行洗淨，即完成如 第12圖（b)所示般之銅的穴包埋（1110)。 將鋼的周圍利用Si3N4來覆蓋，可抑制銅之擴散。在銅 擴散抑制方面係以使用如T i N或TaN般之導電性氮化膜的情 形較多，例如若在0· 1微米0以下之介層孔的周圍沉積1〇 奈。米或20奈米之TiN或TaN，銅之截面積會分別變為64% 、 電導孔之電阻值也因此而變高。因為相對於銅電阻 率之1· 75 // Ω . m，低效率之導電性氮化膜則為數1〇〇 # Ω · m。藉由微波激發電漿之BPSG膜表面的8込比化，在介 層孔彳艮細小時極為有效。在銅表面上利用熱CVD選擇性沉 積5〜10奈米之TiN或TaN可防止氧化。 f上述例中，於去除光阻丨106之後對BPSG介層孔側壁 表面知行氮化，再沉積銅薄膜，並與上述A丨N熱導孔製作 過耘之情形相同般，可將相當於被拔去iA1N丨1〇8之不需 f的銅去除。亦即，在附有光阻的狀態下（第丨丨圖（b ) 利用面密度微波電漿將介層孔内之BpsG表面氮化，再沉 積銅薄臈。其次，將光阻上不需要的銅連同光阻一起藉由 f去去除之。其後，若必要的話可再利用CMp等工程來將 面平坦化’若銅在導孔部之中僅若干凸起，則短時間之 處理即可解決。 接著，就金屬基板SOI進行說明。銅（電阻率約為
554514
五、發明說明（17) 1.75//Ω .m)與鈒、釕（電阻率約為2〇//Ω 1)之 10GHz之電磁波的表皮深度分別為〇· 66微米及2· 3微米。在 第7圖中，金屬層706係為非由⑪與化合物作成之錶、釘。 但是，銥、釕的電阻率卻略高。因此，表皮深度略為變 長，信號脈衝之衰減就變快。故較佳的情況是該金屬層亦 為電阻率小的銅較好。為了抑制銅往周圍擴散，第7圖之 構造係以如第1 3圖所示般較佳。 1306為電阻率小的銅、銅—鎂等之金屬層，13〇7、 U08為TaN或TiN等之導電性氮化膜層，13〇9則為與基板 1301貼合時所使用之極薄的…“等矽化物層。13〇6的厚度 為卜5微米，1 307的厚度為5〜2〇奈米（nm) ，13〇8的厚度 為5〜50奈米，1 309的厚度為5〜3〇奈米。13〇8通常係以較 1307厚的厚度來形成。 低電阻聚矽化物層係按照在該基板上所形成的nM〇s、 PfOS之臨界值電壓來選擇n+、p+。例如，在為“閘極_ =，nMOS與pMOS之臨界值電壓係分別為+ 〇· 2〇v、—〇· 4〇v， ^亥低電阻聚石夕化物層欲為p+層，則臨界值電壓以形成為 • 30V、-0· 30V之CMOS構成較為理想。因此，在nM〇s、
P OS之界值電壓原來就一致時，就不需要該低電阻聚矽 勿層，此外亦可在去除掉該聚矽化物層之狀態下於矽之 間隙（mid-gap )直接設置具有費米能階之TaN、TiN 在依”、、上述工耘之金屬配線間形成BPSG存在之一般多 曰配線。之後，藉由在至少已將水份量降低到lppm以下之
第20頁 554514 五、發明說明（18) 氮氣或氬氣等氣體中添加卜7%無水HF氣體所構成之氣體 而僅對配線間之BPSG進行選擇性地去除。經發明者等探究 原因後，得知S i Ο?之蝕刻在中性之叮中不會發生，而會發 生於開始時即存在有HIV離子的情況下。亦即··
Si02 + 3HF2- + H+ = SiF6- + 2H20 (4) HFf離子之產生，係HF分子溶解於超純水中後，HF分 子之一部份解離成H+與f_離子再與大量存在之HF分子 藉由氫鍵進行結合所產生。因此，氟酸水溶液會將s丨％蝕 刻。但是，在不存在水之1〇〇 %的評溶液（在由_83到 +1 9 · 5 C的液體中存在）中s丨〇2則不會被蝕刻。因為在丨〇 〇 °/〇的HF溶液中幾乎不存在HFy離子。 另一方面’含B (硼）或p (磷）之BPSG膜、含硼之 BSG膜係在1 〇〇 %肝溶液中進行蝕刻。因為B 〇會與中性之 HF進行反應。 B2〇3 + 8HF = 2BF4- + 3H20 + 2H+ (5) 從上述之式子可明顯得知，若BPSG、Bsg與HF反應就 會產生水份（H2 0 )。晶圓的溫度一降低，所產生的水份 就會附著在晶圓表面，並凝結成水滴。結果造成HF溶解於 水滴中而變成氟酸溶液，並對Si〇2產生蝕刻之現象。故施 行使因反應所產生的水份不會吸附在晶圓表面之處理是很 重要的。藉由在混合了 5 %左右之HF氣體於氮氣或氬氣中 所構成的氛圍下，以丨2 〇〜1 4 0 °C的溫度進行處理，即可使 所產生的水份不會吸附在晶圓表面而去除之，並能在s i 〇2 元全未受蝕刻下僅對層間絕緣膜之BPSG膜施行選擇性地蝕
第21頁 554514 五、發明說明（ig) 刻。若將晶圓暴露於潔淨室之空氣中，空氣中的水份就會 吸附成為數1 〇分子層表面。因此，為了實現利用HF氣體來 達到BPSG膜的選擇性钱刻，必須將吸附在晶圓表面之水份 去，到至少單分子層以下的程度。例如，先將晶圓之溫度 升高至yo °c以上、較佳為300 1左右，再利用水份量lppb 以下之氮氣進行充份的烘烤，之後把晶圓溫度設定在 120〜140 °C，並置於HF氣體為卜7 %程度之氛圍下來處理， =此較佳。HF氣體濃度若過低，則BpSG膜之蝕刻速度會太 k ’而HF氣體濃度若過高，則CVJ)Si〇2等就會開始被蝕 刻。 在HF ?辰度5 % 、晶圓溫度12〇它的程度下，BpsG膜之蝕 刻速度為0· 2〜0· 3微米/分。利用HF氣體行之肿％膜之蝕刻 為放，反應。因此，由於BPSG膜之若干鍵結弱的部份或硼 濃度高的部份使得反應起始溫度上昇，而溫度一超過15〇 °CBPSG之蝕刻速度就急遽變慢。故溫度一上昇起始部份的 蝕刻就自動地被抑制，而使得蝕刻可在晶圓面内自行整合 而均一化。結果，即可如第8圖所示般將多層配線之層間口 絕緣膜的BPSG膜蝕刻去除，而實現氣體分離配線構造。此 時，矽基板表面係利用熱氧化膜（Si% )或SiM來覆蓋， 配線則係利用SiA、TaN、TiN等來覆蓋。Si3N4 4、TaN、
TiN、A1N等之氮化物皆不會與HF氣體反應。4 ㈣ϊΐ::13?所示之金屬基咖上導入該氣體分離 配線構造的活，即可實現達到〇· 05微米之超 度性能向上提昇之超高速LSI。 、、、且返
111
第22頁 554514 五、發明說明（20) --------- 在第14圖中係表示將BPSG膜以氮氣/5% 行姓刻時之钱刻速度對晶圓溫度之關係。從室溫^&進 左右，其餘刻速度係大略在0.2〜〇.3微米/分維持一定，而 一到達150°C時蝕刻速度就急遽降低。溫 之㈣所產生的水份會形成為水滴而殘留 果C】下則全無水滴殘留’且叫完全未被姓刻。
本發明之積體電路其構成係包括：含有半導體之基 板、設置在該基板上之複數個電晶體以及連接上述電^曰體 間與接地點或電源之間的多層構造之配線，且在多層構造 之複數配線間的一部份上具有複數個電導孔與複數個熱導 $，除此以外的地方係利用氣體來絕緣。藉由上述之構 造，即可提供一種閘極延遲、配線延遲以及由基板所造成 之延遲皆極小之極度超高速運作之積體電路。 【圖式簡單說明】 第1圖超大型積體電路之時脈速度的變遷。 第2圖閘極延遲、配線延遲以及上述者之和的最小線 寬依存性。配線係為銅（丨· 7 μ Q · m )製且長度1〇〇微 米0
第3圖目前之CMOS超大型積體電路的剖面構造。 第4圖採用p on p+結構之低電阻基板時之CMOS超大 型積體電路的剖面構造。 第5圖沿銘配線傳輸〇. 1 n s e c信號脈衝時之波形。（a ):在使用低電阻半導體基板的情況下。（b ):在使用
第23頁 554514 五、發明說明（21) 設立有鄰接包埋絕緣膜之金屬層的s〇 t基板的情況下。 第6圖沿低電阻半導體其μ α 守篮基板狀之配線所傳輸之作觫 衝的電場分佈。 ^L現脈 第7圖金屬基板SOI結構。 第8圖氣體絕緣配線結構積體電路之剖面圖。 第Θ圖多層配線結構剖面概略圖。（為使更 起見，配線之配置方向全部為垂直紙面之方向）劳理解 第1 0圖配線溫度上昇之導孔比率相依性。 第11圖使用A1N之熱導孔作成過程
第1 2圖使用銅之電導孔作成過程 第13圖在金屬層使用銅之金屬基板s〇I結構 第14圖BPSG膜其利用氮氣/5 %氟化氫氣體蝕 ^ 度相依性。 ^ k 【符號說明】 201閘極延遲 202在配線間絕緣膜使用Si〇2 (比介電常數3· 9)日士 線延遲 才配 203在配線間絕緣膜使用低介電常數膜（比介電常數2 )時之配線延遲 ·
204以氣體使配線間絕緣時之配線延遲 205以氣體使配線間絕緣並採用S0I基板時之配線延遲 206在配線間絕緣膜使用Si〇2 (比介電常數3· 9 )時 延遲 、〜 207在配線間絕緣膜使用低介電常數膜（比介電常數2
第24頁 554514 五、發明說明（22) )時之總延遲 2 0 8以氣體使配線間絕緣時之總延遲 209採用以氣體使配線間絕緣之s〇 I基板時之總延遲 301 p型基板 ^ 302 CMOS構成用η井區 303 nMOS之源極區域 304 nMOS之没極區域 30 5 nMOS之閘極絕、緣膜 306 nMOS之閘極電極 307 nMOS之源極電極 308 nMOS與pMOS之、;及極電極 309 pMOS之汲極區域 310 pMOS之源極區域 3 11 pMOS之閘極絕緣膜 312 pMOS之閘極電極 313 pMOS之源極電極 314 Si 〇2等之元件隔離區域 3 1 5 BPSG等之絕緣膜 31 6 裏面電極 4 0 1 p+低電阻基板 402高電阻p層 5 0 1原信號脈衝波形 502沿長度1毫米之配線傳輸 503沿*度2毫米之配線傳輪昧脈衝波形 1寻輸時之信號脈衝波形 Η 第25頁 554514 五、發明說明（23) 601低電阻半導體基板 6 0 2 絕緣膜 6 0 3 金屬配線 6 0 4 裏面電極 6 0 5 電力線 701低電阻半導體基板 7 0 2 包埋絕緣膜 7 0 3 金屬配線 7 0 4 裏面電極 705 電力線 70 6 金屬層 707 低電阻半導體層 8 0 1 p型基板 802 CMOS構成用η井區 803 nMOS之源極區域 804 nMOS之汲極區域 80 5 nMOS之閘極絕緣膜 806 nMOS之閘極電極 807 nMOS之源極電極 808 nMOS之汲極電極 809 pMOS之汲極區域 810 pMOS之源極區域 811 pMOS之閘極絕緣膜 8 1 2 p Μ 0 S之問極電極
第26頁 554514 五、發明說明（24) 81 3 p Μ 0 S之源極電極 8 1 4 ρ Μ 0 S之 >及極電極 8 1 5 元件隔離區域 81 6 絕緣膜 8 1 7 裏面電極 81 8 金屬配線 81 9 電導孔 820熱導孔 1 0 0 1 使用聚亞胺樹脂作為層間絕緣膜時之結果 I 0 0 2使用S i 02作為層間絕緣膜時之結果 II 0 1 銅（合金）配線 11 0 2 導電性氮化膜 1103 Si3N4
1104 BPSG 1105 Si3N4 II 0 6 光阻
1107 A1N
1108 A1N 1109 Si3N4 III 0銅電導孔 1301低電阻半導體基板 1 3 0 2 包埋絕緣膜 1 3 0 3 金屬配線 1 3 0 4 長面電極
第27頁 554514 五、發明說明（25) 1305 低電阻半導體層 1 30 6 金屬層 1 3 0 7 導電性氮化膜層 1 3 0 8 導電性氮化膜層 1 3 0 9 矽化物層 li·· 第28頁

Claims (1)

  1. 六、申請專利範圍 1 · 一種積 藉由將上述複 極、源極以及 及集電極）間 連接以執行其 上述多層 2.如申請 述多層結構的 連接上述多層 以及由絕緣性 3 ·如申請 多層結構之配 金作為主成份 4 ·如申請 中上述氣體係 5.如申請 電導孔係由以 為主成份之材 6 ·如申請 熱導孔係由以 物質之組合物 7. 如申請 基板係由SOI 8. 如申請 體電路， 數個電晶 汲極，在 利用多層 功能，其 結構的配 專利範圍 配線間係 結構之配 材料所構 專利範圍 線係由以 之材料或 專利範圍 以氦氣作 專利範圍 聚矽化物 料或由上 專利範圍 氮化鋁或 所構成。 專利範圍 (Silicon 專利範圍 係在基板上配置複數之電晶體，並 體之端子（在場效電晶體中為閘 $極電晶體中則為基極、發射極以 結構之導電性材料所構成的配線來 特徵在於： 線間係利用氣體來隔離之。 第1項所述之積體電路，其中在上 具有位在各重要既定位置處以用來 線間的由導電材料所構成之電導孔 成之熱導孔。 第1項所述之積體電路，其中上述 聚矽化物、鋁、鋁合金、銅、鋼合 由上述物質之組合物所構成。 第1、2或3項所述之積體電路，其 為主成份。 第2項所述之積體電路，其中上述 、嫣 '紹、紹合金、銅、銅合金作 述物質之組合物所構成。 第2項所述之積體電路，其中上述 氮化矽作為主成份之材料或由上述 第1項所述之積體電路’其中上述 〇n Insulator)基板所構成。 弟7項所述之積體電路’其中上述 I國
    第29頁 554514 六、申請專利$ι罔 " 基板係為包括直接或藉由低電阻半導體層而鄰接於包埋絕 緣膜上之金屬層的SOI基板。 ' 9·如申請專利範圍第8項所述之積體電路，其中上述 鄰接設置於包埋絕緣膜上之金屬層的厚度係比上述多層結 構之配線其傳遞電性訊號之表皮厚度更厚。 10·如申請專利範圍第2項所述之積體電路，其中上述 多層結構之配線以及上述電導孔之周圍的至少一二 用氮化物來予以覆蓋。 σ切係利 斤Π ·如申請專利範圍第1 〇項所述之積體電路，其中上 述氮化物係由擇自氮化鈦、氮化鈕或氮化矽其中之、一 或由上述成份之組合物所構成。 77 其中上述 物作成之 其中上述 氮化欽、 其中上述 予以覆 1 2 ·如申請專利範圍第9項所述之積體電路， 鄰接於包埋絕緣膜上之金屬層係為非由矽與化合 銀（I r )或釕（Ru )金屬所構成。 13·如申請專利範圍第9項所述之積體電路， f接於包埋絕緣膜上之金屬層係由在兩面上具有 氮化鈕等導電性氮化物層之銅所構成。 夕爲1上致如申請專利範圍第2項所述之積體電路， ί " 之配線以及電導孔之表面係利用絕緣膜 種積體電路之製造方法 之電晶體，並將上、料W 係在基板上配置複數 之導電性材料所構晶體之端子間使用多層結構 菁之配線間利用氣體來予以隔離，其特徵在於：夕層'，-口
    第30頁 554514
    獅盘2上述多層結構之配線間之氣體所佔的空間以含硼或 氧化膜來形成之後，再利用含敦化氫之氣體將 上述3蝴或硼與磷之矽氧化膜選擇性的去除。 、16·如申請專利範圍第15項所述之積體電路之製造方 法，其中上述含氟化氫之氣體係包含體積卜7%之氟化？ 且氣體中的水份濃度為lppm以下。 風 I7. 一種積體電路之製造方法，係在基板上配置 之電晶體，並將上述複數個電晶體之端子間利用多芦姓 之導電性材料所構成的配線來連接，其特徵在於：θ、°苒 於石夕氧化膜上形成介層孔之後，藉由以 _ \ 氣體之電漿來進行處理以氮化上述矽氧化膜表二，其=再
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