WO2000068826A1 - Circuit d'interpolation - Google Patents

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WO2000068826A1
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convolution operation
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adder
input
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Yukio Koyanagi
Original Assignee
Sakai, Yasue
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformation in the plane of the image
    • G06T3/40—Scaling the whole image or part thereof
    • G06T3/4007—Interpolation-based scaling, e.g. bilinear interpolation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
    • G—PHYSICS
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    • G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
    • G06F17/175—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method of multidimensional data

Definitions

  • the present invention relates to an interpolation processing circuit that generates interpolation data from discrete data.
  • An interpolation processing circuit includes an over-sampling processing unit that performs an over-sampling process on a zero-order held input data, and a plurality of data obtained by the over-sampling processing unit. And a first convolution operation means for performing a convolution operation repeatedly two or more times by using an integer multiple of the value of the input data. It is characterized by generating interpolation data along a quadratic curve that passes.
  • the interpolation processing circuit of the present invention includes an over-sampling processing means for performing over-sampling processing on the input data held in the zero order, and a plurality of first sampling means obtained by the over-sampling processing means.
  • a convolution operation is performed using the data, and the shape of the envelope becomes a symmetric trapezoid whose upper side is approximately 0.5 times the width of the original input data and whose bottom side is approximately 1.5 times the symmetric trapezoid.
  • the shape of the envelope is reduced to the original width of the bottom.
  • a third convolution operation means for obtaining a plurality of third data sets that form a smooth quadratic curve almost twice as large as the input data.
  • the interpolation processing circuit of the present invention uses oversampling processing means for performing oversampling processing on zero-order-hold input data, and a plurality of data obtained by the oversampling processing means. And a fourth convolution means for performing a convolution operation to obtain a plurality of data whose envelope has a shape of an isosceles triangle whose base has a base almost twice the width of the input data.
  • the interpolation processing circuit further comprises: oversampling processing means for performing oversampling processing on the zero-order held input data having a sampling period of 2 ⁇ ⁇ T! At a time interval of 1; A fifth convolution operation means for performing an n-phase convolution operation by performing an addition process n times on the plurality of data obtained by the means while shifting the data by a time interval, and the fifth convolution operation means And a sixth convolution operation means for performing an n-phase convolution operation by performing an addition process n times on the plurality of data obtained by .
  • At least one of the fifth and sixth convolution operation means includes: a data holding means for holding the n data output from the over sampling processing means while shifting the data; and It is desirable to include an adding means for adding the held n data.
  • FIG. 1 is a diagram for explaining the principle of interpolation processing performed by the digital-to-analog converter according to the first embodiment
  • FIG. 2 is a diagram for explaining the principle of interpolation processing performed by the digital-to-analog converter according to the first embodiment
  • FIG. 3 is a diagram for explaining the principle of interpolation processing performed by the digital-to-analog converter according to the first embodiment
  • FIG. 4 is a diagram showing a specific example of the interpolation processing.
  • FIG. 5 is a diagram showing a specific example of the interpolation processing.
  • FIG. 6 is a diagram showing a waveform finally obtained by the calculations shown in FIGS. 4 and 5
  • FIG. 7 is a diagram showing a waveform corresponding to the partial data shown in FIG.
  • FIG. 8 is a diagram showing a process of performing the first convolution operation
  • FIG. 9 is a diagram showing a process of performing the second convolution operation
  • FIG. 10 is a diagram showing a process of performing a third convolution operation
  • FIG. 11 is a diagram showing a specific example of interpolation processing when 0, 3, 7, 5, 1, 4, 0 are input as discrete data.
  • FIG. 12 is a diagram showing a waveform obtained by the calculation shown in FIG. 11,
  • FIG. 13 is a diagram illustrating a configuration of a digital-to-analog converter according to the first embodiment.
  • FIG. 14 is a diagram illustrating a configuration of a digital-to-analog converter according to the second embodiment.
  • FIG. 14 is a diagram showing a specific example of an operation in the first, second, and third convolution operation circuits included in the digital-analog converter shown in FIG. 14;
  • Fig. 16 shows the waveform finally obtained by the operation shown in Fig. 15.
  • Fig. 17 shows the waveform obtained by adding another symmetrical pulse to both sides of a single input pulse.
  • FIG. 18 is a diagram showing a result of performing a plurality of convolution operations after adding the other pulses shown in FIG. 17 to input data
  • Figure 19 shows a circuit that adds another pulse to both ends of a single zero-order held pulse. Diagram showing the configuration of the road,
  • FIG. 20 is a diagram for explaining the principle of performing linear interpolation
  • FIG. 21 is a diagram showing the configuration of a digital analog converter according to a fifth embodiment that performs linear interpolation
  • Fig. 22 is a diagram showing a specific example of interpolation processing when 0, 3, 7, 5, -4, 0 are input as discrete data
  • FIG. 23 is a diagram showing a waveform obtained by the calculation shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the digital-to-analog converter according to the first embodiment when discrete digital data is input, performs an interpolation process for smoothly connecting these input data with a quadratic curve.
  • FIGS. 1 to 3 are diagrams for explaining the principle of the interpolation processing performed by the digital-to-analog converter of the present embodiment.
  • the process of converting single data into interpolation data along a quadratic curve is shown in FIG. It is shown.
  • Fig. 1 let us consider a case where a single zero-order held data has a magnitude of 1 and a length of 2 n-T i.
  • the length of a single data 2 ⁇ ⁇ is the repetition period (sampling frequency) of the input data.
  • the continuous quadratic curve is defined as the envelope. You can get output overnight. Therefore, considering the case where discrete input data is successively zero-order-holded, the quadratic curve corresponding to each input data is synthesized with a shift of 2 n-Ti, and the output is calculated as 2 through the double n, smoothly connecting the 2 n interpolated data between these along the secondary curve is obtained.
  • each data indicated by (1) indicates the zero-order hold data shown in FIG. 1 (data after over-sampling processing).
  • the horizontal arrangement corresponds to the passage of time, and the unit time of one column is T. That is, consider as input data corresponding to FIG. 1, 16 data of zero-order hold of duration 1 161 and amplitude 1.
  • eight sets of data are generated by shifting the data by one time, and the convolution operation of eight phases is performed by adding these data.
  • the calculation result indicated by (T 1) is obtained. According to this calculation result, it is understood that a symmetric trapezoidal wave as shown in FIG. 2 was obtained. Also, in FIG.
  • each data indicated by (1) is data obtained by the first convolution operation, and is the same as that indicated by (T 1) in FIG.
  • T 1 time interval of T
  • eight sets of data are generated at a time interval of T, and the convolution operation of eight phases is performed by adding them.
  • the calculation result indicated by) is obtained.
  • (A1) in Fig. 5 is the data obtained by the second convolution operation, which is the same as that shown in ( ⁇ 2).
  • (A2) in Fig. 5) By shifting the data shown in (A 1) by a further distance ((A2) in Fig. 5), and performing a two-phase convolution operation (adding the data of (A 1) and the data of (A2))
  • the calculation result shown in (A3) of FIG. 5 is obtained.
  • FIG. 6 is a diagram showing a waveform finally obtained by the calculations shown in FIG. 4 and FIG.
  • the vertical axis indicates amplitude
  • the horizontal axis indicates time.
  • a single input data has been described.
  • oversampled data corresponding to each input data overlap each other. Since the data is input without interruption, if the data is input continuously with the period of S n 'T i, it can be seen that the interpolation curve always passes an integer multiple (128 times) of each data.
  • FIG. 7 is a diagram showing a waveform corresponding to the data of (1) shown in FIG. This waveform corresponds to a zero-order held unit pulse of amplitude 1 and width 2 n-T i.
  • FIG. 8 is a diagram illustrating a process of performing the first convolution operation, and schematically illustrates how the amplitude and the width change.
  • FIG. 9 is a diagram illustrating a process of performing the second convolution operation, and schematically illustrates how the amplitude and the width change.
  • FIG. 10 is a diagram showing a process of performing the third convolution operation, and schematically shows how the amplitude and the width change. As shown in FIG. 10, the entire width (data length) of the interpolated data becomes (4 n ⁇ 1) ⁇ T i by the third convolution operation.
  • the first convolution operation result obtained in this way is shifted by time to generate four sets of data, as shown in (5) to (8) in Fig. 11, and By performing the four-phase convolution operation that adds, the calculation result shown in (A 1) in FIG. 11 is obtained.
  • the two-phase convolution operation (the data of (A 1) and the data of (A2))
  • the calculation result shown in (A3) of FIG. 11 is obtained.
  • FIG. 12 is a diagram showing a waveform obtained by the calculation shown in FIG.
  • the vertical axis indicates amplitude, and the horizontal axis indicates time.
  • the data input discretely were interpolated by data connecting them with a quadratic function curve. I understand. Note that the amplitude of the output value corresponding to each input data
  • the digital-to-analog converter includes eight D-type flip-flops 4 to 11 and an adder (A DD) 12 which constitute a first convolution operation circuit.
  • DZA digital analog to analog converter
  • the basic clock signal CLK 1 has the same frequency as the sampling frequency of discrete input data, and is input to the first stage D-type flip-flop 4.
  • the discrete input data is taken in and held by the D-type flip-flop 4 in synchronization with the basic clock signal CLK1.
  • the clock signal CLK2 has a frequency 16 times that of the basic clock signal CLK1, and all D-type flip-flops in the second and subsequent stages take in data in synchronization with this clock signal CLK2. Is going on.
  • Over-sampling processing means is constituted by two D-type flip-flops 4 and 5 to which clock signals CLK 1 and CLK 2 having different frequencies are input.
  • the seven D-type flip-flops 5 to 11 in the second and subsequent stages are The data held in the first-stage D-type flip-flop 4 is sequentially acquired and shifted in synchronization with the clock signal CLK2.
  • the adder 12 adds the data held in each of the eight D-type flip-flops 4 to 11. In this way, in the adder 12 in the first convolution operation circuit, the operation result shown by (T 1) in FIG. 4 is obtained.
  • the eight D-type flip-flops 13 to 20 included in the second convolutional operation circuit output the 19-bit data output from the adder 12 in the first convolutional operation circuit. Synchronized with the signal CLK2, the signals are sequentially acquired and shifted. Adder 2 1 adds the data stored in each of the eight D-type flip-flops 13 to 20. In this way, in the adder 21 in the second convolution operation circuit, the operation result shown by (T 2) in FIG. 5 is obtained.
  • the D-type flip-flop 22 included in the third convolution operation circuit synchronizes the 22-bit data output from the adder 21 in the second convolution operation circuit with the clock signal CLK2. Take in.
  • the adder 23 adds the data output from the adder 21 and the data held in the D-type flip-flop 22. In this way, the operation result shown by (A3) in FIG. 5 is obtained in the adder 23 in the third convolution operation circuit.
  • the 23-bit data output from the adder 23 is divided by 8 in a divider 24 and converted into 20-bit data, and then converted into a step-like analog signal by a digital-analog converter 25.
  • the signal is converted and further outputted through a filter 26 which removes 16 times the frequency component of the basic clock signal CLK 1 and suppresses unnecessary radiation.
  • the digital-analog converter includes nine D-type flip-flops 31 to 36, 38, 39, 41 and three adders that constitute a first convolution operation circuit.
  • the first convolution operation circuit eight zero-order hold data are stored between these data. Instead of performing the addition process simultaneously on the eight sets of data shifted by JQ , the first addition process is performed on two sets of data shifted at a time.
  • the second addition process is performed on two sets of data shifted by 2 Ti, and the third addition process is performed on two sets of data shifted by one interval.
  • the data output from the adder 42 in the first convolution operation circuit is calculated as follows.
  • the data which is shifted by T is generated, and the adder 47 performs the first addition process on the output data of the adder 42 and the data output from the D-type flip-flop 46.
  • the adder 47 performs the first addition process on the output data of the adder 42 and the data output from the D-type flip-flop 46.
  • two D-type flip-flops 48 and 49 data shifted from the data output from the adder 47 is generated, and the output of the adder 47 is generated by the adder 50.
  • a second addition process is performed on the data output from the D-type flip-flop 49.
  • the D-type flip-flop 51 is used to generate data shifted by T, with respect to the data output from the adder 50, and the adder 52 generates the output data of the adder 50 with the output data.
  • a third addition process is performed on the data output from the D-type flip-flop 51.
  • a convolution operation having the same content as that of the second convolution operation circuit constituted by the eight D-type flip-flops 13 to 20 and the adder 21 is performed.
  • the D-type flip-flop 53 included in the third convolution operation circuit fetches the data output from the adder 52 in the second convolution operation circuit in synchronization with the clock signal CLK2.
  • the adder 54 adds the data output from the adder 52 and the data output from the D-type flip-flop 53. In this way, the convolution operation by the third convolution operation circuit is performed.
  • the 23-bit data output from the adder 54 is divided by 8 in a divider 55 and converted into 20-bit data, and then converted into a step-like analog signal by a digital-to-analog converter 56.
  • the signal is converted and further output through a filter 57 which removes 16 times the frequency component of the basic clock signal CLK1 and suppresses unnecessary radiation.
  • FIG. 15 is a diagram showing a specific example of an operation in the first, second, and third convolution operation circuits included in the digital-to-digital converter shown in FIG.
  • each data shown in (1) indicates data input to the adder 37 from the D-type flip-flop 32
  • each data shown in (2) is a D-type flip-flop.
  • the data input to the adder 37 from the loop 36 are shown.
  • the data shown in (T 1) and (3) are the same, and indicate the data output from the adder 37.
  • Each data shown in (4) indicates data input from the D-type flip-flop 39 to the adder 40.
  • the data indicated by (T 2) and (5) are the same, and indicate the data output from the adder 40.
  • Each data shown in (6) indicates a data input from the D-type flip-flop 41 to the adder 42.
  • the data shown in (T 3) and (7) are the same, and indicate the data output from the adder 42.
  • the data obtained by the first convolution operation circuit ((T3) in Fig. 15) is exactly the same as the convolution operation result shown in (T1) in Fig. 4. I understand.
  • each data indicated by (7) indicates data input from the adder 42 to the adder 47
  • each data indicated by (8) is a D-type file. This shows the data input from the lip flop 46 to the adder 47.
  • the data shown in (T 4) and (9) are the same and indicate the data output from the adder 47.
  • Each data indicated by (10) indicates a data input from the D-type flip-flop 49 to the adder 50.
  • the data indicated by (T5) and (11) are the same, and indicate the data output from the adder 50.
  • Each data indicated by (1 2) indicates data input from the D-type flip-flop 51 to the adder 52.
  • the data indicated by (T 6) and (A 1) are the same, and indicate the data output from the adder 52. It can be seen that the data ((T6) in FIG. 15) obtained by the second convolution operation circuit in this way is exactly the same as the result of the convolution operation shown in (T2) in FIG.
  • FIG. 16 is a diagram showing a waveform finally obtained by the calculation shown in FIG.
  • the vertical axis indicates amplitude
  • the horizontal axis indicates time.
  • the configuration shown in FIG. 13 By changing the order in which the addition processing is performed, the configuration can be greatly simplified.
  • adders 12 and 21 having eight inputs are used, but these are realized by, for example, seven adders having two inputs, that is, a total of 14 adders.
  • the configuration shown in Fig. 13 uses six 2-input adders 37, 40, 42, 47, 50, and 52 instead of the two 8-input adders 12 and 21. It is possible to reduce eight adders of two inputs.
  • a single pulse as shown in FIG. 1 is considered as discrete input data, but the amplitude, the amplitude, Pulses having different polarities may be added.
  • FIG. 17 is a diagram showing a waveform in which another symmetrical pulse is added to both sides of a single input pulse.
  • FIG. 18 shows the case where another pulse as shown in Fig. 17 is added to the input data.
  • FIG. 4 is a diagram illustrating a result of performing a convolution operation a plurality of times based on the operation principle illustrated in FIGS.
  • a general interpolation function having positive and negative values can be obtained by performing multiple convolution operations after adding pulses with different amplitudes and polarities to both sides of a single pulse. it can.
  • FIG. 19 is a diagram showing a configuration of a circuit for adding another pulse to both ends of a single pulse of zero-order hold.
  • the pulse addition circuit (corresponding to the data addition means) shown in Fig. 19 consists of six D-type flip-flops 60 to 64, 72, four multipliers 65 to 68, and three addition circuits. It is configured to include containers 69-71.
  • data is fetched and held in synchronization with the basic clock signal CLK1.
  • the four D-type flip-flops 61 to 64 connected in cascade operate in synchronization with the clock signal CLK4 having a frequency of 1 Z2 of the basic clock CLK1, and the first-stage D-type flip-flop 60
  • the data output from is fetched and retained.
  • the output data of the D-type flip-flops 61 and 64 are input to multipliers 65 and 66 having a multiplier of "1-5", respectively.
  • the output data of the D-type flip-flops 6 2 and 6 3 are input to a multiplier having a multiplier “3 1”.
  • the respective product results of these four multipliers 65 to 68 are added by three adders 69 to 71.
  • the pulse shown in FIG. 17 is output from the adder 71 in the final stage. It is possible to generate various interpolation functions by changing the number of stages of the D-type flip-flop, the multiplier of the multiplier, the polarity, and the like.
  • FIG. 20 is a diagram for explaining the principle of performing linear interpolation.
  • a convolution operation By performing a convolution operation on the zero-order hold data with a length of 2 11 ⁇ ! ⁇ And an amplitude of 1 as shown in Fig. 1 and adding it 2n times by shifting it by 1 to obtain the data shown in Fig. 20
  • Such a base is (4 ⁇ _ 1) ⁇ ⁇ , and an isosceles triangular wave with an amplitude of 2 ⁇ is obtained.
  • FIG. 21 is a diagram illustrating a configuration of a digital-to-analog converter according to the present embodiment that performs linear interpolation.
  • the digital-to-analog converter includes eight D-type flip-flops 81 to 88 and an adder (ADD) 89 forming a convolution operation circuit, and a divider. 90, digital-to-analog converter (DZA) 91, and filter 92.
  • DZA digital-to-analog converter
  • the seven-stage D-type flip-flops 82 to 88 in the second and subsequent stages become the first-stage D-type flip-flops.
  • the data held in the flip-flop 81 is sequentially acquired and shifted in synchronization with the clock signal CLK5 (having a frequency eight times that of the basic clock signal CLK1).
  • the adder 88 adds the data held in each of the eight D-type flip-flops 81 to 88. In this way, the convolution operation is performed.
  • the data output from the adder 88 is divided by 8 in a divider 89, then converted into a step-like analog signal by a digital-to-analog analog converter 91, and further converted to a basic clock signal CLK1.
  • the signal is output through a filter 92 that removes eight-fold frequency components and suppresses unnecessary radiation.
  • FIG. 23 is a diagram showing a waveform obtained by the calculation shown in FIG. However, the vertical axis indicates amplitude, and the horizontal axis indicates time. As shown in Fig. 23, it can be seen that the discretely input data was interpolated by the data connecting these with a straight line.
  • a smooth waveform or a linearly interpolated waveform can be obtained with a simple configuration by performing zero-order hold discrete-time interpolation.
  • an oscillation circuit having a PLL to the digital-to-analog converter of the present invention, it is possible to replace the digital-to-analog converter used in the conventional digital audio equipment and to improve the sound quality. Can be.
  • interpolation data can be easily generated without referring to a table or the like in image processing, an extremely wide range of application is conceivable.

Description

明 細 補間処理回路 技術分野
本発明は、 離散的なデータから補間データを生成する補間処理回路に関する。 背景技術
従来から、 C D (コンパクトディスク） 再生装置等にはオーバ一サンプリング 方式のデジタル一アナログ変換器が用いられている。 このデジタルアナログ変換 器は、 離散的に入力されるデジタルデ一夕の間を s i n c関数等を用いて補間処 理するものである。 しかし、 この s i n c関数は、 ±∞で 0に収れんするため、 有限な値で演算を打ち切るとこの演算による打ち切り誤差を生じるという欠点が あった。 また、 一般には補間処理によって得られた階段状の波形をローパスフィ ル夕に通しているが、 口一パスフィルタを通すことによる位相歪みや出力波形の 歪みが生じるという欠点もある。
特に、 上述した s i n c関数を用いた補間処理では、 この s i n c関数の値を テーブルに格納しておいて必要に応じて読み出したり、 デジタルフィル夕の夕ッ プ係数として保持しておいたりする手法が用いられており、 構成が複雑になると いう問題があった。 このため、 簡単な構成によって補間処理を行うことができる 補間処理回路が望まれていた。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 簡単な 構成によい補間処理を行うことができる補間処理回路を提供することにある。 本発明の補間処理回路は、 零次ホ一ルドされた入力デ一夕に対してォ一バーサ ンプリング処理を行うオーバ一サンプリング処理手段と、 前記オーバーサンプリ ング処理手段によって得られた複数のデータを用いて、 2回以上繰り返し畳み込 み演算を行う第 1の畳み込み演算手段とを備え、 前記入力データの値の整数倍を 通る二次曲線に沿った補間データを生成することを特徴としている。
また、 本発明の補間処理回路は、 零次ホールドされた入力デ一夕に対してォー バーサンプリング処理を行うオーバ一サンプリング処理手段と、 前記オーバーサ ンプリング処理手段によって得られた複数の第 1のデータを用いて畳み込み演算 を行い、 包絡線の形状が、 上辺が元の入力データの幅のほぼ 0 . 5倍であって底 辺がほぼ 1 . 5倍の対称台形となる複数の第 2のデ一夕を求める第 2の畳み込み 手段と、 前記第 2の畳み込み手段によって得られた複数の前記第 2のデータを用 いて畳み込み演算を行うことにより、 包絡線の形状が、 底部の幅が元の入力デー 夕のほぼ 2倍の滑らかな二次曲線となる複数の第 3のデ一夕を求める第 3の畳み 込み演算手段とを備えることを特徴としている。
また、 本発明の補間処理回路は、 零次ホ一ルドされた入力データに対してォー バ一サンプリング処理を行うオーバーサンプリング処理手段と、 前記オーバーサ ンプリング処理手段によって得られた複数のデータを用いて畳み込み演算を行い、 包絡線の形状が、 底辺が前記入力データの幅のほぼ 2倍の二等辺三角形となる複 数のデータを求める第 4の畳み込み手段とを備えることを特徴としている。
また、 本発明の補間処理回路は、 サンプリング周期が 2 η · T ! の零次ホール ドされた入力データに対して、 時間間隔 1 でオーバーサンプリング処理を行う オーバーサンプリング処理手段と、 前記オーバーサンプリング処理手段によって 得られた複数のデータに対して、 これを時間間隔 ずつずらして n回加算処理 を行うことにより、 n相の畳み込み演算を行う第 5の畳み込み演算手段と、 前記 第 5の畳み込み演算手段によって得られた複数のデータに対して、 これを時間間 隔1 ずつずらして n回加算処理を行うことにより、 n相の畳み込み演算を行う 第 6の畳み込み演算手段とを備えることを特徴としている。
特に、 前記第 5および前記第 6の畳み込み演算手段の少なくとも一方は、 前記 オーバ一サンプリング処理手段から出力される n個のデータをシフトさせながら 保持するデ一夕保持手段と、 前記データ保持手段に保持された n個のデータを加 算する加算手段とを含んで構成することが望ましい。
また、 上述した前記オーバ一サンプリング処理手段の前段に、 前記入力データ の前後に、 対称でかっこの入力デ一夕に比例した値を有するデータを付加するデ 一夕付加手段を備えることが望ましい。 図面の簡単な説明
図 1は、 第 1の実施形態のデジタル一アナログ変換器で行われる補間処理の原 理を説明するための図、
図 2は、 第 1の実施形態のデジタル一アナログ変換器で行われる補間処理の原 理を説明するための図、
図 3は、 第 1の実施形態のデジタル一アナログ変換器で行われる補間処理の原 理を説明するための図、
図 4は、 補間処理の具体例を示す図、
図 5は、 補間処理の具体例を示す図、
図 6は、 図 4および図 5に示した演算により最終的に得られた波形を示す図、 図 7は、 図 4に示した部分的なのデータに対応する波形を示す図
図 8は、 1回目の畳み込み演算を行う過程を示す図、
図 9は、 2回目の畳み込み演算を行う過程を示す図、
図 1 0は、 3回目の畳み込み演算を行う過程を示す図、
図 1 1は、 離散的なデータとして、 0、 3、 7、 5、 一 4、 0が入力された場 合の補間処理の具体例を示す図、
図 1 2は、 図 1 1に示した演算により得られた波形を示す図、
図 1 3は、 第 1の実施形態のデジタル一アナログ変換器の構成を示す図、 図 1 4は、 第 2の実施形態のデジ夕ルーアナログ変換器の構成を示す図、 図 1 5は、 図 1 4に示したデジタル—アナログ変換器に含まれる第 1、 第 2お よび第 3の畳み込み演算回路における演算の具体例を示す図、
図 1 6は、 図 1 5に示した演算により最終的に得られた波形を示す図、 図 1 7は、 入力される単一のパルスの両側に対称的な他のパルスを付加した波 形を示す図、
図 1 8は、 入力データに対して図 1 7に示す他のパルスを付加した後に複数回 の畳み込み演算を行った結果を示す図、
図 1 9は、 零次ホールドされた単一のパルスの両端に別のパルスを付加する回 路の構成を示す図、
図 2 0は、 直線補間を行う場合の原理を説明するための図、
図 2 1は、 直線補間を行う第 5の実施形態のデジ夕ルーアナログ変換器の構成 を示す図、
図 2 2は、 離散的なデータとして、 0、 3、 7、 5、 —4、 0が入力された場 合の補間処理の具体例を示す図、
図 2 3は、 図 2 2に示した演算により得られた波形を示す図である。 発明を実施するための最良の形態
以下、 本発明のデータ補間方式を適応した一実施形態のデジ夕ルーアナログ変 換器について、 図面を参照しながら説明する。
〔第 1の実施形態〕
第 1の実施形態のデジタル一アナログ変換器は、 離散的なデジタルデ一夕が入 力されたときに、 これらの入力データの間を二次曲線で滑らかにつなぐ補間処理 を行う。
図 1〜図 3は、 本実施形態のデジタル一アナログ変換器で行われる補間処理の 原理を説明するための図であり、 単一のデータを二次曲線に沿った補間データに 変換する過程が示されている。 図 1に示すように、 零次ホールドされた単一のデ —夕は、 振幅が 1で、 長さが 2 n - T i の場合を考えるものとする。 離散的なデ —夕が入力される場合には、 単一のデータの長さ 2 η · が入力デ一夕の繰り 返し周期 （サンプリング周波数） となる。 図 1に示したデータに対して、 これを Ύ ι ずつずらしてオーバ一サンプリング処理した後に η回加算する 1回目の畳み 込み演算を行うことにより、 図 2に示すような底辺が （3 η— 1 ) · T i 、 上辺 が （n + 1 ) - で高さが nの対称台形波が得られる。 さらに、 この対称台形 波に対して、 これを T i ずつずらして n回加算する 2回目の畳み込み演算を行う ことにより、 図 3に示すような幅が （4 η— 1 ) · Τ\ で、 振幅が 2 η 2 の連続 した二次曲線が得られる。
このように、 入力される零次ホールドデータに対してオーバーサンプリング処 理を行い、 η相の畳み込み演算を行うことにより、 連続した二次曲線を包絡線と する出力デ一夕を得ることができる。 したがって、 離散な入力データを次々に零 次ホールドする場合を考えると、 各入力データに対応した二次曲線が 2 n - Ti ずつずれて合成されることになり、 出力として、 各入力データの 2 n2 倍を通り、 これらの間を二次曲線に沿って滑らかにつなぐ 2 n個の補間データが得られる。 図 4および図 5は、 上述した補間処理の具体例を示す図である。 n==8とした 場合の計算例が示されている。 図 4には 1回目の畳み込み演算の詳細内容が、 図 5には 2回目の畳み込み演算の詳細内容が示されている。
図 4において、 （1) で示される各データは、 図 1に示した零次ホールドのデ 一夕 （オーバ一サンプリング処理後のデータ） を示している。 また、 横方向の配 置が時間の経過に対応しており、 1つの列の単位時間を T とする。 すなわち、 図 1に対応する入力データとして、 持続時間 1 61 で振幅 1の零次ホールドさ れた 1 6個のデ一夕を考える。 このデータを、 図 4の （ 1) 〜 （8) に示したよ うに、 時間 1 ずつずらして 8組のデータを生成し、 これらを加算する 8相の畳 み込み演算を行うことにより、 図 4の （T 1) で示した計算結果が得られる。 こ の計算結果によれば、 図 2に示したような対称台形波が得られたことがわかる。 また、 図 5において、 （1) で示された各データは、 1回目の畳み込み演算に よって得られたデータであり、 図 4の （T 1) に示されたものと同じである。 図 5の （1) 〜 （8) に示したように、 時間 T ずつずらして 8組のデ一夕を生成 し、 これらを加算する 8相の畳み込み演算を行うことにより、 図 5の （Τ2) で 示した計算結果が得られる。 図 5の （A 1) は、 2回目の畳み込み演算によって 得られたデータであり、 （Τ2) で示されたものと同じである。 （A 1) で示さ れたデ一夕をさらに だけずらして （図 5の （A2) ) 、 2相の畳み込み演算 ( (A 1) のデータと （A2) のデータの加算） を行うことにより、 図 5の （A 3) で示した演算結果が得られる。
図 6は、 図 4および図 5に示した演算により最終的に得られた波形を示す図で ある。 縦軸が振幅を、 横軸が時間をそれぞれ示している。 図 6に示すように、 元 の零次ホールドされた矩形波が、 幅が 2倍の滑らかな二次関数曲線を包絡線とす るオーバーサンプリングされたデータとなり、 最大振幅が 1 28倍 （= 2 n2 ) となっていることがわかる。 また、 上述した例は単一の入力データで説明したが、 複数のデータが連続して 入力される場合には、 各入力デ一夕に対応してオーバ一サンプリングされたデ一 夕が互いに重なることなく並べられるため、 S n ' T i の周期でデータが連続し て入力される場合には、 補間曲線は、 常に各データの整数倍 （ 1 2 8倍） を通る ことがわかる。
図 7は、 図 4に示した （1 ) のデータに対応する波形を示す図である。 この波 形は、 振幅が 1で、 幅が 2 n - T i の零次ホールドされたユニットパルスに対応 している。 図 8は、 1回目の畳み込み演算を行う過程を示す図であり、 振幅と幅 がどのように変化するかが概略的に示されている。 また、 図 9は、 2回目の畳み 込み演算を行う過程を示す図であり、 振幅と幅がどのように変化するかが概略的 に示されている。 図 1 0は、 3回目の畳み込み演算を行う過程を示す図であり、 振幅と幅がどのように変化するかが概略的に示されている。 図 1 0に示すように、 3回目の畳み込み演算によって、 補間後の複数のデータの全体の幅 （データ長） が （4 n— 1 ) - T i となる。
次に、 2回目の畳み込み演算によって得られる波形について連続性の検証を行 う。 図 5において、 横方向の配置を Xに対応させ、 （A 3) の各データの値 yを 求めると、
0≤x≤nについては （この区間の yを とする） 、
y 1 = ( 1 + 2 +…+ X) + ( 1 + 2十… + ( X— 1 ) )
= X (x+ 1) Z2 + ( X— 1) x/2
=χ2 … （l ) n≤x≤3 nについては （この区間の yを y2 とする） 、
y 2 = 2 ( 1 + 2 +…十 n) — （1 + 2十… + (x_n) )
+ n ( 2 X - 2 n - 1 )
=n (n+ 1 ) - (x - n) 2 + n ( 2 x - 2 n - 1 )
= -x2 + 4 nx- 2 n2 … (2)
3 n≤x≤4nについては （この区間の yを y3 とする） 、
y 3 = (- x + 4 n ) 2
=x2 - 8 nx+ 1 6 n - (3) となる。 このように、 yは xの二次式となっていることがわかる。
また、 x = nにおける傾きを調べると、
d y i Zdx= 2 x = 2 n
d y 2 /d x = - 2 x + 4 n = 2 n
となる。 ともに 2 nであって、 x = nにおいて傾きが同じであり、 滑らかにつな がっていることがわかる。
また、 x= 3 nにおける傾きを調べると、
d y 2 / d x = - 2 x + 4 n = - 2 n
d y 3 /d x=2 x- 8 n = - 2 n
となる。 ともに— 2 nであって、 x= 3 nにおいて傾きが同じであり、 滑らかに つながつていることがわかる。
図 1 1は、 離散的なデータとして、 0、 3、 7、 5、 ー4、 0が入力された場 合の補間処理の具体例を示す図である。 例えば、 n = 4の場合の具体例が示され ている。
図 1 1の （1) に示すように、 まず、 入力されたデ一夕に対して、 8個の零次 ホールドされたオーバ一サンプリングデー夕が生成される。 この 8個の入力デー 夕を、 図 1 1の （ 1) 〜 （4) に示したように、 時間 ずつずらして 4組のデ —夕を生成し、 これらを加算する 4相の畳み込み演算を行うことにより、 図 1 1 の （5) で示した計算結果が得られる。
同様に、 このようにして得られた 1回目の畳み込み演算結果を、 図 1 1の (5) 〜 （8) に示したように、 時間 ずつずらして 4組のデ一夕を生成し、 これらを加算する 4相の畳み込み演算を行うことにより、 図 1 1の （A 1) で示 した計算結果が得られる。 この （A 1) で示されたデ一夕をさらに 7 だけずら して （図 1 1の （A2) ) 、 2相の畳み込み演算 （ （A 1) のデ一夕と （A2) のデータの加算） を行うことにより、 図 1 1の （A3) で示した演算結果が得ら れる。
図 1 2は、 図 1 1に示した演算により得られた波形を示す図である。 縦軸が振 幅を、 横軸が時間をそれぞれ示している。 図 1 2に示すように、 離散的に入力さ れるデ一夕が、 これらの間を二次関数曲線でつなぐデータによって補間されたこ とがわかる。 なお、 各入力デ一夕に対応する出力値の振幅は、 入力データの値の
32倍 （= 2 n2 ) となっている。
図 1 3は、 本実施形態のデジ夕ルーアナログ変換器の構成を示す図である。 例 えば、 n = 8の場合に対応した具体的な構成が示されている。
図 1 3に示すように、 本実施形態のデジタル一アナログ変換器は、 第 1の畳み 込み演算回路を構成する 8個の D型フリップフロップ 4〜 1 1および加算器 （A DD) 1 2と、 第 2の畳み込み演算回路を構成する 8個の D型フリップフロップ 13〜20および加算器 （ADD) 2 1と、 第 3の畳み込み演算回路を構成する D型フリップフロップ 22および加算器 23と、 除算器 24、 デジ夕ルーアナ口 グ変換器 （DZA) 25、 フィルタ 26を含んで構成されている。
基本クロック信号 CLK 1は、 離散的な入力データのサンプリング周波数と同 じ周波数を有しており、 初段の D型フリップフロップ 4に入力されている。 離散 的な入力データは、 この基本クロック信号 CLK 1に同期して D型フリップフ口 ップ 4に取り込まれて保持される。 また、 クロック信号 CLK2は、 基本クロッ ク信号 C LK 1の 1 6倍の周波数を有しており、 2段目以降の全ての D型フリッ プフロップはこのクロック信号 C L K 2に同期したデータの取り込み動作を行つ ている。 周波数が異なるクロック信号 CLK 1、 CLK2が入力される 2つの D 型フリップフロップ 4、 5によってオーバ一サンプリング処理手段が構成されて いる。
第 1の畳み込み演算回路に含まれる初段の D型フリップフロップ 4に 1 6ビッ トのデ一夕が入力されると、 2段目以降の 7個の D型フリップフロップ 5〜 1 1 は、 この初段の D型フリップフロップ 4に保持されているデータを、 クロック信 号 CLK 2に同期して順番に取り込んでシフトする。 加算器 1 2は、 8個の D型 フリップフロップ 4〜 1 1のそれぞれに保持されているデータを加算する。 この ようにして、 第 1の畳み込み演算回路内の加算器 1 2において、 図 4の （T 1) で示した演算結果が得られる。
また、 第 2の畳み込み演算回路に含まれる 8個の D型フリップフロップ 1 3〜 20は、 第 1の畳み込み演算回路内の加算器 1 2から出力される 1 9ビットのデ —夕を、 クロック信号 CLK2に同期して順番に取り込んでシフトする。 加算器 2 1は、 8個の D型フリップフロップ 1 3〜20のそれぞれに保持されているデ —夕を加算する。 このようにして、 第 2の畳み込み演算回路内の加算器 2 1にお いて、 図 5の （T 2) で示した演算結果が得られる。
さらに、 第 3の畳み込み演算回路に含まれる D型フリップフロップ 22は、 第 2の畳み込み演算回路内の加算器 2 1から出力される 22ビットのデ一夕を、 ク ロック信号 CLK 2に同期して取り込む。 加算器 2 3は、 加算器 2 1から出力さ れるデータと D型フリップフロップ 22に保持されたデータを加算する。 このよ うにして、 第 3の畳み込み演算回路内の加算器 23において、 図 5の （A3) で 示した演算結果が得られる。
加算器 23から出力される 23ビットのデ一夕は、 除算器 24において 8で除 算されて 20ビッ卜のデータに変換された後、 デジタル—アナログ変換器 25に よって階段状のアナログ信号に変換され、 さらに、 基本クロック信号 CLK 1の 1 6倍の周波数成分を除去して不要輻射を抑制するフィル夕 26を通して出力さ れる。
〔第 2の実施形態〕
ところで、 上述した第 1の実施形態では、 入力データに基づいてオーバーサン プリング処理によって生成された 2 n個の零次ホールドされたデータを各データ 間隔 ずつずらしていって、 n組のずれたデータを加算するようにしたが、 加 算する順番等を工夫することにより、 回路を簡略化することができる。
図 14は、 第 2の実施形態のデジ夕ルーアナログ変換器の構成を示す図である c 例えば、 n = 8の場合に対応した具体的な構成が示されている。
図 14に示すように、 本実施形態のデジタル—アナログ変換器は、 第 1の畳み 込み演算回路を構成する 9個の D型フリップフロップ 3 1〜 36、 38、 39、 41と 3個の加算器 （ADD) 37、 40、 42と、 第 2の畳み込み演算回路を 構成する 7個の D型フリップフロップ 43〜46、 48、 49、 5 1と 3つの加 算器 （ADD) 47、 50、 52と、 第 3の畳み込み演算回路を構成する D型フ リップフロップ 53と加算器 （ADD) 54と、 除算器 55、 デジ夕ルーアナ口 グ変換器 （D/A) 56、 フィル夕 57を含んで構成されている。
第 1の畳み込み演算回路では、 8個の零次ホールドデ一夕をこれらのデータ間 J Q 隔丁， ずつずらした 8組のデータに対して同時に加算処理を行う代わりに、 一度 に間隔 4 T ! ずらした 2組のデータに対して行う第 1の加算処理と、 一度に間隔
2 T i ずらした 2組のデータに対して行う第 2の加算処理と、 間隔 1 ずらした 2組のデ一夕に対して行う第 3の加算処理に分けて行っている。
具体的には、 第 1の畳み込み演算回路に含まれる 4個の D型フリップフロップ
3 3〜 3 6を用いて、 順次入力される 8個の零次ホールドデータに対して、 4 T ！ (クロック信号 C L K 2の 4周期分） ずれたデ一夕を生成し、 加算器 3 7によ つて D型フリップフロップ 3 2から出力されるデ一夕と D型フリップフロップ 3 6から出力されるデ一夕に対して 1回目の加算処理を行う。 また、 2個の D型フ リップフロップ 3 8、 3 9を用いて、 加算器 3 7から出力されるデータに対して、 2 T ! ずれたデータを生成し、 加算器 4 0によって加算器 3 7の出力データと D 型フリップフロップ 3 9から出力されるデータに対して 2回目の加算処理を行う。 さらに、 D型フリップフロップ 4 1を用いて、 加算器 4 0から出力されるデータ に対して T ずれたデータを生成し、 加算器 4 2によって加算器 4 0の出力デー 夕と D型フリップフロップ 4 1から出力されるデータに対して 3回目の加算処理 を行う。 このようにして、 図 1 3に示した 8個の D型フリップフロップ 4〜 1 1 と加算器 1 2によって構成された第 1の畳み込み演算回路と同じ内容の畳み込み 演算が実施される。
同様に、 第 2の畳み込み演算回路に含まれる 4個の D型フリップフロップ 4 3 〜4 6を用いて、 第 1の畳み込み演算回路内の加算器 4 2から出力されるデータ に対して、 4 T\ ずれたデ一夕を生成し、 加算器 4 7によって加算器 4 2の出力 データと D型フリップフロップ 4 6から出力されるデ一夕に対して 1回目の加算 処理を行う。 また、 2個の D型フリップフロップ 4 8、 4 9を用いて、 加算器 4 7から出力されるデータに対して、 ずれたデータを生成し、 加算器 5 0に よって加算器 4 7の出力デ一夕と D型フリップフロップ 4 9から出力されるデー タに対して 2回目の加算処理を行う。 さらに、 D型フリップフロップ 5 1を用い て、 加算器 5 0から出力されるデ一夕に対して T , ずれたデータを生成し、 加算 器 5 2によって加算器 5 0の出力デ一夕と D型フリップフロップ 5 1から出力さ れるデータに対して 3回目の加算処理を行う。 このようにして、 図 1 3に示した u
8個の D型フリップフロップ 1 3〜20と加算器 2 1によって構成された第 2の 畳み込み演算回路と同じ内容の畳み込み演算が実施される。
さらに、 第 3の畳み込み演算回路に含まれる D型フリップフロップ 53は、 第 2の畳み込み演算回路内の加算器 52から出力されるデータを、 クロック信号 C LK2に同期して取り込む。 加算器 54は、 加算器 52から出力されるデータと D型フリップフロップ 53から出力されたデ一夕を加算する。 このようにして、 第 3の畳み込み演算回路による畳み込み演算が実施される。
また、 加算器 54から出力される 23ビットのデ一夕は、 除算器 55において 8で除算されて 20ビッ卜のデータに変換された後、 デジタル一アナログ変換器 56によって階段状のアナログ信号に変換され、 さらに、 基本クロック信号 CL K 1の 1 6倍の周波数成分を除去して不要輻射を抑制するフィルタ 57を通して 出力される。
図 1 5は、 図 14に示したデジ夕ルーアナログ変換器に含まれる第 1、 第 2お よび第 3の畳み込み演算回路における演算の具体例を示す図である。
図 1 5において、 （1) で示される各デ一夕は、 D型フリップフロップ 32か ら加算器 37に入力されるデータを示しており、 （2) で示される各データは、 D型フリップフロップ 36から加算器 37に入力されるデータを示している。 ま た、 （T 1) および （3) で示される各デ一夕は同じものであり、 この加算器 3 7から出力されるデ一夕を示している。 （4) で示される各デ一夕は、 D型フリ ップフロップ 39から加算器 40に入力されるデータを示している。 また、 （T 2) および （5) で示される各データは同じものであり、 この加算器 40から出 力されるデータを示している。 （6) で示される各デ一夕は、 D型フリップフロ ップ 4 1から加算器 42に入力されるデ一夕を示している。 また、 （T 3) およ び （7) で示される各デ一夕は同じものであり、 この加算器 42から出力される データを示している。 このようにして第 1の畳み込み演算回路によって得られた デ一夕 （図 1 5の （T 3) ) は、' 図 4の （T 1) に示した畳み込み演算結果と全 く同じであることがわかる。
同様に、 図 1 5において、 （7) で示される各データは、 加算器 42から加算 器 47に入力されるデータを示しており、 （8) で示される各デ一夕は、 D型フ リップフロップ 46から加算器 47に入力されるデ一夕を示している。 また、 (T 4) および （9) で示される各デ一夕は同じものであり、 この加算器 47か ら出力されるデ一夕を示している。 （ 1 0) で示される各データは、 D型フリツ プフロップ 49から加算器 50に入力されるデ一夕を示している。 また、 （T 5) および （ 1 1) で示される各データは同じものであり、 この加算器 50から 出力されるデータを示している。 （1 2) で示される各データは、 D型フリップ フロップ 5 1から加算器 52に入力されるデータを示している。 また、 （T 6) および （A 1) で示される各データは同じものであり、 この加算器 52から出力 されるデータを示している。 このようにして第 2の畳み込み演算回路によって得 られたデータ （図 1 5の （T 6) ) は、 図 5の （T2) に示した畳み込み演算結 果と全く同じであることがわかる。
図 1 6は、 図 1 5に示した演算により最終的に得られた波形を示す図である。 縦軸が振幅を、 横軸が時間をそれぞれ示している。 図 1 6に示すように、 元の零 次ホールドされた矩形波が、 幅が 2倍の滑らかな二次関数曲線を包絡線とするォ —バーサンプリングされたデータとなり、 最大振幅が 1 28倍 （=2 n2 ) とな つていることがわかる。
このように、 加算処理を行う順番を変更することにより、 構成の大幅な簡略化 が可能になる。 例えば、 図 1 3に示した構成では、 8入力の加算器 1 2、 2 1が 用いられていたが、 これらは例えば 2入力の加算器を 7個、 合計 14個で実現さ れる。 これに対し、 図 1 3に示した構成では、 8入力の 2つの加算器 1 2、 2 1 の代わりに 2入力の 6個の加算器 37、 40、 42、 47、 50、 52が用いら れており、 2入力の 8個の加算器を削減することが可能になる。
〔第 4の実施形態〕
ところで、 上述した各実施形態では、 離散的に入力されるデータとして、 図 1 に示すような単一のパルスを考えたが、 この単一のパルスの両側 （前後） に対称 的に、 振幅、 極性が異なるパルスを付加するようにしてもよい。
図 1 7は、 入力される単一のパルスの両側に対称的な他のパルスを付加した波 形を示す図である。
また、 図 18は、 入力データに対して図 1 7に示すような他のパルスを付加し た後に、 図 1〜図 3に示す動作原理に基づいて複数回の畳み込み演算を行った結 果を示す図である。 図 1 8に示すように、 単一パルスの両側に振幅、 極性が異な るパルスを付加した後に複数回の畳み込み演算を行うことにより、 正負の値を有 する一般的な補間関数を得ることができる。
図 1 9は、 零次ホ一ルドされた単一のパルスの両端に別のパルスを付加する回 路の構成を示す図である。 図 1 9に示すパルス付加回路 （データ付加手段に対応 する） は、 6個の D型フリップフロップ 6 0〜 6 4、 7 2と、 4個の乗算器 6 5 〜6 8と、 3つの加算器 6 9〜 7 1を含んで構成されている。 初段の D型フリツ プフロップ 6 0には、 基本クロック信号 C L K 1に同期してデータが取り込まれ 保持される。 縦続接続されて 4個の D型フリップフロップ 6 1〜 6 4は、 基本ク ロック C L K 1の 1 Z 2の周波数を有するクロック信号 C L K 4に同期して動作 し、 初段の D型フリップフロップ 6 0から出力されるデータを順取り込んで保持 する。 また、 D型フリップフロップ 6 1、 6 4の各出力データは、 乗数 「一 5」 の乗算器 6 5、 6 6にそれぞれ入力される。 D型フリップフロップ 6 2、 6 3の 各出力データは、 乗数 「3 1」 の乗算器が入力されている。 そして、 これら 4つ の乗算器 6 5〜 6 8の各条算結果が 3つの加算器 6 9〜 7 1によって加算される。 このようにして、 最終段の加算器 7 1からは、 図 1 7に示すパルスが出力される。 なお、 D型フリップフロップの段数、 乗算器の乗数や極性等を変更することによ り、 種々の補間関数を生成することが可能になる。
〔第 5の実施形態〕
上述した第 1および第 2の実施形態では、 離散的な入力データの間を二次関数 曲線を用いて補間する場合について説明したが、 用途によっては、 離散的な入力 データの間を直線で補間するようにしてもよい。
図 2 0は、 直線補間を行う場合の原理を説明するための図である。 図 1に示し たような長さ 2 11 · !^ 、 振幅 1の零次ホールドデータに対して、 これを 1 ず つずらして 2 n回加算する畳み込み演算を行うことにより、 図 2 0に示すような 底辺が （4 η _ 1 ) · Τ , で、 振幅が 2 ηの二等辺三角波が得られる。
このように、 入力される零次ホールドデータに対して 2 η回のオーバーサンプ リング処理を行い、 2 η相の畳み込み演算を行うことにより、 二等辺三角波を包 絡線とする出力データを得ることができる。 したがって、 離散な入力データを次 々に 0次ホールドする場合を考えると、 各入力デ一夕に対応した二等辺三角波が 2 n · T i ずつずれて合成されることになり、 出力として、 各入力デ一夕の 2 n 倍を通り、 これらの間を二等辺三角波に沿ってつなぐ 2 n個のデータが得られる。 図 2 1は、 直線補間を行う本実施形態のデジタル一アナログ変換器の構成を示 す図である。 例えば、 n = 4の場合に対応した具体的な構成が示されている。 図 2 1に示すように、 本実施形態のデジタル一アナログ変換器は、 畳み込み演 算回路を構成する 8個の D型フリップフロップ 8 1〜 8 8および加算器 （A D D ) 8 9と、 除算器 9 0、 デジタル—アナログ変換器 （D ZA) 9 1、 フィルタ 9 2を含んで構成されている。
この畳み込み演算回路に含まれる初段の D型フリップフロップ 8 1にデ一夕が 入力されると、 2段目以降の 7個の D型フリップフロップ 8 2〜 8 8は、 この初 段の D型フリップフロップ 8 1に保持されているデータを、 クロック信号 C L K 5 (基本クロック信号 C L K 1の 8倍の周波数を有する） に同期して順番に取り 込んでシフトする。 加算器 8 8は、 8個の D型フリップフロップ 8 1〜 8 8のそ れぞれに保持されているデータを加算する。 このようにして、 畳み込み演算が行 われる。
加算器 8 8から出力されるデータは、 除算器 8 9において 8で除算された後、 デジ夕ルーアナログ変換器 9 1によって階段状のアナログ信号に変換され、 さら に、 基本クロック信号 C L K 1の 8倍の周波数成分を除去して不要輻射を抑制す るフィルタ 9 2を通して出力される。
図 2 2は、 離散的なデータとして、 0、 3、 7、 5、 —4、 0が入力された場 合の補間処理の具体例を示す図である。 例えば、 n = 4の場合の具体例が示され ている。
図 2 2の （1 ) に示すように、 まず、 入力されたデ一夕に対して、 8個の零次 ホールドされたデ一夕が生成される。 この 8個の入力デ一夕を、 図 2 2の （1 ) 〜 （8 ) に示したように、 時間 ずつずらして 8組のデータを生成し、 加算器 8 9によってこれらを加算して 8相の畳み込み演算を行うことにより、 図 2 2の (T) で示した計算結果が得られる。 図 2 3は、 図 2 2に示した演算により得られた波形を示す図である。 但し、 縦 軸が振幅を、 横軸が時間をそれぞれ示している。 図 2 3に示すように、 離散的に 入力されるデータが、 これらの間を直線でつなぐデータによって補間されたこと がわかる。 なお、 各入力データに対応する出力値の振幅は、 入力デ一夕の値の 8 倍 （= 2 n ) となっており、 図 2 2に示したデジ夕ルーアナログ変換器では、 除 算器 9 0を用いて元の振幅値に戻している。
なお、 上述した各実施形態では、 本発明をデジタル一アナログ変換器に適用し た場合を説明したが、 これらの各デジタル一アナログ変換器に含まれる除算器、 デジタル一アナログ変換器、 フィルタを取り除いて、 入力データに対して 2 n倍 のオーバーサンプリング処理を行うオーバーサンプリング処理回路を構成するよ うにしてもよい。 産業上の利用可能性
上述したように、 本発明によれば、 簡単な構成で、 零次ホールドされた離散デ 一夕補間して滑らかな波形または直線補間された波形を得ることができる。 例え ば、 本発明のデジタル一アナログ変換器に、 P L Lを備えた発振回路を付加する ことにより、 従来のデジタル音響機器に用いられているデジタル—アナログ変換 器と置き換えて、 音質の向上を図ることができる。
また、 画像処理においてテーブル等を参照することなく、 補間データを容易に 生成することができるため、 きわめて広い応用範囲が考えられる。

Claims

請 求 の 範 囲
1 . 零次ホールドされた入力データに対してオーバーサンプリング処理を行うォ 一バーサンプリング処理手段と、
前記オーバーサンプリング処理手段によって得られた複数のデータを用いて、
2回以上繰り返し畳み込み演算を行う第 1の畳み込み演算手段と、
を備え、 前記入力デ一夕の値の整数倍を通る二次曲線に沿った補間データを生 成することを特徴とする補間処理回路。
2 . 零次ホールドされた入力データに対してオーバーサンプリング処理を行うォ 一バーサンプリング処理手段と、
前記オーバーサンプリング処理手段によって得られた複数の第 1のデ一夕を用 いて畳み込み演算を行い、 包絡線の形状が、 上辺が元の入力データの幅のほぼ 0 . 5倍であって底辺がほぼ 1 . 5倍の対称台形となる複数の第 2のデータを求める 第 2の畳み込み手段と、
前記第 2の畳み込み手段によって得られた複数の前記第 2のデータを用いて畳 み込み演算を行うことにより、 包絡線の形状が、 底部の幅が元の入力データのほ ぼ 2倍の滑らかな二次曲線となる複数の第 3のデータを求める第 3の畳み込み演 算手段と、
を備えることを特徴とする補間処理回路。
3 . 零次ホールドされた入力データに対してオーバ一サンプリング処理を行うォ 一バーサンプリング処理手段と、
前記オーバーサンプリング処理手段によって得られた複数のデ一夕を用いて畳 み込み演算を行い、 包絡線の形状が、 底辺が前記入力データの幅のほぼ 2倍の二 等辺三角形となる複数のデ一夕を求める第 4の畳み込み手段と、
を備えることを特徴とする補間処理回路。
4 . サンプリング周期が 2 η · T , の零次ホールドされた入力データに対して、 時間間隔 でオーバーサンプリング処理を行うオーバ一サンプリング処理手段 と、
前記オーバ一サンプリング処理手段によって得られた複数のデータに対して、 これを時間間隔 T【 ずつずらして η回加算処理を行うことにより、 η相の畳み込 み演算を行う第 5の畳み込み演算手段と、
前記第 5の畳み込み演算手段によって得られた複数のデータに対して、 これを 時間間隔 1 ずつずらして n回加算処理を行うことにより、 n相の畳み込み演算 を行う第 6の畳み込み演算手段と、
を備えることを特徴とする補間処理回路。
5 . 前記第 5および前記第 6の畳み込み演算手段の少なくとも一方は、
前記オーバ一サンプリング処理手段から出力される n個のデ一夕をシフ卜させ ながら保持するデータ保持手段と、 前記データ保持手段に保持された n個のデ一 夕を加算する加算手段とを含んで構成されることを特徴とする請求の範囲第 4項 記載の補間処理回路。
6 . 前記オーバーサンプリング処理手段の前段に、 前記入力デ一夕の前後に、 対 称でかっこの入力データに比例した値を有するデータを付加するデータ付加手段 を備えることを特徴とする請求の範囲第 1項から第 5項までのいずれかに記載の 補間処理回路。
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