WO1999041865A1

WO1999041865A1 - Procede de modulation, dispositif de modulation, procede de demodulation et dispositif de demodulation

Info

Publication number: WO1999041865A1
Application number: PCT/JP1999/000624
Authority: WO
Inventors: Takashi Usui
Original assignee: Sony Corporation
Priority date: 1998-02-13
Filing date: 1999-02-12
Publication date: 1999-08-19
Also published as: US6826239B1; EP0981217B1; JPH11298436A; CN1263659B; EP0981217A4; EP0981217A1; CN1263659A

Description

明細書

変調方法、変調装置、復調方法及び復調装置

技術分野

本発明は、直交周波数分割多重（Orthogonal Frequency Divi s ion Mult iplexing：以下 0 F D Mと称する）変調された信号を生成させる変調方法と、この変調方法を適用した変調装置、並びにこの 0 F D M変調された信号を復調する復調方法と、この復調方法を適用した復調装置に関し、特にインターリーブされた 0 F D M変調信号を処理するのに好適な技術に関する。

背景技術

従来、比較的大容量のデジ夕ルデータを無線などで伝送する場合の変調方式の一つとして、 O F D M変調が実用化されている。例えば、図 2 3 に示すように、家庭内，オフィス内などの比較的狭い範囲内において、テレビジョン放送を受信するチューナや記録媒体に記録された映像プログラムを再生する再生装置などで構成される映像信号源 1が出力する映像信号（デジタル映像データ ) を、無線送信装置 2 に供給し、この無線送信装置 2で映像信号を 0 F D M変調された信号に変調処理して、その変調された信号をアンテナ 3から所定の周波数帯で無線送信させる。そして、この無線送信された信号を、アンテナ 4 に接続された無線受信装置

5で受信処理し、その受信した周波数帯の 0 F D M波を復調処理して映像信号を得、その受信された映像信号をビデオ記録 · 再生装置 6に供給してビデオテープなどの所定の記録媒体に記録させたり、或いは受像機 7に供給して受像処理させる。この場合、ビデォ記録 · 再生装置 6で記録された映像信号を再生して、その再生信号を受像機 7 に供給して受像させることもできる。

このようなシステム構成とする場合に、無線送信装置 2に接続されたアンテナ 3 と、無線受信装置 5 に接続されたァンテナ 4 との間の無線伝送を、 0 F D M変調された信号で行うことで、大容量のデジタルデータを良好に効率良く無線伝送することができる o

ここで、無線送信装置 2で送信用に 0 F D M変調を行う構成の一例を図 2 に示すと、入力端子 2 a に得られる送信信号（デジタルデータ）を、シリアル/パラレル変換器 2 bに供給して、所定単位毎にパラレルデータに変換する。シリアル/パラレル変換器 2 bで変換されたパラレルデータは、インタ一リーブ用メモリ 2 c に供給して、そのメモリ 2 cへの書込み順序と読出し順序を変更して、データ配列を変えるインタ一リーブ処理を行い、そのインターリーブ処理されたパラレルデータを、逆フーリェ変換回路（ I F F T回路） 2 dに供給し、逆高速フーリェ変換による演算処理で、時間軸を周波数軸に変換する直交変換処理を行う。そして、直交変換されたパラレルデータを、パラレル/シリアル変換器 2 e に供給してシリアルデ一夕に変換し、そのシリアルデ一タを出力端子 2 f に供給する。出力端子 2 f に得られるデータは、送信処理系に供給して所定の送信周波数帯に周波数変換して、無線送信させる。

次に、このように無線送信される信号を無線受信装置 5で受信して復調する構成の一例を図 2 5 に示すと、所定の周波数帯の信号を受信して中間周波信号などに周波数変換された信号が入力端子 5 a に得られ、その入力端子 5 a に得られるデータをシリアル /パラレル変換器 5 bに供給して、所定単位毎にパラレルデータに変換し、その変換出力をフーリエ変換回路（ F F T回路） 5 c に供給し、高速フーリエ変換による演算処理で、周波数軸を時間軸に変換する直交変換処理を行う。そして、直交変換されたパラレルデータを、ディンターリーブ用メモリ 5 dに供給して、そのメモリ 5 dへの書込み順序と読出し順序を変更して、データ配列を変えて元に戻すディン夕一リ一ブ処理を行い、そのディンターリ一ブ処理されたパラレルデータを、パラレル Zシリアル変換器 5 e に供給してシリアルデータに変換し、そのシリアルデータを出力端子 5 f に供給する。

この図 2 5の構成にて行われる 0 F D M変調信号の復調処理は

、図 2 6 に示すタイミングにて実行される。即ち、最初にフ一リェ変換回路 5 cへのデータの入力期間 T aがあり、次にそのフーリェ変換回路 5 cで高速フ一リェ変換処理を行うフーリェ変換処理期間 T bがあり、次にそのフーリエ変換されたデータの出力期間 T cがある。この出力期間 T c に出力されるデータは、その出力と同時にディンターリーブ用メモリ 5 dに書込まれ、このメモリ 5 dに書込まれたデータが読出される読出し期間 T dがある。なお、図 2 4 の構成にて 0 F D M変調信号を生成させる変調処理は、基本的にこの復調処理の逆であり、復調処理と同様の期間が必要である。

ここで、図 2 4 , 図 2 5の伝送処理でィンターリーブ処理して伝送することについて、図 2 7 , 図 2 8を参照して説明すると、例えば図 2 7 の Aに示すように、データ番号 k == 0〜 4 9 の 5 0 単位のデータを、サブキャリア x。〜x ₅。に分散して伝送させる 0 F D M変調を行った場合、この信号が受信側で正しく受信できれば問題がないが、例えば図 2 7 の Bに示すように、マルチパスフエージングなどによりデータ番号 k = 5， 6， 7のサブキヤリァの受信が正しく出来なくなって、このデータ番号 k = 5， 6， 7 のデータが消失したとする。

このとき、インターリ一ブ処理しないで伝送した場合には、図

2 8の Aに示すように、 1 スロット内の連続した 3単位のデータ k = 5 , 6， 7が消失して、バーストエラ一を生じてしまう。このようなバーストエラーは、エラ一訂正符号などで完全に復元することは困難である。これに対し、インターリーブ処理して伝送した場合には、例えば図 2 8の Bに示すように、 1 スロット内に 3単位のデータ k = 5， 6， 7が分散して配置されることになり (分散状態はインタ一リーブ状態により異なる）、ランダムエラ一となり、それぞれのエラーがエラ一訂正符号などで完全に復元できる。

このようにインタ一リ一ブ処理を行って伝送することで、受信側でのデータ消失を最小限に抑えることができ、良好な伝送状態が確保される。

ところで、図 2 5 に示した構成では、メモリを使用してディンターリーブ処理を行う構成としたが、メモリを使用しないでディンターリーブ処理を行う構成もある。図 2 9 は、この場合の一例を示したもので、入力端子 5 a に得られるデータをシリアル/パラレル変換器 5 bに供給して、所定単位毎にパラレルデ一夕に変換し、その変換出力をフーリェ変換回路 5 c に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換する直交変換処理を行うまでは、図 2 5 に示した構成と同じである。そして、直交変換されたパラレルデータを、インターリーブパターンに対応した配線変更処理 5 gで、データ配列を変える処理を行い、そのデータ配列が変えられたパラレルデータを、パラレル/シリアル変換器 5 e に供給してシリアルデータに変換し、そのシリアルデ一夕を出力端子 5 f に供給する。

この図 2 9 の構成にて行われる O F D M変調信号の復調処理は、図 3 0 に示すタイミングにて実行される。即ち、最初にフ一リェ変換回路 5 cへのデータの入力期間 T eがあり、次にそのフーリェ変換回路 5 cで高速フーリェ変換処理を行うフーリェ変換処理期間 T f があり、次にそのフーリエ変換されたデータが出力される出力期間 T gがある。ここで、この構成ではフーリエ変換回路 5 cから出力されてパラレル Zシリアル変換器 5 e に供給されると同時に、配線変更処理でデインタ一リーブされる。

一方、 O F D M変調信号として、畳み込み符号化された信号を変調する場合には、パンクチヤ一処理と称される間引き処理が行われる場合がある。図 3 1 は、このパンクチヤ一処理が行われる従来の構成の一例を示す図で、入力端子 8 aに得られる送信デー夕 a i を、畳み込み符号化器 8 bにより畳み込み符号化して、 2 系列のデータ _{G l} ， G 2 を生成させ、この 2系列のデータ， G 2 を間引き処理回路 8 cに供給し、間引き処理を行って、パンクチャ一処理された符号化データ b i を得る。ここで、例えば畳み込み符号化器 8 bでの符号化率 r 二 1 Z 2 としたとき、パンクチヤ一処理されたデータ b i の符号化率 r = 3 Z 4 とする。符号化率 _r = 1 / 2の畳み込み符号化器の構成の例を図 3 3に示すと、入力端子 9 aに得られる送信データ _{a i} を、シフトレジス夕 9 bに供給する。このシフトレジスタ 9 bは、 3段で構成されるレジスタで、 1段目の記憶データと 3段目の記憶データとを加算器 9 c に供給して加算処理し、データを得る。また、シフトレジスタ 9 bの 1段目の記憶データと 2段目の記憶データとを加算器 9 dに供給して加算処理し、データ G ₂ を得る。

このようにして畳み込み符号化された 2系列のデータ G ， G

2 の間引き処理状態を図 3 3 に示すと、例えば図 3 3の Aに示すデータ列 a 。， _{a i} , a ₂ ·· '·が入力データとしてあるとき、畳み込み符号化された 2系列のデータ G ， G 2 は、図 3 3の B及び Cに示すように、データ g ！。， g ,：, _{2 ΐ 2}·· ··及びデータ g 2 0 , g 2 1 , g ₂₂'· ··となる。ここで、間引き処理回路 8 cでは

、例えばデータ g ！。， g 1 1 , 1 2 , g 2 0 , g 2 1 , g 2 2を使用して、図 3 3の Dに示すように、データ g !。， g _{2 0 >} g ₂ 1 , g , ₂の順序で出力させる処理が行われる。即ち、図 3 3の B， Cに Xを付けて示すように、データ g _{2 2}が間引かれた状態となる。このように間引かれたデータ b i が、結果的に符号化率 r = 3 / 4 の符号化率で畳み込み符号化されたデータとなる。

ところで、 O F D M変調信号を変調処理する際に、図 2 4 に示すようにメモリを使用してインタ一リーブ処理を行う場合には、そのメモリを必要とする分だけ、変調処理構成が複雑になる問題がある。また、変調処理に要する時間についても、インタ一リーブされてないデータを扱う場合に比べて、インタ一リーブ用メモリからの読出しに要する時間だけ、変調処理時間が長くかかることになり、変調処理に時間がかかる問題がある。

また、変調処理時に、図 3 1 に示すような畳み込み符号化器を使用したパンクチヤ一処理を行う場合には、そのパンクチヤ一処理のための構成が複雑になる問題があった。即ち、パンクチヤ一処理状態を示す図 3 3から判るように、入力データ（図 3 3の A ) とパンクチヤ一処理された出力データ（図 3 3の B ) とのクロックレートは整数倍の関係になく、間引き処理のために、データクロック j の 2 Z 3 のクロックが処理に必要になり、そのようなクロックの生成処理は複雑になる問題があった。さらに、間引き処理されたデータをリタイミングするための処理が必要で、回路規模が大きくなると共に、消費電力が大きく、また周波数の異なるクロックを使用するために、スプリァス発生による変調信号の無線送信や受信処理を行う高周波系の回路プロックへの悪影響があった。この悪影響としては、例えば受信性能の劣化や、帯域外スプリアス電波の発射妨害の発生などがある。

また、 0 F D M変調信号を復調処理する際についても、図 2 5 に示すようにメモリを使用してディン夕一リ一ブ処理を行う場合には、そのメモリを必要とする分だけ、復調処理構成が複雑になる問題がある。また、復調処理に要する時間についても、図 2 6 に示す処理時間 τ , は、インターリーブされてないデータを扱う場合に比べて、ディンターリ一ブ用メモリからの読出しに要する時間だけ、復調処理時間が長くかかることになり、復調処理に時間がかかる問題がある。

図 2 9 に示すように、フーリエ変換回路が出力するパラレルデ

—夕の配線変更処理で、ディンターリーブ処理を行う際には、図 3 0 に示す処理時間 T ₂ については、インタ一リーブされてないデータを扱う場合と同じであり、処理時間が長くなる問題はないが、依然として出力部にパラレル/シリアル変換器 5 eを設ける必要があるため、 0 F D M変調信号の復調回路が組まれた回路基板が大型化してしまう問題があった。

発明の開示

本発明の第 1の目的は、インターリーブされた O F D M変調信号を生成させる変調処理が、簡単な構成で、かつ短い処理時間で実現できるようにすることにある。

本発明の第 2の目的は、インターリーブされた 0 F D M変調信号の復調処理が、簡単な構成で、かつ短い処理時間で実現できるようにすることにある。

第 1 の発明は、所定のデータを N系統（Nは任意の整数）のデ —夕として、この N系統のデータを保持させ、その保持された N 系統のデータを所定の出力順序データで示される順序により順次出力し、その出力される N個のデータを、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する変調方法としたものである。このことによって、逆フーリエ変換するためにデータを供給する順序でインターリーブされ、インタ一リーブ処理のための処理が簡単になると共に、インターリ一ブ処理に時間がかからなくなり、変調処理にかかる時間を短縮できる。

第 2の発明は、第 1 の発明の変調方法において、上記出力順序データは、カウント処理により生成させる変調方法としたものである。このことによって、カウント処理により簡単に信号順序デ一夕を生成させて、インタ一リーブ処理が行える。

第 3 の発明は、第 1 の発明の変調方法において、上記出力順序データは、予め用意されたデータを順次出力させる変調方法としたものである。このことによって、出力順序データを予め用意しておく簡単な処理で、インタ一リーブ処理が行える。

第 4 の発明は、第 1 の発明の変調方法において、畳み込み符号化により生成された 2系統のデータの内の一方の系統のデータを、このデータの 1 クロック期間遅延させ、その遅延された系統のデータと遅延されてない系統のデータとを、所定の出力順序デ一夕で示される順序により順次出力し、その出力されるデ一夕を、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する変調方法としたものである。このことによって、畳み込み符号ィ匕されたデータをインタ一リーブして、 O F D M変調信号とすることが、簡単な処理で効率良く行える。

第 5 の発明は、第 1 の発明の変調方法において、上記所定の周波数間隔で周波数軸上に分散配置されたデータに変換する処理として、 Qビット（ Qは 2以上の整数）のヮ一ドのデータを並列処理する変調方法としたものである。このことによって、複数ビッ卜で構成されるヮ一ド単位のデータの処理が効率良く行える。第 6 の発明は、所定のデータから第 1 のインターリーブされたデータと第 2 のインタ一リーブされたデータを生成し、この第 1 及び第 2 のインターリーブされたデータを同時に使用して、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する変調方法としたものである。このことによって、インタ一リーブされたデータを短時間で逆フ一リェ変換することが可能になり、変調処理時間を短縮できる。第 7 の発明は、第 6 の発明の変調方法において、第 1及び第 2 のインタ一リーブされたデータを、それぞれ個別に差動符号化し、差動符号化されたそれぞれのデータを同時に使用して、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する変調方法としたものである。このことによって、差動符号化についてもインターリーブ時に効率良く行える。

第 8 の発明は、所定のデータが同時に供給される N個（Nは任意の整数）のレジスタと、該 N個のレジス夕に供給されるデ一夕の出力順序を指定するデータを生成させる出力順序データ生成手段と、供給される N個のデータを、上記出力順序デ一夕生成手段により指定された順序で、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する逆フーリェ変換手段とを備えた変調装置としたものである。このことによって、逆フーリエ変換手段へのデータ入力時にィンタ一リーブされることになり、ィン夕一リーブ用のメモリなどの大規模な回路が必要ないと共に、入力選択と同時にインタ一リーブされるので、インターリーブ処理を行うことにより、変調処理に時間がかかることがない。

第 9 の発明は、第 8 の発明の変調装置において、上記出力順序データ生成手段として、カウント処理により出力順序に対応したデータを順次生成させるカウンタを使用した変調装置としたものである。このことによって、出力順序データをカウンタでのカウント処理で生成させることで、カウンタを使用して簡単に信号順序データを生成させて、インタ一リーブ処理が行える。

第 1 0 の発明は、第 8 の発明の変調装置において、上記出力順序データ生成手段として、予め用意されたデ一夕を順次出力させるシフトレジスタを使用した変調装置としたものである。このことによって、シフトレジスタを使用した簡単な構成で、インタ一リ一ブ処理が行える。第 1 1 の発明は、第 8の発明の変調装置において、畳み込み符号化手段と、該畳み込み符号化手段により符号化された 2系統のデ一夕の内の一方の系統のデータを、このデータの 1 ク口ック期間遅延させる遅延手段と、上記出力順序データ生成手段が出力する出力順序データを一時的にホールドさせるホールド手段とを備え、該遅延手段により遅延された一方の系統のデータと、上記畳み込み符号化手段が出力する他方の系統のデータとを、上記レジスタに供給する構成とした変調装置である。このことによって、畳み込み符号化されたデータをインタ一リーブして、 O F D M変調信号とすることが、簡単な構成で効率良く行える。

第 1 2の発明は、第 8の発明の変調装置において、上記逆フーリェ変換手段は、 Qビット（Qは 2以上の整数）のヮードのデ一夕を並列処理する変調装置としたものである。このことによって、複数ビットで構成されるヮ一ド単位のデータの処理が簡単な構成で効率良く行える。

第 1 3の発明は、所定のデータをインターリーブする第 1及び第 2 のインタ一リ一ブ手段と、上記第 1及び第 2のインタ一リ一ブ手段から出力されるデータを、異なるポイントに入力させて、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する逆フーリエ変換手段とを備えた変調装置としたものである。このことによって、短時間で逆フーリェ変換手段にィンタ一リーブされたデータを入力させて処理できる構成とすることができる。第 1 4の発明は、第 1 3の発明の変調装置において、上記第 1 のインターリーブ手段の出力を差動符号化する第 1の差動符号化手段と、上記第 2のインタ一リ一ブ手段の出力を差動符号化する第 2 の差動符号化手段とを備え、上記第 1及び第 2 の差動符号化手段の符号化出力を、上記逆フーリェ変換手段に供給する変調装置としたものである。このことによって、インタ一リーブされたデータを効率良く差動符号化して逆フ一リエ変換できる。

第 1 5の発明は、所定の周波数間隔で周波数軸上に分散配置されたデータを、所定単位毎に Nボイント（Nは任意の整数）のデ —夕に変換し、この変換された Nポイントのデータから、所定の出力順序データにより指定されたボイントのデータを選択して出力する復調方法としたものである。このことによって、フーリエ変換されたデータから出力させるデータを選択する処理でディンターリーブ処理が行われ、ディンターリーブ処理のための処理が簡単になると共に、ディン夕一リーブ処理に時間がかからなくなり、復調処理にかかる時間を短縮できる。

第 1 6の発明は、第 1 5の発明の復調方法において、上記出力順序データは、カウント処理により順次生成させる復調方法としたものである。このことによって、カウント処理により簡単に信号順序データを生成させて、ディンターリ一ブ処理が行える。

第 1 7の発明は、第 1 5の発明の復調方法において、上記出力川頁序データは、予め用意されたデータを順次出力させる復調方法としたものである。このことによって、出力順序データを予め用意しておく簡単な処理で、ディンターリープ処理が行える。

第 1 8の発明は、第 1 5の発明の復調方法において、上記変換された Nポイントのデータを、 2系統のデ一夕とし、この 2系統のデータから、上記出力順序データにより個別にボイントを選択して出力させる復調方法としたものである。このことによって、複数系統の復調データを同時に得ることが簡単にできる。

第 1 9の発明は、第 1 8の発明の復調方法において、上記個別にポイン卜を選択して出力された 2系統のデータから差動復調を行う復調方法としたものである。このことによって、良好な差動復調処理が容易に行える。

第 2 0の発明は、第 1 9の発明の復調方法において、上記個別にポイントを選択して出力された 2系統のデータの内の一方のデ ―夕を所定期間遅延する復調方法としたものである。このことによって、適切な選択処理ができる。

第 2 1の発明は、第 1 8の発明の復調方法において、上記個別にポイントを選択して出力された 2系統のデータからビ夕ビ復号を行う復調方法としたものである。このことによって、良好にビ夕ビ復号が行える。

第 2 2の発明は、第 1 5の発明の復調方法において、上記変換された Nポイントのデータを、 4系統のデータとし、この 4系統のデータから、上記出力順序データにより個別にボイントを選択して出力させ、選択された第 1の系統のデータと第 2の系統のデ —夕とから差動復調し、選択された第 3の系統のデータと第 4の系統のデータとから差動復調し、上記それぞれの差動復調されたデータからビタビ復号を行う復調方法としたものである。このことによって、フーリエ変換された Nポイントのデ一夕を使用した差動復調と、その差動復調されたデータからのビタビ復号とが行え、差動復調とビタビ復号とが行われた良好な復調データが得られ ₀

第 2 3の発明は、第 2 2の発明の復調方法において、上記出力順序データとして、第 1及び第 2の 2種類の出力順序データを用意し、第 1 の出力順序データにより第 1の系統のデータを選択し、第 1の出力順序データを所定期間遅延させたデータにより第 2 の系統のデータを選択し、第 2の出力順序データにより第 3の系統のデータを選択し、第 2の出力順序データを所定期間遅延させたデータにより第 4の系統のデータを選択する復調方法としたものである。このことによって、 2つの出力順序データを生成させることで、 4系統のデータで個別にポイントを選択することができ、 2つの出力順序データだけを使用して良好に処理できる。第 2 4 の発明は、第 2 2 の発明の復調方法において、上記 4系統のデータを、それぞれの個別に生成された出力順序データで選択するポイントを指定する復調方法としたものである。このことによって、それぞれの系統のデータ毎に適切な処理が可能になる o

第 2 5 の発明は、第 2 2 の発明の復調方法において、所定の出力順序データから第 3 の系列のデータを選択し、上記所定の出力順序データを所定期間遅延させたデータから第 4の系列のデータを選択し、上記所定の出力順序データに所定の値を加算したデー夕から第 1 の系列のデータを選択し、上記所定の出力順序データに所定の値を加算したデータを所定期間遅延させたデータから第 2 の系列のデータを選択する復調方法としたものである。このことによって、 1個の出力順序データを処理して、 4系列のデータを選択するためのデータとしたことで、簡単な処理で 2つの差動復調データに基づいたビタビ復号ができる。

第 2 6 の発明は、所定の周波数間隔で周波数軸上に分散配置されたデータを、所定単位毎に Nポイント（Nは任意の整数）のデ一夕に変換するフーリエ変換手段と、該フーリェ変換手段が出力する Nポイントのデータから、指定されたポイントのデータを選択して出力する選択手段と、該選択手段で選択するボイントを指定するデータを生成させる出力順序データ生成手段とを備えた復調装置としたものである。このことによって、フ一リエ変換されたデータから出力させるデータを選択手段で選択する際にディンターリーブ処理が行われ、フーリェ変換されたデータなどを記憶するメモリや、出力用のパラレル/シリアル変換器などの大規模な回路が必要ないと共に、出力選択と同時にディンタ一リ —ブ処理が行われるので、ディンターリーブ処理を行うことにより、復調処理にかかる時間が長くなることがない。第 2 7の発明は、第 2 6の発明の復調装置において、上記出力順序データ生成手段として、カウント処理により出力順序に対応したデータを順次生成させるカウンタを使用した復調装置としたものである。このことによって、カウンタを使用した簡単な構成で、適切なディンターリ一ブ処理が行える。

第 2 8の発明は、第 2 6の発明の復調装置において、上記出力順序データ生成手段として、予め用意されたデータを順次出力させるシフトレジスタを使用した復調装置としたものである。このことによって、シフトレジスタを使用した簡単な構成で、適切なディンターリーブ処理が行える。

第 2 9の発明は、第 2 6の発明の復調装置において、上記フーリェ変換手段が出力する Nポイントのデータを、第 1及び第 2の選択手段に供給し、それぞれの選択手段で、出力順序データ生成手段の出力に基づいて個別にボイントを選択して出力させる復調装置としたものである。このことによって、複数系統の復調デ一夕を同時に得ることが簡単にできる。

第 3 0の発明は、第 2 9 の発明の復調装置において、上記第 1 の選択手段で選択されたボイントのデータと、上記第 2の選択手段で選択されたボイントのデータとが供給され、その 2系統のデ —夕から差動復調を行う差動復調手段を備えた復調装置としたものである。このことによって、差動復調処理が簡単な構成で良好に行える。

第 3 1 の発明は、第 3 0の発明の復調装置において、上記出力順序データ生成手段の出力を、直接上記第 1の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 2の選択手段に供給する復調装置としたものである。このことによって、 1 個の出力順序データ生成手段だけを使用した簡単な構成で、 2つの選択手段で適切な選択処理ができる。第 3 2の発明は、第 2 9の発明の復調装置において、上記第 1 の選択手段で選択されたボイン卜のデータと、上記第 2の選択手段で選択されたポイントのデータとが供給され、その 2系統のデ一夕からビ夕ビ復号を行うビタビ復号手段を備えた復調装置としたものである。このことによって、簡単な構成で得られた複数系統の復調データから良好にビタビ復号が行える。

第 3 3の発明は、第 2 6の発明の復調装置において、上記フーリェ変換手段が出力する Nポイントのデータを、第 1 , 第 2 , 第 3及び第 4の選択手段に供給し、それぞれの選択手段で、出力順序データ生成手段の出力に基づいて個別にボイントを選択し、上記第 1及び第 2 の選択手段で選択されたボイントのデータを、第 1 の差動復調手段に供給して差動復調し、上記第 3及び第 4 の選択手段で選択されたポイントのデータを、第 2の差動復調手段に供給して差動復調し、上記第 1及び第 2の差動復調手段で差動復調されたデータを、ビタビ復号手段に供給してビタビ復号する復調装置としたものである。このことによって、差動復調された 2 つのデータに基づいたビタビ復号が良好に行える。

第 3 4の発明は、第 3 3の発明の復調装置において、上記出力順序デ一夕生成手段として、第 1及び第 2 の出力順序データ生成手段を備え、上記第 1 の出力順序データ生成手段の出力を、直接上記第 1 の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 2の選択手段に供給し、上記第 2の出力順序デ —夕生成手段の出力を、直接上記第 3の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 4の選択手段に供給する復調装置としたものである。このことによって、簡単な構成で、 4個の選択手段で個別にボイン卜のデータを選択することができる。

第 3 5の発明は、第 3 3の発明の復調装置において、上記第 1 ，第 2，第 3及び第 4 の選択手段で選択するポイントを指定するデータを、それぞれの選択手段毎に個別の出力順序データ生成手段から供給する復調装置としたものである。このことによって、個々の選択手段毎に最適な選択状態を設定させることが簡単にでさる。

第 3 6の発明は、第 3 3の発明の復調装置において、上記出力順序データ生成手段の出力を、直接上記第 3の選択手段に供給し、所定期間遅延する第 1 の遅延手段を介して上記第 4の選択手段に供給し、上記出力順序データ生成手段の出力に所定の値を加算する演算手段の出力を、直接上記第 1の選択手段に供給し、所定期間遅延する第 2 の遅延手段を介して上記第 2 の選択手段に供給する復調装置としたものである。このことによって、 1個の出力順序データ生成手段だけを使用した簡単な構成で、 2つの差動復調データに基づいたビタビ復号ができる。

図面の簡単な説明

図 1 は本発明の第 1 の実施の形態による構成例を示すブロック図である。

図 2 は本発明の第 1 の実施の形態によるレジスタの構成を示すブ口ック図である。

図 3 は本発明により処理される周波数スぺクトルの例を示す周波数スぺクトル図である。

図 4 は本発明の第 1 の実施の形態による変調処理状態を示すタイミング図である。

図 5 は本発明の第 2の実施の形態による構成例を示すプロック図である。

図 6 は本発明の第 3の実施の形態による構成例を示すプロック図でめる。

図 7 は本発明の第 3の実施の形態による処理状態を示すタイミン C謂 9墨 24 グ図である。

図 8 は本発明の第 4の実施の形態による構成例を示すプロック図 C' i>る。

図 9 は本発明の第 5の実施の形態による構成例を示すプロック図である。

図 1 0 は本発明の第 5の実施の形態による処理状態を示すタイミング図である。

図 1 1 は本発明の第 6の実施の形態による構成例を示すプロック図である。

図 1 2 は本発明の第 7の実施の形態による構成例を示すプロック図である。

図 1 3 は本発明の第 8の実施の形態による構成例を示すプロック図である。

図 1 4 は本発明の第 8の実施の形態による処理状態を示すタイミング図である。

図 1 5 は本発明の第 9の実施の形態による構成例を示すプロック図である。

図 1 6 は本発明の第 1 0の実施の形態による構成例を示すプロック図である。

図 1 7 は本発明の第 1 1の実施の形態による構成例を示すプロック図である。

図 1 8 は本発明の第 1 2の実施の形態による構成例を示すプロック図である。

図 1 9 は本発明の第 1 3の実施の形態による構成例を示すプロック図である。

図 2 0 は本発明の第 1 4の実施の形態による構成例を示すプロック図である。

図 2 1 は本発明の第 1 5の実施の形態による構成例を示すプロック図である。

図 2 2 は本発明の第 1 6の実施の形態による構成例を示すプロック図である。

図 2 3 は無線伝送システムの一例を示すブロック図である。

図 2 4 はインターリーブされた 0 F D M波の変調構成例を示すブ口ック図である。

図 2 5 はインタ一リーブされた 0 F D M波の従来の復調構成の一例を示すプロック図である。

図 2 6 は図 2 5の例による復調処理状態を示すタィミング図である。

図 2 7 は 0 F D M波のバース卜エラ—の発生状態の例を示す説明図である。

図 2 8 はインタ一リーブの有無によるエラ一の発生状態を比較する説明図である。

図 2 9 はインターリーブされた 0 F D M波の従来の復調構成の他の例を示すプロック図である。

図 3 0 は図 2 9 の例による復調処理状態を示す夕ィミング図である o

図 3 1 は従来のパンクチャ一処理構成の一例を示すプロック図である。

図 3 2 は畳み込み符号化器の一例を示すプロック図である。

図 3 3 は従来のパンクチャ一処理状態の例を示すタィミング図である。

発明を実施するための最良の形態

以下、本発明の第 1 の実施の形態を、図 1〜図 4を参照して説明する。

本例においては、 0 F D M変調信号を無線送信する送信装置内の変調部に適用したもので、送信する 0 F D M変調信号にはィンターリーブ処理を施す。図 1 は、本例の変調部の構成を示す図で、入力端子 1 0 1 には、ベースバンド信号などの送信データ a _: が供給され、この入力端子 1 0 1 に得られる送信データ a _; を、ィンタ一リ一ブすると共に 0 F DM変調するものである。

ここでは、入力端子 1 0 1 に得られる送信データ a i を、 N個 (ここでは Nは 6 4 ) のレジスタ 1 0 2 a， 1 0 2 b ·· ·· 1 0 2 nに供給する。この N個のレジスタ 1 0 2 a〜 l 0 2 nは、アドレスデコーダ付レジスタとして構成されるものである。そのァドレスデコーダ付レジス夕の構成については後述する。そして、 6 4個のアドレスデコーダ付レジスタ 1 0 2 a〜 l 0 2 nの出力を、逆フーリエ変換回路（ I F F T回路） 1 0 5 に供給する。

この逆フーリェ変換回路 1 0 5 は、逆フーリエ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Nポイント（ここでは 6 4ポイント ) の変換処理を行う逆フーリエ変換回路が使用され、変換されたデータを Nビット（ 6 4 ビット）のパラレルデータとして出力する。そして、この逆フーリェ変換回路 1 0 5が出力するパラレルデータを、パラレル/シリアル変換器 1 0 6 に供給してシリアルデータとし、このシリアルデータを O F DM変調されたデ一夕 y n として出力端子 1 0 7 に供給する。出力端子 1 0 7 に得られる 0 F D M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。

逆フーリェ変換回路 1 0 5の変換ポイント数を 6 4 としたときの、逆フーリエ変換処理の変換式は、次の〔 1〕式で示される。 y n =∑ x _k e ^{j 27lkn/64} ·.· 〔 1〕式

k = 0 逆フーリェ変換回路 1 0 5の入力部に配置された 6 4個のアドレスデコ一ダ付レジスタ 1 0 2 a〜 1 0 2 nは、それぞれが例えば図 2 に示す構成とされる。即ち、入力端子 1 8 1 に得られるデ —夕を、セレクタ 1 8 2 に供給する。セレクタ 1 8 2 は、 2個の A N Dゲート 1 8 2 a， 1 8 2 b と 1個の O Rゲート 1 8 2 c とで構成される。アドレスデコーダ 1 8 4 は、アドレス入力端子 1 8 3 にカウン夕から供給されるアドレスデータをデコードし、そのデコ一ド出力に基づいて、入力端子 1 8 1 に得られるデ一夕を選択する処理が行われる。セレクタ 1 8 2で選択されたデータは、 Dフリップフロップ 1 8 5 に供給されてラツチされ、そのラッチされたデータが出力端子 1 8 7 に供給される。 Dフリップフロップ 1 8 5 のクロック入力端 C Kには、クロック入力端子 1 8 6 からクロックが供給される。

アドレスデコーダ 1 8 4で、そのデコーダにセッ卜されたアドレスの端子 1 8 3からの入力を検出したとき、その検出信号に基づいて入力データを口一ドする処理が行われ、それ以外のときにはデータをそのまま保持する処理が行われる。ここで、上述した

N個のァドレスデコーダ付レジスタ 1 0 2 a〜 1 0 2 nには、それぞれ異なるアドレスがセットとしてある。従って、各レジスタ 1 0 2 a〜 1 0 2 n力、らは、異なる夕イミングでセッ卜されたデ一夕を出力する処理が行われることになる。

図 1 の説明に戻ると、 N個のアドレスデコーダ付レジスタ 1 0

2 a〜 l 0 2 nのアドレスデコーダには、カウンタ 1 0 3からの 6 ビッ卜のアドレスデータが供給される。カウンタ 1 0 3 は、 N 個（ここでは 6 4個）のレジスタ 1 0 2 a〜 l 0 2 nを所定の順序で指定するアドレスデータを、カウント処理で生成させる回路で、ここでは送信する 0 F D M変調信号のインターリーブパターンに対応した順序で、各ァドレスを順に指定するデータを生成させる構成としてある。

ここでは、 0から 6 3 までの値のデータを、 6 ビットで生成させるカウンタが使用され、例えば次の表 1 に示す順序で、 0 , 5 ， 1 0， 1 5 ·· ·· 5 8 , 6 3 となるようにカウント処理が行われる。なお、逆フ一リェ変換回路 1 0 5で 1単位の変換処理が行われる毎に、変調処理の制御手段（図示せず）から端子 1 0 4を介してカウンタ 1 0 3 にスタートパルスが供給され、そのスタートパルスの供給でカウンタ 1 0 3 はカウント処理を開始する。また、ここで説明した例では、 2 5 から 3 8 までの値はカウントしない構成としてある。

〔表 1 〕

0 → 5 →10→15→20→39→44- 49→54→59

1 → 6 →11→16→21→40→45→50→55→60

2 → Ί →12→ 17→22→41→46→51→56→61

3→ 8→13→18→23→42→47→52→5Iz 62

→ 9 →14→19→24→43→48→53→58→63 このように変換処理を行つた場合には、図 3の Aに示す周波数スぺクトルの 0 F D M変調信号が得られる。即ち、フーリエ変換回路 1 0 5への入力データ {X _k } としては、周波数軸上に一定の間隔で配された n = 0〜 2 4 のデータと n = 3 9〜 6 3のデー夕となる。この図 3 の Aに示した周波数スぺクトルでは、データは 2つの群に分かれているが、この周波数スぺクトルは、図 3の Bに示すように、 k = 0 を中心とした 1つの連続したスぺクトルと =^ 1¾ ある。

図 4 は、本例の回路での変調処理状態を示すタイミング図で、以下その処理状態を説明すると、最初に入力端子 1 0 1 に得られるデータをレジスタ 1 0 2 a〜 l 0 2 nにセッ卜して、逆フーリェ変換回路 1 0 5 に入力させる入力期間 T hがあり、次にその逆フーリエ変換回路 1 0 5で逆高速フーリエ変換処理を行う逆フーリェ変換処理期間 T i があり、次にその逆フーリェ変換されたデ一夕が出力されてパラレル/シリアル変換される出力期間 T gがある。ここで本例においては、入力期間 T hでのレジスタ 1 0 2 a〜 l 0 2 nを使用した逆フーリェ変換回路 1 0 5への入力処理で、データがインターリーブされる構成としてある。

以上説明したように処理される本実施の形態の構成としたことで、逆フーリエ変換回路 1 0 5で 0 F D M変調信号を生成させる際に、その逆フーリエ変換回路 1 0 5へのデータの入力処理で、インタ一リーブ処理が行われることになる。従って、従来のようにインタ一リ一ブ処理を行うメモリなどが必要なく、簡単な構成で 0 F D M変調時のィン夕一リーブ処理が行え、インタ一リーブされた 0 F D M変調信号を生成させる構成を簡単にすることができる。また、 0 F D M変調信号を生成させる処理時間についても、図 4 に示した処理時間 T ₃ は、インタ一リーブのための時間が余計にかかるものではないため、従来のようにメモリを使用してインターリーブを行う場合に比べて、そのメモリからの読出し時間が必要なく、それだけ短時間で処理できるようになる。具体的には、逆フ一リェ変換回路で 6 4ポイン卜の変調処理を行うものとすると、入力データの 6 4 クロック期間に相当する時間、処理時間を短縮できる。

次に、本発明の第 2の実施の形態を、図 5を参照して説明する。本例においても、上述した第 1 の実施の形態と同様に、 0 F D Μ変調信号を無線送信する送信装置内の変調部に適用したもので、送信する 0 F D Μ変調信号にはインターリーブ処理を施す。図 5 は、本例の変調部の構成を示す図で、入力端子 1 1 1 には、ベ

—スバンド信号などの送信データ a ！が供給され、この入力端子 1 1 1 に得られる送信データ a i を、インタ一リーブすると共に ◦ F D M変調するものである。ここでは、入力端子 1 1 1 に得られる送信データ a i を、 N個 (ここでは Nは 6 4 ) のレジス夕 1 1 2 a， 1 1 2 b ■· ·■ 1 1 2 nに供給する。この N個のレジスタ 1 1 2 a〜 l 1 2 nは、アドレスデコーダ付レジスタとして構成されるものであり、それぞれは図 2 に示したアドレスデコ一ダ付レジスタの構成と同一であり

、それぞれのアドレスデコーダにセッ卜されているアドレスが異なる。

各ァドレスデコーダ付レジスタ 1 1 2 a〜 1 1 2 nに供給されるアドレスデータは、シフトレジスタ 1 1 3から供給される。このシフトレジスタ 1 1 3 は、 N個のアドレスデータが予め所定の順序（インターリーブする順序）でセッ卜してあり、変調処理の制御手段（図示せず）から端子 1 1 4を介して供給されるスタートパルスにより、その順序でのァドレスデータの出力が開始される構成としてある。各アドレスデコーダ付レジスタ 1 1 2 a〜 1 1 2 nでは、それぞれのセッ卜されたアドレスデータが供給されるとき、セッ卜された送信データ a i を出力する。そして本例においては、 6 4個のアドレスデコーダ付レジスタ 1 1 2 a〜 1 1 2 nの出力を、逆フーリエ変換回路（ I F F T回路） 1 1 5 に供給する。，

この逆フーリエ変換回路 1 1 5 は、逆フ一リェ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Nポイント（ここでは 6 4 ポイント ) の変換処理を行う逆フーリエ変換回路が使用され、変換されたデータを N ビット（ 6 4 ビット）のパラレルデータとして出力する。そして、この逆フ一リエ変換回路 1 1 5が出力するパラレルデータを、パラレル/シリアル変換器 1 1 6 に供給してシリアルデータとし、このシリアルデータを O F D M変調されたデータ y n として出力端子 1 1 7 に供給する。出力端子 1 1 7 に得られる 0 F D M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。

その他の部分は、上述した第 1 の実施の形態で説明した構成と同様に構成し、フーリエ変換回路 1 1 5での変換処理についても、第 1 の実施の形態で説明したフ一リェ変換回路 1 0 5での処理と全く同じである。

この第 2 の実施の形態の構成の場合には、出力順序データ生成手段としてシフ卜レジスタを使用したので、シフトレジスタに記憶させるデータの順序で、インターリ一ブ処理を行うことができ、複雑なインターリーブパターンである場合でも、そのシフトレジス夕にセッ卜するデータを対応したデータとするだけで容易に対処できる。

次に、本発明の第 3 の実施の形態を、図 6及び図 7 を参照して説明する。本例においても、上述した第 1 , 第 2の実施の形態と同様に、 0 F D M変調信号を無線送信する送信装置内の変調部に適用したもので、送信する 0 F D M変調信号にはインタ一リーブ処理を施す。図 6 は、本例の変調部の構成を示す図で、入力端子 1 2 1 には、ベースバンド信号などの送信データ a i が供給され、この入力端子 1 2 1 に得られる送信データ a i を、インタ一リ —ブすると共に◦ F D M変調するものである。さらに本例においては、このインタ一リーブ処理時に、畳み込み符号化されたデ一夕のパンクチヤ一処理も同時に行うようにしたものである。以下その構成を説明すると、入力端子 1 2 1 に得られる送信データ a i を畳み込み符号化器 1 2 2 で畳み込み符号化された 2系列のデータとし、その 2系列のデータの内の一方の系列のデ一夕を、遅延回路 1 2 3で 1 クロック期間遅延させ、その遅延されたデ一夕と、遅延されてない系列のデータとを、 N個（ここでは 6 4個 ) のレジスタ 1 2 4 a， 1 2 4 b ' ' ' ' 1 2 4 nに供給する。畳み込み符号化器 1 2 2では、例えば符号化率 r = 1 / 2 の符号化処理を行う。 N個のレジスタ 1 2 4 a〜 l 2 4 nは、ァドレスデコ一ダ付レジスタとして構成されるものであり、それぞれは基本的には図 2 に示したァドレスデコ一ダ付レジス夕の構成と同一であり、それぞれのアドレスデコーダにセットされているアドレスが異なる。但し、図 2 に示したレジス夕は、 1 ビットデータがセッ卜される構成としてあるが、本例のレジスタ 1 2 4 a〜 l 2 4 n は 2 ビットデータがセッ卜される構成としてある。

各ァドレスデコーダ付レジスタ 1 2 4 a〜 1 2 4 nに供給されるアドレスデータは、カウンタ 1 2 5から供給される。このカウンタ 1 2 5 は、インターリーブする順序を指定するデータを生成する手段として設けられたもので、インタ一リーブパターンに対応したアドレスデータをカウントして、各レジスタ 1 2 4 a〜 l 2 4 nに供給する。カウンタ 1 2 5でのカウントは、変調処理の制御手段（図示せず）から端子 1 2 7 を介して供給されるスタートパルスにより開始される。また、本例においては、カウンタ 1 2 5でのカウント処理を一時的に停止させるホールドコントローラ 1 2 6が設けてあり、端子 1 2 7 を介して供給されるスタートパルスによりホールドタイミングが設定される。このホールド動作は、周期的な動作である。例えば、入力データの 2 クロック期間、カウンタを連続してカウント動作させた後、 1 クロック期間カウント値をホールドさせる処理が行われる。このようなホールドコントローラは、例えば 3進カウンタにより構成できる。

このように制御される 6 4個のアドレスデコーダ付レジスタ 1 2 4 a〜 1 2 4 ηの出力を、逆フ一リェ変換回路（ I F F Τ回路

) 1 2 8 に供給する。この逆フーリエ変換回路 1 2 8 は、逆フーリェ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Νポイント（ここでは 6 4 ポイント）の変換処理を行う逆フーリェ変換回路が使用され、変換されたデータを N ビット（ 6 4 ビット）のパラレルデータとして出力する。そして、この逆フーリエ変換回路 1 2 8 が出力するパラレルデ一タを、パラレル /シリアル変換器 1 2 9 に供給してシリアルデータとし、このシリアルデータを 0 F D M 変調されたデータ y _n として出力端子 1 3 0 に供給する。出力端子 1 3 0 に得られる O F D M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。

ここで、本例のアドレスデコ一ダ付レジスタ 1 2 4 a〜 1 2 4 nへのデータの入力状態と、カウンタ 1 2 5及びホールドコントローラ 1 2 6 の動作との対応関係の一例を、図 7 を参照して説明する。まず、畳み込み符号化器 1 2 2では符号化率 r = 1 / 2 の符号化が行われているものとし、各レジスタ 1 2 4 a〜 1 2 4 n への 2 ビッ卜ずつの入力デ一夕が、図 7の Aに示す状態であるとする。このとき、ホールドコントローラ 1 2 6 の制御によるカウンタ 1 2 5 のカウント状態は、図 7 の Bに示す状態となり、 2 ク口ック期間の連続したカウント動作と、 1 クロック期間の力ゥント値のホールド処理とが周期的に繰り返される。このため、カウンタ 1 2 5が出力するアドレスデータは、図 7 の Cに示す状態となり、同じカウント値の出力が 3周期に 1 回ある状態となる。

ここで本例においては、レジスタ 1 2 4 a〜 1 2 4 nに入力される 2系列のデ一夕の内の一方の系列のデータは、 1 クロック期間遅延されているので、パンクチヤ一処理のために間引かれるべきシンボルが、同時にレジス夕 1 2 4 a〜 1 2 4 nに供給されるようになり、この間引かれる夕ィミングの直後の力ゥンタ 1 2 5 の動作を停止させる制御を行う。このように制御されることで、逆フーリエ変換回路 1 2 8への入力としては、図 7 の Dに示す状態となり、所定のシンボルが間引かれたパンクチャ一処理が行われた符号化率 r = 3 Z 4のデータが、逆フーリエ変換回路 1 2 8 に供給されることになる。

なお、間引かれるタイミングの直後の力ゥンタ 1 2 5の動作を停止させるようにしたのは、例えば、図 7 の Aに示す入力データ g n , g ₂₂を間引くことを考えた場合、このデ一夕 g ， g _{2 2}が得られた際のカウンタのァドレス値 5 と、次のタイミングのデ一夕 g _{1 2} , g ₂₃が得られた際のカウン夕のァドレス値 5が同一のァドレスとなり、データ g ί ,， g ₂₂が書込まれたレジスタに、次のタイミングでデータ g _{1 2}， g 2 3が上書きされ、データ g , g 2 2 は消える。この結果、逆フーリエ変換回路 1 2 8で使用される X

5 の値は（ g _{1 2} , g _{2 3} ) となり、データ（ g M， g 2 ₂ ) は間引きされたことになる。

その他の部分は、上述した第 1 の実施の形態で説明した構成と同様に構成し、フーリェ変換回路 1 2 8での基本的な変換処理についても、第 1 の実施の形態で説明したフーリエ変換回路 1 0 5 での処理と同じである。

この第 3 の実施の形態の構成の場合には、フーリエ変換回路 1 2 8 に入力されるデータが、インタ一リーブされると共に、畳み込み符号化されてパンクチヤ一処理が施されるが、本例の場合にはそのパンクチヤ一処理が簡単に行える。即ち、カウンタの動作をホールドコントローラ 1 2 6 により周期的に制御するだけで良く、従来例として図 3 1 〜図 3 3で説明したようなクロックレ一卜の変換処理が必要なく、簡単なタイミングコン卜ロールでパンクチャ一処理が実行できる。そして、そのパンクチヤ一処理が、イン夕一リーブ処理と同時に行われるので、パンクチヤ一処理とインタ一リーブ処理の双方を行う場合に、回路規模を従来よりも削減することができると共に、処理回路の低消費電力化を図ることができる。また、処理に使用するクロックレートとしては、入カデ一夕のクロックレ一トだけで処理できるので、異なるレー卜のクロックを用意する必要がなく、それだけクロック発生回路の構成が簡単であると共に、その異なるレートのクロックに起因するスプリアス妨害などが発生しない。

なお、この第 3の実施の形態の場合には、カウンタを使用して

、ィンターリーブパターンに対応したァドレスデータを生成させるようにしたが、第 2の実施の形態で説明したように、シフトレジス夕を使用してァドレスデータを生成させても良い。この場合、シフトレジスタにセッ卜させるアドレスデータとして、例えば図 7の Cに示すように、 3周期に 1回同じアドレスが連続するように構成すれば、ホールドコントローラが必要なくなり、それだけ構成を簡単にすることができる。

次に、本発明の第 4の実施の形態を、図 8を参照して説明する。本例においても、上述した第 1の実施の形態と同様に、 O F D M変調信号を無線送信する送信装置内の変調部に適用したもので

、送信する 0 F D M変調信号にはインターリーブ処理を施す。図 8 は、本例の変調部のレジスタ部の構成を示す図で、入力端子 1 3 l a , 1 3 1 b ·· ·· 1 3 I n ( nは任意の数）には、 Qビットのワード構成のデータが、 1 ビットずつ供給される。ここでは、 1 ワード 8 ビットのデータが供給されるものとする。

この 1 ワード 8 ビッ卜のデータを、それぞれのセレクタ 1 3 2 a , 1 3 2 b ·· ·· 1 3 2 nに供給し、アドレスデコーダ 1 3 3で検出されたアドレスに基づいて一括して選択処理を行う。ァドレスデコーダ 1 3 3 は、図示しないカウンタ又はシフトレジスタから端子 1 3 4 に供給されるアドレス値のデコードを行う。

各セレクタ 1 3 2 a〜 1 3 2 ηで選択されたデータは、 Dフリップフロップ 1 3 5 a， 1 3 5 b ·· ·■ 1 3 5 nに供給して、端子 1 3 6から供給されるクロックに同期してセッ卜させ、それぞれの Dフリップフロップ 1 3 5 a， 1 3 5 ϊ) ·· ·· 1 3 5 ηにセットされたデータを、端子 1 3 7 a , 1 3 7 b ·· ·· 1 3 7 nから逆フ一リェ変換回路（図示せず）に、 1 ワード 8 ビッ卜のデータとして供給する。その他の部分は、上述した第 1の実施の形態で説明した構成と同様に構成し、フーリエ変換回路での変換処理についても、第 1 の実施の形態で説明したフーリェ変換回路での処理と同じである。但し、本例の場合には、複数ビッ卜で構成されるヮ一ド単位のデータを変換処理する。

この第 4の実施の形態の構成としたことで、複数ビッ卜で構成されるワード単位のデータを、一括して入力処理でき、ワード単位のデータを効率良くインタ一リーブすることができる。

次に、本発明の第 5の実施の形態を、図 9及び図 1 0を参照して説明する。本例においても、上述した第 1の実施の形態と同様に、 0 F D M変調信号を無線送信する送信装置内の変調部に適用したもので、送信する 0 F D M変調信号にはインタ一リーブ処理を施す。図 9 は、本例の変調部の構成を示す図で、入力端子 1 4 1 には、ベースバンド信号などの送信データ a i が供給され、この入力端子 1 4 1 に得られる送信データ a i を、インタ一リーブすると共に O F D M変調するものである。

ここでは、入力端子 1 4 1 に得られる送信データ a i を、 2個のシフトレジスタ 1 4 2 , 1 4 3 に供給し、記憶させる。各シフトレジス夕 1 4 2， 1 4 3 にセットされたデータは、インタ一リ ―ブパタ一ンに対応した所定の順序で読出して、逆フーリエ変換回路 1 4 4 に同時に供給する。即ち、本例の逆フーリエ変換回路 1 4 4 は、 2つの入力端子 1 4 4 a， 1 4 4 bを備える。逆フ一リェ変換回路 1 4 4 は、逆フーリェ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Nポイント（ここでは 6 4 ポイント）の変換処理を行う逆フーリェ変換回路が使用され、変換されたデ—夕を Nビット（ 6 4 ビット）のパラレルデータとして出力する。

この場合、例えば入力端子 1 4 4 aからは 0〜 3 1 の 3 2 ボイン卜のデータを入力させ、入力端子 1 4 4 bからは 3 2〜 6 3の 3 2 ポイントのデータを入力させる。従って、それぞれの各シフトレジス夕 1 4 2， 1 4 3 についても、 3 2 ポイントずつのデ一夕がセットできるレジスタとしてある。

そして、逆フーリエ変換回路 1 4 4が出力するパラレルデータを、パラレル/シリアル変換器 1 4 5 に供給してシリアルデ一夕とし、このシリアルデータを 0 F D M変調されたデータ y _n として出力端子 1 4 6 に供給する。出力端子 1 4 6 に得られる 0 F D M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。

図 1 0 は、本例の回路での変調処理状態を示すタイミング図で、以下その処理状態を説明すると、最初に入力端子 1 4 1 に得られる 6 4 ポイントのデータを 2個のシフトレジスタ 1 4 2， 1 4 3 に入力させる入力期間 T mがある。そして、その入力期間 T m に 2個のシフトレジスタ 1 4 2， 1 4 3 にセットされたデータを、シフトレジスタ 1 4 2， 1 4 3 に設定された順序で、同時に逆フーリェ変換回路 1 4 4 に入力させるィンタ一リーブ処理期間 T nがある。このインターリーブ処理期間 T nは、入力期間 T mの半分の期間で良く、例えば 6 4 ボイン卜のデータである場合には、 3 2 クロック期間で良い。次に逆フーリエ変換回路 1 4 4で逆高速フーリェ変換処理を行う逆フーリェ変換処理期間 T oがあり、次にその逆フーリエ変換されたデータが出力されてパラレル Z シリアル変換される出力期間 T pがある。

以上説明したように処理される本実施の形態の構成としたことで、イン夕一リ一ブ処理に要する時間を、従来の半分に短縮することができ、それだけインターリーブされた 0 F D M変調信号を生成させる処理に要する時間を短縮できる。即ち、図 1 0に示す時間 T ₄ は、インターリーブ処理に要する時間が短いので、従来例として図 2 4 に示した変調処理回路での処理時間よりも短い時間で処理できる。具体的には、逆フーリェ変換回路で 6 4ポイントの変調処理を行うものとすると、入力データの 3 2 クロック期間に相当する時間、処理時間を短縮できる。次に、本発明の第 6の実施の形態を、図 1 1 を参照して説明する。本例においても、上述した第 1 の実施の形態と同様に、 O F D M変調信号を無線送信する送信装置内の変調部に適用したもので、送信する O F D

M変調信号にはインターリーブ処理を施す。図 1 1 は、本例の変調部の構成を示す図で、入力端子 1 5 1 には、ベースバンド信号などの送信データ a i が供給され、この入力端子 1 5 1 に得られる送信データ a i を、インターリーブすると共に 0 F D M変調するものである。

ここでは、入力端子 1 5 1 に得られる送信データ a i を、 2個のシフトレジスタ 1 5 2 , 1 5 3 に供給し、記憶させる。各シフトレジスタ 1 5 2， 1 5 3 にセッ卜されたデータは、インターリーブパターンに対応した所定の順序で読出す。そして、それぞれのシフトレジスタ 1 5 2， 1 5 3から出力されたデータを、差動符号化回路 1 5 4， 1 5 5 に供給して差動符号化し、それぞれの回路で差動符号化されたデータを、逆フーリエ変換回路 1 5 6の 2つの入力端子 1 5 6 a , 1 5 6 bに同時に供給する。逆フ一リェ変換回路 1 5 6 は、逆フーリェ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Nポイント（ここでは 6 4ポイント）の変換処理を行う逆フーリェ変換回路が使用され、変換されたデータを Nビット（ 6 4 ビット）のパラレルデータとして出力する。この場合、例えば入力端子 1 5 6 aからは 0〜 3 1の 3 2ボイン卜のデータを入力させ、入力端子 1 5 6 bからは 3 2〜 6 3の 3 2 ポイントのデータを入力させる。従って、それぞれの各シフトレジスタ 1 5 2， 1 5 3 についても、 3 2 ポイントずつのデ一夕がセットできるレジスタとしてある。

そして、逆フーリエ変換回路 1 5 6が出力するパラレルデータを、パラレル /シリアル変換器 1 5 7 に供給してシリアルデータとし、このシリアルデータを O F D M変調されたデータ y _n として出力端子 1 5 8 に供給する。出力端子 1 5 8 に得られる 0 F D M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。

以上説明したように処理される本実施の形態の構成としたことで、第 5の実施の形態の場合と同様に、インターリーブ処理に要する時間を、従来の半分に短縮することができ、それだけインタ一リーブされた 0 F D M変調信号を生成させる処理に要する時間を短縮できる。そして本実施の形態の場合には、逆フーリエ変換回路の入力部で差動符号化処理を行うので、差動符号化されたデ一夕を 0 F D M変調することができ、差動符号化されたデータに基づいた効率の良い◦ F D M変調ができる。

次に、本発明の第 7の実施の形態を、図 1 2を参照して説明する。本例においても、上述した第 1の実施の形態と同様に、 O F D M変調信号を無線送信する送信装置内の変調部に適用したもので、送信する 0 F D M変調信号にはイン夕一リーブ処理を施す。図 1 2 は、本例の変調部の構成を示す図で、入力端子 1 6 1 には、ベースバンド信号などの送信データ a i が供給され、この入力端子 1 6 1 に得られる送信データ a i を、インタ一リーブすると共に O F D M変調するものである。

ここでは、入力端子 1 6 1 に得られる送信データ a i を、 2個のシフトレジスタ 1 6 2， 1 6 3 に供給し、記憶させる。各シフ卜レジスタ 1 6 2 ， 1 6 3 にセッ卜されたデータは、インターリ一ブパ夕一ンに対応した所定の順序で読出す。ここで本例においては、その読出し順序を、シフトレジスタ 1 6 2 とシフトレジス夕 1 6 3 とで逆にする。例えば、シフトレジスタ 1 6 2 は、セッ卜されたデータを先頭から読出し、シフトレジスタ 1 6 3 は、セッ卜されたデータを末尾から読出す。

そして、それぞれのシフトレジスタ 1 6 2 , 1 6 3から出力されたデータを、差動符号化回路 1 6 4， 1 6 5 に供給して差動符号化し、それぞれの回路で差動符号化されたデータを、逆フ一リェ変換回路 1 6 6 の 2つの入力端子 1 6 6 a , 1 6 6 bに同時に供給する。逆フーリエ変換回路 1 6 6 は、逆フ―リェ変換による演算処理で、時間軸上を周波数軸に変換して変調する直交変換処理を行う回路である。ここでは、 Nポイント（ここでは 6 4 ボイント）の変換処理を行う逆フーリェ変換回路が使用され、変換されたデ一夕を N ビット（ 6 4 ビット）のパラレルデータとして出力する。

この場合、例えば入力端子 1 6 6 aからは 0〜 3 1 の 3 2 ボイン卜のデータを入力させ、入力端子 1 6 6 bからは 3 2〜 6 3 の 3 2 ポイントのデータを入力させる。従って、それぞれの各シフトレジスタ 1 6 2 ， 1 6 3 についても、 3 2 ポイントずつのデ一夕がセットできるレジスタとしてある。

そして、逆フ一リェ変換回路 1 6 6が出力するパラレルデ一夕を、ノ、。ラレル/シリアル変換器 1 6 7 に供給してシリアルデータとし、このシリアルデータを 0 F D M変調されたデ一夕 y _n として出力端子 1 6 8 に供給する。出力端子 1 6 8 に得られる O F D

M変調されたデータ y _n は、高周波系の回路（図示せず）に供給して、送信処理を行う。以上説明したように処理される本実施の形態の構成としたことで、第 5，第 6の実施の形態の場合と同様に、インターリーブ処理に要する時間を、従来の半分に短縮することができ、それだけインターリーブされた 0 F D M変調信号を生成させる処理に要する時間を短縮できる。そして本実施の形態の場合には、第 6の実施の形態の場合と同様に、逆フーリエ変換回路の入力部で差動符号化処理を行うので、差動符号化されたデータを 0 F D M変調することができ、差動符号化されたデータに基づいた効率の良い 0 F D M変調ができる。さらに、本実施の形態の場合には、 2つのシフトレジスタ 1 6 2， 1 6 3からのデータの読出し順序を逆に設定したので、より複雑なインタ一リーブパターンとすることができる。具体的には、例えば第 6の実施の形態の構成で生成される O F D M変調信号が、図 3の Bに示す信号であるとしたとき、本実施の形態（第 7の実施の形態）の構成で生成される 0 F D M 変調信号は、この図 3の Bに示す信号のポイント 3 9〜 6 3 ( -

2 5〜一 1 ) のデータ配列が、第 6の実施の形態の場合と逆になる。

次に、本発明の第 8の実施の形態を、図 1 3〜図 1 4を参照して説明する。

本例においては、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはインターリーブ処理が施してある。図 1 3は、本例の復調部の構成を示す図で、入力端子 1 1 には、受信して中間周波信号 (又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 1 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 1 2 に供給して、所定ビット（ここでは 6 4 ビット ) のパラレルデータに変換する。

シリアル/パラレル変換器 1 2が出力する 6 4 ビットのパラレルデ一夕は、フーリエ変換回路 1 3 に供給し、高速フーリエ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビットのデ一夕を Nポイント生成させ、フ一リェ変換回路 1 3の出力部が備える N個の出力レジスタ（図示せず ) に 1 ポイントずつ Mビットのデ一夕をセットさせる。 Mビットの Nボイントデータの一例を示すと、例えば入力されるパラレルデータが 6 4 ビッ卜であるとき、 1 ポイントは 1 2 ビッ卜で生成され、その 1 2 ビッ卜のデータが 6 4 ポイント生成される。即ち、フーリエ変換回路 1 3 に供給される 6 4 ビットのデ一夕を {X _k } としたとき、 k = 0〜 6 3 となり、このデータ {X _k } が 6

4 ポイントの 1 2 ビットデータ {Y _n } ( η = 0〜 6 3 ) に変換される。以下の説明では、 1 ポイント 1 2 ビッ卜のデータが 6 4 ポイント生成処理されるものとして説明する。

フーリェ変換回路 1 3が出力する 6 4 ポイントの 1 2 ビットデ —夕 {Υ_η } は、セレクタ 1 4 に同時に供給する。このセレクタ

1 4 では、出力順序データ生成手段としてのカウンタ 1 5が出力するポイントを指定するデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたボイントの 1 2 ビットデータ a _k を、出力端子 1 6 に供給する。

カウンタ 1 5 は、 0から 6 3 までの 6 4 ポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたィンターリーブパターンに対応した順序で、各ボイントを順に指定するデータを生成させる構成としてある。

ここでは、 0 から 6 3 までの値のデータを、 6 ビットで生成させるカウンタが使用され、例えば次の表 1 に示す順序で、 0 , 5 ， 1 0， 1 5 ·· ·■ 5 8 , 6 3 となるようにカウント処理が行われる。なお、フーリエ変換回路 1 3で 1単位の変換処理が行われる毎に、カウンタ 1 5 に出力パルスが出力され、その出力パルスの供給で力ゥン夕 1 5 はカウント処理を開始する。また、ここで説明した例では、 2 5から 3 8 までの値はカウントしない構成としこある。

〔表 2〕

このようにカウント処理を行った場合には、セレクタ 1 4 に供給される 6 4 ポイントの 1 2 ビットデ一夕 { Y _n } が、カウンタ 1 5 のカウント出力により順に 5 0 ポイント選択されて、次の表 2 に示される 1 2 ビットデータ a _k ( k = 0 〜 4 9 ) として、順に出力される。

〔表 3〕（ y _{2 5}〜 y _{3 8}は不使用） a 0 ― y 0 a i o ^- y i d. 2 0 y 2 a 3 o ― y 3 a 4 o y 4 a 1 ― y 5 a i l — y 6 a 2 1— y 7 3. 3 1一 y 8 3 4 1 y 9 a 2 ― y 1 0 a i 2— y 1 1 a 2 2— y 1 2 8 3 2 «- y i a 3 2 y 1 a 3 ― y 1 5 a i 3— y 1 6 a 2 3 y i 7 a 3 3 y 1 8 3 4 3 y 1 9 a 4 ― y 2 0 a i 4— y 2 1 a 2 y 2 2 3 3 4 y 2 3 3 4 y 2 4 a 5 ― y 3 9 a i 5— y 4 0 a 2 5 ^ y 4 1 a 3 5— y 4 2 a 4 5 y 4 3 a 6 ― y 4 4 a i 6— y 4 5 a 2 6 ^ y 4 6 3 3 6— y 4 ₇ 3 4 6 y 4 s a 7 ― y 4 9 a i 7— y 5 0 a 2 7— y 5】 a 3 7 y 5 2 a 4 7 y 5 3 a 8 ― y 5 4 a i 8— y 5 5 a 2 8— y 5 6 a 3 8 ^ y 5 7 a. 8 y 5 8 a 9 ― y 5 9 a i 9— y 6 0 a 2 y 6 1 a 3 9 *- y 6 2 a 9 y 6 a 図 1 4 は、本例の回路での復調処理状態を示すタイミング図で、以下その処理状態を説明すると、入力端子 1 1 に得られる受信データに同期したクロック信号（図 1 4の A ) 力く、シリアル/パラレル変換器 1 2，フーリエ変換回路 1 3及びカウンタ 1 5 に供給されて、このクロック信号に同期して各回路で処理が行われる

。まず最初の入力期間では、クロック信号に同期して入力データ (図 1 4 の B ) が供給され、その 1単位の入力データの入力処理が行われた後、スタートパルス（図 1 4の C ) が外部のコントローラ（図示せず）からフーリエ変換回路 1 3 に供給されて、フ一リエ変換回路 1 3での高速フーリエ変換処理（ F F T処理）が開始され、図 1 4 の Dに示すように、入力データ { X _k } の変換処理が所定期間行われる。

このフ一リェ変換処理が行われると、その変換処理された 6 4 ポイントのデータ { Y _n } が図 1 4 の Εに示すように出力処理されて、セレクタ 1 4 に供給されることになる。ここで、フーリエ変換回路 1 3 から出力が開始されると、その出力に同期した出力パルス（図 1 4 の F ) 力く、フーリエ変換回路 1 3からカウンタ 1 5 に供給される。この出力パルスは、他の回路からカウンタ 1 5 に供給される構成としても良い。

この出力パルスがカウンタ 1 5 に供給されると、上述した表 1 などのように、予め定められた順序でクロック信号に同期した力ゥント処理を行い、カウンタ出力（図 1 4の G ) がセレクタ 1 4 に供給されて、 6 4 ポイントのデータ { Υ _η } を構成するデ一夕力、 1 ポイントずつ指定された順序で出力される。但し、この例では、カウンタ 1 5 は 2 5 カヽら 3 8 までの値はカウントしない構成としてあるので、 0〜 6 3の 6 4 ポイントのデータの内の、 2 5 から 3 8 までの 1 4 ポイントのデータは選択されず、出力端子 1 6 には得られない。このように変換処理を行った場合には、既に説明した図 3の A に示す周波数スぺクトルの 0 F D M変調信号を、直交変換して復調したことになる。即ち、フーリエ変換回路 1 3への入力データ { X _k } としては、周波数軸上に一定の間隔で配された n = 0〜 2 4 のデータと n = 3 9〜 6 3のデータであり、この周波数軸上に配されたデータが直交変換されたデータ { Y n } となって、フ一リエ変換回路 1 3から出力され、そのデータ { Υ _π } のポイン卜のセレクタ 1 4での選択処理で、ディン夕一リーブされた配列のデータ a _k として出力端子 1 6 に得られる。フーリエ変換回路 1 3 での変換処理は、次の〔 2〕式で示される。 y _π = ∑ χ _k e ^j ~ … し 2〕式

k = 0 この図 3の Aに示した周波数スぺクトルでは、デ一夕は 2つの群に分かれているが、この周波数スペクトルは、図 3の Bに示すように、 k = 0 を中心とした 1 つの連続したスペクトルと等価である。この図 3 の Bに示すように連続したスぺクトルで表した場合には、フーリエ変換回路 1 3での変換式は、次の〔 3〕式のようになる。 y n = ∑ x _k e · · · 〔 3〕式

k = - 2 5 以上説明したように処理される本実施の形態の構成としたことで、インタ一リ一ブ処理された 0 F D M変調信号を受信して直交変換処理する際に、フーリエ変換回路 1 3の変換出力をセレクタ 1 4 で選択するだけで、そのインタ一リーブされたデータを元の配列に戻すディン夕一リーブ処理が行われる。従って、従来のようにディンターリーブ処理を行うメモリや、ディンターリーブ用の配線変更処理を必要としない簡単な構成で、 0 F D M変調信号のディンターリーブ処理ができ、インターリーブ処理された 0 F D M変調信号の復調構成を簡単にすることができる。例えば、デインタ一リーブ用の配線変更処理（図 2 9参照）を行う場合に比ベて、パラレル/シリアル変換器が必要なく、入力端子 1 1から出力端子 1 6 (図 2 9での端子 5 aから端子 5 ί に相当）までの回路規模を大幅に小さくでき、この部分に相当する回路が組まれた基板の面積を、ディン夕一リーブ用の配線変更処理を行う場合に比べて、約 1 / 3にすることができる。メモリを使用してディンターリーブ処理を行う場合に比べても、同様の基板の面積を小さくすることができる。

また、復調処理に要する時間についても、セレクタ 1 4での選択処理は、フーリエ変換回路 1 3で出力されると同時に行われるので、その選択処理のために時間が余計にかかることはなく、メモリなどを使用してディンターリ一ブ処理を行う場合のように、ディンターリーブ処理のために処理時間が長くなることはない。次に、本発明の第 9の実施の形態を、図 1 5を参照して説明する。本例においても、上述した第 8の実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはィンターリーブ処理が施してある。図 1 5 は、本例の復調部の構成を示す図で、入力端子 2 1 には、受信して中間周波信号（又はべ一スパンド信号 ) とした 0 F D M変調信号が供給され、この入力端子 2 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 2 2に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル/パラレル変換器 2 2が出力するパラレルデータは、フーリエ変換回路 2 3に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビットのデータを Nポイント生成させ、フ一リェ変換回路 2 3 の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビットのデータをセッ卜させる。

フーリエ変換回路 2 3が出力する Nポイントのデータは、セレクタ 2 4 に同時に供給する。このセレクタ 2 4では、出力順序デ —夕生成手段としてのシフトレジス夕 2 5が出力するポイントを指定するデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、出力端子 2 6 に供給する。

シフトレジスタ 2 5 は、選択するボイントを指定するデ一夕が、その出力順に格納されたレジスタ（ここでは例えば 5 0 ヮ一ド格納）であり、フーリエ変換回路 2 3などからの出力パルスの供給により、その格納された複数ワードのデ一タを、 1 クロック毎に 1 ワードずつ出力して、セレクタ 2 4 に供給する。この場合、格納された複数のヮードが出力される順序は、受信した 0 F D M 変調信号に施されたインターリーブパターンに対応した順序で、各ポイントを順に指定するデータが出力されるように、予め設定しめ。

その他の部分は、上述した第 8 の実施の形態で説明した構成と同様に構成し、フーリエ変換回路 2 3での変換処理についても、第 8 の実施の形態で説明したフーリエ変換回路 1 3での処理と全く同じである。

この第 9 の実施の形態の構成の場合には、出力順序データ生成手段としてシフトレジスタを使用したので、シフトレジスタに記憶させるデータの順序で、ディンターリーブ処理を行うことができ、複雑なィンタ一リーブパターンである場合でも、そのシフトレジスタにセッ卜するデータを対応したデータとするだけで容易に対処できる。

次に、本発明の第 1 0の実施の形態を、図 1 6 を参照して説明する。本例においても、上述した第 8，第 9の実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはインターリ一ブ処理が施してある。図 1 6 は、本例の復調部の構成を示す図で、入力端子 3 1 には、受信して中間周波信号（又はべ一スバンド信号）とした 0 F D M変調信号が供給され、この入力端子 3 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 3 2 に供給して、所定ビットのパラレルデータに変換する。

シリアル/パラレル変換器 3 2が出力するパラレルデータは、フーリェ変換回路 3 3に供給し、高速フーリエ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビットのデータを Nポイント生成させ、フ一リェ変換回路 3 3の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビットのデ一夕をセッ卜させる。

フ一リェ変換回路 3 3が出力する Nポイントのデータは、第 1 のセレクタ 3 4 と第 2のセレクタ 3 5に、それぞれ同時に供給する。第 1のセレクタ 3 4では、出力順序データ生成手段としての第 1 のカウン夕 3 6が出力するポイントを指定するデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、出力端子 3 8 に供給する。第 2のセレクタ 3 5では、出力順序データ生成手段としての第 2のカウンタ 3 7が出力するポイントを指定するデータにより、出力させるポィントを順次選択する処理が行われ、その選択されたポイントのデータを、出力端子 3 9 に供給する。

第 1 ，第 2のカウンタ 3 6， 3 7 は、 Nポイントを所定の順序で指定するデ一タを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたィンタ一リ一ブパターンに対応した順序で、各ポイントを順に指定するデータを生成させる構成としてあり、フ一リェ変換回路 3 3 などからの出力パルスの供給で、そのデータの生成処理を行う。但し本例の場合には、第 1 のカウンタ 3 6からカウントデータが出力されるタイミングと、第 2 のカウンタ 3 7からカウントデータが出力される夕イミングとは、異なるタイミング（例えば所定の位相ずれたタイミング）としてある。

その他の部分は、上述した第 8 の実施の形態で説明した構成と同様に構成し、フーリエ変換回路 3 3での変換処理についても、第 8 の実施の形態で説明したフーリェ変換回路 1 3での処理と全く同じである。

この第 1 0の実施の形態の構成の場合には、直交変換されたデ一夕として、タイミングの異なる 2系統のデータが得られるので、 2系統の受信データが復調処理ゃ復号処理で必要な場合に好適である。なお、この第 3 の実施の形態で説明した図 5の構成では、出力順序データ生成手段として、カウンタ 3 6， 3 7を使用したが、第 9 の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 1 の実施の形態を、図 1 7 を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはィンタ一リ一ブ処理が施してある。図 1 7 は、本例の復調部の構成を示す図で、入力端子 4 1 には、受信して中間周波信号（又はべ一スパンド信号）とした 0 F D M変調信号が供給され、この入力端子 4 1 に得られる O F D M変調信号を、シリアル/パラレル変換器 4 2 に供給して、所定ビッ卜のパラレルデ一夕に変換する。

シリアル/パラレル変換器 4 2が出力するパラレルデータは、フーリエ変換回路 4 3 に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い

、 Mビッ卜のデータを Nポイント生成させ、フーリエ変換回路 4 3 の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビットのデータをセッ卜させる。

フ一リェ変換回路 4 3が出力する Nポイントのデータは、第 1 のセレクタ 4 4 と第 2 のセレクタ 4 5 に、それぞれ同時に供給する。第 1 のセレクタ 4 4では、出力順序データ生成手段としての第 1 のカウンタ 4 6が出力するポイントを指定するデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、差動復調回路 4 8の一方の入力部に供給する。第 2 のセレクタ 4 5では、出力順序デ一タ生成手段としての第 2 のカウンタ 4 7が出力するポイントを指定するデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、差動復調回路 4 8 の他方の入力部に供給する。

第 1 ，第 2 のカウンタ 4 6， 4 7 は、 Nポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたィンターリーブパターンに対応した順序で、各ボイントを順に指定するデータを生成させる構成としてあり、フ一リェ変換回路 4 3 などからの出力パルスの供給で、そのデータの生成処理を行う。但し本例の場合には、第 1 のカウン夕 4 6からカウントデータが出力されるタイミングと、第 2 のカウンタ 4 7からカウントデータが出力される夕イミングとは、異なるタイミング（所定の位相ずれたタイミング）としてある。

差動復調回路 4 8では、所定の位相シフトして供給される 2系統のデータを使用して差動復調処理を行い、差動復調された復調データを得、その復調データを出力端子 4 9から後段の回路に供給する。

その他の部分は、上述した各実施の形態で説明した構成と同様に構成し、フーリエ変換回路 4 3での変換処理についても、第 8 の実施の形態で説明したフーリエ変換回路 1 3での処理と全く同しである。

この第 1 1 の実施の形態の構成の場合には、直交変換されたデ一夕として、位相のずれた 2系統のデータを得て、その 2系統の受信データに基づいて差動復調回路 4 8で差動復調処理を行うので、差動復調処理により良好な復調データが得られると共に、差動復調に必要な 2系統の受信データが、簡単な構成でディンターリ一ブ処理されて得られ、インターリーブ処理が施された 0 F D M変調信号を受信して復調することが、簡単な構成で実現できる。なお、この第 1 1の実施の形態で説明した図 1 7の構成では、出力順序データ生成手段として、カウンタ 4 6， 4 7を使用したが、第 9の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 2の実施の形態を、図 1 8を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはインターリ一ブ処理が施してある。図 1 8 は、本例の復調部の構成を示す図で、入力端子 5 1 には、受信して中間周波信号（又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 5 1 に得られる 0 F D M変調信号を、シリアル Zパラレル変換器 5 2に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル/パラレル変換器 5 2が出力するパラレルデ一夕は、フーリエ変換回路 5 3に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビットのデータを Nポイント生成させ、フーリエ変換回路 5 3 の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビットのデ一夕をセッ卜させる。

フーリェ変換回路 5 3が出力する Nポイントのデ一夕は、第 1 のセレクタ 5 4 と第 2 のセレクタ 5 5 に、それぞれ同時に供給する。第 1 のセレクタ 5 4では、出力順序データ生成手段としてのカウンタ 5 6が出力するポイントを指定するデータが直接供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、差動復調回路 5 8の一方の入力部に供給する。第 2 のセレクタ 5 5では、カウンタ 5 6 が出力するポイントを指定するデータを、遅延回路 5 7 により所定位相遅延させたデータにより、出力させるボイントを順次選択する処理が行われ、その選択されたボイントのデータを、差動復調回路 5 8 の他方の入力部に供給する。

カウン夕 5 6 は、 Nポイントを所定の順序で指定するデータを

、カウント処理で生成させる回路で、ここでは受信した O F D M 変調信号に施されたインタ一リーブパターンに対応した順序で、各ポイントを順に指定するデータを生成させる構成としてあり、フーリエ変換回路 5 3 などからの出力パルスの供給で、そのデ一夕の生成処理を行う。

差動復調回路 5 8では、所定の位相シフトして供給される 2系統のデータを使用して差動復調処理を行い、差動復調された復調データを得、その復調データを出力端子 5 9から後段の回路に供給する。

その他の部分は、上述した各実施の形態で説明した構成と同様に構成し、フーリエ変換回路 5 3での変換処理についても、第 8 の実施の形態で説明したフーリエ変換回路 1 3での処理と全く同しある。この第 1 2の実施の形態の構成の場合には、直交変換されたデ一夕として、位相のずれた 2系統のデータを得て、その 2系統の受信データに基づいて差動復調回路 5 8で差動復調処理を行うので、第 4の実施の形態の場合と同様に、差動復調処理により良好な復調データが得られる。そして本実施の形態の構成の場合には

、 1個のカウンタ 5 6のカウント出力を、直接第 1のセレクタ 5 4 に供給すると共に、遅延回路 5 7で所定位相遅延させて第 2のセレクタ 5 5に供給する構成としてあるので、 1個のカウントなどの 1個の出力順序データ生成手段を設けるだけで、 2個のセレクタ 5 4， 5 5での適切なタイミングでの選択処理が行え、それだけ構成を簡単にすることができる。なお、この第 1 2の実施の形態で説明した図 1 8 の構成では、出力順序データ生成手段として、カウンタ 5 6を使用したが、第 9の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 3の実施の形態を、図 1 9を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはィンタ一リ一ブ処理が施してある。図 1 9 は、本例の復調部の構成を示す図で、入力端子 6 1 には、受信して中間周波信号（又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 6 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 6 2 に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル/パラレル変換器 6 2が出力するパラレルデ一夕は、フーリェ変換回路 6 3に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビッ卜のデータを Nポイント生成させ、フーリエ変換回路 6 3の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビッ卜のデータをセッ卜させる。

フーリェ変換回路 6 3が出力する Nポイントのデータは、第 1 のセレクタ 6 4 と第 2 のセレクタ 6 5 に、それぞれ同時に供給する。第 1 のセレクタ 6 4 では、出力順序データ生成手段としての第 1 のカウンタ 6 6が出力するポイントを指定するデータにより

、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデ一夕を、ビタビデコ一ダ 6 8 の一方の入力部に供給する。第 2 のセレクタ 6 5 では、出力順序データ生成手段としての第 2 のカウンタ 6 7が出力するポイントを指定するデータにより、出力させるボイントを順次選択する処理が行われ、その選択されたボイン卜のデータを、ビ夕ビデコーダ 6 8 の他方の入力部に供給する。

第 1 ，第 2 のカウンタ 6 6， 6 7 は、 Nポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたィン夕一リーブパターンに対応した順序で、各ポイントを順に指定するデ一夕を生成させる構成としてあり、フーリエ変換回路 6 3などからの出力パルスの供給で、そのデータの生成処理を行う。但し本例の場合には、第 1 のカウンタ 6 6からカウントデ一夕が出力されるタイミングと、第 2 のカウンタ 6 7 からカウントデータが出力される夕イミングとは、異なるタイミング（所定の位相ずれたタイミング）としてある。

ビタビデコーダ 6 8では、所定の位相シフ卜して供給される 2 系統のデータを使用してビタビ復号処理を行い、ビタビ復号された復号デ一夕を得、その復号データを出力端子 6 9から後段の回路に供給する。

その他の部分は、上述した各実施の形態で説明した構成と同様に構成し、フーリエ変換回路 6 3 での変換処理についても、第 8 の実施の形態で説明したフーリエ変換回路 1 3での処理と全く同じである。

この第 1 3 の実施の形態の構成の場合には、直交変換されたデ —夕として、位相のずれた 2系統のデータを得て、その 2系統の受信データに基づいてビタビデコーダ 6 8でビタビ復号を行うので、ビタビ復号処理により良好な復号データが得られると共に、ビ夕ビ復号に必要な 2系統の受信データが、簡単な構成でディンターリーブ処理されて得られ、インターリーブ処理が施された 0 F D M変調信号を受信して復号することが、簡単な構成で実現できる。なお、この第 6 の実施の形態で説明した図 1 9 の構成では、出力順序データ生成手段として、カウンタ 6 6 , 6 7 を使用したが、第 9 の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 4 の実施の形態を、図 2 0を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはインタ一リーブ処理が施してある。図 2 0 は、本例の復調部の構成を示す図で、入力端子 7 1 には、受信して中間周波信号（又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 7 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 7 2 に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル/パラレル変換器 7 2が出力するパラレルデータは、フ一リェ変換回路 7 3 に供給し、高速フーリェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビッ卜のデータを Nポイント生成させ、フーリェ変換回路 7 3の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイン卜ずつ Mビットのデータをセットさせる。フーリエ変換回路 7 3が出力する Nポイントのデータは、第 1 ，第 2 ，第 3及び第 4 のセレクタ 7 4 a， 7 4 b , 7 4 c及び 7 4 dに、それぞれ同時に供給する。第 1 のセレクタ 7 4 aでは、出力順序データ生成手段としての第 1 のカウンタ 7 5 aが出力するポイントを指定するデータが直接供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイン卜のデータを、第 1 の差動復調回路 7 7 aの一方の入力部に供給する。第 2 のセレクタ 7 4 bでは、第 1 のカウンタ 7 5 a力く出力するポイントを指定するデータを、遅延回路 7 6 aにより所定位相遅延させたデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、第 1 の差動復調回路 7 7 aの他方の入力部に供給する。

第 3 のセレクタ 7 4 cでは、出力順序データ生成手段としての第 2 のカウンタ 7 5 bが出力するポイントを指定するデータが直接供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、第 2 の差動復調回路 7 7 bの一方の入力部に供給する。第 4のセレクタ 7 4 d では、第 2 のカウンタ 7 5 bが出力するポイントを指定するデ一夕を、遅延回路 7 6 わにより所定位相遅延させたデータにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、第 2 の差動復調回路 Ί 7 bの他方の入力部に供給する。

第 1 ，第 2 のカウンタ 7 5 a， 7 5 bは、 Nポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたィンタ一リ一ブパ夕一ンに対応した順序で、各ボイントを順に指定するデータを生成させる構成としてあり、フーリエ変換回路 7 3 などからの出力パルスの供給で、そのデータの生成処理を行う。この場合、第 1，第 2 のカウンタ 7 5 a , 7 5 bがカウントするタイミングについては、所定量ずれたタイミングとしてある。

第 1，第 2 の差動復調回路 7 7 a , 7 7 bでは、それぞれ所定の位相シフ卜して供給される 2系統のデータを使用して差動復調処理を行い、差動復調された復調データを得、その各復調回路 7

7 a , 7 7 bの復調データを、ビタビデコーダ 7 8 の一方及び他方の入力部に供給する。ビタビデコーダ 7 8では、供給される 2 系統の復調データを使用してビタビ復号処理を行い、ビタビ復号された復号データを得、その復号データを出力端子 7 9から後段の回路に供給する。

その他の部分は、上述した第 8の実施の形態以降の各実施の形態で説明した構成と同様に構成し、フーリエ変換回路 7 3での変換処理についても、第 8 の実施の形態で説明したフーリエ変換回路 1 3での処理と全く同じである。

この第 1 4の実施の形態の構成の場合には、直交変換されたデ

—夕として、位相のずれた 4系統のデータを得て、その 4系統の受信データに基づいて 2組の差動復調回路 7 7 a， 7 7 bで個別に差動復調処理を行い、その 2組の差動復調データにより、ビタビデコーダ 7 8でビタビ復号処理を行うので、差動復調されたデ —夕に基づいて良好にビタビ復号処理ができる。そして本実施の形態の構成の場合には、各カウンタ 7 5 a， 7 5 bのカウント出力を、直接第 1 , 第 3のセレクタ 7 4 a , 7 4 cに供給すると共に、遅延回路 7 6 a， 7 6 bで所定位相遅延させて第 2，第 4のセレクタ 7 4 b , 7 4 dに供給する構成としてあるので、 2個のカウントなどの 2個の出力順序データ生成手段を設けるだけで、 4個のセレクタ 7 4 a〜 7 4 dでの適切なタイミングでの選択処理が行え、それだけ構成を簡単にすることができる。なお、この第 1 4の実施の形態で説明した図 2 0の構成では、出力順序デ— タ生成手段として、カウンタを使用したが、第 9の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 5 の実施の形態を、図 2 1 を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する O F D M変調信号にはインタ一リ一ブ処理が施してある。図 2 1 は、本例の復調部の構成を示す図で、入力端子 8 1 には、受信して中間周波信号（又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 8 1 に得られる O F D M変調信号を、シリアル/パラレル変換器 8 2 に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル Zパラレル変換器 8 2が出力するパラレルデータは、フーリエ変換回路 8 3 に供給し、高速フ一リェ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビットのデ一夕を Nポイント生成させ、フーリエ変換回路 8

3 の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイン卜ずつ Mビッ卜のデータをセッ卜させる。

フーリエ変換回路 8 3が出力する Nポイントのデータは、第 1 ，第 2 ，第 3及び第 4のセレクタ 8 4 a , 8 4 b , 8 4 c及び 8 4 dに、それぞれ同時に供給する。第 1 のセレクタ 8 4 aでは、出力順序データ生成手段としての第 1 のカウン夕 8 5 aが出力するポイントを指定するデータが供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデ一夕を、第 1 の差動復調回路 8 6 aの一方の入力部に供給する。第 2 のセレクタ 8 4 bでは、第 2のカウン夕 8 5 bが出力するポイントを指定するデ一夕が供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたボイントのデータを、第 1 の差動復調回路 8 6 aの他方の入力部に供給する。

第 3 のセレクタ 8 4 cでは、出力順序データ生成手段としての第 3 のカウンタ 8 5 cが出力するボイントを指定するデータが供給されることにより、出力させるポイン卜を順次選択する処理が行われ、その選択されたボイントのデータを、第 2 の差動復調回路 8 6 bの一方の入力部に供給する。第 4 のセレクタ 8 4 dでは、第 4 のカウンタ 8 5 dが出力するポイントを指定するデータが供給されることにより、出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、第 2の差動復調回路 8 6 bの他方の入力部に供給する。

各カウンタ 8 5 a〜 8 5 d は、 Nポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した 0 F D M変調信号に施されたインターリーブパタ一ンに対応した順序で、各ポイントを順に指定するデータを生成させる構成としてあり、フーリェ変換回路 8 3 などからの出力パルスの供給で、そのデータの生成処理を行う。この場合、各カウンタ 8 5 a 〜 8 5 dがカウン卜するタイミングについては、 1 つ毎に所定量ずれたタイミングに設定してある。

第 1 ，第 2 の差動復調回路 8 6 a， 8 6 bでは、それぞれ所定の位相シフトして供給される 2系統のデータを使用して差動復調処理を行い、差動復調された復調データを得、その各復調回路 8 6 a , 8 6 bの復調データを、ビタビデコーダ 8 7 の一方及び他方の入力部に供給する。ビタビデコーダ 8 7では、供給される 2 系統の復調データを使用してビタビ復号処理を行い、ビタビ復号された復号データを得、その復号データを出力端子 8 8から後段の回路に供給する。

その他の部分は、上述した第 8の実施の形態以降の各実施の形態で説明した構成と同様に構成し、フ一リェ変換回路 8 3での変換処理についても、第 8の実施の形態で説明したフーリエ変換回路 1 3 での処理と全く同じである。

この第 1 5の実施の形態の構成の場合には、直交変換されたデ一夕として、位相のずれた 4系統のデータを得て、その 4系統の受信データに基づいて 2組の差動復調回路 8 6 a， 8 6 bで個別に差動復調処理を行い、その 2組の差動復調データにより、ビ夕ビデコーダ 8 7でビタビ復号処理を行うので、差動復調されたデ一タに基づいて良好にビタビ復号処理ができる。そして本実施の形態の構成の場合には、 4個のセレクタで選択させるデータを、それぞれ個別の出力順序データ生成手段で生成させる構成としたので、それぞれのセレクタで個別に適切なタイミングで選択処理を行うことができ、良好に処理できる。なお、この第 1 5の実施の形態で説明した図 2 1 の構成では、出力順序データ生成手段として、カウンタを使用したが、第 9の実施の形態で説明したように、シフトレジスタを使用しても良い。

次に、本発明の第 1 6の実施の形態を、図 2 2を参照して説明する。本例においても、上述した各実施の形態と同様に、無線伝送された 0 F D M変調信号を受信する受信装置内の復調部に適用したもので、受信する 0 F D M変調信号にはインタ一リ一ブ処理が施してある。図 2 2 は、本例の復調部の構成を示す図で、入力端子 9 1 には、受信して中間周波信号（又はベースバンド信号）とした 0 F D M変調信号が供給され、この入力端子 9 1 に得られる 0 F D M変調信号を、シリアル/パラレル変換器 9 2 に供給して、所定ビッ卜のパラレルデータに変換する。

シリアル/パラレル変換器 9 2が出力するパラレルデータは、フーリエ変換回路 9 3に供給し、高速フーリエ変換による演算処理で、周波数軸を時間軸に変換して復調する直交変換処理を行い、 Mビッ卜のデータを Nポィント生成させ、フ一リェ変換回路 9 3 の出力部が備える N個の出力レジスタ（図示せず）に 1 ポイントずつ Mビッ卜のデータをセットさせる。

フーリェ変換回路 9 3が出力する Nポイントのデータは、第 1 , 第 2 ，第 3及び第 4 のセレクタ 9 4 a， 9 4 b , 9 4 c及び 9 4 dに、それぞれ同時に供給する。第 1 のセレクタ 9 4 aでは、出力順序データ生成手段としてのカウンタ 9 5が出力するポイントを指定するデータに、加算器 9 7で所定値（一定の値）を加算する演算処理が施されたデータが供給され、そのデータにより出力させるポイントを順次選択する処理が行われ、その選択されたポイントのデータを、第 1 の差動復調回路 9 8 aの一方の入力部に供給する。第 2 のセレクタ 9 4 bでは、カウンタ 9 5が出力するポイン卜を指定するデータに、加算器 9 7で所定値（一定の値 ) を加算する演算処理が施されたデータを、更に遅延回路 9 6 b で所定位相遅延させたデータが、出力するポイントを指定するデ —夕として供給され、そのデ一夕により選択されたポイントのデ一夕を、第 1 の差動復調回路 9 8 aの他方の入力部に供給する。第 3 のセレクタ 9 4 cでは、カウンタ 9 5が出力するポイントを指定するデータが、出力するポイントを指定するデ一夕として直接供給され、そのデータにより選択されたボイン卜のデータを、第 2 の差動復調回路 9 8 bの一方の入力部に供給する。第 4のセレクタ 9 4 dでは、カウンタ 9 5が出力するポイントを指定するデータを、遅延回路 9 6 aで所定位相遅延させたデータが、出力するポイントを指定するデータとして供給され、そのデ一夕により選択されたボイントのデータを、第 2の差動復調回路 9 8 b の他方の入力部に供給する。

カウンタ 9 5 は、 Nポイントを所定の順序で指定するデータを、カウント処理で生成させる回路で、ここでは受信した O F D M 変調信号に施されたィンターリーブパターンに対応した順序で、各ボイントを順に指定するデータを生成させる構成としてあり、フーリエ変換回路 7 3などからの出力パルスの供給で、そのデ一タの生成処理を行う。

第 1，第 2の差動復調回路 9 8 a， 9 8 bでは、それぞれ所定の位相シフトして供給される 2系統のデータを使用して差動復調処理を行い、差動復調された復調データを得、その各復調回路 9 8 a , 9 8 bの復調データを、ビタビデコーダ 9 9の一方及び他方の入力部に供給する。ビタビデコ—ダ 9 9では、供給される 2 系統の復調データを使用してビタビ復号処理を行い、ビタビ復号された復号データを得、その復号データを出力端子 1 0 0から後段の回路に供給する。

その他の部分は、上述した各実施の形態で説明した構成と同様に構成し、フーリエ変換回路 9 3での変換処理についても、第 8 の実施の形態で説明したフ一リェ変換回路 1 3での処理と全く同じである。

この第 1 6の実施の形態の構成の場合には、直交変換されたデ一夕として、位相のずれた 4系統のデータを得て、その 4系統の受信データに基づいて 2組の差動復調回路 9 8 a , 9 8 bで個別に差動復調処理を行い、その 2組の差動復調データにより、ビタビデコーダ 9 9 でビタビ復号処理を行うので、差動復調されたデ

—夕に基づいて良好にビタビ復号処理ができる。そして本実施の形態の構成の場合には、出力順序データ生成手段としてのカウンタを 1個だけ設けて、その 1個のカウンタの出力データの遅延と加算処理で、 4個のセレクタで適切なタイミングで選択させる処理を行う構成としたので、出力順序データ生成手段の構成を簡単にすることができ、回路構成を簡単にすることができる。なお、この第 1 6の実施の形態で説明した図 2 2の構成では、出力順序データ生成手段として、カウンタを使用したが、第 9の実施の形態で説明したようにシフトレジスタを使用しても良い

Claims

請求の範囲 . 所定のデータを N系統（Nは任意の整数）のデータとして、この N系統のデータを保持させ、その保持された N系統のデータを所定の出力順序データで示される順序により順次出力し、その出力される N個のデータを、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する変調方法。 . 上記出力順序データは、カウント処理により生成させる請求の範囲第 1項記載の変調方法。 . 上記出力順序データは、予め用意されたデータを順次出力させる請求の範囲第 1項記載の変調方法。 . 畳み込み符号化により生成された 2系統のデータの内の一方の系統のデータを、このデータの 1 クロック期間遅延させ、その遅延された系統のデータと遅延されてない系統のデータとを、所定の出力順序データで示される順序により順次出力し、その出力されるデータを、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する請求の範囲第 1項記載の変調方法。 5 . 上記所定の周波数間隔で周波数軸上に分散配置されたデータに変換する処理として、 Qビット（Qは 2以上の整数）のヮ一ドのデータを並列処理する請求の範囲第 1項記載の変調方法。 6 . 所定のデータから第 1のインタ一リーブされたデータと第 2 のィンターリーブされたデータを生成し、この第 1及び第 2 のインターリーブされたデータを同時に使用して、所定の周波数間隔で周波数軸上に分散配置されたデ一夕に変換する変調方法。 . 上記第 1及び第 2のインタ一リーブされたデータを、それぞれ個別に差動符号化し、差動符号化されたそれぞれのデータを同時に使用して、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する請求の範囲第 6項記載の変調方法。. 所定のデータが同時に供給される N個（Nは任意の整数）のレジスタと、該 N個のレジスタに供給されるデータの出力順序を指定するデータを生成させる出力順序データ生成手段と、供給される N個のデータを、上記出力順序データ生成手段により指定された順序で、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する逆フ一リェ変換手段とを備えた変調装置。 . 上記出力順序データ生成手段として、カウント処理により出力順序に対応したデータを順次生成させるカウンタを使用した請求の範囲第 8項記載の変調装置。 0 . 上記出力順序データ生成手段として、予め用意されたデ一夕を順次出力させるシフトレジスタを使用した請求の範囲第 8項記載の変調装置。

1 . 畳み込み符号化手段と、

該畳み込み符号化手段により符号化された 2系統のデータの内の一方の系統のデータを、このデータの 1 クロック期間遅延させる遅延手段と、

上記出力順序データ生成手段が出力する出力順序デ一夕を一時的にホールドさせるホールド手段とを備え、

該遅延手段により遅延された一方の系統のデータと、上記畳み込み符号化手段が出力する他方の系統のデータとを、上記レジス夕に供給する構成とした

請求の範囲第 8項記載の変調装置。

2 . 上記逆フーリェ変換手段は、 Qビット（Qは 2以上の整数 ) のワードのデータを並列処理する

請求の範囲第 8項記載の変調装置。

3 . 所定のデータをインターリーブする第 1及び第 2のインターリーブ手段と、

上記第 1及び第 2のインターリーブ手段から出力されるデ一夕を、異なるポイントに入力させて、所定の周波数間隔で周波数軸上に分散配置されたデータに変換する逆フ一リェ変換手段とを備えた

4 . 上記第 1のインターリーブ手段の出力を差動符号化する第 1の差動符号化手段と、

上記第 2のインターリ一ブ手段の出力を差動符号化する第 2 の差動符号化手段とを備え、

上記第 1及び第 2の差動符号化手段の符号化出力を、上記逆フーリェ変換手段に供給する

請求の範囲第 1 3項記載の変調装置。

5 . 所定の周波数間隔で周波数軸上に分散配置されたデータを、所定単位毎に Nボイント（Nは任意の整数）のデータに変換し、

この変換された Nボイントのデ一夕から、所定の出力順序デ一夕により指定されたボイン卜のデータを選択して出力する復調方法。

6 . 上記出力順序データは、カウント処理により順次生成させる請求の範囲第 1 5項記載の復調方法。

1 7 . 上記出力順序データは、予め用意されたデータを順次出力させる

請求の範囲第 1 5項記載の復調方法。

1 8 . 上記変換された Nポイントのデータを、 2系統のデータとし、この 2系統のデータから、上記出力順序データにより個別にポイントを選択して出力させる

請求の範囲第 1 5項記載の復調方法。

1 9 . 上記個別にボイントを選択して出力された 2系統のデータから差動復調を行う

請求の範囲第 1 8項記載の復調方法。

2 0 . 上記個別にボイントを選択して出力された 2系統のデータの内の一方のデータを所定期間遅延する

請求の範囲第 1 9項記載の復調方法。

2 1 . 上記個別にポイン卜を選択して出力された 2系統のデータからビタビ復号を行う

請求の範囲第 1 8項記載の復調方法。

2 2 . 上記変換された Nポイントのデータを、 4系統のデータとし、この 4系統のデータから、上記出力順序データにより個別にポイントを選択して出力させ、

選択された第 1 の系統のデータと第 2の系統のデータとから差動復調し、

選択された第 3の系統のデータと第 4の系統のデータとから差動復調し、

上記それぞれの差動復調されたデータからビタビ復号を行う請求の範囲第 1 5項記載の復調方法。

2 3 . 請求項 2 2記載の復調方法において、

上記出力順序データとして、第 1及び第 2の 2種類の出力順序データを用意し、

第 1の出力順序データにより第 1の系統のデータを選択し、第 1 の出力順序データを所定期間遅延させたデータにより第 2の系統のデータを選択し、

第 2の出力順序デ一タにより第 3の系統のデータを選択し、第 2 の出力順序データを所定期間遅延させたデータにより第 4の系統のデータを選択する

請求の範囲第 2 2項記載の復調方法。

4 . 上記 4系統のデータを、それぞれの個別に生成された出力順序データで選択するボイントを指定する

請求の範囲第 2 2項記載の復調方法。

2 5 . 所定の出力順序データから第 3の系列のデータを選択し、上記所定の出力順序データを所定期間遅延させたデータから第 4の系列のデータを選択し、

上記所定の出力順序データに所定の値を加算したデータから第 1 の系列のデータを選択し、

上記所定の出力順序データに所定の値を加算したデータを所定期間遅延させたデータから第 2の系列のデータを選択する請求の範囲第 2 2項記載の復調方法。

2 6 . 所定の周波数間隔で周波数軸上に分散配置されたデータを

、所定単位毎に Nボイント（Nは任意の整数）のデータに変換するフ一リェ変換手段と、

該フーリェ変換手段が出力する Nボイントのデータから、指定されたポイントのデータを選択して出力する選択手段と、該選択手段で選択するボイントを指定するデータを生成させる出力順序データ生成手段とを備えた

復調装置。

2 7 . 上記出力順序データ生成手段として、カウント処理により出力順序に対応したデータを順次生成させるカウンタを使用した

請求の範囲第 2 6項記載の復調装置。

8 . 上記出力順序データ生成手段として、予め用意されたデ一夕を順次出力させるシフトレジスタを使用した

請求の範囲第 2 6項記載の復調装置。

9 . 上記フ一リェ変換手段が出力する Nボイン卜のデータを、第 1及び第 2の選択手段に供給し、それぞれの選択手段で、出力順序データ生成手段の出力に基づいて個別にボイントを選択して出力させる

請求の範囲第 2 6項記載の復調装置。

0 . 上記第 1 の選択手段で選択されたボイントのデータと、上記第 2 の選択手段で選択されたボイン卜のデータとが供給され、その 2系統のデータから差動復調を行う差動復調手段を備えた

請求の範囲第 2 9項記載の復調装置。

1 . 上記出力順序データ生成手段の出力を、直接上記第 1の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 2 の選択手段に供給する

請求の範囲第 3 0項記載の復調装置。

2 . 上記第 1 の選択手段で選択されたボイントのデータと、上記第 2 の選択手段で選択されたボイントのデータとが供給され、その 2系統のデ一夕からビタビ復号を行うビタビ復号手段を備えた

請求の範囲第 2 9項記載の復調装置。

3 . 上記フーリェ変換手段が出力する Nボイントのデータを、第 1，第 2，第 3及び第 4の選択手段に供給し、それぞれの選択手段で、出力順序データ生成手段の出力に基づいて個別にポイントを選択し、

上記第 1及び第 2 の選択手段で選択されたボイントのデータを、第 1 の差動復調手段に供給して差動復調し、

上記第 3及び第 4 の選択手段で選択されたポイントのデータを、第 2の差動復調手段に供給して差動復調し、

上記第 1及び第 2の差動復調手段で差動復調されたデータを、ビタビ復号手段に供給してビタビ復号する

請求の範囲第 2 6項記載の復調装置。

4 . 上記出力順序データ生成手段として、第 1及び第 2の出力順序データ生成手段を備え、

上記第 1の出力順序データ生成手段の出力を、直接上記第 1 の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 2 の選択手段に供給し、上記第 2 の出力順序デー夕生成手段の出力を、直接上記第 3の選択手段に供給すると共に、所定期間遅延する遅延手段を介して上記第 4の選択手段に供給する請求の範囲第 3 3項記載の復調装置。

5 . 上記第 1，第 2，第 3及び第 4の選択手段で選択するボイントを指定するデータを、それぞれの選択手段毎に個別の出力順序データ生成手段から供給する

請求の範囲第 3 3項記載の復調装置。

6 . 上記出力順序データ生成手段の出力を、直接上記第 3の選択手段に供給し、所定期間遅延する第 1 の遅延手段を介して上記第 4 の選択手段に供給し、

上記出力順序データ生成手段の出力に所定の値を加算する演算手段の出力を、直接上記第 1の選択手段に供給し、所定期間遅延する第 2 の遅延手段を介して上記第 2の選択手段に供給する

請求の範囲第 3 3項記載の復調装置。