WO1998022896A1 - Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung - Google Patents

Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung Download PDF

Info

Publication number
WO1998022896A1
WO1998022896A1 PCT/DE1997/002588 DE9702588W WO9822896A1 WO 1998022896 A1 WO1998022896 A1 WO 1998022896A1 DE 9702588 W DE9702588 W DE 9702588W WO 9822896 A1 WO9822896 A1 WO 9822896A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrical circuit
elements
partition
partitions
electrical
Prior art date
Application number
PCT/DE1997/002588
Other languages
English (en)
French (fr)
Inventor
Utz Wever
Qinghua Zheng
Norbert FRÖHLICH
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Priority to DE59709871T priority Critical patent/DE59709871D1/de
Priority to JP52306598A priority patent/JP3542137B2/ja
Priority to US09/308,304 priority patent/US6341364B1/en
Priority to EP97949875A priority patent/EP0938716B1/de
Publication of WO1998022896A1 publication Critical patent/WO1998022896A1/de

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Definitions

  • circuit simulation of very large circuits i.e. of circuits with a very large number of elements is serial processing, i.e. Determining the circuit sizes by a computer is very time-consuming. Even vector computers, which are very expensive to operate, require an immense amount of computing capacity and time to determine the electrical description size for a circuit which has a few 100,000 transistors.
  • the electrical circuit can be divided into several parts, which are then each processed by different computers or processors, which leads to the circuit simulation being carried out in parallel.
  • a language for the textual description of an electrical circuit, which can be processed by a computer, is known from the document [1] as the circuit simulation language SPICE.
  • a global partitioning method on the so-called logic level, which is also referred to as the gate level, is known from documents [4] and [7].
  • a model description of the individual gates is required for the circuit simulation at gate level, the circuit description with transistor models is already available for simulation at the transistor level.
  • the model description must be determined before the method can be carried out at the gate level.
  • the method is therefore based on the problem of specifying a method for partitioning an electrical circuit which directly takes into account the elements of the electrical circuit at the transistor level.
  • the electrical circuit is mapped on a graph that has the same topology as the electrical circuit.
  • the edges and / or nodes of the graph are weighted with weight values that describe an approximately required computing effort for determining electrical description quantities for the element of the electrical circuit represented by the edge and / or node.
  • the partitions of the electrical circuit in the graph are formed in a manner that a method is used for placement of the elements to the elements of the electric circuit, wherein a total length nimiert of couplings between the elements in the electrical circuit mi ⁇ .
  • a measure is also determined for a number of edge nodes and / or cut edges of partitions that would arise in each case during partitioning.
  • the partitions are formed dimensionally by grouping the elements m the individual partitions.
  • the individual connections of the partitions which are coupled with components that are not located in the partition, with a voltage source and a resistor, the voltage source in each case being provided by a central control unit that performs the parallelized processing that controls partitions that are assigned electrical margin sizes.
  • the convergence of the circuit simulation is ensured during the parallelized circuit simulation, the value of which is dynamically adapted by the control unit by the resistance which is provided in each case at the connections.
  • Fig. 1 is a flowchart showing the individual process steps of the method; 2 shows a sketch in which various further developments of the method are shown;
  • Electrical circuits that have a very large number of elements can be divided by dividing the elements, i.e. Partitioning of the elements into any number of partitions and processing of the individual partitions on different computers or processors that carry out a circuit simulation are parallelized. This can significantly accelerate the implementation of the entire circuit simulation.
  • circuits for processing in the context of a circuit simulation by a computer are usually in a circuit description language 101, for example in the so-called language SPICE, which is described in document [1].
  • the method is in no way restricted to a description of the electrical circuit in a circuit description language and also not to the use of the special circuit description language SPICE.
  • the graph shows the corresponding nodes according to the topology of the electrical circuit.
  • the individual elements of the electrical circuit are represented by nodes of the graph.
  • an electrical circuit contains controlled sources, for example controlled current sources or controlled voltage sources, it is advantageous that both the controlling elements and the controlled source for the subsequent circuit simulation are contained together in one partition.
  • weight values G are assigned to the nodes or, depending on the interpretation of the graph, to the edges.
  • the weight values G are used to describe the computational effort to be expected for determining the electrical description quantities for the respective element of the electrical circuit, which is represented by the node or the edge to which the weight value G is assigned.
  • a measure of the computation effort required can be seen, for example, n in the number of lines of code that are required to determine the electrical description sizes for the specific element in the circuit simulation.
  • the determination of the electrical description quantities for transistors is considerably greater than the effort for determining the electrical description quantities for an electrical resistance or also for a capacitance.
  • electrical description quantities include, for. B. to understand the corresponding currents and voltages of an element of the electrical circuit.
  • a placement process is carried out on the weighted graph and thus on the elements of the electrical circuit. With the placement a total length of couplings of elements of the electrical circuit is minimized.
  • aj_j elements of an adjacency matrix A which have a dimension nxn.
  • the number of elements of the electrical circuit taken into account is designated by n.
  • the matrix elements a_j of the adjacency matrix A are formed, for example, by summing all edges of the weighted graph with which an element i is coupled to a further element j.
  • XJ_ and XJ each designate a data vector with which the local position of the respective element i or j of the electrical circuit is designated within the electrical circuit.
  • F is a predefinable linear restriction quantity. It can be seen from equations (1) and (2) that this is a problem of linear programming, which, however, using the substitution:
  • conjugation gradient method is known from document [5].
  • conjugation gradient method Since, in the special case of the described in the document [5] conjugation gradient method must be assigned to at least one cell of a fixed position, it is in a Wei ⁇ ter Struktur the method advantageous in each case the far left at the edge and on the right at the edge of electrical circuit element to be placed in a fixed position. The location coordinates and thus the location vectors of these elements are thus determined and the conjugation gradient method is carried out.
  • a measure is given for a number of cut edges resulting from a possible partitioning or in another interpretation of the graph G the resulting number of edge nodes of each partition is determined. This is done, for example, using the so-called rational cut measure RC.
  • the Rational Cut Measure RC can be created, for example, according to the following rule:
  • R is a second partition
  • a weighted number of couples of the first Parti ⁇ tion is designated by the second partition, -
  • the dimension RC is determined for each possible interface of a partition within the electrical circuit between the elements of the electrical circuit. This means that for everyone Elements of the electrical circuit that could be grouped into different partitions, the dimension RC is determined. To simplify the method, however, provision is also made to determine the dimension RC only for a predeterminable number of elements.
  • the partition is mapped into a syntax to be further processed for the computer, for example again in the circuit description language SPICE.
  • the information of the respective partition for the respective element of the electrical circuit is taken into account, for example, by marking the respective element.
  • a parallelization of the circuit simulation of the electrical circuit which is advantageous in a development of the method is now achieved in that the electrical description sizes for the Elements of the electrical circuit are determined separately for each partition, with at least some of the partitions being able to be processed in parallel on several computers and / or processors. This corresponds to a parallelization of the circuit simulation.
  • the parallel processing of the partitions is controlled centrally via a central control unit ZS.
  • a central control unit ZS This means, for example, that the communication of the individual partitions follows the circuit simulation method as described in documents [2] and [3], ie the transmission of data only takes place between the central control unit ZS and the part of the partitions that is controlled centrally.
  • 2 shows the parallelized processing by a large number of SPICE files SPICE.1, SPICE.2, SPICE.3 to SPICE. N represented symbolically. These SPICE files contain the individual descriptions of the partitions in the circuit description language SPICE.
  • a circuit simulation is carried out 203 for the respective partition, for example centrally controlled by the central control unit ZS.
  • connections of the respective partition which is processed in the context of the parallelized circuit simulation, are additionally assigned a voltage source, each of which has a corresponding value from the central control unit ZS in the known methods is assigned.
  • a resistor at least in part of the connections of the respective partitions, the value of which is dynamically adjusted by the control unit ZS.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Eine Partition einer elektrischen Schaltung wird gebildet, indem die elektrische Schaltung auf einem Graphen abgebildet wird (102) und den Knoten und/oder Kanten des Graphen Gewichtswerte zugeordnet werden (103). Die Gewichtswerte beschreiben einen erforderlichen Rechenaufwand zur Ermittlung von elektrischen Beschreibungsgrößen für das jeweiligen durch den Knoten und/oder durch die Kante repräsentierte Element der elektrischen Schaltung. Auf die Elemente der elektrischen Schaltung wird ein Plazierungsverfahren angewendet (104). Ferner wird ein Maß für eine durch eine Partitionierung entstehende Anzahl von geschnittenen Kanten und/oder von Randknoten für Elemente der elektrischen Schaltung ermittelt (105). Die Elemente werden in Partitionen gruppiert, abhängig von dem zuvor ermittelten Maß (106).

Description

Beschreibung
Rechnergestutztes Verfahren zur Partitionierung einer elektrischen Schaltung
Bei der Schaltungssimulation sehr großer Schaltungen, d.h. von Schaltungen mit einer sehr großen Anzahl von Elementen ist eine serielle Bearbeitung, d.h. Ermittlung der Schaltungsgroßen durch einen Rechner sehr zeitaufwendig. Selbst Vektorrechner, die m ihrem Betrieb sehr teuer sind, benotigen einen immensen Bedarf an Rechenkapazitat und an Zeit zur Ermittlung der elektrischen Beschreibungsgroßen für eine Schaltung, die einige 100.000 Transistoren aufweist.
Zur Vermeidung der seriellen Durchfuhrung einer Schaltungssimulation kann aus diesem Grunde die elektrische Schaltung in mehrere Teile aufgeteilt werden, die dann jeweils von ver- schiedenen Rechnern bzw. Prozessoren bearbeitet werden, was zu einer parallelen Durchfuhrung der Schaltungssimulation fuhrt .
Um jedoch eine möglichst gute Parallelisierbarkeit der Er- mittlung der elektrischen Beschreibungsgroßen für die Elek- troschaltung zu erreichen, ist es sehr vorteilhaft, folgende zwei Kriterien bei der Partitionierung der elektrischen Schaltung in mehrere Teile zu beachten. Es ist von erheblicher Bedeutung, daß alle gebildeten Partitionen der elektri- sehen Schaltung möglichst gleich groß sind, um dadurch den durch die Parallelisierung erzielbaren Effekt zu verstarken. Ist eine Partition um Größenordnungen großer als die restlichen Partitionen, so ist die Bearbeitung der wesentlich größeren Partition wiederum sehr viel rechenaufwendiger als die Bearbeitung der restlichen Partitionen. Ferner ist es bei der Partitionierung wichtig, daß zwischen den einzelnen Partitio¬ nen möglichst nur eine geringe Anzahl von Verbindungen be- steht, da bei den bekannten Verfahren zur "parellelisierten" Schaltungssimulation die benotigte Übertragungskapazität, d.h. die erforderliche Kommunikation zwischen den Rechnern bzw. Prozessoren, die eweils eine Partition bearbeiten, er- heblich steigt m t steigender Anzahl von bestehenden Verbindungen zwischen den Partitionen.
Eine Sprache zur textuellen Beschreibung einer elektrischen Schaltung, welche durch einen Rechner verarbeitet werden kann, ist aus dem Dokument [1] als Schaltungssimulationsspra- che SPICE bekannt.
In den Dokumenten [2] und [3] ist beschrieben, wie eine par- allelisierte Schaltungssimulation durchgeführt werden kann, vorausgesetzt, es liegt e ne beliebige Anzahl von Partitionen der elektrischen Schaltung vor. Die Art und Weise, wie Partitionen ermittelt werden können, wird in diesen Dokumenten nicht beschrieben.
Aus den Dokumenten [4] und [7] ist ein globales Partitionie- rungsverfahren auf der sogenannten Logikebene, welche auch als Gatterebene bezeichnet wird, bekannt .
Auf der Logikebene werden diskrete Ereignisse beschrieben, mit denen πedoch keine stetigen dynamischen Eigenschaften einer elektrischen Schaltung auf der sogenannten Transistorebene, also auf der eigentlich physikalischen Ebene der elektrischen Schaltung beschrieben werden können.
Somit sind die Ergebnisse einer Schaltungssimulation, die auf Logikebene erfolgt, für einige Anwendungen unsicher und ungenau, da auch ein genauer Zeitverlauf der elektrischen Signale, der m der elektrischen Schaltung auftritt, nicht berücksichtigt werden kann.
Ferner ist eine modellhafte Beschreibung der einzelnen Gatter für die Schaltungssimulation auf Gatterebene erforderlich, wobei zur Simulation auf Tranisistorebene die Schaltungsbeschreibung mit Transistormodellen bereits vorliegt. Die modellhafte Beschreibung muß ermittelt werden, bevor das Verfahren auf Gatterebene durchgeführt werden kann.
Die sogenannte Konjugations-Gradienten-Methode ist aus dem Dokument [5] bekannt.
Eine Übersicht über verschiedene Partitionierungsvorschriften ist in [8] zu finden.
Somit liegt dem Verfahren das Problem zugrunde, ein Verfahren zur Partitionierung einer elektrischen Schaltung anzugeben, welches direkt die Elemente der elektrischen Schaltung auf Transistorebene berücksichtigt.
Das Problem wird durch das Verfahren gemäß Patentanspruch 1 gelöst .
Bei dem Verfahren wird die elektrische Schaltung auf einen Graphen abgebildet, der die gleiche Topologie wie die elektrische Schaltung aufweist. Die Kanten und/oder Knoten des Graphen werden mit Gewichtswerten gewichtet, die einen ungefähr erforderlichen Rechenaufwand zur Ermittlung elektrischer Beschreibungsgrößen für das jeweils durch die Kante und/oder Knoten repräsentierte Element der elektrischen Schaltung beschreiben.
Die Partitionen für die elektrische Schaltung in dem Graphen werden in einer Weise gebildet, daß auf die Elemente der elektrischen Schaltung ein Verfahren zur Plazierung der Elemente angewendet wird, bei dem eine Gesamtlänge von Kopplungen zwischen den Elementen in der elektrischen Schaltung mi¬ nimiert wird. Für die elektrische Schaltung wird ferner ein Maß für eine Anzahl entstehender Randknoten und/oder geschnittener Kanten von Partitionen ermittelt, die bei der Partitionierung jeweils entstehen würden. Abhängig von dem Maß werden die Partitionen gebildet, indem die Elemente m die einzelnen Partitionen gruppiert werden.
Das Verfahren weist einige erhebliche Vorteile gegenüber dem aus dem Dokument [4] bekannten Verfahren auf.
Da das Verfahren direkt auf der Transistorebene der elektrischen Schaltung arbeitet, sind die durch das Verfahren erzielten Ergebnisse bei einer spateren Schaltungssimulation unter Verwendung der auf die erfmdungsgemaß ermittelten Partitionen erheblich genauer und verläßlicher.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhangigen Ansprüchen.
Es ist vorteilhaft, für vorgebbare Elemente der elektrischen Schaltung zu Beginn des Verfahrens festzulegen, daß die Elemente gemeinsam m e ne Partition gruppiert werden. Durch diese Weiterbildung des Verfahrens wird es möglich sicherzu- stellen, daß beispielsweise bei gesteuerten Quellen sowohl die steuernden Elemente als auch die gesteuerte Quelle gemeinsam n einer Partition bearbeitet werden können. Ebenso ist es durch diese Weiterbildung möglich, Verbmdungsschlei- fen in der elektrischen Schaltung, die durch Hmteremander- schalten von spanungsdefinierenden Elementen wie z. B. Spannungsquellen und Induktivitäten entstehen, ebenso gemeinsam m einer Partition anzuordnen. Ferner wird es durch diese Vorgehensweise möglich, möglicherweise durch die Partitionierung und die Modellierung der Schnittstellen entstehende Kurzschlüsse zu vermeiden.
Durch die Weiterbildung des Verfahrens, daß mehreren Kanten und/oder Knoten des Graphen ein gemeinsamer Gewichtswert zugeordnet wird, wird die Durchfuhrung des Verfahrens durch ei- nen Rechner weiter beschleunigt, da bei dieser Weiterbildung eine geringere Anzahl von Gewichtswerten im Rahmen des Verfahrens berücksichtigt werden müssen. Ferner ist es vorteilhaft, mehrere Partitionen für die elektrische Schaltung zu bilden, für die Partitionen die entsprechenden Graphen der Partitionen wieder auf die elektrische Schaltung abzubilden und die entstehenden Partitionen der elektrischen Schaltung parallel auf verschiedenen Rechnern bzw. Prozessoren zu verarbeiten. Durch diese Parallelisierung wird eine Schaltungssimulation einer sehr großen Schaltung erheblich schneller durchfuhrbar, als es bei einer rein „seriellen" Schaltungssimulation möglich ist.
Ferner ist es vorteilhaft, bei der parallelisierten Schaltungssimulation die Verarbeitung der einzelnen Partitionen zentral zu steuern. Auf diese Weise wird eine geregelte Schaltungssimulation mit möglichst geringem Kommunikationsaufwand realisiert.
Ferner ist es vorteilhaft, den einzelnen Anschlüssen der Partitionen, die mit Komponenten, die nicht m der Partition liegen, gekoppelt sind, zusätzlich mit einer Spannungsquelle und einem Wiederstand zu versehen, wobei der Spannungsquelle jeweils von einer zentralen Steuereinheit, die die paralleli- sierte Bearbeitung der Partitionen steuert, die elektrischen Randbeschreibungsgroßen zugewiesen werden. Durch den Wider- stand, der jeweils n den Anschlüssen vorgesehen ist, wird die Konvergenz der Schaltungssimulation wahrend der parallelisierten Schaltungssimulation gewahrleistet, deren Wert durch die Steuereinheit dynamisch angepaßt wird.
In den Figuren ist ein Ausfuhrungsbeispiel des Verfahrens dargestellt, welches im weiteren naher erläutert wird.
Es zeigen
Fig. 1 ein Ablaufdiagramm, m dem die einzelnen Verfahrensschritte des Verfahrens dargestellt sind; Fig. 2 ein Skizze, in der verschiedene Weiterbildungen des Verfahrens dargestellt sind;
Elektrische Schaltungen, die eine sehr große Anzahl von Ele- menten aufweisen, können durch Aufteilung der Elemente, d.h. Partitionierung der Elemente in eine beliebige Anzahl von Partitionen und eine Bearbeitung der einzelnen Partitionen auf verschiedenen Rechnern bzw. Prozessoren, die eine Schaltungssimulation durchfuhren, parallelisiert werden. Damit kann die Durchfuhrung der gesamten Schaltungssimulation erheblich beschleunigt werden.
Damit jedoch die Parallelisierung möglichst optimal ausgestaltet ist, müssen die einzelnen Partitionen sorgfältig be- stimmt werden.
Dabei ist es wichtig, zum einen auf eine ungefähr einheitliche Große der Partition zu achten und zum anderen darauf zu achten, daß die einzelnen Partitionen keine zu große Anzahl von Anschlüssen "nach außen", beispielsweise Kopplungen mit mit anderen, nicht in der Partition liegenden Elementen aufweisen.
Elektrische Schaltungen liegen zur Bearbeitung im Rahmen ei- ner Schaltungssimulation durch einen Rechner üblicherweise in einer Schaltungsbeschreibungssprache vor 101, beispielsweise in der sog. Sprache SPICE, welche in dem Dokument [1] beschrieben ist.
Das Verfahren ist jedoch in keinster Weise auf eine Beschreibung der elektrischen Schaltung in einer Schaltungsbeschreibungssprache und ebenso wenig auf die Verwendung der speziellen Schaltungsbeschreibungssprache SPICE beschrankt.
In einem ersten Verfahrensschritt 102 wird die elektrische
Schaltung auf einem Graphen abgebildet, der die gleiche Topo- logie aufweist wie die elektrische Schaltung. Dies erfolgt beispielsweise ausgehend von der in der Schaltungsbeschreibungssprache SPICE vorliegenden elektrischen Schaltung. Der Graph weist entsprechend der Topologie der elektrischen Schaltung die entsprechenden Knoten auf. Die einzelnen Ele- mente der elektrischen Schaltung werden durch Knoten des Graphen repräsentiert .
Je nach Interpretation des Graphen ist es jedoch ebenso möglich, die einzelnen Elemente der elektrischen Schaltung auf Kanten zwischen den Knoten des Graphen abzubilden.
In einer Weiterbildung des Verfahrens ist es vorteilhaft, zu Beginn des Verfahrens einzelne Elemente der elektrischen Schaltung zu markieren, d.h. für die entsprechenden markier- ten Elemente festzulegen, daß die markierten Elemente im weiteren Verfahren jeweils gemeinsam einer Partition zugeordnet werden. Es können verschiedene Markierungen verschiedene Elemente zu unterschiedlichen Partitionen zuweisen. Es ist auch vorgesehen, Elemente lediglich in einer Weise zu markieren, die derart von dem Rechner, der das Verfahren durchführt, interpretiert wird, daß die jeweils paarweisen Elemente einer Partition zugeordnet werden.
Dabei ist es vorteilhaft, beispielsweise folgende Spezialfäl- le einer elektrischen Schaltung zu berücksichtigen. Enthält eine elektrische Schaltung gesteuerte Quellen, beispielsweise gesteuerte Stromquellen oder gesteuerte Spannungsquellen, so ist es vorteilhaft, daß sowohl die steuernden Elemente als auch die gesteuerte Quelle für die spätere Schaltungssimula- tion gemeinsam in einer Partition enthalten sind.
Ferner ist es vorteilhaft, gekoppelte Induktivitäten ebenso jeweils einer gemeinsamen Partition zuzuordnen. Auch ist es wichtig, in einer Weiterbildung des Verfahrens zu berücksich- tigen, daß durch die Partitionierung und deren algorithmische Verarbeitung mittels eines Rechners keinerlei Kurzschlüsse auftreten dürfen. In einem weiteren Schritt 103 werden den Knoten bzw. je nacn Interpretation des Graphen den Kanten Gewichtswerte G zugeordnet. Mit den Gewichtswerten G wird beschrieben, welcher Rechenaufwand ungefähr zur Ermittlung von elektrischen Beschreibungsgroßen für das jeweilige Element der elektrischen Schaltung, welches durch den Knoten bzw. die Kante repräsentiert wird, der der Gewichtswert G jeweils zugewiesen wird, zu erwarten ist.
Ein Maß für den benotigten Rechenaufwand ist beispielsweise n der Anzahl der Codezeilen zu sehen, der zur Ermittlung der elektrischen Beschreibungsgroßen für das jeweils spezifische Element im Rahmen der Schaltungssimulation benötigt wird. Als groben Maßstab ist hier anzumerken, daß die Ermittlung der elektrischen Beschreibungsgrößen für Transistoren erheblich großer ist als der Aufwand zur Ermittlung der elektrischen Beschreibungsgroßen für einen elektrischen Widerstand oder auch für eine Kapazität. Die Wahl der Gewichtswerte G ist je- doch äußerst unkritisch und stellt lediglich ein ungefähres Großenverhaltnis des benotigten Rechenaufwandes dar. Es ist sogar ausreichend, beispielsweise einem Knoten bzw. einer Kante, die einen Transistor repräsentiert, einen hohen Gewichtswert G, z. B. den Gewichtswert G = 300 zuzuordnen und den Knoten bzw. den Kanten, die einen Widerstand oder eine Kapazität repräsentieren, einen kleinen Gewichtswert, beispielsweise einen Gewichtswert G = 1 oder sogar einen Gewichtswert G = 0.
Unter elektrischen Beschreibungsgrößen sind in diesem Zusammenhang z. B. die entsprechenden Ströme und Spannungen eines Elementes der elektrischen Schaltung zu verstehen.
In einem weiteren Schritt 104 wird auf den gewichteten Gra- phen und somit auf die Elemente der elektrischen Schaltung ein Plazierungsverfahren durchgeführt. Mit dem Plazierungs- verfahren wird eine Gesamtlänge von Kopplungen von Elementen der elektrischen Schaltung minimiert.
Dies kann allgemein mit jedem beliebigen Plazierungsverfahren erfolgen. Beispielsweise kann dies auch mit den Plazierungsverfahren, die in dem Dokument [4] beschrieben sind, erfolgen.
Im weiteren werden zwei Möglichkeiten zur Verwendung der Pla- zierungsverfahren im Rahmen der Partitionierung von Elementen der elektrischen Schaltung auf Transistorebene näher erläutert.
In einem ersten vorteilhaft verwendbaren Platzierungsverfah- ren wird eine lineare Zielfunktion der folgenden Form verwendet:
Figure imgf000011_0001
mit
n
Figure imgf000011_0002
i=l
Mit aj_j werden Elemente einer Adj azenzmatrix A bezeichnet, die eine Dimension n x n aufweist. Dabei wird mit n die Anzahl der berücksichtigten Elemente der elektrischen Schaltung bezeichnet. Die Matrixelemente a_j der Adj azenzmatrix A werden beispielsweise durch Summierung aller Kanten des gewich- teten Graphen, mit denen ein Element i mit einem weiteren Element j gekoppelt ist, gebildet. Mit XJ_ und XJ wird jeweils ein Datenvektor bezeichnet, mit dem die örtliche Position des jeweiligen Elements i bzw. j der elektrischen Schaltung innerhalb der elektrischen Schaltung bezeichnet wird. Mit f wird eine vorgebbare lineare Beschränkungsgröße bezeichnet. Aus den Gleichungen (1) und (2) ist erkennbar, daß es sich um ein Problem der linearen Programmierung handelt, welches jedoch unter Verwendung der Substitution:
xiD
<ι
*i j
m ein Problem der quadratischen Programmierung umformuliert werden kann.
Dieses Problem kann sehr effizient mit der sog. Konjugations- Gradienten-Methode gelost werden. Die Konjugations- Gradienten-Methode ist aus dem Dokument [5] bekannt.
Es kann im Rahmen dieses Verfahrens sowohl eine eindimensio- nale Plazierung als auch eine mehrdimensionale Plazierung bestimmt werden.
Je besser die Qualität der ermittelten Plazierung ist, desto geringer ist auch die erforderliche Gesamtlange der Kopplun- gen zwischen den Elementen der elektrischen Schaltung, um die Elemente miteinander zu koppeln. Dies resultiert daraus, daß durch die Plazierungsverfahren im Rahmen der Zielfunktion die Gesamtlange der Kopplungen der Elemente der elektrischen Schaltung minimiert wird.
Durch Reduktion der benötigten Gesamtlänge der Kopplungen der Elemente wird die Anzahl von Kopplungen zwischen Partitionie- rungen bei einer im weiteren durchgeführten Partitionierung der elektrischen Schaltung verringert.
Da in dem Spezialfall der in dem Dokument [5] beschriebenen Konjugations-Gradienten-Methode mindestens eine Zelle einer festen Position zugeordnet werden muß, ist es in einer Wei¬ terbildung des Verfahrens vorteilhaft, jeweils das ganz links am Rand und ganz rechts am Rand der elektrischen Schaltung sich befindende Element auf eine feste Position zu setzen. Damit sind die Ortskoordinaten und somit die Ortsvektoren dieser Elemente festgelegt und die Konjugations-Gradienten- Methode w rd durchgeführt.
In einem weiteren Schritt 105 wird für die Elemente der elektrischen Schaltung für jedes Element bzw. für jedes Paar von Elementen, die miteinander gekoppelt sind, ein Maß für eine durch eine mögliche Partitionierung entstehende Anzahl von geschnittenen Kanten bzw. bei anderer Interpretation des Gra- phen G entstehende Anzahl von Randknoten jeweils einer Partition ermittelt. Dies erfolgt beispielsweise unter Verwendung des sog. Rational Cut Measures RC . Das Rational Cut Measure RC kann beispielsweise nach folgender Vorschrift gebildet werden:
RC -LR
L R
wobei mit
- RC das Maß für die Anzahl entstehender Randknoten bezeich- net wird,
- L eine erste Partition bezeichnet w rd,
- R eine zweite Partition bezeichnet wird,
- CLR. eine gewichtete Anzahl von Kopplungen der ersten Parti¬ tion mit der zweiten Partition bezeichnet wird, - |L| eine gewichtete Anzahl der Elemente bezeichnet wird, die die erste Partition enthalt,
- |R| eine Anzahl der Elemente bezeichnet wird, die die zwei¬ te Partition enthalt.
Details über die Art der Verwendung dieses Maßes im Rahmen des Verfahrens ist beispielsweise dem Dokument [6] beschrieben.
Zur Bestimmung der Partitionen st es vorgesehen, das Maß RC für jede mögliche Schnittstelle einer Partition innerhalb der elektrischen Schaltung zwischen den Elementen der elektrischen Schaltung zu ermitteln. Dies bedeutet, daß für alle Elemente der elektrischen Schaltung, die in unterschiedliche Partitionen gruppiert werden konnten, das Maß RC ermittelt wird. Zur Vereinfachung des Verfahrens ist es ebenso jedoch vorgesehen, das Maß RC nur für eine vorgebbare Anzahl von Elementen zu ermitteln.
D e Partitionierung erfolgt dann jeweils an den Stellen, an denen das Maß em lokales Minimum aufweist. Details über die Vorgehensweise hierfür sind ebenso in dem Dokument [6] be- schrieben.
Eine mögliche zweite Vorgehensweise zur Plazierung der Elemente und somit zur Bildung der Partitionen ist dem Kapitel 3 des Dokuments [4] dargestellt.
Zu betonen ist jedoch, daß das in dem Dokument [4] und in allen weiteren Dokumenten beschriebene Plazierungsverfahren jeweils sich lediglich auf die Gatterebene der Beschreibung einer elektrischen Schaltung bezieht.
Unter Verwendung der ursprunglichen Beschreibung der elektrischen Schaltung, beispielsweise in der Schaltungsbeschreibungssprache SPICE wird die Partition in eine für den Rechner weiter zu verarbeitende Syntax, beispielsweise wiederum in die Schaltungsbeschreibungssprache SPICE abgebildet. Bei dieser Abbildung wird die Information der jeweiligen Partition für das jeweilige Element der elektrischen Schaltung beispielsweise durch Markierung des jeweiligen Elementes berücksichtigt .
Durch diese Ruckabbildung 201 (vgl. Figur 2) entsteht also wiederum für den Spezialfall der Verwendung der Schaltungsbeschreibungssprache SPICE eine Liste mit den Schaltungselementen der elektrischen Schaltung sowie mit den Kopplungen und der jeweiligen Angabe der Partition, der das jeweilige Element zugeordnet wurde . In einer Weiterbildung des Verfahrens ist es vorteilhaft, dieses Verfahren für eine beliebige Zahl von Partitionen durchzufuhren, d.h. die elektrische Schaltung wird m eine beliebige Anzahl von Partitionen unterteilt. Bei dieser Wei- terbildung entstehen entsprechend der Anzahl gebildeter Partitionen partitionsspezifische Listen mit den Elementen der elektrischen Schaltung der Schaltungsbeschreibungssprache SPICE 202. Eine m einer Weiterbildung des Verfahrens vorteilhafte Parallelisierung der Schaltungssimulation der elek- frischen Schaltung wird nunmehr dadurch erreicht, daß die elektrischen Beschreibungsgroßen für die Elemente der elektrischen Schaltung für jede Partition separat ermittelt werden, wobei mindestens ein Teil der Partitionen parallel auf mehreren Rechnern und/oder Prozessoren bearbeitet werden kann. Dies entspricht einer Parallelisierung der Schaltungssimulation.
In einer Weiterbildung des Verfahrens ist es ferner vorgesehen, mehreren Knoten bzw. Kanten des Graphen G einen gemem- samen Gewichtswert zuzuordnen. Durch diese Vorgehensweise wird der benotigte Rechenaufwand reduziert.
Verfahren zur parallelisierten Schaltungssimulation auf verteilten Prozessoren, bzw. verteilten Rechnern sind beispiels- weise aus dem Dokument [2] und [3] bekannt. Diese können ohne Einschränkung auf die durch das Verfahren gebildeten Partitionen angewendet werden.
Ferner ist es in einer Weiterbildung des Verfahrens vorge- sehen, die parallele Verarbeitung der Partitionen über eine zentrale Steuereinheit ZS zentral zu steuern. Dies bedeutet beispielsweise, daß die Kommunikation der einzelnen Partitionen dem Verfahren der Schaltungssimulation, wie sie den Dokumenten [2] und [3] beschrieben ist, d.h. die Uber- mittlung von Daten lediglich zwischen der zentralen Steuereinheit ZS und dem Teil der Partitionen erfolgt, der zentral gesteuert wird. In Fig. 2 ist die parallelisierte Verarbeitung durch eine Vielzahl von SPICE-Dateien SPICE.1, SPICE.2, SPICE.3 bis SPICE. N symbolisch dargestellt. In diesen SPICE-Dateien sind die einzelnen Beschreibungen der Partitionen m der Schaltungsbeschreibungssprache SPICE enthalten.
Es wird für die jeweilige Partition eine Schaltungsimulation durchgeführt 203, beispielsweise zentral gesteuert von der zentralen Steuereinheit ZS.
Ferner ist es m einer Weiterbildung des Verfahrens vorgesehen, mindestens einen Teil der Anschlüsse der jeweiligen Partition, welche im Rahmen der parallelisierten Schaltungssimu- lation bearbeitet wird, zusatzlich eine Spannungsquelle zuzuweisen, welcher jeweils im Rahmen der bekannten Verfahren von der zentralen Steuereinheit ZS ein entsprechender Wert zugewiesen wird. Zur Gewahrleistung der Konvergenz des iterativen Verfahrens aus dem Dokument [2] und [3] ist es vorteilhaft, zumindest bei einem Teil der Anschlüsse der jeweiligen Partitionen zusatzlich einen Widerstand vorzusehen, dessen Wert von der Steuereinheit ZS dynamisch angepaßt wird.
Im Rannten dieses Dokumentes wurden folgende Veröffentlichungen zitiert:
[1] I. Hoefer, H. Nielinger, SPICE Analyseprogramm für elektronische Schaltungen, Springer Verlag, Berlin, B, ISBN 3-540-15160-5, S. 7 bis 22, 1985
[2] U. Wever, Q. Zheng et al, Domain Decomposition
Methods for Circuit Simulation, Proceedmgs of the 8th Workshop on Parallel and Distributed Simulation, PADS '94 Edinburgh, Scotland, UK, ZS, S. 183-186, Juli 1994
[3] U. Wever & Q. Zheng, Parallel Transient Analysis for Circuit Simulation, Proceedings of the 29th Annual Hawaii International Conference on System Sciences, ZS, S. 442 bis 447, 1996
[4] B. Riess et al, Partitioning Very Large Circuits Using Analytical Placement Techniques, Proceed gs of the 31st ACM/IEEE Design Autmation Conference, S. 646 bis 651, 1994
[5] G. Sigl et al, Analytical Placement: A Linear or a Quadratic Objective Function?, Proceedings of the 28th ACM/IEEE DAC, S. 427 - 432, 1991
[6] L. Hagen und A. B. Kahng, Fast Spectral Methods for Ratio Cut Partitioning and Clustering, IEEE/ACM International Conference on Computer-Aided Design, S. 10 - 13, 1991
[7] Ch. Cheng et al, New Spectral Linear Placement and Clustering Approach, In: 33rd Design Automation Conference, 3. - 7. Juni, Las Vegas, S. 88 - 93, 1996 F. Johannes, Partitioning of VLSI Circuits and Systems, 33rd Design Automation Conference, 3. - 7. Juni, Las Vegas, S. 83 - 87, 1996

Claims

Patentansprüche
1. Rechnergestutztes Verfahren zur Partitionierung einer elektrischen Schaltung, - bei dem die elektrische Schaltung auf einen Graphen abgebildet wird, der die gleiche Topologie aufweist wie die elektrische Schaltung,
- bei dem Knoten und/oder Kanten des Graphen Gewichtswerte zugeordnet werden, mit denen ein erforderlicher Rechenaufwand zur Ermittlung von elektrischen Beschreibungsgroßen für Elemente der elektrischen Schaltung, die durch den jeweiligen Knoten und/oder durch die jeweilige Kante repräsentiert werden, beschrieben wird,
- bei dem auf die Elemente ein Verfahren zur Plazierung der Elemente der elektrischen Schaltung angewendet wird,
- bei dem bei dem Verfahren zur Plazierung der Elemente eine Gesamtlange von Kopplungen zwischen den Elementen minimiert wird,
- bei dem für die elektrische Schaltung ein Maß für eine An- zahl entstehender geschnittener Kanten und/oder entstehender
Randknoten von Partitionen der elektrischen Schaltung bei der Partitionierung, ermittelt wird, und
- bei dem abhangig von dem Maß die Elemente in Partitionen gruppiert werden.
2. Verfahren nach Anspruch 1, bei dem zu Beginn des Verfahrens eine Gruppierung von Elementen der elektrischen Schaltung durchgeführt wird, für die jeweils festgelegt wird, daß diese Elemente gemeinsam einer Partition zugeordnet werden.
3. Verfahren nach Anspruch 2, bei dem bei der Gruppierung der Elemente der elektrischen Schaltung mindestens eine der folgenden Vorschriften angewen- det wird: - Elemente einer gesteuerten Quelle, mindestens ein steuerndes Element und die gesteuerte Quelle, werden gemeinsam einer Partition zugeordnet,
- Verbindungsschleifen m der elektrischen Schaltung, die werden gemeinsam einer Partition zugeordnet,
- es dürfen keine Kurzschlüsse durch die Partitionierung und/oder durch eine Modellierung einer Schnittstelle entstehen.
4. Verfahren nach einem der Ansprüche 1 bis 3, be dem mehreren Knoten und/oder Kanten des Graphen ein gemeinsamer Gewichtswert zugeordnet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Graph der Partition abgebildet wird auf die elektrische Schaltung, wobei die Partition die Elemente der elektrischen Schaltung aufweist entsprechend der durchgeführten Partitionierung .
6. Verfahren nach einem der Ansprüche 1 bis 5,
- bei dem mehrere Partitionen durch mehrfache Durchfuhrung des Verfahrens gebildet werden, und
- bei dem die elektrischen Beschreibungsgroßen für die Elemente der elektrischen Schaltung für jede Partition ermittelt werden, wobei mindestens ein Teil der Partitionen parallel auf mehreren Rechnern und/oder Prozessoren bearbeitet wird.
7. Verfahren nach Anspruch 6, bei dem die parallele Verarbeitung der Partitionen zentral gesteuert wird.
8. Verfahren nach Anspruch 7, bei dem mindestens ein Teil der Partitionen in einer Weise zentral gesteuert werden, daß alle Anschlüsse der jeweiligen Partition nur mit einer zentralen Steuereinheit gekoppelt sind und somit eine Übermittlung von Daten nur zwischen der zentralen Steuereinheit und mindestens dem Teil der Partitio¬ nen erfolgt .
9. Verfahren nach Anspruch 8, bei dem mindestens einem Teil der Anschlüsse der jeweiligen Partition zusätzlich eine Spannungsquelle zugewiesen wird, deren Wert wahrend der Ermittlung der elektrischen Beschrei¬ bungsgroßen von der zentralen Steuereinheit vorgegeben wird.
10. Verfahren nach Anspruch 9, bei dem mindestens einem Teil der Anschlüsse der jeweiligen Partition zusatzlich ein Widerstand zugewiesen wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem das Maß für die Anzahl entstehender geschnittener
Kanten und/oder entstehender Randknoten jeweils nach der folgenden Vorschrift gebildet wird:
C D
RC = ±±^— , wobei mit
|L| • |R|
- RC das Maß für die Anzahl entstehender geschnittener Kanten und/oder entstehender Randknoten bezeichnet wird,
- L eine erste Partition bezeichnet wird,
- R eine zweite Partition bezeichnet wird, - CLR eine Anzahl von Kopplungen der ersten Partition mit der zweiten Partition bezeichnet wird,
- |L| eine gewichtete Anzahl der Elemente bezeichnet wird, die die erste Partition enthalt,
- |R| eine gewichtete Anzahl der Elemente bezeichnet wird, die die zweite Partition enthalt.
PCT/DE1997/002588 1996-11-18 1997-11-06 Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung WO1998022896A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE59709871T DE59709871D1 (de) 1996-11-18 1997-11-06 Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung
JP52306598A JP3542137B2 (ja) 1996-11-18 1997-11-06 電気回路のパーティショニングのためのコンピュータ支援された方法
US09/308,304 US6341364B1 (en) 1996-11-18 1997-11-06 Computer assisted method of partitioning an electrical circuit
EP97949875A EP0938716B1 (de) 1996-11-18 1997-11-06 Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19647620.8 1996-11-18
DE19647620 1996-11-18

Publications (1)

Publication Number Publication Date
WO1998022896A1 true WO1998022896A1 (de) 1998-05-28

Family

ID=7811986

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1997/002588 WO1998022896A1 (de) 1996-11-18 1997-11-06 Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung

Country Status (6)

Country Link
US (1) US6341364B1 (de)
EP (1) EP0938716B1 (de)
JP (1) JP3542137B2 (de)
DE (1) DE59709871D1 (de)
TW (1) TW359785B (de)
WO (1) WO1998022896A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6530070B2 (en) * 2001-03-29 2003-03-04 Xilinx, Inc. Method of constraining non-uniform layouts using a uniform coordinate system
JP3790129B2 (ja) * 2001-06-14 2006-06-28 株式会社東芝 プロセスシミュレータ応用制御装置及び方法
US20050021316A1 (en) * 2003-04-23 2005-01-27 Bela Bollobas Modeling directed scale-free object relationships
US8312049B2 (en) * 2003-06-24 2012-11-13 Microsoft Corporation News group clustering based on cross-post graph
US11010516B2 (en) * 2018-11-09 2021-05-18 Nvidia Corp. Deep learning based identification of difficult to test nodes

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341308A (en) * 1991-05-17 1994-08-23 Altera Corporation Methods for allocating circuit elements between circuit groups
US6080204A (en) * 1997-10-27 2000-06-27 Altera Corporation Method and apparatus for contemporaneously compiling an electronic circuit design by contemporaneously bipartitioning the electronic circuit design using parallel processing
US6189130B1 (en) * 1998-04-30 2001-02-13 International Business Machines Corporation System and method for determining density maps in hierarchical designs

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
B. RIESS ET AL: "Partitioning Very Large Circuits Using Analytical Placement Techniques", PROCEEDINGS OF THE 31ST ACM/IEEE DESIGN AUTOMATION CONFERENCE, 6 June 1994 (1994-06-06), pages 646 - 651, XP000489051 *
G.-G. HUNG ET AL: "Improving the Performance of Parallel Relaxation-Based Circuit Simulators", IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 12, no. 11, November 1993 (1993-11-01), NEW YORK, US, pages 1762 - 1774, XP000450933 *
J. LI ET AL: "New Spectral Linear Placement and Clustering Approach", 33RD DESIGN AUTOMATION CONFERENCE, 3 July 1996 (1996-07-03) - 7 July 1996 (1996-07-07), LAS VEGAS, NV, US, pages 88 - 93, XP002058127 *
T. KAGE ET AL: "A Circuit Partitioning Approach for Parallel Circuit Simulation", IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS, COMMUNICATIONS AND COMPUTER SCIENCES, vol. E77-A, no. 3, March 1994 (1994-03-01), TOKYO, JP, pages 461 - 465, XP000450882 *

Also Published As

Publication number Publication date
JP3542137B2 (ja) 2004-07-14
US6341364B1 (en) 2002-01-22
DE59709871D1 (de) 2003-05-22
EP0938716A1 (de) 1999-09-01
TW359785B (en) 1999-06-01
EP0938716B1 (de) 2003-04-16
JP2001503898A (ja) 2001-03-21

Similar Documents

Publication Publication Date Title
DE69521507T2 (de) System und verfahren zur auf einem modell basierender prüfung von lokalen entwurfsregeln
Kämmerer et al. Worst-case recovery guarantees for least squares approximation using random samples
DE69031028T2 (de) System zum physikalischen Entwurf von Datenbanken
DE69321124T2 (de) Verfahren zur simulation einer elektronischen schaltung mit verbesserter genauigkeit.
DE4325095A1 (de) Verfahren und Vorrichtung zur verzögerten Baugruppenbestimmung
DE112015002183T5 (de) Computerimplementiertes System und Verfahren zum Übersetzen von Verifizierungs-Befehlen eines elektronischen Designs
DE69232026T2 (de) Entwurfssystem zur Platzierung von Elementen
DE10226947A1 (de) Softwaretool zur Erzeugung von Streuparametermodellen von N-Tor-Konzentriertes-Element-Schaltungen zur Verwendung bei SPICE-Simulatoren
EP0938716B1 (de) Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung
DE69127798T2 (de) Verfahren und Gerät zum Organisieren und Analysieren von Zeitsteuerungsinformationen
DE102021203251B3 (de) Digitale Pathologie unter Verwendung eines künstlichen neuronalen Netzes
EP1062604B1 (de) Verfahren und vorrichtung zur ermittlung einer störung eines technischen systems
EP3968212B1 (de) Computerimplementiertes verfahren zum bereitstellen von schaltzustandsdaten
DE19626984C1 (de) Verfahren zur rechnergestützten Ermittlung einer Systemzusammenhangsfunktion
EP1008075B1 (de) Rechnergestütztes verfahren zur partitionierung einer elektrischen schaltung
EP1068580B1 (de) Verfahren zum vergleich elektrischer schaltungen
DE10313949A1 (de) Schaltungsentwurfsduplizierungssystem
DE10100168A1 (de) Entwurf von Schaltungen mit Abschnitten unterschiedlicher Versorgungsspannung
DE102004003100A1 (de) Verfahren zum Auflösen nicht richtig angepaßter graphischer Symbole bei einem rechnergestützten Entwurf integrierter Schaltungen
EP1212691B1 (de) Rechnergestütztes verfahren zur parallelen berechnung des arbeitspunktes elektrischer schaltungen
DE102004020258A1 (de) Verfahren und System zum Lesen von Magnetspeicher
DE112022005581T5 (de) Definition einer analogen informationsmodell-objektklasse
DE10231304A1 (de) Verfahren und Vorrichtung zur Berechnung der elektromagnetischen Feldintensität
DE69721841T2 (de) Ein verfahren zum speichern von layout-daten, routingverfahren und elektronische vorrichtung
DE102020118626A1 (de) Verfahren und Vorrichtungen zur Berechnung eines Zustands eines elektromechanischen Objekts

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1997949875

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 09308304

Country of ref document: US

ENP Entry into the national phase

Ref country code: JP

Ref document number: 1998 523065

Kind code of ref document: A

Format of ref document f/p: F

WWP Wipo information: published in national office

Ref document number: 1997949875

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1997949875

Country of ref document: EP