WO1998008304A1 - Verzögerungsarmer pegelumsetzer mit schutzschaltung - Google Patents

Abstract

Bei einer bekannten Schaltungsanordnung zur Pegelumsetzung steigt die Verzögerungszeit durch Einfügen einer Schutzschaltung in die Eingangsanschlüsse überproportional an. Durch eine besondere Beschaltung wird eine Reduktion der durch die Schutzschaltung eingebrachten Verzögerung erreicht.

Description

Beschreibung

Verzögerungsarmer Pegelumsetzer mit Schutzschaltung

Der Anmeldungsgegenstand betrifft eine Schaltungsanordnung zur Pegelumsetzung gemäß dem Oberbegriff des Anspruchs l .

Eine Schaltungsanordnung, die die Merkmale des Oberbegriffs aufweist, ist aus IEEE Journal of solid-state circuits, Vol 23, No.l, Feb. 1988, Page 59-66, Barbara Chappell, "Fast CMOS ECL Receivers With 100-mV Worst-Case Sensitivity" bekannt.

Für schnelle digitale Systeme, z.B. ÜbertragungsSysteme oder ATM(Asynchronous Transfer Mode) -Vermittlungen werden hochko - plexe CMOS (Complementary Matal Oxid Silicon) -Bausteine gemeinsam mit schnellen ECL (Emitter Coupled Logic) -Bausteinen eingesetzt. Die CMOS-Bausteine weisen Datenraten an den Ein- und/oder Ausgängen auf, die derzeit bei 200 Mbit/s liegen unter Verwendung der in Entwicklung befindlichen 0.35μm-CMOS- Technologie erwartet man Datenraten von bis zu 1 Gbit/s. Die ECL-Bausteine werden z.B. als Treiber für Leitungen, die Daten oder Takte übertragen, oder als Treiber von Laserdioden an der Schnittstelle zwischen elektrischer Schaltung und optischer Übertragungsstrecke eingesetzt. Seitdem die CMOS- Technologie in den ursprünglich von der ECL-Technologie beherrschten Geschwindigkeitsbereich eingedrungen ist, werden komplexe CMOS-Schaltungen zunehmend mit sehr schnellen bipolaren ECL-Schaltungen kombiniert.

CMOS-Schaltungen werden typischerweise mit einer vom Bezugspotential GND (für: ground) aus positiven VersorgungsSpannung VDDh von 3,3 V bis 5 V betrieben, wobei die Tendenz mit kleiner werdenden Strukturgrößen zu niedrigeren Versorgungsspannungen geht. Bei ECL-Schaltungen weisen die logischen Pegel einen geringen Spannungsabst nd zu dem hohen Betriebsspannungspotential auf, wobei der Spannungsabstand nahezu unabhängig von der Höhe der VersorgungsSpannung ist . Aus diesen Gründen werden ECL-Schaltungen im allgemeinen mit dem hohen Betriebsspannungspotential als Bezugεpotential mit negativer Versorgungsspannung VEE von typisch 3,3 V bis 5,2 V betrieben. Zur Reduktion der Verlustleistung werden die Ausgänge von ECL-Schaltungen häufig mit einer Verεorgungsspannung VTT betrieben, die gegenüber dem Bezugspotential eine negative Spannung von typischerweise 2V aufweist und deren Spannungs- höhe geringer ist als die Versorgungsspannung VEE.

In BiCMOS (Bipolar-Complementary-Matal-Oxid-Silicon) -

Technologie hergestellte Integrierte Bausteine weisen an den Ein- und Ausgängen zu ECL-Schaltungen kompatible Schaltungs- abschnitte und CMOS-Schaltungsabschnitte zur Verarbeitung von Daten auf. Bei diesen Bausteinen kann durchaus 2/3 der insge- samt anfallenden Verlustleistung in den den Ein- und Ausgängen zugeordneten Schaltungsabschnitten anfallen.

EC -Schaltungen und CMOS-Schaltungen, die auf der selben Baugruppe angeordnet sind und die eine gemeinsame Spannungver- sorgung haben, können unter Anwendung der bekannten PECL

(Pseudo-Emitter-Coupled-Logic) oder SECL (Shifted-Emitter- Coupled-Logic) Schaltungsart als Schnittstelle sinnvoll zusammenwirken. In beiden Fällen werden die bipolaren ECL- Schaltungen mit positiver Versorgungsspannung (VCC ist 3.3 bis 5.2 V) betrieben. Die Signale werden dann gegen eine positive Spannung von VTT = VCC - 2.0 V abgeschlossen. Die zugehörigen CMOS-Schaltungen sind nicht optimal schnell.

Bei einer Weiterleitung von Signalen mit hoher Datenrate von einem Sender auf einer Baugruppe zu einem Empfänger auf einer anderen Baugruppe, im folgenden auch als baugruppenwechselnde Signale bezeichnet, ist ein Abschluß mittels eines Parallel- Widerstandes erforderlich. Sind Sender und Empfänger unterschiedlich mit lokal erzeugten Spannungen versorgt und sind Signale gegen diese Spannungen abgeschlossen, können beim

Einschalten oder beim Ausfall einer Spannungsversorgung Ströme über Abschlußwiderstand und ESD (Electronic Stress De- sign) -Schutzstruktur fließen. Bei PECL würde mit VTT=3.0 V über den Abschlußwiderstand (50 Ohm) und die Schutzdiode der Ausgangstufe (VF = 0.7V) ein Strom von 46 mA fließen. Dieser Problematik kann unter Hinnahme des Aufwandes für zusätzliche Schutzbeschaltungen abgeholfen werden.

Die Verlustleistung bei abgeschlossenen Leitungen ist proportional zum Signalhub, solange der Ausgangsstrom aus einer vorgegebenen Versorgungsquelle stammt. Wird der Hub kleiner, kann durch eine zusätzliche Versorgungsguelle mit einer niedrigeren Spannungshöhe VTT überproportional Verlustleistung eingespart werden. Bei der VersorgungsSpannung der CMOS- Schaltungen geht die Tendenz, nachdem mit der Einführung von 3.3 V der erste Schritt getan ist, in Richtung einer weiteren Reduzierung. Mit dieser Entwicklung kann die bipolare Schaltungstechnik nicht schritthalten, da für komplexe Gatter mehrere PN-Übergänge gebraucht werden. Bei PECL ist absehbar, daß CMOS-Schaltungen mit reduzierter Versorgungsspannung zuerst am Ausgang keine ausreichenden "H"-Pegel mehr bringen, bei weiterer Reduktion liegt dann der Pegel ausserhalb der CMOS-VersorgungsSpannung.

Die LVDS(Low Voltage for Differential Signals) -Definition kann von realen Schaltungen nur teilweise verwirklicht wer- den. Von der LVDS-abgeleitete Schaltungen z.B. mit höherem Signalpegel oder geringerem Common- ode-Range (Gleichtaktbereich) sind bis 500 MHz in CMOS (0.5μm- Technologie) realisierbar. LVDS ist derzeit mit ECL eingeschränkt kompatibel, verlangt aber bei weiteren Reduktionen der CMOS-Versorgungsspannung Änderungen im Bezug der ECL- Versorgung.

Bei der bekannten Sehaltungsanordnung macht es sich störend bemerkbar, daß bei Einfügen einer SchutzSchaltung in einen Eingangsanschluß die von der Schaltungsanordnung eingebrachte Verzögerung erheblich ansteigt. Die Aufgabe wird durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 gelöst.

Der Anmeldungsgegenstand bringt durch eine einfache Maßnahme eine Reduzierung des durch die Einfügung der Schutzschaltung verursachten Verzögerungsanstieges mit sich. Der Anmeldungsgegenstand macht sich die Erkenntnis zunutze, daß einerseits der über die Sourceelektroden fließende Strom einen Spannungsabfall an den Gateelektroden zur Folge hat; andererseits sind insbesondere die Gateelektroden gegen Überspannungen zu schützen.

Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen des Anmeldungsgegenstandes.

Der Anmeldungsgegenstand wird im folgenden als Ausführungs- beispiel in einem zum Verständnis erforderlichen Umfang anhand von Figuren näher beschrieben. Dabei zeigen:

Fig l: Einen Eingangspegelumsetzer mit Beschaltung,

Fig 2 -. einen Eingangspegelumsetzer mit Beschaltung für hohen

Schutzstrukturwiderstand,

Fig 3 einen CMOS - Ausgangstreiber,

Fig 4 : eine Schaltung zur Erzeugung der Steuerspannung VBIASN Fig 5: Versorgungsspannungen und Pegellagen der vorgeschlagenen Anordnung.

Nachfolgend sind geeignete CMOS-Schaltungen für Ein- und Ausgänge beschrieben, deren Pegel dicht über dem Bezugspotential GND liegt und gegen Bezugspotential GND abgeschlossen werden. Die Schaltungen arbeiten differentiell .

Bild 1. zeigt einen aus IEEE Journal of solid-State circuits, Vol 23, No.l, Feb. 1988, Page 59-66, Barbara Chappell, "Fast CMOS ECL Receivers With 100-mV Worst-Case Sensitivity" prinzipiell bekannten Eingangs-Pegelumsetzer INGS. Er wird je nach erforderlicher Treiberleistung durch eine oder mehrere Inverterstufen IS ergänzt . Die Schaltung ist im wesentlichen mit vier Transistoren gebildet, die an den beiden Eingängen vorzugsweise mit komplementären Signalen angesteuert werden. Jeder Eingang führt auf einen Sourceanschluß eines N-Kanal- Transistors in Gateschaltung und ein Gate eines P-Kanal-

Transistors als Lasttransistor. Die eine Serienschaltung von P- und N-Kanal-Transistor erzeugt das Vorspannungspotential (Biaspotential) VBI, die zweite das Ausgangssignal SIO. Wird die Schaltung mit einfachen Signalen (Single ended) angesteu- ert, wird an den Anschluss INN der Mittenpegel des Eingangs- Signals niederohmig als Referenz angelegt. Zwischen die Anschlüsse IN bzw. INN und die eigentlichen Anschlüsse der Schalung INGS sind jeweils eine mit zwei Parallelkapazitäten und einem Längswiderstand gebildete Gehäusenachbildung, die eine SignalVerzögerung von 100 ps verursacht, sowie eine geläufige ESD-Schutzstruktur, die mit einer in Sperrichtung gepolten, parallelgeschalteten Diode, einem 50 Ohm Längswiderstand und einem parallelgeschalteten Feldeffekttransistor gebildet ist, eingefügt. Die Eingänge weisen im normalen Be- trieb mit niedrigen Signalpegeln einen Eingangsstrom von etwa 1.5 mA auf. Sie können daher nicht hochohmig angesteuert werden. Bei kapazitiver Kopplung ist eine Aufteilung des Leitungsabschlußwiderstandes notwendig. Ein Widerstand von ca. 150 Ohm (abhängig vom Signalhub und Eingangsstrom) ist direkt am Eingang erforderlich, der restliche Abschluß ist vor der Koppelkapazität anzuordnen.

Die Schaltung weist keinen Anschluß für das Bezugspotential GND auf, sie versorgt sich nur über die Eingangssignale.

Wird ein komplementäres Signal benötigt, zum Beispiel für den Takt in einer Integrierten Schaltung, wird die Eingangsschaltung zweifach eingesetzt und eingangsseitig komplementär angeschlossen.

Die Pegel der EingangsSchaltung INGS liegen, wie in Fig 5, Spalte CMOS-Eingang dargestellt, zwischen 0,4V und 0,8V, nahe am Bezugspotential und werden gegen das Bezugspotential abgeschlossen. Die Schaltung arbeitet differentiell . Bei einem Eingangshub von 0.4V beträgt die Verzögerung des Pegelwandlers weniger als 160 ps .

Die Empfindlichkeit und damit der minimal benötigte Eingangs- hub der Schaltung läßt sich durch Vergrößern der N-Kanal- Transistoren noch erhöhen, dabei erhöht sich aber auch die Umsetzzeit. In der genannten Literaturstelle wird ein Wert von 100 mV für die Eingangsempfindlichkeit angegeben.

Leistungseckwerte für eine in 0.5μm - CMOS- Technologie ausgeführte Eingangsschaltung und widrigsten (worst-case) - Bedingungen:

Die Schaltung benötigt keine externe Vorspannung (Biaspotential) . Sie kann mit höheren Pegeln wie TTL (Transistor-Transistor-Logic) und CMOS angesteuert werden. Bei Ansteuerung mit Logikpegel ist die Schaltung leckstrom- frei .

Fig 2 zeigt eine besondere Beschaltung des Eingangspegelumsetzers für einen hohen Widerstand in den Eingangsleitungen. Der hohe Widerstand kann beispielsweise durch den in Fig 2 dargestellten 200 Ohm Widerstand der Schutzstruktur gegeben sein. Die Sourceanschlüsse der N-Kanal-Transistoren sind unmittelbar mit der Kontaktierungsstelle (Pad) der integrierten Schaltung verbunden. Die Sourceanschlüsse sind also in Si- gnalrichtung vor der Schutzstruktur angeschlossen.

Das wesentliche Element der Ausgangsstufe nach Fig 3 ist durch einen Ausgangstransistor TN als Sourcefolger, insbesondere einen N-Kanal-Transistor, gegeben. Der Anschluß Drain des Ausgangstransistors ist mit der gegenüber dem Bezugspotential positiven Spannung VDD0 beaufschlagt. Wird das Gate des Ausgangstransistors TN auf Bezugspotential GND gelegt, bewirkt dies einen niedrigen Pegel "L" (LOW) am Ausgang OUT. Wird das Gate des Ausgangstranεistors TN auf die Steuerspan- nung VBIASN aufgeladen, bewirkt dies einen hohen Pegel "H"

(HIGH) am Ausgang OUT. Das Gate des Ausgangstransistors wird auf die Spannung aufgeladen, die den gewünschten Aus- gangsstrom ergibt. Die Gatespannung wird dem Ausgangεtranεi- stor über einen CMOS-Inverter INV 2 zugeführt, deεεen mit der hohen Betriebεspannung beaufschlagter Anschluεs mit der gegenüber dem Bezugspotential poεitiven Steuerεpannung VBIASN beεchaltet ist. Ein mit einem CMOS-Inverter gebildeter Vortreiber INV 1 ist an seinem mit der hohen Betriebsspannung beaufschlagten Anschlusε mit einer gegenüber dem Bezugspoten- tial positiven Spannung zwischen VDDh/2 bis VDDh, vorzugsweise jedoch mit der Steuerspannung VBIASN beaufschlagt, weil so technologiεche Schwankungen teilweiεe kompenεiert werden. Dem Eingang deε Vortreibers ist das Dateneingangεεignal DIN zugeführt. Der Sourceanschluß des Ausgangstransistors ist über eine mit zwei Parallelkapazitäten und einem Längεwiderεtand gebildete Gehäuεenachbildung, die eine SignalVerzögerung von 100 ps verursacht, mit dem Anschluß OUT verbunden. Der Anschluß OUT ist mit einer Leitung (line) verbunden, die mit einem parallelgeschalteten Abschlußwiderstand Rterm abge- schloεεen und mit einer parallelgeεchalteten Eingangskapazität Cin eines Empfängers, beiεpielεweiεe deε Eingangspegelum- setzerε nach Fig 1 oder Fig 2, belastet ist. Die Spannung VDDO, mit der der Drainanschluß des Ausgang- εtranεistors beaufεchlagt iεt, iεt durch die Versorgungεεpan- nung des Bausteins (z.B. 3.3 V), oder eine gesonderte Versor- gungsSpannung niedriger Höhe, deren Spannungshöhe maximal auf den um 0.6V erhöhten Ausgangspegel mit hohem Potential abgesenkt ist (abgesenkt bis ca. VOUT "H" + 0.6V) gegeben. Durch die Absenkung der Spannung VDDO reduziert sich die Verluεt- leiεtung, die auf dem Chip anfällt, beträchtlich. Eine ge- trennte Verεorgung der Ausgangεtreiber entkoppelt auch die internen Bausteinfunktionen von Störungen durch die Stromänderungen der Auεgänge .

Fig 4 zeigt eine Referenzschaltung zur Erzeugung der Steuer- Spannung VBIASN. Die Serienschaltung des Transistors TNR mit dem Abschlusswiderstand Rter s bildet eine εkalierte Nachbildung der Ausgangstreiberstufe als Referenzpfad. Ein Operationsverstärkers OP vergleicht die Ausgangsεpannung RTS des Re- ferenzpades mit dem Sollwert der Ausgangsspannung an RIN und regelt die SteuerSpannung über einen P-Kanal-Transiεtor TP als Längsregelstufe entεprechend nach. Die SteuerSpannung wird intern, oder bei Bedarf extern abgeblockt. Eine gute Abblockung der Steuerspannung macht den Ausgang unabhängig von der Versorgungεεpannung deε Bausteins und verhindert so, daß sich Störungen der Versorgung alε Jitter an den Ausgängen auswirken. Die SteuerSpannung kann für mehrere Ausgangstreiber verwendet werden, wobei durch Abblockung eine gegenseitige Beeinflußung der Ausgangεtreiber vermieden werden kann.

Die Referenzεchaltung nach Fig 4 bildet zusammen mit der Ausgangstreiberschaltung nach Fig 3 eine Wirkeinheit, wobei eine Referenzschaltung mit mehreren Ausgangεtreiberschaltungen zusammenzuwirken vermag .

Die Ausgangsstufe ist bezüglich Abschlußwiderstand und Aus- gangεhub einεtellbar, die Anεtiegε- und Abfallzeit iεt an 30 Ω bei 0.8 V Hub kleiner 250 ps. Wird die Versorgung der ECL- Schaltungen gegenüber der üblichen Betriebεweiεe mit negativer Verεorgung um VTT (2.0V) nach oben verεchoben (VCC=+2.0V) sind die normalen ECL-Ein-Ausgänge kompatibel zu diesen CMOS- Schaltungen.

Leistungεeckwerte für eine in 0.5μm - CMOS- Technologie auε- geführte Ausgangεschaltung und widrigsten (worst-case) - Bedingungen:

Die chipinterne Verlustleiεtung der differentiellen Ausgangs- εtufe beträgt mit :

VDDO: Versorgung der Ausgangεtranεiεtoren (z.B.

2.0V)

VHUB: Signalpegel bei "H" (z.B. 0.6V)

ROUT: Summe der Abschlußwiderstände (extern)

POUT = (VDDO - VHUB) * VHUB / ROUT typiεch:

POUT = (2.0 - 0.6) * 0.6 / 30 V*V/Ohm = 28 mW

Für single-ended Ausgangsstufen ist die chipinterne Verlustleistung bei gegebener Gleichverteilung von Pegeln mit hohem Potential "H" und Pegeln mit niedrigem Potential "L" zu halbieren. Wird der Abschlußwiderstand intern realisiert, erhöht sich die chipinterne Verlustleistung entsprechend. ECL-Bausteine werden von allen Herεtellern mit Standardschal- tungen für die Ein- und Ausgänge geliefert. Dieε iεt ein Differenzverstärker für den Eingang und ein Emitterfolger am Ausgang, der regelmäßig nach VTT = -2.0V mit 50 Ohm abge- schlössen wird. Dieser Ausgang ist bezüglich seiner Impedanz nicht Optimal, da er, praktisch unabhängig vom Lastwiderstand eine feεte AusgangsSpannung liefert. Der Ausgang iεt εehr niederohmig (die Auεgangεimpedanz beträgt ca. 6 Ohm) und reflektiert daher rücklaufende Signalwellen. In den Applikati- onsεchriften (z.B. Firma Motorola: "MECL Syεte deεign Handbook") werden verschiedene Möglichkeiten zum Leitungsabεchluß dargestellt . Mit einer Kombination von seriellem Abschluß am Sender und parallelem am Empfänger sind sicher gute Übertra- gungεeigenεchaften zu erzielen, allerdingε mit dem Nachteil eines reduzierten Signalhubε am Empfänger.

Nach Herεtellerangaben werden diese Ausgänge biε weit über 1 Ghz angeboten.

Der Ausgang der anmeldungsgemäßen CMOS-Ausgangstreiberstufe ist ein Stromausgang, er ist also hochohmig. Durch einen parallelen Abschluß ist somit der Sender optimal abgeschlosεen.

In beεonderen Fällen kann eine von der optimalen Anpasεung abweichende Unteranpaεsung, beispielsweise anstelle parallel 50 Ohm nur 80 Ohm, unter Hinnahme einer reduzierten Refe- xionsdämpfung realisiert werden. In der Referenzschaltung ist durch Anpassung des Widerstandes Rterms eine einfache Möglichkeit gegeben, eine Anpasεung an den Ausgangswiderstand sämtlicher mit der Referenzschaltung verbundenen Ausgang- εtreiberεchaltungen vorzunehmen.

In Fig 5 εind die Verεorgungεεpannungen und die Signalpegel dargeεtellt. Eine erεte Verεorgungεεpannung VCCO/VDDO (nom. 2.0 V) entspricht der Höhe nach der Abschlußspannung VTT kon- ventionell betriebener ECL-Schaltungen. Die VersorgungsSpannung der ECL-Schaltungen iεt anmeldungsgemäß um diese Spannung in den positiven Bereich verschoben. Damit wird ECL mit +2.0V und einer um 2.0V reduzierten negativen Spannung versorgt. Unter Berücksichtigung des Wirkungsgradeε eineε getakteten Spannungεwandlerε iεt eε günεtig, VEE zu erzeugen, und an der poεitiven Seite mit VDDO/VCCO zu verbinden. VCCO ist dann die Versorgungεεpannung der ECL-Ausgangsεtufe, die gleiche Spannung iεt alε VDDO die Verεorgung der CMOS- Auεgangεεtufe .

Ein derartiges System weist alεo drei Verεorgungεεpannungen auf, und zwar für

- Auεgänge 1.8 biε 2.0 V zwiεchen GND und VCC,

- ECL 3.3 bis 5.2 V zwischen VEE und VCC und

- CMOS 1.8 biε 3.3 V zwiεchen GND und VDDh

ECL und CMOS benutzen alεo für die Ausgangstreiber die glei- ehe Versorgungsεpannung. Bei den CMOS-Auεgängen wird εo 50 % der in der Integrierten Schaltung (on-chip) anfallenden Ver- luεtleiεtung (ohne interne Abεchlußwiderεtände und bei VDDh=3.3V) eingeεpart. Für zukünftige CMOS-Technologien bleibt die Kompatibilität bei unverändertem Schaltungεprinzp der vorgeschlagenen CMOS-Ein- /Ausgänge zumindest solange erhalten, biε VDDh 1.8V unterschreitet.

Die Abschlußεpannung VTT iεt für ECL nur nominal definiert. Wird unterεtellt, daß die Hersteller einen Toleranzbereich von +-10% in ihrer Spezifikation vorgesehen haben, so sollte zur Verbesεerung der Kompatibilität und Verlustleistung der Bereich auf 1.8 bis 2.0 V (oder enger) eingeεchränkt werden.

Die CMOS- Auεgangεtreiberεtufe liefert auεgangεεeitig für "H" 0.8 V, für den Standard-ECL-Eingang reicht dieε nicht ganz, wohl aber für differentielle ECL-Eingänge. Für εingle-ended Verbindungen wird der "H" -Pegel deε CMOS-Ausgangs vergrößert, oder VTT reduziert .

Für optimale Funktion der CMOS - Eingänge sollte der "L"- Pegel möglichst nahe bei GND liegen (0 - 0.2V) . Der dargestellte Eingangspegel liegt höher, iεt alεo nicht optimal. Eine Verringerung von VTT senkt den Ausgangspegel von ECL und verhilft auch hier zu besserer Kompatibilität.

Anmeldungsgemäß arbeitet also der Sender (Ausgangstreiber) mit dem Empfänger (Eingangεpegelumεetzer) über das gemeinsame Bezugεpotential 0V zusammen. Diese Potentialebene ist auch in größeren System niederohmig verbunden. Arbeiten Sender und Empfänger über parallele Abεchlußwiderεtände zusammen, was zumindest für schnelle baugruppenwechselnde Signale unabding- bar scheint, vermeidet das gemeinsame Potential, daß Ausgleichsströme über die Abschlußwiderεtände fließen. Wird daε Signal nicht getrieben, weil der Sender noch nicht verεorgt ist, oder eine Leitung unterbrochen ist, fällt der Pegel am Eingang auf unkritische 0 V. Die Abschlußεpannung 0 V kann natürlich auch nicht auεfallen.

Die anmeldungsgemäßen Pegel des Auεgangεtreiberε und des Ein- gangεpegelumεetzerε liegen derart zwischen den Potentialen der VersorgungsSpannungen, daß diese Pegel εelbεt bei einer mit künftigen Technologiegenerationen einhergehenden weiteren Reduzierungen der VerεorgungsSpannungen tauglich bleiben, d.h. die Pegel, und die Ein- Ausgangsεchaltungen behalten ihre Leistungsfähigkeit.

ECL-Schaltungen mit Standard-Ein-Ausgängen (d.h. Differenzverstärker am Eingang und Emitterfolger am Ausgang) können mit dem Abschluß nach GND arbeiten, wenn ihre Versorgung um VTT (=2.0V) angehoben wird.

Claims

Patentansprüche

1. Schaltungεanordnung zur Pegelumsetzung mit einer erεten und einer zweiten Serienεchaltung eineε P-Kanal-Tranεiεtors und eines N-Kanal -Transistors, bei .der

- die den Serienschaltungen abgewandten Hauptelektroden der P-Kanal -Transistoren mit dem das hohe Potential führenden Anschluß (VDDh) einer Betriebsεpannungsquelle (VDDh-GND) verbunden sind, - ein erster Eingangsanεchluß (INN) mit der der Serienεchaltung abgewandten Hauptelektrode deε N-Kanal-Tranεistors der ersten Serienεchaltung und der Steuerelektrode deε P-Kanal- Tranεiεtors der zweiten Serienεchaltung verbunden iεt,

- ein zweiter Eingangεanεchluß (IN) mit der der Serienschal- tung abgewandten Hauptelektrode deε N-Kanal-Tranεiεtorε der zweiten Serienεchaltung und der Steuerelektrode des P- Kanal-Transistors der ersten Serienεchaltung verbunden iεt,

- die Verbindung der Häuptelektroden der Tranεiεtoren der erεten Serienεchaltung mit den Steuerelektroden der beiden N- Kanal-Transistoren verbunden ist,

- die Verbindung der Hauptelektroden der beiden Transistoren der zweiten Serienschaltung den Ausgangεanεchluß (SIO) bildet, dadurch gekennzeichnet, daß in die Verbindung eineε Eingangεanεchluεεes mit der Steuerelektrode eines P-Kanal-Transistors ein Widerstand eingefügt ist und eine den Widerstand umgehende Verbindung zwischen dieεem Eingangεan chluß und der Hauptelektrode deε N- Kanal-Tranεiεtorε gegeben iεt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß der Widerstand Teil einer Schutzschaltung ist .

3. S ehalt ungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schutzschaltung mit einer Diode, die auf der dem Ein- gangsanschluß zugewandten Seite des Widerstandeε in Sperrich- tung zum niedrigen Potential GND der Betriebεspannungεquelle (UDD-GND) parallel geschaltet ist, und einem Feldeffekttransistor, der mit seiner einen Hauptelektrode mit der dem Eingangsanschluß abgewandten Seite des Widerstandes und der mit seiner anderen Hauptelektrode sowie seiner Steuerelektrode mit dem niedrigen Potential (GND) verbunden iεt, gebildet ist .

4. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch geke nzeichnet, daß der Widerεtand einen Wert von im wesentlichen 200 Ohm auf eist .