WO1995001683A1 - Procede et appareil de detection d'un code cyclique - Google Patents

Procede et appareil de detection d'un code cyclique Download PDF

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WO1995001683A1
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divider
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Inventor
Shigeki Yanagisawa
Tetsuya Morizumi
Original Assignee
Toyo Communication Equipment Co., Ltd.
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    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment

Definitions

  • the present invention relates to a method and an apparatus for detecting a cyclic code, and further relates to a synchronization means convenient for cell synchronization in an ATM communication system encoded by a predetermined cyclic code.
  • ATM A synchronous Tran sfer Mode; non-
  • ISDN broadband Integrated Services Digital Network
  • C is a method in which data containing voice and image information is divided into fixed-length blocks called cells, and the data is transferred at high speed with a header indicating the destination.
  • cells used for data transfer include a header of 5 bytes and an information field of 48 bytes, for a total of 53 bytes. Furthermore, in this example, 5 bytes of the cell header, that is, 32 bits out of 40 bits are information points, and 8 bits are check points called HEC (Header Error Control).
  • HEC Header Error Control
  • cell synchronization it is necessary for the receiving side to correctly detect cells that are continuously transferred on the transmission path, and to find the cell delimiter. This process is called cell synchronization, and the beginning of the cell is called cell synchronization. In general, this is performed using a header added to. Specifically, since the shortened cyclic code that can be divisible by the generator polynomial, if the division by the generator polynomial a 4 ⁇ bit header at the receiving side as described above, X 6 obtained by adding a header on the transmission side + X 4 + X 2 + 1 is a remainder, so this property is used.
  • this check is performed sequentially until the pre-synchronization state is reached, as in the case of performing the same check on the 40 bits shifted to the next bit by 1 bit. Furthermore, in the pre-synchronization state, the HEC at the position considered to be the header of the next cell is checked a specified number of times, and if it is correct, a complete synchronization state is established.
  • the 8-bit feedback shift register shown in FIG. 2 used as the divider 1 will be described.
  • the output of each shift register 3 at the time when 40 bits of the data received by the divider 1 composed of the 8-bit feedback shift register is just input becomes a remainder.
  • the calculations performed here are all binary code calculations. Therefore, the adder 5 means an exclusive OR circuit, and the addition and the subtraction are the same exclusive OR.
  • the first 40 bits received are input to the divider, and the remainder for 40 bits is obtained.
  • the remainder will be 41 bits, which is not the remainder of the next 40 bits desired. In other words, in order to always find the latest remainder, it must be a method that is not affected by preceding bits.
  • a 40-bit shift register consisting of a 32-bit shift register and a divider connected in series is constructed, and in this 40-bit shift register, one bit of data is stored. It is conceivable to take in 40-bit data in parallel each time the data is input, perform division processing in it, and check the output.
  • the present invention has been made to solve the above-described problem of the conventional cyclic code detection or the ATM cell synchronization system using the same, and is simple and does not require a high-speed circuit. To provide a method and apparatus capable of finding the position of the n-bit cyclic code or the shortening of the cyclic code from a continuous bit sequence, and to provide an ATM cell synchronization system using the cyclic code. And
  • a successively input bit sequence is divided by a generator polynomial, and n bits included in the bit sequence are divided based on the result.
  • a residue of the generator polynomial is subtracted before performing the division.
  • the second invention of the present application in a method for detecting an n-bit cyclic code or a shortened cyclic code based on a predetermined m-th order generator polynomial G (X) from a bit string inputted one bit at a time, Each time 1 bit is input, when the coefficient of the (n + 1) th bit Xn is not zero, the remainder ( Xn / G (X) of Xn / G (X)) obtained by dividing Xn by the predetermined generator polynomial G (X) ) Is subtracted from the latest ⁇ bit, that is, the remainder obtained by dividing the candidate ⁇ bit of the cyclic code bit string by G (X), and the result is zero or a specific bit code added to the cyclic code.
  • the candidate ⁇ bit of the cyclic code bit sequence at that time is a cyclic code or a shortened cyclic code sequence by being a turn.
  • An apparatus for detecting a delimiter comprising: a shift register having n or more stages for inputting bit data to be input; and an m-bit divider corresponding to the m-th order polynomial G (X).
  • the output of the n-th bit stage is input to an exclusive-OR circuit arranged between the required stages of the divider, and each time one bit of data is input, the contents of each cell of the divider become zero or a specific value. It is characterized by comprising means for determining that the pattern is a bit pattern.
  • FIG. 1 is a block diagram showing an embodiment for realizing the ATM cell synchronization system of the present invention
  • FIG. 2 is a block diagram showing a configuration of an 8-bit feedback shift register forming a divider
  • FIG. Configuration diagram for explaining the problem Fig. 4 solves the problem shown in Fig. 3, Configuration diagram for explaining the first method
  • Fig. 5 solves the problem shown in Fig. 3
  • FIG. 3 is a configuration diagram for explaining a second method.
  • a generating polynomial G (X) is 8 bit (X 8 + X 2 + X + 1)
  • the cell is a total of 53-by-Bok header 5 bytes information field 48 by Bok, further to The data is assumed to consist of a 32-bit information point and an 8-bit HEC.
  • FIG. 1 is a configuration diagram showing a main part of an embodiment of a cyclic code detection device for implementing the ATM cell synchronization system of the present invention.
  • This device performs an exclusive OR operation between the first and second stages, between the fifth and sixth stages, and between the sixth and seventh stages of the divider 1. While inserting circuits 12, 12 and 12, the output of the last stage of the 4-bit shift register 10 is input to the newly added exclusive OR circuits 12, 12 and 12.
  • the decoder (DEC) 11 is configured to detect that the bit values in each register of the divider 1 are all zero or a specific pattern.
  • the divider 1 by 40-bit data sequence generator polynomial G (X) (X 8 + X 2 + X + 1) is divided by further x 4 ° / G From the results The remainder of (X) (X 6 + X 5 + X) will be subtracted.
  • each cell of the divider 1 is monitored by the decoder DEC 11 and if it is detected that the contents are all zero, the bit string at that time is searched for the cell to be obtained. It is da.
  • the ATM cell synchronization method of the present embodiment is not limited to the ATM, and uses a cyclic code or a shortened cyclic code of a specific length from a continuous bit string, or a symbol obtained by adding a specific pattern to them. As a way to find out Widely available.
  • the present embodiment employs a method of finding the position of the break of an n-bit cyclic code or a shortened cyclic code from a continuous bit sequence, by calculating the remainder when X n is divided by a generator polynomial. By subtracting from the divider, a high-speed circuit is not required, and a simple circuit can be realized.
  • the present invention Since the present invention is configured and operates as described above, it has a remarkable effect in searching for the position of the delimiter of the n-bit cyclic code or the shortened cyclic code from the continuous bit sequence with a simple circuit. .

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Description

曰月糸田 ¾
巡回符号検出方法及び装置
技術分野
本発明は巡回符号検出方法及び装置に関し、 更には所定の巡回符号によって符 号化された ATM通信方式におけるセル同期に便利な同期手段に関する。
背景技術
広帯域 I S DN ( I n t e g r a t e d S e r v i c e s D i g i t a l N e two r k ；サービス総合ディジタル網） の交換方式として注目される A TM (A s y n c h r o n o u s T r an s f e r Mo d e ;非 |口 J期車！;达モ ード） は、 音声、 画像情報を含むデ一夕をセルと呼ばれる一定長のブロックに分 割し、 宛先を示すへッダを付けて高速て転送する方式である。
この ATMにおいて、 データの転送に使用されるセルは、 ヘッダ 5バイ 卜、 情 報フィールド 48バイ トの計 53バイ 卜で構成されるものがある。 さらに、 この 例ではセルのへッダ 5バイ 卜、 すなわち 40ビッ トの内、 32ビッ トを情報点、 8ビッ トを H E C (H e a d e r E r r o r C o n t r o l ;ヘッダ誤り制 御） と呼ばれる検査点とする短縮化巡回符号となっている。 具体的に示すと、 短 縮化巡回符号の生成多項式は X8 +X2 +X+ 1であり、 ヘッダはこの短縮化巡 回符号に、 Xs + X4 + X2 + 1 (0 1 0 1 0 1 0 1のパターン） を加算したも のである。
また、 ATMでは伝送路中を連続的に転送されるセルを、 受信側で正しく取り 出すためにはセルの区切りを見付け出す必要があるが、 この処理はセル同期と呼 ばれ、 セルの先頭部分に付加されるへッダを利用して行われるのが一般である。 具体的には、 短縮化巡回符号は生成多項式で割り切ることができることから、 前述したように受信側でヘッダの 4◦ビッ トを生成多項式で除算をすれば、 送信 側でヘッダに加算した X6 + X4 + X2 + 1が剰余となるので、 この性質を利用 する。
すなわち、 全く同期が取れていない状態 （ハンティング状態） にあるときには 受信されたデータから順次 40ビッ トを取り出し、 除算を行い、 その剰余が Xs + X 4 + X 2 + 1であるときに、 当該入力された 4 0ビッ トがセルヘッダである と見なし、 前同期状態 （準同期状態） に入るようにする。
また、 異なる場合は 1 ビッ トだけ、 次のビッ 卜にずれた位置の 4 0ビッ 卜に対 し同様の検査を行うごとく、 この検査を前同期状態となるまで順次行っていく。 さらに、 前同期状態では、 次のセルのヘッダと思われる位置の H E Cを規定回数 だけ検査し、 正しければ完全な同期状態とする。
次に、 上述したセル同期検出について説明する。 まず、 除算器 1 として用いら れる図 2に示す 8ビッ 卜帰還型シフ トレジスタについて説明する。 この 8ビッ 卜 帰還型シフ トレジスタで構成される除算器 1に受信されたデータの 4 0ビッ 卜が ちょうど入力された時点での各シフ トレジスタ 3の出力が剰余となる。 尚、 ここ で行う計算は全て二元符号の計算である。 従って加算器 5は、 排他的論理和回路 を意味し、 加算と減算は、 同じ排他的論理和となる。
まず、 データを 1 ビッ トずつ受信する場合、 この受信された最初の 4 0ビッ ト を除算器に入力すれば 4 0ビッ ト分の剰余が求められる。 しかしながら、 図 3に 示すように、 さらに次の 1 ビッ トを入力すると 4 1 ビッ 卜分の剰余となってしま い、 求めたい次の 4 0ビッ トの剰余ではなくなる。 すなわち、 常に最新の剰余を 求めるためには、 先行するビッ 卜の影響を受けることのない方法でなければなら ない。
常に 4 0ビッ 卜分の剰余を求める方法としては、 以下に示す 2つの方式が考え られる。
第 1の方式としては、 図 4に示すように、 3 2 ビッ トシフ トレジスタと除算器 を直列接続した 4 0ビッ トシフトレジスタを構成し、 この 4 0ビッ トシフ トレジ ス夕に、 データが 1 ビッ ト入力されるごとに、 4 0ビッ ト分のデー夕を並列に取 り込み、 その中で除算処理を行い、 出力を検査することが考えられる。
しかしながら、 この A T Mセル同期方式では、 伝送路中の伝送速度の 3 2倍の 速度でシフ 卜レジスタを動作させる必要があり、 特に高速な伝送を行う広帯域 I S D Nでは、 このような高速動作は非常に困難である。 また、 高速な回路では、 4 0ビッ 卜のデータを同じタイミングで並列転送するのは非常に困難で、 個々に 調整が必要になることが多い。
次に、 第 2の方式として、 図 5に示すように、 4 0ビッ ト伝送されるごとにク リアされる 4 0個の除算器を並列に接続し、 この 4 0個の除算器に直列にデータ を伝送し、 さらに、 それぞれクリアするタイミングを 1 ビッ 卜ずつずらし、 入力 されたデータが 4 0ビッ 卜に達した除算器の出力を検査することが考えられる。 しかしながら、 この A T Mセル同期方式では、 4 0個の除算器を必要とし、 回 路規模が大きくなる点が問題となる。 このように巡回符号又は短縮化巡回符号を 用いたデータ伝送は A T Mに限らず、 種々の分野で利用されるが、 その場合も同 様に巡回符号の検出、 或はそれを利用したデータビッ 卜列の区間の検出が必要で ある場合にも同じ問題が存していた。
本発明は上述したような従来の巡回符号検出或はそれを利用した A T Mセル同 期方式の問題を解決するためになされたものであって、 高速な回路を必要とする ことなく、 簡易な回路で連続したビッ 卜列から nビッ 卜の巡回符号または短縮化 巡回符号の区切りの位置を探しだすことが可能な方法及び装置、 更には巡回符号 を利用した A T Mセル同期方式を提供することを目的とする。
発明の開示 ' 上述の目的を達成するため本願第 1の発明では、 順次入力される連続したビッ 卜列を生成多項式で除算し、 その結果に基づいて当該ビッ 卜列に含まれる nビッ 卜の巡回符号又は短縮化巡回符号を検出する方法において、 上記除算を行う前に 予め前記生成多項式による剰余を減算したことを特徴とする。
本願第 2の発明では、 1 ビッ トづっ入力されるビッ ト列の中から所定の m次の 生成多項式 G ( X ) に基づく nビッ トの巡回符号又は短縮化巡回符号を検出する 方法において、 1 ビッ 卜入力する毎に、 第 n + 1 ビッ ト X n の係数が零でないと き、 該 X n を前記所定の生成多項式 G ( X ) で除した余り （X n / G ( X ) の剰 余） を、 最新の ηビッ ト、 即ち巡回符号ビッ ト列の候補 ηビッ トを G ( X ) で除 した剰余から減算し、 その結果が零又は当該巡回符号に付加された特定ビッ トパ ターンであることをもってそのときの巡回符号ビッ 卜列の候補 ηビッ 卜が巡回符 号又は短縮巡回符号列であると判定したことを特徴とする。 本願第 3の発明では、 nビッ トを単位とし、 所望データを m次の生成多項式 G (X) なる所定の巡回符号又は短縮巡回符号にて符号化したデータビッ 卜列の前 記単位データ列の区切りを検出する装置において、 入力するビッ トデータを入力 する nビッ ト以上の段数のシフトレジスタと、 前記 m次多項式 G (X) に対応す る mビッ ト除算器とを具え、 前記シフトレジスタの第 nビッ ト段の出力を前記除 算器の所要段間に配置した排他的論理和回路に入力すると共に、 データが 1 ビッ ト入力する毎に前記除算器の各セル内容が零又は特定のビッ トパターンであるこ とを判定する手段を具えたことを特徴とする。 - 図面の簡単な説明
図 1は本発明の ATMセル同期方式を実現する一実施例を示す構成図、 図 2は 除算器を構成する 8ビッ ト帰還型シフ卜レジスタの構成を示した構成図、 図 3は 従来の問題点を説明するための構成図、 図 4は図 3で示された問題点を解決する 第 1の方式を説明するための構成図、 図 5は図 3で示された問題点を解決する第 2の方式を説明するための構成図。
発明を実施する為の最良の形態
以下、 本発明を ATMセル同期方式に利用する場合を例に図面に示した実施例 に基づいて詳細に説明する。 この例では生成多項式 G (X) が 8ビッ トの （X8 + X2 + X + 1 ) であり、 セルがヘッダ 5バイ ト情報フィールド 48バイ 卜の計 53バイ 卜で構成され、 更にへッダは 32ビッ 卜の情報点と 8ビッ 卜の H E Cと から構成される場合を想定したものである。
図 1は、 本発明の ATMセル同期方式を実施する為の巡回符号検出装置の一実 施例の要部を示す構成図である。 この装置は、 前記除算器 1の第 1段目と第 2段 目の間、 第 5段目と第 6段目の間、 及び第 6段目と第 7段目の間に排他的論理和 回路 1 2、 1 2、 1 2を挿入すると共に、 前記 4〇ビッ トシフトレジスタ 1 0の 最終段の出力を前記新たに付加した排他論理和回路 1 2、 1 2、 1 2に入力する と共に、 前記除算器 1の各レジスタ内のビッ 卜値が全て零又は特定のパターンで あることを検出するデコーダ （ D E C) 1 1を具えるように構成したものであ る。 即ち、 この構成によれば、 前記除算器 1によって 40ビッ トのデータ列を生成 多項式 G (X) = (X8 +X2 +X+ 1 ) で除算し、 更にその結果から x4°/G (X) の剰余 （X6 +X5 +X) を減算することになる。
したがって、 この回路にデータを 1 ビッ トづっ入力すれば、 40段シフトレジ スタに配列したデータが求めたいデータ列である場合、 即ち上記巡回符号によつ て一つの区切りとなる場合は、 前記除算器による演算結果と、 40段シフトレジ ス夕からの出力による前言 除算器 1における減算値とが一値し、 結果的に当該除 算器 1の各段のビッ ト値が零となる。
故に、 該除算器 1の各セル内容をデコーダ D EC 1 1により監視しておき、 そ の内容が全て零であることを検出すれば、 その時のビッ 卜列が求めんとするセル のへッダである。
すなわち、 換言すれば、 X39以下の多項式ビッ ト （40ビッ ト分） の剰余と X 39以下の多項式に X4°が加わった多項式の剰余を比較すると、 X4° (4 1 ビッ 卜 目） が加わった場合の剰余は、 X 4°を生成多項式 （X8 +X2 +X+ 1 ) で除算 したときの剰余 （X6 +X5 +X) だけ加算された値となる。 したがって除算器 1から予め （X6 + X5 +X) だけ減算しておくことにより X4。の影響を除くこ とができる。 また、 1 ビッ トシフトするごとに、 この減算処理を行えば、 X4。以 上の高次のビッ 卜の影響を全て取り除くことができ、 除算器 1の出力は常に 40 ビッ ト分の剰余となる。 この実施例は上記の例に限らず、 一般化して考えること ができる。
即ち、 一般的に 1 ビッ 卜ずつ入力されるビッ ト列の中から m次の生成多項式 G (X) に基づく nビッ 卜の巡回符号または短縮化巡回符号を探し出すことを考え ると、 nビッ 卜の巡回符号又は短縮化巡回符号から Xn /G (X) の剰余を減算 する処理を 1 ビッ 卜毎に行うことにより、 常に符号長 ηビッ 卜に対する剰余が求 められるため、 この値を検査することにより求めたい巡回符号または短縮化巡回 符号の区切りの位置がわかる。 したがって、 本実施例の ATMセル同期方式は、 ATMに限らず連続したビッ 卜列の中から特定の長さの巡回符号または短縮化巡 回符号、 もしくはそれらに特定のパターンを加算した苻号を探し出す方法として 広く利用できる。
上述したように、 本実施例は、 連続したビッ ト列から nビッ 卜の巡回符号また は短縮化巡回符号の区切りの位置を探しだす方法として、 X n を生成多項式で除 算したときの剰余を除算器から減算することにより、 高速な回路を不要とし、 簡 易な回路での実現を可能としたものである。
本発明は以上説明したように構成し且つ動作するので、 簡易な回路で連続した ビッ 卜列から nビッ 卜の巡回符号または短縮化巡回符号の区切りの位置を探しだ す上で著しい効果を奏する。

Claims

言青求の範固
(1) 順次入力される連続したビッ ト列を生成多項式で除算し、 その結果に基づい て当該ビッ ト列に含まれる nビッ 卜の巡回符号又は短縮化巡回符号を検出する方 法において、 上記除算を行う前に予め前記生成多項式による剰余を減算したこと を特徴とする巡回符号検出方法。 '
(2) 1 ビッ 卜づっ入力されるビッ ト列の中から所定の m次の生成多項式 G ( X ) に基づく nビッ 卜の巡回符号又は短縮化巡回符号を検出する方法において、
1 ビッ 卜入力する毎に、 第 n + 1 ビッ 卜 X n の係数が零でないとき、 該 X n を 前記所定の生成多項式 G ( X ) で除した余り （X n / G ( X ) の剰余） を、 最新 の nビッ 卜、 即ち [巡回符号ビッ 卜列の候補 nビッ 卜を G ( X ) ] で除した剰余 から減算し、 その結果が零又は当該巡回符号に付加された特定ビッ 卜パターンで あることをもってそのときの巡回符号ビッ ト列の候補 nビッ 卜が巡回符号又は短 縮巡回符号列であると判定したことを特徴とする巡回符号検出方法。
(3) nビッ トを単位とし、 所望データを m次の生成多項式 G ( X ) なる所定の巡 回符号又は短縮巡回符号にて符号化したデータビッ 卜列の前記単位データ列の区 切りを検出する装置において、 入力するビッ トデ一夕を入力する nビッ 卜以上の 段数のシフトレジスタと、 前記 m次多項式 G ( X ) に対応する mビッ ト除算器と を具え、 前記シフトレジス夕の第 nビッ ト段の出力を前記除算器の所要段間に配 置した排他的論理和回路に入力すると共に、 データが 1 ビッ ト入力する毎に前記 除算器の各レジスタ内容が零又は特定のビッ 卜パターンであることを判定する手 段を具えたことを特徴とする巡回符号検出装置。
PCT/JP1994/000998 1993-06-30 1994-06-22 Procede et appareil de detection d'un code cyclique WO1995001683A1 (fr)

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JP5/186622 1993-06-30

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