WO1994021073A1 - Digital demodulator - Google Patents

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WO1994021073A1
WO1994021073A1 PCT/JP1994/000370 JP9400370W WO9421073A1 WO 1994021073 A1 WO1994021073 A1 WO 1994021073A1 JP 9400370 W JP9400370 W JP 9400370W WO 9421073 A1 WO9421073 A1 WO 9421073A1
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signal
detecting
extraction
bit error
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PCT/JP1994/000370
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Inventor
Yoshio Wada
Original Assignee
Toyo Communication Equipment Co., Ltd.
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Definitions

  • the present invention relates to a digital demodulator for demodulating a modulated wave modulated by a digital signal, and an AFC circuit, a clock recovery circuit, and a bit error estimating circuit used in the digital demodulator.
  • AFC circuit for demodulating a modulated wave modulated by a digital signal
  • clock recovery circuit for demodulating a bit error estimating circuit used in the digital demodulator.
  • an amplitude modulation method in which the amplitude of a carrier is changed according to a state value of the digital signal and a so-called angle modulation method in which a phase or a frequency is changed are well known.
  • ⁇ 4 shift 4-phase phase modulation ( ⁇ 4 shift QP SK), which has excellent distortion resistance and is suitable for mobile communications, will be briefly described as an example.
  • Fig. 16 is a block diagram showing the basic configuration of the ⁇ 4 shift QPS S modulator.
  • the serial-to-parallel converter 1 converts an input digital binary data string into unit data ( ⁇ , ⁇ ) having a set of two bits. This unit data is generally referred to as one symbol, and the processing proceeds as one cycle.
  • the differential encoding circuit 2 generates a baseband signal composed of an I channel and a Q channel in which information ( ⁇ , ⁇ ) is assigned to the change (difference) of the signal, and the baseband signal is a low-pass filter. Band (LPF) 3 and 4. And
  • the band limited baseband signal respectively the band limited baseband signal, thereby obtaining a modulated wave both synthesized and.
  • the rZ4 shift QP SK method assigns amplitudes “A” and “—A” according to the binary signals “1” and “0”, and four signal point data (1, Q) for one symbol. It is based on the four-phase phase modulation (QP SK) system that performs phase modulation based on this. That is, as shown in Fig. 17 (a), which shows the I and Q signal point constellations, the QPSK signal point constellation indicated by black points in the figure for each symbol and the white points in the figure obtained by shifting this by 7 ⁇ 4 This is a method in which phase modulation is performed by using the signal point arrangements shown alternately. Therefore, the phase difference ⁇ from the preceding symbol is always an odd multiple of ⁇ / 4, and the relationship with the input unit data ( ⁇ , ⁇ ) can be expressed in Fig. 17 (b).
  • angle modulation was briefly described, but the method of demodulating modulated waves is synchronous.
  • the detection method and the differential detection method are well known. Force it is having a superior characteristics of the synchronous detection method is theoretically?, Fast Fuyu one managing a rather disadvantageous in tends conditions occur, at the easy digital mobile communications especially rapid phase fluctuation occurs In this case, a delay detection method that shows better characteristics than the synchronous detection method is suitable.
  • Differential detection is to detect the next modulated wave with reference to the modulated wave delayed by a delay circuit having a predetermined delay time, so that the modulation modulated with the differentially encoded signal as described above is used. It needs to be a wave.
  • carrier recovery is not required and the configuration is simpler than synchronous detection, it is suitable for mobile communication.
  • FIG. 18 is a block diagram showing an example of a conventional digital demodulator for demodulating a ⁇ 4 shift QPSK modulated wave by using delay detection.
  • the phase-modulated wave is a baseband signal for the I channel and the Q channel, respectively, using a signal having the same frequency as the carrier w c and a signal obtained by shifting this by ⁇ ⁇ 2.
  • the I and Q signals are digitized by analog-to-digital converters (A / D) 7 and 8 via low-pass filters 5 and 6, respectively.
  • the digitized signals I and Q are detected by the differential detection circuit 9 to detect the difference in signal point arrangement from the signal one symbol ahead, that is, the phase difference ⁇ , and to the relationship shown in Fig. 17 (b). Decode to X and Y based on
  • the detection signal from the delay detection circuit 9 is output to the data identification units 11 and 12 and the clock recovery circuit 13.
  • the clock recovery circuit 13 determines a timing point, which will be described later, and supplies a timing clock signal to the data discrimination units 11 and 12 every symbol period based on the timing point.
  • the data identification sections 11 and 12 determine the basic data (X, Y) from the detection signal based on the timing clock signal, and the basic data (X, Y) is converted by the parallel / serial converter 14. It is demodulated to a binary data string signal before modulation.
  • An extremely important point in the above demodulation processing is how to determine the timing point, and the conventional clock reproducing circuit determines the timing point and generates the timing signal.
  • a zero-crossing detection method is generally used.
  • a detection signal is extracted from one output terminal of the delay detection circuit 9 and is set to zero (almost in the middle of a binary level).
  • a point crossing with the predetermined level i.e., a predetermined level
  • a position 10 shifted by 1/2 symbol period from the zero cross point 15 is obtained. This is output to the data identification sections 11 and 12 as a timing point signal.
  • the mouth regeneration circuit that detects a timing point using the zero cross point as described above actually has zero data, as is apparent from the shape of the eye bat in FIG. It is difficult to find an accurate zero-crossing point because the points crossing are distributed over a wide range as shown by the arrow ⁇ t in the figure. That is, if the position shifted from the zero crossing point by 1 Z 2 symbol periods is simply used as the timing point, the point where the eye is most open will deviate from the desired position and the rate of bit error occurrence will increase. In general, a relatively large number of zero cross points were read and the median value was calculated, and this was used as the true zero cross point. However, there was a defect that it took time for this to be determined. In particular, in a system in which the communication channel is frequently switched and the timing point needs to be set each time, such as a digitized wireless communication system which is to be implemented in recent years, this is an extremely serious drawback. Was.
  • the I and Q signal points of the baseband signal obtained by quasi-synchronous detection of the preceding modulated wave are: It detects where on the I and Q coordinate axes it is located, and if the signal point is deviated from the predetermined signal point arrangement, it changes the delay time of the detection circuit so that the original position is predicted and corrected.
  • a method for performing synchronization correction by shifting the phase has been proposed. For example, if the detected signal point is located at the position indicated by X point in FIG. 20, the X point is located at the P point closest to the X point in the predetermined signal point arrangement indicated by the black point in the figure. The amount of phase shift is determined as expected.
  • FIG. 21 is a block diagram of a digital demodulator for demodulating the ⁇ 4 shift QPS ⁇ modulated wave shown in FIG. 18 and including an AFC circuit 27, which is based on the modulated wave.
  • the intermediate frequency signal is input to the phase quantization circuit 22 via the bandpass filter 20 and the limiter 21, and the phase quantization circuit 22 performs phase conversion.
  • the signal quantized according to the above is used to determine the phase difference by taking the difference from the signal one symbol ahead.
  • the signal of the phase difference is decoded by the decoding circuit 24 into digital signals X and ⁇ , and the signals X and ⁇ are determined based on the timing clock signal from the clock reproduction circuit 25. If this is converted into a data string by the parallel-serial converter 26, a demodulated signal can be obtained.
  • the phase point after delay detection should be one of the four white circles shown in Fig. 22 (a), but frequency drift occurred In this case, one of the X marks in Fig. 22 (b) is taken, and the phase shift between them corresponds to the frequency drift amount per symbol.
  • the degree of the phase shift is estimated by counting the output of the delay detection circuit 23 with the up-down counter 28, and this count value is passed through the filter 29.
  • the digital-to-analog conversion is performed, and the frequency of the VCX030 that generates the reference frequency is changed so that the position of the phase point coincides with the white circle.
  • the AFC circuit 27 Has determined that the white circle B was a true value, and performed correction in the wrong direction, resulting in failure to obtain correct demodulated data.
  • a base station is generally arranged for each predetermined area, and the mobile station generally communicates via the base station. For example, as shown in FIG. Selects one of the nearby base stations A, B and C with the best line condition and performs communication.
  • a method of comparing the electrolytic strength of radio waves transmitted from each base station, or the line condition such as noise, as well as the synchronization of the demodulation device There is a method of measuring the bit error rate (BER) that can detect even the state, etc., and it is common to use one or a combination of both.
  • BER bit error rate
  • a specific bit error rate measurement is performed at a predetermined interval in advance into an information data sequence in which information such as voice is digitized on the transmitting side.
  • N bits data stream
  • n ZN bit error rate
  • the parity bit is inserted for each set as a set of information data strings as shown in (b) of the figure, or as a set of multiple bits (8 bits in the figure), and parity check is performed on the receiving side.
  • the above-described bit error rate measurement method has a defect that a data sequence or a parity bit dedicated to the bit error rate measurement must be inserted in addition to the information data sequence, thereby deteriorating communication efficiency.
  • the former method has a drawback that the information data stream is interrupted while transmitting the data stream for bit error rate measurement.
  • a first object is to provide a clock recovery circuit capable of detecting a demodulation timing point in an extremely short time and obtaining a good demodulated signal, and a digital demodulator using the clock recovery circuit.
  • a second object of the present invention is to provide a bit error rate estimating apparatus which does not require the transmission side to insert a specific data sequence other than information and minimizes deterioration of communication efficiency.
  • a third object of the present invention is to provide an AFC circuit capable of correcting an appropriate value in a correct direction even when a large frequency drift occurs. Disclosure of the invention
  • a signal of a demodulation process is converted into a unit data cycle in a digital demodulation device, in which a modulated wave is detected by a predetermined detecting means.
  • sampling is performed at a plurality of extraction points set in advance, and correlation detection means for detecting a correlation between two adjacent extraction points, and the correlation detection means detects the correlation.
  • Correlation judgment means for judging the maximum extraction point pair by comparing the magnitudes of the correlations obtained, and the correlation judgment means provides a timing chart in the extraction point exhibiting the maximum correlation based on the judgment. Generate an audible signal.
  • Correlation detection means for sampling the signal in the demodulation process at a plurality of extraction points preset for each unit data period (symbol period), and detecting the correlation between two adjacent extraction points. And comparing the magnitudes of the correlations detected by the correlation detecting means to determine the extraction point pair having the maximum value and the extraction point pair having the next highest correlation value, and determine the timing clock signal based on the determination result.
  • the apparatus further comprises a correlation determining means to be generated and phase shift means for shifting the phase of the digital signal so that the correlation detected by the two extraction point pairs becomes equal.
  • a signal of a demodulation process is converted into unit data.
  • Sampling is performed at a plurality of extraction points set in advance for each period (symbol period), the correlation is detected for each of two adjacent extraction points, and the bit error is detected based on the distribution of the detected correlation. Estimate the rate.
  • an AFC circuit of a digital demodulator for detecting and demodulating a modulated wave by a predetermined detecting means a signal in a demodulation process is converted every unit data period (symbol period).
  • a bit error rate estimator that samples at a plurality of extraction points set in advance, detects a correlation for each of two adjacent extraction points, and estimates a bit error rate based on a distribution of the detected correlation.
  • a bit error rate measuring device for measuring the bit error rate based on the bit error rate measurement data sequence inserted at a predetermined interval into the modulated wave is provided, and the two bit error rates are compared. Thus, the frequency drift of the modulated wave is corrected.
  • FIG. 1 is a block diagram showing a configuration when an embodiment of a mouthpiece reproducing circuit according to the present invention is applied to a digital demodulator.
  • FIG. 2 is a block diagram showing a specific configuration example of the correlation detection circuit.
  • Fig. 3 shows the input / output characteristics of the XOR gate.
  • FIG. 4 is a block diagram showing the configuration of a second embodiment of the digital demodulator according to the present invention.
  • FIGS. 5A and 5B are diagrams illustrating the operation of the phase quantization circuit.
  • FIG. 6 is a block diagram showing the configuration of another embodiment of the digital demodulator according to the present invention.
  • FIG. 7 is a diagram showing an eye pattern of a detected signal in a demodulation process.
  • Figure 8 is a diagram showing an example of setting extraction points.
  • Figure 9 (a), (b) are each bit Toera one rate and E b ZN. Alternatively, a diagram showing a relationship with an extraction point.
  • FIG. 10 is a diagram showing a distribution of correlation values with respect to extraction points.
  • FIG. 11 is a block diagram showing a configuration when an embodiment of the bit error rate estimating apparatus according to the present invention is applied to a digital demodulation apparatus.
  • FIG. 12 is a block diagram showing a specific configuration of the correlation detection circuit.
  • FIG. 14 is a block diagram showing a configuration when an embodiment of the AFC circuit according to the present invention is applied to a digital demodulator.
  • FIG. 15 is a diagram showing a specific configuration of the bit error rate estimating apparatus.
  • FIG. 16 is a block diagram showing a basic configuration of an rZ4 shift QPSK modulator.
  • FIGS. 17 (a) and 17 (b) are diagrams for explaining the 4-shift QPSK modulation method.
  • Fig. 18 is a block diagram showing the basic configuration of a conventional demodulator.
  • Figure 19 shows the eye pattern of the detected signal.
  • FIG. 20 is a diagram for explaining conventional phase shift prediction means.
  • Figure 21 is a block diagram of a ⁇ 4 shift QPS S modulator.
  • FIGS. 22 (a) and 22 (b) are diagrams for explaining changes in phase points due to frequency drift.
  • FIG. 23 is a diagram illustrating a change in a phase point due to a large frequency drift.
  • Figure 24 is a schematic diagram of a mobile communication system.
  • Fig. 25 is a diagram explaining the conventional method of measuring the bit error rate.
  • Figure 26 is a diagram showing an example of setting extraction points. BEST MODE FOR CARRYING OUT THE INVENTION
  • a plurality of extraction points are set for a detection signal for one symbol period, the signal levels at the extraction points are sampled, and the correlation between the signal levels of two adjacent extraction points is obtained.
  • the correlation increases near the timing point where the signal levels match, and the correlation decreases when the signal levels of the two extraction points are different. In other words, the correlation of the sampling value at the point 10 in FIG. 19 increases, but the correlation at the point 15 decreases.
  • the present invention focuses on this point, detects a correlation, detects a timing point by comparing these magnitudes, and obtains a good demodulated signal.
  • a predetermined extraction point (same In the figure, the signal level is sampled at 8 points per symbol), sampling data of adjacent extraction points, P i and P 2 , P 2 and ⁇ 3 .
  • the extraction POI emissions preparative pair (same is in Figure [rho 4 and [rho 5 pairs or [rho 5 and [rho 6 of the correlation by comparing the magnitude of the correlation de Ichita is maximum Is predicted), and one of the extraction point pairs is set as a timing point.
  • FIG. 1 is a block diagram showing a configuration when an embodiment of a mouthpiece reproducing circuit according to the present invention is applied to a digital demodulator.
  • the same reference numerals are used for the same parts as in FIG. The description is omitted.
  • the peak reproduction circuit 40 includes a correlation detection circuit 41 and a correlation determination circuit 42.
  • the correlation detection circuit 41 outputs the level of the detection signals X and ⁇ ⁇ output from the delay detection circuit 9. Are sampled at a plurality of extraction points set in advance for each symbol period, and the correlation between signals sampled as a pair of two adjacent extraction points is detected and detected. The correlation is added for each pair of extraction points corresponding to X and ⁇ , and each is accumulated for multiple symbols and output to the correlation determination circuit 42.
  • FIG. 2 is a block diagram showing a specific configuration example of the correlation detection circuit 41.Both the delay circuits 43 and 44 have a delay time r corresponding to the interval between the extraction points. XOR (Exclusive OR) Gates 45, 46 are used to input detection signals X, Y directly to one input terminal and to the other input terminals via the delay circuits 43, 44. It detects the correlation with the immediately preceding extraction point.
  • XOR Exclusive OR
  • the two correlation data are added, and the sum is output to a plurality of counters 48 via a multiplexer 47 which sorts the data at a period r, and the counter 48 outputs correlation data for a predetermined plurality of symbols. accumulate.
  • the correlation judgment circuit 42 compares the magnitude of the correlation data accumulated in the counter 48 to detect a set of extraction points having the largest correlation, and determines one of the extraction points as a timing point. Judgment is made and a timing signal is generated based on the timing point.
  • the correlation determination circuit 42 in the next stage may be configured to obtain the minimum value from a plurality of inputs.
  • the detection signals X and Y output from the delay detection circuit 9 are input to the data identification sections 11 and 12, and the data identification sections 11 and 12 generate the timing signals generated by the correlation determination circuit 42.
  • the detection signals X and Y are decoded based on the switching clock signal.
  • the decoded signal is demodulated into a data string by the parallel-to-serial converter 14.
  • the correlation distribution can be detected for each symbol, and the timing point can be determined based on this. That is, while the timing point is predicted based on an unstable point such as a zero cross point in the past, the present invention provides an eye pattern having a relatively stable point. Directly determines the most open timing point, is resistant to rapid phase shifts due to fusing, etc., and determines the timing point in a short time for large phase shifts It is also possible.
  • FIG. 4 is a block diagram showing a configuration of a second embodiment of the digital demodulator according to the present invention, which demodulates a phase modulated wave converted to an intermediate frequency (IF).
  • the phase modulation wave is adjusted in amplitude value by passing through the limiter circuit 50, and is phase-quantized by the phase quantization circuit 51.
  • the phase difference ⁇ is obtained as a quantized signal by calculating the difference between the phase-quantized signal and the signal one symbol ahead using a delay circuit 52 having a delay time of one symbol period.
  • a pulse signal of 12.6 MHz from the clock 53 is supplied to the phase quantization circuit 51.
  • the phase modulated wave becomes 1 by the pulse signal from the frequency divider 54.
  • Each symbol is divided into eight elements, and each element is quantized by a pulse signal from the clock 53 according to the phase.
  • the phase of each element is expressed by 0 to 27 pulse signals, and the phase difference ⁇ is quantized by 0 to 27 pulse signals.
  • the relationship between the output phase difference ⁇ and the number of pulses can be expressed as a coordinate division of 28 as shown in Fig. 5 (a).
  • the decoding circuit 55 determines the phase difference ⁇ based on FIG. 5 (b) based on the quadrant on the coordinates of FIG. 5 (a) from the number of pulses of each input element, based on FIG. 5 (b).
  • the signals are decoded into digital signals X and Y according to the relationship shown in b). Since these digital signals X and Y both form eight data strings per symbol period, they are parallelized by the serial-no-parallel converters 56 and 57, respectively, and latched by the latch circuits 58 and 59. Latched every symbol period.
  • the outputs of the latch circuits 58 and 59 adjacent bits are input to the XOR gate as a set and the correlation is detected. The output is added for each corresponding set of X and Y, and the counter is added. Is stored for a predetermined number of symbols.
  • the correlation determination circuit 60 that has taken in the counter data determines the minimum set, that is, the point with the maximum correlation, and generates a timing signal.
  • the phase shifters 64 and 59 latch the data so that the two extracted point pairs determined by the correlation determination circuit 60 match the fourth and fifth counters. Shift the latch timing.
  • the signals extracted from the fifth bit at the output terminals of the latch circuits 58 and 59 are the signals X and Y at the timing points, respectively, which are converted by the parallel-to-serial converter 62. It is demodulated into a data string.
  • 63 in FIG. 4 is a frequency divider for supplying one symbol period, which is the timing of the latch, and frequency divider 61 further divides this to supply the number of counter symbols. Is what you do.
  • FIG. 6 is a view showing a modification of the embodiment of FIG. 4.
  • the fourth and fifth sets of power counter outputs are taken out by the correction amount detection unit 70, and the phase shifter 71 and the correction
  • the delay circuit 72 shifts the phase of the signal in the process of demodulation so that the output values of both counters become equal.
  • bit error rate estimating device used for the demodulating device according to the present invention.
  • Fig. 7 schematically shows the eye pattern obtained by overwriting the detection signal in the demodulation process of the digital demodulator a plurality of times. The point where the eye is most open (timing point) is shown. The signal level at 73 is identified as demodulated data for each symbol.
  • bit error rate is measured and evaluated in a synchronized state, that is, at a timing point.
  • a predetermined extraction point is set for each symbol period (see FIG. 8). (8 points per symbol) and the bit error rate when demodulating each extracted point is measured, as shown in Fig. 9 (a).
  • the horizontal axis is the power spectrum density N of the noise.
  • the energy E b of the signal per bit where the vertical axis is the logarithm of the bit error rate.
  • the present invention sets a predetermined extraction point for a signal in the demodulation process and detects the correlation. It is intended to estimate the bit error rate at the timing point.
  • the correlation value of the extracted point pair becomes a value corresponding to the ⁇ ⁇ ER, so that the correlation value obtained by measurement in advance, the ABER and ⁇ BER, and the timing point
  • the bit error rate can be estimated from the correlation value by performing arithmetic processing based on the statistical value giving the relationship of the bit error rate in the above.
  • FIGS. 11 and 12 show a configuration in which the bit error rate estimation device according to the present invention is applied to a digital demodulation device, and the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals. The description is omitted.
  • the counter 4 of the correlation detection circuit 41 is configured to be output to the bit error estimation circuit 95. That is, the extraction port Lee down bets P 5 when there was convex synchronization as shown in FIG. 1 0 a Ti Mi Nguboi down bets, the output of the counter 4 represents a correlation of the extracted voice emission preparative P 4 and P 5 Since the bit error rate corresponds to the ABER, the bit error rate estimating unit 95 can estimate the bit error rate at the timing point by performing a predetermined operation on the correlation value from the counter 4 . Based on the estimated bit error rate, the control system of the demodulator selects the radio wave with the best line condition from a plurality of base stations.
  • the bit error rate estimating unit 95 calculates the correlation value calculated in advance and obtained. Any conversion can be performed based on the statistical value that gives the relation between the bit error rate and the bit error rate at the timing point, and a logic circuit can be configured based on the statistical value. Alternatively, a numerical operation may be performed by a microcomputer or the like.
  • Fig. 13 is a graph showing the result of simulating the measurement of bit error rate.
  • the white circles indicate that a predetermined noise is added to the modulated data sequence and this is applied to the demodulation circuit. Is the measurement result by the conventional method in which the number of bit errors when demodulated by demodulation is divided by the total number of bits.
  • the black circles indicate the results when the bit error rate estimation device according to the present invention is used under the same conditions. It is. As is evident from the figure, the results are almost the same, confirming that practically sufficient characteristics can be obtained.
  • FIG. 14 shows a case where an embodiment of the AFC circuit according to the present invention is applied to a digital demodulator.
  • the same parts as those in FIG. 21 are denoted by the same reference numerals, and description thereof will be omitted.
  • the phase quantization circuit 22 divides the signal into eight elements per symbol, and quantizes each element according to its phase. Using a differential detection circuit 8 having a delay time of one symbol period, a difference from a signal preceding one symbol is obtained, and a phase difference of each element is obtained.
  • the decoding circuit 9 decodes the digital signals X and Y based on the phase difference between the input elements.
  • the bit error rate estimator 95 estimates the bit error rate and generates a timing clock signal to determine the X and Y data.
  • Figure 1 5 is a diagram showing a circuit configuration around the bit error estimating apparatus 9 5, as described above, extracted voice down bets P 5 of bit Toera Ichire one preparative estimating apparatus be tie Mi Nguboi down bets Since the output of the counter 4 represents the correlation between the extraction points P 4 and P 5 and corresponds to the above-mentioned BER, the estimating unit 95 performs a predetermined operation on the correlation value from the counter 4. Estimate the bit error rate at the timing point by using.
  • the estimating unit 95 performs any conversion as long as the conversion is performed based on the correlation value measured and obtained in advance and the statistical value giving the relationship between the ABER and the mu BER and the bit error rate at the timing point.
  • a logic circuit may be configured based on the statistical value, or a numerical operation may be performed by a microcomputer or the like.
  • the bit error rate measurement device 97 stores a predetermined bit error rate measurement data sequence, and demodulates the bit error rate measurement data sequence inserted at a predetermined interval into the modulated wave.
  • the bit error rate is measured by extracting from the signal and comparing it with the stored data sequence.
  • the AFC circuit according to the present invention compares the estimated value of the bit error rate with the measured value, and outputs the voltage necessary to minimize both values to the output of the conventional AFC circuit 27.
  • the sum is supplied to VCX ⁇ 30, and the ik number drift occurs not only when the preamble signal is received but also before the next preamble signal arrives. It is possible to compensate for it.
  • the present invention has been described as an example applied to a digital demodulating apparatus of a type in which base one spanned differential detection the phase modulated wave?
  • the present invention is not limited only thereto, a digital signal Any method can be used as long as it is a digital demodulation device used for a modulation / demodulation system.
  • the present invention can be applied to a frequency modulation type or an amplitude modulation type demodulation device.
  • the present invention may be applied to a demodulation device using a synchronous detection method, for example, using any method.
  • the process from the modulation wave to the decoding can be applied by using any method.
  • the preamble signal The present invention may be applied to complement the phase shift between the preamble signal arriving next and the preamble signal arriving next.
  • the XOR gate is used as a means for detecting the correlation.
  • the NXOR gate or the like is used. May be constituted by another circuit.
  • the force that detected the correlation of the detected and decoded digital signal (X, Y) and determined the timing point for example, passed through the LPFs 5 and 6 in FIG.
  • the correlation may be detected for the signal after delay detection that has not been digitized.
  • the result of multiplying the sampling data for each extraction point Since the magnitude of the correlation corresponds to that of the correlation, a multiplier may be used as the correlation detection means. Therefore, it is obvious that in the synchronous detection method, the correlation may be detected with respect to the baseband signal (1, Q, ⁇ ) or a signal obtained by digitizing the signal (multi-valued digital signal). There will be.
  • the number of extraction points is set to 8 points per symbol, and the bit error rate is estimated from the correlation value of the two extraction points near the timing point. It is possible to increase or decrease the number of extraction points by using a method, and it is also possible to adopt a configuration in which the bit error rate is estimated from the distribution of correlation values at the extraction points other than the timing points.
  • the present invention is configured as described above, it is possible to detect a demodulation timing point in a short time, and the timing point is such that the eye of the eye pattern is the most open. Therefore, the occurrence of a bit error can be limited to a noise near the zero cross or a phase shift due to fusing.
  • the demodulation timing point can be detected in a short period of time, and the timing point follows the point where the eye of the eye pattern is the most open, so that noise or fading near the zero cross may be caused. It has a remarkable effect on limiting the occurrence of bit errors against phase shifts. Since there is no need to insert a specific signal into the modulated data, it has a remarkable effect in estimating the bit error rate without deteriorating communication efficiency and without affecting demodulation at all.
  • the demodulation timing point can be detected in a short time, and the timing point follows the point where the eye of the turn and the turn of the turn is most open, so that noise or noise near zero crossing can be detected. It has a remarkable effect on limiting the occurrence of bit errors to the phase shift due to fading.

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Description

明 細 書
デジタル復調回路 技術分野
本発明はディジタル信号によ り変調した変調波を復調するディジタル復調装置 及び該デジタル復調装置に用いる AFC回路、 クロック再生回路、 ビッ トエラー 推定回路に関する。 従来の技術
電話回線等の有線によるデータ伝送、 基地局間のマイク口波通信あるいは光通 信と云った技術分野においては、 すでに通信のディジタル化が研究され実現化さ れつつある。 近年、 これまで比較的遅れ気味であった自動車電話あるいは携帯電 話等の移動通信のディジタル化についても盛んに研究が進められている。
ディジタル移動通信の分野では伝送路に於ける振幅歪みの影響を受けにくい角 度変調方式を用いるのが一般的である。
ディジタル信号の変復調方式としては、 ディジタル信号の状態値に応じて搬送 波の振幅を変化せしめる振幅変調方式、 位相あるいは周波数を変化せしめる所謂 角度変調方式がよ く知られており、 ディジタル移動通信の分野では伝送路に於け る振幅歪みの影響を受けにくい角度変調方式を用いるのが一般的である。
まず角度変調について耐歪特性が優れ移動通信に適した ττΖ4シフ ト 4相位相 変調 （ττΖ4シフ ト QP SK) 方式を例に簡単に説明する。
図 1 6は ττΖ4シフ ト QP S Κ変調装置の基本構成を示すプロック図である。 シリアルノパラレル変換器 1は入力したディ ジタルの 2値データ列を 2ビッ ト を一組とする単位データ （Χ、 Υ) に変換する。 この単位データを一般に 1シン ボルと称し、 これを一周期と して処理が進められる。 差動符号化回路 2は信号の 変化分 （差分） に対して （Χ、 Υ) の情報を担わせた Iチャネルと Qチャネルと から成るベースバン ド信号を生成し、 該ベースパン ド信号はローパスフィ ルタ (LPF) 3、 4によ り帯域制限される。 而して、 搬送波 wc の同相、 直交成分 を夫々この帯域制限されたベースバンド信号に乗算することよ り振幅変調した後、 双方を合成して変調波を得るものである。
尚、 ；rZ4シフ ト QP S K方式は、 2値信号" 1" 、 " 0" に応じて振幅" A" 、 " — A" を割り当てると共に、 1シンボルについて 4つの信号点データ （1、 Q) を与え、 これを基に位相変調を行なう 4相位相変調 （QP SK) 方式を基本とし たものである。 即ち I、 Qの信号点配置を示す図 1 7 ( a ) の如く、 1シンボル 毎に図中黒点で示す Q P S Kの信号点配置と、 これを 7Γノ 4シフ ト した図中白ヌ キ点で示す信号点配置とを交互に用いて位相変調を行なう方式である。 従って、 先行するシンボルとの位相差 Δ Φは必ず ττ/ 4の奇数倍となり、 入力された単位 データ （Χ、 Υ) との関係は図 1 7 (b) で表現できる。
以上、 角度変調について簡単に述べたが、 変調波を復調する方式としては同期 検波方式と遅延検波方式がよ く知られている。 理論的には同期検波方式の方が優 れた特性を有する力 ?、 高速なフユ一ジングが発生し易い条件下では却って不利で あり、 特に急激な位相変動が発生し易いディジタル移動通信に於いては同期検波 方式よ り良好な特性を示す遅延検波方式が適している。
遅延検波は、 所定の遅延時間を有する遅延回路で遅延された変調波を基準とし て、 次の変調波を検波するものであるから、 上述の如く差動符号化された信号で 変調された変調波であることが必要である。 また、 搬送波再生が不要となり同期 検波に比して構成が簡単であるため移動通信に適している。
例えば、 前述の ττ Ζ 4 シフ ト Q P S Kの場合、 1 シンボル先行した変調波の位 相を基準として、 次の変調波を検波することによ り両者の位相差 Δ Φを求め、 こ れを図 1 7 ( b ) に従って復号すればよい。 図 1 8は ττ Ζ 4 シフ ト Q P S K変調 波を、 遅延検波を利用して復調する従来のディジタル復調装置の一例を示すプロッ ク図である。
位相変調波は搬送波 w cと等しい周波数の信号およびこれを ττ Ζ 2 シフ ト した 信号によ り、 夫々 I チャネルと Qチャネルのベースバンド信号となる。 この I信 号と Q信号は夫々ローパスフィ ルタ 5、 6 を介してアナログ Ζディジタル変換器 ( A / D ) 7、 8 にてディ ジタル化される。
ディジタル化された信号 I 、 Qを、 遅延検波回路 9にて 1 シンボル先行する信 号との信号点配置の違い、 即ち位相差 Δ Φを検出すると共に図 1 7 ( b ) に示し た関係に基づき X、 Yに復号する。
遅延検波回路 9からの検波信号は、 データ識別部 1 1 、 1 2およびクロック再 生回路 1 3に出力される。 クロック再生回路 1 3は後述するタイ ミ ングボイント を決定し、 これに基づいて 1 シンボル周期毎にタイ ミ ングクロック信号をデータ 識別部 1 1 、 1 2 に供給する。 データ識別部 1 1 、 1 2は前記タイ ミ ングクロッ ク信号に基づき検波信号よ り基本データ （X、 Y ) を確定し、 該基本データ （X、 Y ) はパラレル/シリアル変換器 1 4にて変調前の 2値データ列の信号に復調さ れる。
図 1 9は遅延検波回路 9の X側出力端からの検波信号を複数回重ね書きしたこ とによ り得られたアイパターンであって、 2値信号 （Χ·= ) 1 または 0が確定す るアイの最も開いたポイ ン ト （タイ ミ ングポイ ン ト） 1 0 に於ける信号レベルを 各シンボルの復調データと して識別するのが一般的である。
以上の復調処理に於いて極めて重要な点は前記タイ ミングボイントをいかに決 定するかであって、 従来ク口ック再生回路は前記タイ ミ ングボイントを決定しタ ィ ミングク口ック信号を生成するものであるが、 タイ ミ ングポィントを得る手法 としてはゼロクロス検出法が一般的であり、 遅延検波回路 9の一の出力端よ り検 波信号を取り出し、 ゼロ （2値のレベルのほぼ中間に位置する所定のレベル） と クロスするボイ ント即ち図 1 9中、 番号 1 5で示したゼロクロスボイン トを検出 し、 該ゼロクロスポイン ト 1 5から 1 / 2シンボル周期ずれた位置 1 0を求め、 これをタイ ミ ングポイ ン ト信号としてデータ識別部 1 1 、 1 2 に出力する。 しかしながら、 上述の如きゼロク ロスポイ ン ト を利用したタイ ミ ングポイ ン ト を検出するク口ック再生回路は、 図 1 9のアイバタ一ンの形状からも明らかなよ うに、 実際にはデータがゼロをクロスするポイ ン トが図中矢印 Δ tで示すように 広い範囲に亘って分布するため、 正確なゼロクロスボイン トを見つけることが困 難であった。 即ち、 単純にゼロクロスポイン トから 1 Z 2 シンボル周期ずらした 位置をタイ ミ ングポイン ト とすれば、 アイの最も開いたポイン トが所望の位置か らずれビッ トエラー発生の割合が大き くなるため、 一般的には比較的多数のゼロ クロスポイン トを読み取ると共にその中央値を求め、 これを真のゼロクロスボイ ン トとしていたが、 これが確定するまでに時間がかかると云う欠陥があった。 特に近年実施されることになっている無線通信のディジタル化システムの如く、 頻繁に通信チャネルを切り替え、 その都度前記タイ ミングボイントを設定する必 要のあるシステムに於いては極めて大きな欠点となっていた。
一方、 ディジタル無線を念頭において提案された特開平 3— 2 0 5 9 4 0に於 いては、 先行する変調波を準同期検波して得られるベースバン ド信号の I、 Q夫々 の信号点が、 I、 Q座標軸上のどこに位置するのかを検出し、 前記信号点が所定 の信号点配置からずれていた場合、 本来の位置を予測してこれを補正するよう、 検波回路の遅延時間を変化させ位相をシフ トることによ り同期補正を行なう手法 が提案されている。 例えば、 検出された信号点が図 2 0の X点で示す位置にあつ たとすると、 前記 X点は図中黒点で示す所定の信号点配置のうち、 前記 X点と最 も近接した P点にあるものと予測して位相のシフ ト量を決定する。
しかしながら、 この手法に於いて当初のタイ ミ ングボイ ン トのずれが著しい場 合、 1 シンボル検波する度に誤った補正を繰り返す可能性が大き く、 同期引込が 完了するまでに時間がかかると云う欠陥があった。
また、 図 2 1 は前記図 1 8に示した ττ 4 シフ ト Q P S Κ変調波を復調するた めのディジタル復調装置において、 A F C回路 2 7を備えたもののブロック図で あって、 変調波に基準周波数を混合して中間周波変換した後、 該中間周波信号を バン ドバスフィ ルタ 2 0およびリ ミ ッタ 2 1 を介して位相量子化回路 2 2に入力 せしめ、 位相量子化回路 2 2にて位相に応じて量子化された信号を 1 シンボル周 期の遅延時間を有する遅延検波回路 2 3を用いて、 1シンボル先行する信号との 差をとり位相差を求める。
前記位相差の信号は復号回路 2 4にてディジタル信号 X、 Υに復号され、 クロッ ク再生回路 2 5からのタイ ミ ングクロック信号に基づき信号 X、 Υを確定する。 これをパラレル シリアル変換器 2 6にてデータ列に変換すれば復調信号を得る ことができる。
7Γ Ζ 4シフ ト Q P S Κ変調波の場合、 遅延検波後の位相点は図 2 2 ( a ) に示 す 4つの白丸印のうちの 1つとなるはずであるが周波数ドリフ トが発生していた 場合には図 2 2 ( b ) の X印のいずれか 1点をとることとなり、 両者の位相ずれ は 1 シンボル当りの周波数ドリ フ ト量に相当する。
そこで変調波の周波数ドリ フ トを補正すベく A F C回降 2 7を具備するのがー 般的であって、 遅延検波回路 2 3の出力をァップダウンカウンタ 2 8でカウン ト するこ とによ り位相ずれの程度を見積も り、 このカウン ト値をフィ ルタ 2 9 を介 してデ ジタル アナログ変換し、 位相点の位置が白丸印と一致するよう前記基 準周波数を発生する V C X 0 3 0の周波数を変化するものであつた。
しかしながら、 周波数ドリ フ トが大き くなると、 例えば図 2 3に示す如く本来 白丸印 Aに現われるはずの位相点が白丸印 Bの近傍の X印の位置に現われたとす ると、 A F C回路 2 7は白丸印 Bを真値と判定して誤った方向への補正を実行し、 正しい復調デ一タが得られないと云う欠陥があつた。
更に、 移動通信の場合、 所定のエリア毎に基地局を配置し、 移動局はこの基地 局を介して通信を行なうのが一般的であって、 例えば、 図 2 4に示す如く移動局 3 5は近傍の基地局 A、 Bおよび Cの中から最も回線状態の良好な 1局を選択し て通信を行なう。
このとき、 回線状態の良、 不良を判断するための手段と しては、 各基地局から 伝送される電波の電解強度を比較する方式、 あるいは雑音等の回線状態はもちろ ん復調装置の同期状態等をも検知できるビッ トエラーレー ト （B E R ) を測定す る方式とがあり、 そのいずれか又は双方を組み合わせて用いるのが一般的であつ た。
ビッ トエラ一レー トの測定方法としては、 図 2 5 ( a ) の如く送信側で音声等 の情報をディ ジタル化した情報データ列に、 予め所定の間隔毎に特定のビッ トェ ラーレート測定用のデータ列 （Nビッ ト） を挿入し、 受信側で復調したとき前記 ビッ トエラーレー ト測定用のデータ列よ り誤って受信されたビッ ト数 （n ) を検 出しビッ トエラーレート （n Z N ) を算出する方法、 あるいは同図 （b ) に示す 如く情報データ列を復数ビッ ト毎 （図においては 8ビッ ト） の組として各組毎に パリティ ビッ トを挿入し、 受信側でパリティチェックを行なうことによ り ビッ ト エラーレー トを推定する方法の 2つの方法が一般的であった。
しかしながら、 上述の如き ビッ トエラーレー ト測定方法では情報データ列のほ かにビッ トエラ一レー ト測定専用のデータ列あるいはパリティ ビッ トを挿入しな ければならず通信効率が劣化するという欠陥があり、 殊に前者の方法ではビッ ト エラーレー ト測定用のデータ列を送信している間は情報デ一タ列が中断されると いう欠点 あった。
本発明は上述した如き従来のディジタル復調装置及び該復調回路に用いられて いるクロック再生回路、 A F C回路、 ビッ トエラ一レート推定装置の欠陥を除去 するためになされたものであって、 本発明の第一の目的は極めて短時間に復調の タイ ミングボイ ン トを検出し、 良好な復調信号を得ることが可能なクロック再生 回路及び該ク口ック再生回路を用いたディジタル復調装置を提供する。
本発明の第二の目的は、 送信側で情報以外の特定のデータ列を挿入する必要がな く、 通信効率の劣化を極限したビッ トエラーレー ト推定装置を提供する。
本発明の第三の目的は、 大きな周波数ドリフ トが発生した場合であっても正し い方向且つ適切な値の補正が可能な A F C回路を提供する。 発明の開示
上記第一の目的を達成するために、 変調波を所定の検波手段により検波するディ ジタル復調装置のク口ック再生回路に於いて、 復調過程の信号を単位データ周期
(シンボル周期） 毎に予め設定した複数個の抽出ボイン トにてサンプリ ングし、 相隣接する 2つの抽出ボイ ン ト毎の相関を検出する相関検出手段と、 該相関検出 手段によ り検出された相関の大小を比較して最大となる抽出ボイン ト対を判定す る相関判定手段とを具備し、 該相関判定手段が前記判定に基づいて最大の相関を 呈する抽出ボイン トに於いてタィミ ングク口ック信号を生成する。
また、 復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複 数個の抽出ボイ ン トにてサンプリングし、 相隣接する 2つの抽出ボイン ト毎の相 関を検出する相関検出手段と、 該相関検出手段によ り検出された相関の大小を比 較し最大となる抽出ボイン ト対およびこれに次いで相関が大きい抽出ボイント対 を判定すると共に該判定に基づきタイ ミ ングクロック信号を生成する相関判定手 段と前記 2つの抽出ボイン ト対よ り検出される相関が等しくなるよう前記ディジ タルの信号の位相をシフ トする位相シフ ト手段とを備える。
上述した第二の目的を達成するために、 変調波を所定の検波手段によ り検波し て復調するディジタル復調装置のビッ トエラ—レー ト推定装置に於いて、 復調過 程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の抽出ボイ ン トにてサンプリ ングし相隣接する 2つの抽出ボイ ン ト毎の相関を検出すると共 に検出した相関の分布に基づいてビッ トエラ一レートを推定する。
上記第三の目的を達成するために、 変調波を所定の検波手段によ り検波して復 調するディジタル復調装置の A F C回路に於いて、 復調過程の信号を単位データ 周期 （シンボル周期） 毎に予め設定した複数個の抽出ポイントにてサンプリング し相隣接する 2つの抽出ボイ ン ト毎の相関を検出すると共に検出した相関の分布 に基づいてビッ トエラーレー トを推定するビッ トエラーレート推定装置と変調波 に所定の間隔で挿入されたビッ トエラーレー ト測定用データ列に基づき ビッ トェ ラーレー トを測定する ビッ トエラ—レー ト測定装置とを具備し、 双方のビッ トェ ラーレー トを比較するこ とによつて変調波の周波数ドリ フ ト を補正する。 図面の簡単な説明
図 1 は本発明に係るク口ック再生回路の一実施例をディジタル復調装置に適用 した際の構成を示すプロック図。
図 2は相関検出回路の具体的な構成例を示すプロック図。
図 3は X O Rゲー トの入出力特性を示す図。
図 4は本発明に係るディジタル復調装置の第 2の実施例の構成を示すプロック 図。
図 5 ( a ) 、 ( b ) は夫々位相量子化回路の動作を説明する図。
図 6は本発明に係るデジタル復調装置の他の実施例の構成を示すプロック図。 図 7は復調過程にある検波信号のアイパターンを示す図。 図 8は抽出ボイン トの設定例を示す図。
図 9 (a) 、 ( b ) は夫々 ビッ トエラ一レー ト と E bZN。あるいは抽出ボイ ン ト との関係を示す図。
図 1 0は抽出ボイン トに対する相関値の分布を示す図。
図 1 1は本発明に係るビッ トエラーレー ト推定装置の一実施例をディジタル復 調装置に適用したときの構成を示すプロック図。
図 1 2は相関検出回路の具体的な構成を示すブロック図。
図 1 3はビッ トエラーレー トの測定をシミュレーショ ンした結果を示すグラフ。 図 1 4は本発明に係る AF C回路の一実施例をディジタル復調装置に適用した ときの構成を示すプロック図。
図 1 5はビッ トエラ一レ一 ト推定装置の具体的な構成を示す図。
図 1 6は； rZ4シフ ト Q P S K変調装置の基本構成を示すプロック図。
図 1 7 (a) 、 (b) は夫々 4シフ ト Q P S K変調方式を説明する図。 図 1 8は従来の復調装置の基本構成を示すプロック図。
図 1 9は検波信号のアイパターンを示す図。
図 2 0は従来の位相ずれ予測手段を説明する図。
図 2 1は ττΖ4シフ ト Q P S Κ変調装置のプロック図。
図 2 2 (a) 、 （b) は夫々周波数ドリ フトによる位相点の変化を説明する図。 図 23は大きな周波数ドリフ トによる位相点の変化を説明する図。
図 24は移動通信システムの模式図。
図 2 5は従来のビッ トエラーレートの測定方法を説明する図。
図 2 6は抽出ボイ ン トの設定例を示す図。 発明を実施するための最良の形態
以下、 本発明を実施例を示す図面に基づいて詳細に説明する。
図 1 9に示したアイパターンから明らかなように、 アイが最も開いたタイ ミ ン グポィン ト 1 0に於いては検波信号のレベルが比較的高密度に集中する aまたは - a (X= l または 0) となり、 その近傍に於いてはほとんどの場合タイ ミ ング ボイン ト 1 0と同じレベルとなる。 逆に夕イ ミ ングボイン ト 1 0から離れゼロク ロスポイント 1 5に近づく に従ってレベルが一致しない確率は高くなる。
即ち、 1シンボル周期分の検波信号について複数個の抽出ボイン トを設定し、 該抽出ボイン トに於ける信号レベルをサンプリングし、 隣り合う 2つの抽出ボイ ン トの信号レベル同志について相関をとると、 信号レベルの一致したタイ ミ ング ボイントの近傍では相関が大き くなり、 2つの抽出ボイン トの信号レベルが異な る場合相関が小さ くなる。 換言すれば、 図 1 9の 1 0の点に於けるサンプリング 値の相関は大き くなるが、 1 5の点に於けるそれは小さくなる。
本発明はこの点に着目し相関を検出し、 これらの大小を比較することによ りタ ィ ミ ングボイン トを検知し、 良好な復調信号を得んとするものである。
具体的には、 図 2 6に示すように 1シンボル周期毎に所定の抽出ポイント （同 図に於いては 1 シンボル当たり 8ポイン ト） にて信号のレベルをサンプリングし、 隣り合った抽出ポイ ン トのサンプリ ングデータ同志、 P i と P 2、 P 2と Ρ 3 · - . と順次相互の相関を検出した後、 この相関デ一タの大小を比較して相関が最大と なる抽出ポイ ン ト対 （同図に於いては Ρ 4と Ρ 5の対あるいは Ρ 5と Ρ 6の対と予 測される） を求め、 該抽出ポイン ト対の一方をタイ ミ ングポイ ン トと設定するも のである。
図 1は本発明に係るク口ック再生回路の一実施例をディジタル復調装置に適用 した際の構成を示すプロック図であって、 前記図 1 8 と同一の部分には同一の符 号を付しその説明を省略する。
本発明におけるク口ック再生回路 4 0は相関検出回路 4 1および相関判定回路 4 2 とから成り、 相関検出回路 4 1は、 遅延検波回路 9 よ り出力された検波信号 X、 Υのレベルを、 1 シンボル周期毎に予め設定された複数個の抽出ポイントに 於いて夫々サンプリ ングすると共に、 相隣接する 2つの抽出ポイン トを一組とし てサンプリングした信号同志の相関を検出し、 検出した相関を X、 Υ夫々につい て対応する抽出ボイ ン トの組毎に加算し、 夫々を復数シンボル分累積した上で相 関判定回路 4 2 に出力するものである。
図 2は相関検出回路 4 1の具体的な構成例を示すプロック図であって、 遅延回 路 4 3、 4 4は共に抽出ボイン トの間隔に相当する遅延時間 rを有するものであ り、 X O R (排他的論理和） ゲー ト 4 5、 4 6の一の入力端には直接、 他の入力 端には前記遅延回路 4 3、 4 4を介して検波信号 X、 Yを入力せしめることによ り直前の抽出ボイ ン ト との相関を検出するものである。
而して、 双方の相関データを加算し、 これを周期 rでデータを振り分けるマル チプレクサ 4 7を介して複数個のカウンタ 4 8に出力し、 カウンタ 4 8は所定の 複数シンボル分の相関データを蓄積する。
相関判定回路 4 2は、 カウンタ 4 8に蓄積された相関データの大小を比較して 最も相関の大き くなる抽出ポイントの組を検出し、 その一方の抽出ボイ ントをタ ィ ミ ングボイ ン ト と判定すると共に該タイ ミ ングボイン トに基づきタイ ミ ングク 口ック信号を生成する。
尚、 周知の通り X O Rゲー トは図 3に示す如き入出力特性,を有するから、 相関 が大きい場合 （入力レベルが一致したとき） には" 0 " を小さい場合 （入カレべ ルが不一致のとき） には" 1 " を出力する。 従って、 カウンタに蓄積される数値 が 0に近いほど相関の大きいボイントと云うことになるから、 次段の相関判定回 路 4 2は複数の入力から最小値を求めるよう構成すればよい。
一方、 遅延検波回路 9よ り出力された検波信号 X、 Yはデータ識別部 1 1、 1 2に入力され、 該データ識別部 1 1、 1 2は相関判定回路 4 2で生成されたタイ ミ ングクロック信号に基づいて検波信号 X、 Yを復号する。 復号された信号はパ ラレルノシリアル変換器 1 4にてデータ列に復調される。
上述の如く、 クロック再生回路 4 0を構成することによって 1 シンボル毎に相 関の分布を検出し、 これに基づきタイ ミ ングボイン トを確定することができる。 即ち、 従来はゼロク ロスポイ ン トの如き不安定なボイ ン ト を基準と してタイ ミ ングポィン トを予測していたのに対し、 本発明は比較的安定したボイ ン トである アイパターンのアイが最も開いたタイミ ングボイントを直接的に求めるものであつ て、 フヱ一ジング等による急速な位相ずれに対しても強く、 大きな位相ずれに対 して短時間にタイ ミ ングポイ ン トを確定することも可能である。
図 4は本発明に係るディジタル復調装置の第 2の実施例の構成を示すプロック 図であって、 中間周波 （ I F ) に変換された位相変調波を復調するものである。 位相変調波はリ ミ ッタ回路 5 0を通過することによ り振幅値が整えられ、 位相 量子化回路 5 1 にて位相量子化される。
位相量子化された信号を 1 シンボル周期の遅延時間を有する遅延回路 5 2を用 いて、 1シンボル先行する信号との差をとることによって、 位相差 Δ Φが量子化 信号として得られる。
例えば、 I F周波数が 4 5 0 k H z、 1 シンボル周期 （周波数） が 2 1 k H z であって、 位相量子化回路 5 1 にクロック 5 3よ り 1 2 . 6 M H zのパルス信号 を、 これを分周器 5 4で 1ノ 7 5分周した 1 6 8 k H zのパルス信号を入力せし めた場合、 位相変調波は分周器 5 4からのパルス信号によ り 1 シンボル当たり 8 つの要素に分割され、 各要素は位相に応じてクロック 5 3からのパルス信号によ り量子化を施される。
I Fとクロック 5 3のパルス信号との周波数比から各要素は 0乃至 2 7個のパ ルス信号で位相が表現され位相差 Δ Φも 0乃至 2 7個のパルス信号で量子化され た形態で出力され、 位相差 Δ Φとパルス数との関係は図 5 ( a ) のように座標を 2 8分割したものとして表すことができる。
復号回路 5 5は入力される各要素のパルス数から図 5 ( a ) の座標上どの象限 にあるかによつて位相差 Δ Φを図 5 ( b ) に基づき決定し、 前記図 1 6 ( b ) に 示した関係に従ってディジタル信号 X、 Yに復号される。 このディジタル信号 X、 Yはいずれも 1 シンボル周期当たり 8個のデータ列をなしているから、 夫々シリ アルノパラレル変換器 5 6、 5 7にて並列化され、 ラッチ回路 5 8、 5 9にて 1 シンボル周期毎にラッチされる。
ラッチ回路 5 8、 5 9の出力について相隣接したビッ ト同志を一組と して X O Rゲー トに入力せしめ相関を検出し、 その出力は X、 Y夫々について対応する組 毎に加算され、 カウンタに所定シンボル数分だけ蓄積する。 カウンタのデータを 取り込んだ相関判定回路 6 0は、 その最小となる組、 即ち相関が最大となるボイ ン トを判定すると共にタイ ミ ングク口ック信号を生成する。
相関判定回路 6 0が判定した 2つの抽出ボイント対が第 4、 第 5組目のカウン タと一致するよう位相シフタ 6 4はタイ ミ ングクロック信号に基づきラツチ回路 5 8 , 5 9がデータをラッチするタイ ミ ングをずらす。
これによ りラッチ回路 5 8、 5 9の出力端の 5ビッ ト目から引き出される信号 は、 夫々タイ ミ ングポイントに於ける信号 X、 Yであり、 これをパラレルノシリ アル変換器 6 2にてデータ列に復調したものである。 ここで図 4中 6 3はラツチのタイ ミ ングである 1シンボル周期を供給するため の分周器であり、 分周器 6 1はこれをさらに分周してカウンタのカウン トシンボ ル数を供給するものである。
図 6は前記図 4の実施例の変形実施例を示した図であって、 第 4、 第 5組目の 力ゥンタ出力を補正量検出部 70によって取り出し、 これに基づいて位相シフタ 71および補正遅延回路 72が復調過程にある信号の位相をシフ トすることによつ て、 両カウンタの出力値が等しくなるようにする。
このように復号化されたディジタル信号について所定のサンブリングを行ない、 隣り合ったデータ同志の相関をとるものであるから、 タイ ミ ングボイン トを短時 間に得よう とする場合等に極めて有効であり、 アイパターンのアイが最も開いた ポイントを直接捕える方式であるからゼロクロス近傍の雑音による影響を受けに く く、 変調波を 1シンボル復調する度にタイ ミ ングボイン トを更新するからフヱ 一ジングによる位相ずれに高速に追従する。
次に、 本発明に係る復調装置に用いるビッ トエラーレー ト推定装置について説 明する。
図 7はディジタル復調装置の復調過程にある検波信号を複数回重ね書き したこ とによ り得られたアイパターンを模式的に示したものであって、 アイの最も開い たポイント （タイ ミ ングポイ ン ト） 73に於ける信号レベルを各シンポルの復調 データとして識別する。
一般にビッ トエラーレー トは同期のとれた状態即ちタイ ミ ングボイン トにて測 定し評価するものであるが、 図 8に示すように 1シンボル周期毎に所定の抽出ポ イ ン ト （同図に於いては 1シンボル当たり 8ポイント） を設定し、 各抽出ポイン トについて復調を行なった場合のビッ トエラーレートを測定すると図 9 (a) の ようになる。 ここで、 横軸は雑音のパワースぺク トル密度 N。と 1 ビッ ト当たり の信号のエネルギ E bの比であって、 縦軸はビッ トエラーレー トを対数表示した ものである。
図中 9 0はタイ ミ ングポイ ント P 5、 9 1は P4あるいは P 6、 9 2は P 3ある いは P7に於ける曲線であって、 当然のことながらタイ ミングボイン トから離れ るにしたがってビッ トエラーレートが大き くなり、 各曲線とも雑音の減少 （ E b ZN。の増大） に伴いビッ トエラーレ一 トが減少する右下がりの曲線を呈する。
ここで、 図 9 ( a ) の曲線 9 0と 9 1に着目し、 α、 /?およびァの 3点に於け るビッ トエラ一レー トの差 ABE Rを求めると、 △B ER 〉AB E R ?>AB ER となる。 同図に於いては各 ΔΒ E R間に差が殆ど生じないように見える力、 前述した如く縦軸のビッ トエラ一レー トは対数表示しているため実際には比較的 大きな差が生じる。
Eb/N。が"、 Sおよびァの場合について、 抽出ボイン ト とビッ トエラーレ ー トとの関係を示した図 9 ( b ) からも明らかな如く、 AB E R。、 AB ER および ABER と、 タイ ミ ングポイ ン トに於けるビッ トエラーレー ト B E R。、 B E R„および B E RYとが夫々ほぼ 1対 1に対応し、 Δ B E Rを測定すること でタイ ミ ングボイ ン トに於ける ビッ トエラ一レ一 トを求めるこ とが可能となる。 一方、 図 7に示したァイノ、。ターンから明らかなようにアイが最も開いたタイ ミ ングポィン ト 7 3に於いては、 検波信号のレベルが比較的高密度に集中する aま たは一 a となり、 その近傍に於いてはほとんどの場合タイ ミ ングポイン ト 7 3 と ほぼ同じレベルとなる。 逆にタイ ミ ングポィン ト 7 3から離れゼロク口スボイン ト 7 4に近づく に従つてレベルが一致しない確率は高くなる。
そこで、 図 8で規定した抽出ボイン トに関し隣り合う 2つの抽出ボイ ン トの信 号レベル同志について相関をとると、 図 1 0に示す如く信号レベルの一致したタ イ ミ ングポイ ン ト 7 3 ( P 5 ) の近傍では相関が大き く なり、 2つの抽出ポイン トの信号レベルが異なる場合相関が小さくなると云う図 9 ( b ) と極めて類似し た曲線が描ける。
本発明は、 上述した如く相関とビッ トエラーレートが抽出ボイントに対して同 様の分布を呈することに鑑み、 復調過程にある信号について所定の抽出ボイント を設定し、 その相関を検出することによ りタイ ミ ングボイ ン トに於けるビッ トェ ラーレートを推定せんとするものである。
具体的には、 図 7にて設定した抽出ボイン トに於いて信号のレベルをサンプリ ングし、 隣り合った抽出ポイ ン トのサンプリ ングデータ同志、 P i と P 2、 P 2と Ρ 3 · · · と順次相互の相関を検出した後、 この相関データの大小を比較して相 関が最大となる抽出ボイン ト対およびこれと隣り合う相関が大きい方の抽出ボイ ン ト対 （同図に於いては Ρ 4と Ρ 5の対および Ρ 5と Ρ 6の対） を求め、 該抽出ポ ィ ン ト対が常に同じ値をとるよう同期せしめ、 双方の抽出ボイン ト対に属する抽 出ポイント （同図に於いては Ρ 5 ) をタイ ミ ングポイン トと設定する。
さらに、 同期がとれた状態に於いては前記抽出ボイント対の相関値が前記 Δ Β E Rに相当する値となるから、 予め測定によ り求めた相関値と A B E Rおよび Δ B E Rとタイ ミ ングポイン トに於けるビッ トエラ一レー トの関係を与える統計値 に基づき演算処理を行なうことによって前記相関値よ り ビッ トエラーレー トを推 定することができる。
図 1 1及び図 1 2は本発明に係るビッ トエラーレー ト推定装置をデジタル復調 装置に適用した際の構成を示したものであって、 図 1及び図 2 と同一部分には同 一の符号を付しその説明を省略する。
すなわち、 相関検出回路 4 1 のカウンタ 4をビッ トエラー推定回路 9 5に出力 するように構成する。 すなわち、 図 1 0に示したように同期をとつたとき抽出ポ イ ン ト P 5がタィ ミ ングボイ ン トであり、 カウンタ 4の出力は抽出ボイ ン ト P 4 と P 5についての相関を表し、 前記 A B E Rに相当するから、 ビッ トエラーレート 推定部 9 5はこのカウンタ 4からの相関値に所定の演算を施すことによってタイ ミ ングポィン トに於けるビッ トエラ一レートを推定できる。 推定されたビッ トェ ラーレー トに基づき復調装置の制御系は、 複数の基地局から最も回線状態の良好 な電波を選択する。
ここで、 ビッ トエラ一レー ト推定部 9 5は予め測定して求めておいた相関値と 厶 B E Rおよび厶 B E R とタイ ミ ングポィ ン トに於ける ビッ トエラ一レー トの関 係を与える統計値に基づき変換を行なう ものであれば何でもよ く、 前記統計値に 基づきロジック回路を構成してもよ くマイコン等で数値演算してもよい。
図 1 3 はビッ トエラ一レー トの測定をシュ ミ レ一ショ ン した結果を示すグラフ であって、 白抜きの丸印は変調されたデータ列に所定の雑音を加え、 これを復調 回路にて復調したときのビッ トエラ一数を全ビッ ト数で割り算した従来方式によ' る測定結果であり、 黒丸印は同様の条件で本発明に係るビッ トエラーレー ト推定 装置を用いた場合の結果である。 同図から明らかなように両者の結果はほぼ一致 しており、 実用上十分な特性が得られることを確認した。
次に、 本発明に係る復調装置の A F C回路について説明する。
上述した如く ビッ トエラ一レー ト推定装置からの推定値と、 変調波に所定の間 隔で挿入されたビッ トエラーレー ト測定用データ列に基づきビッ トエラ一レー ト を測定する周知のビッ トエラーレー ト測定装置からの測定値を比較した値に基づ き変調波の周波数ドリ フ トを補正するものであって、 図 1 4は本発明に係る A F C回路の一実施例をディジタル復調装置に適用したときの構成を示したものであつ て、 図 2 1 と同一部分には同一の符号を付し、 その説明を省略する。
位相量子化回路 2 2は信号を 1 シンボル当たり 8つの要素に分割し、 各要素を 夫々の位相に応じて量子化する。 1 シンボル周期の遅延時間を有する遅延検波回 路回路 8を用いて、 1 シンボル先行する信号との差をと り各要素毎の位相差を求 める。 復号回路 9は入力される各要素の位相差に基づきディジタル信号 X、 Yに 復号する。
この信号に基づきビッ トエラーレー ト推定装置 9 5はビッ トエラーレー トを推 定すると共にタイ ミ ングク ロック信号を生成し X、 Yのデータを確定する。
図 1 5はビッ トエラー推定装置 9 5周辺の回路構成を示す図であって、 前述し たよう に、 ビッ トエラ一レ一 ト推定装置の抽出ボイ ン ト P 5がタイ ミ ングボイ ン トであり、 カウ ンタ 4の出力は抽出ポイ ン ト P 4と P 5についての相関を表し、 前 記厶 B E Rに相当するから、 推定部 9 5はこのカウンタ 4からの相関値に所定の 演算を施すことによってタイ ミ ングボイン トに於けるビッ トエラーレー トを推定 する。
ここで、 推定部 9 5は予め測定して求めておいた相関値と A B E Rおよび厶 B E Rとタイ ミ ングボイン トに於けるビッ トエラーレー トの関係を与える統計値に 基づき変換を行なう ものであれば何でもよ く、 前記統計値に基づきロジック回路 を構成してもよ くマイコン等で数値演算してもよい。
—方、 ビッ トエラーレー ト測定装置 9 7は予め決定されたビッ トエラーレー ト 測定用データ列を記憶しておき、 変調波に所定の間隔で挿入された前記ビッ トェ ラーレート測定用データ列を復調された信号よ り抽出すると共に記憶しておいた データ列との比較を行う こ とによってビッ トエラーレー ト を測定する。
而して、 本発明に係る A F C回路はビッ トエラーレート推定値と測定値とを比 較して、 双方の値を最小とするのに必要な電圧を従来 A F C回路 2 7の出力に 加算して V C X〇 3 0に供給するよう構成したものであり、 前記プリァンブル信 号を受信したときのみならず、 次のプリアンブル信号が到達するまでの間につい ても周 ik数ドリ フ トの発生を感知しその補正を可能と したものである。
尚、 以上本発明を位相変調波をべ一スパン ド遅延検波するタイプのディジタル 復調装置に適用したものを例として説明した力 ?、 本発明はこれのみに限定される ものではなく、 ディジタル信号を変復調する系に用いるディジタル復調装置であ ればどのような方式であってもよ く、 例えば周波数変調方式あるいは振幅変調方 式の復調装置にも適用可能であり、 変調波から復号までの課程はどのような手法 を用いたものであってもよ く、 例えば、 同期検波方式の復調装置に本発明を適用 可能である。
また、 復調装置に於いて、 変調波から復号までの課程はどのような手法を用い たものであっても適用可能であり、 例えば、 同期検波方式の復調装置に於いて、 先行するプリア ンブル信号と次に到達するプリアンブル信号との間の位相ずれを 補完するために本発明を適用してもよい。
さらに、 実施例に於いては相関を検出する手段として X O Rゲ一トを用いたが、 入力する 2値が一致した場合と一致しなかった場合とを区別するものであれば、 N X O Rゲー ト等の他の回路で構成したものであってもよい。
さらにまた、 実施例に於いては検波され復号されたディジタル信号 （X、 Y ) について相関を検出しタイ ミ ングポィン トを決定していた力 例えば図 1 に於い て L P F 5、 6 を通過した信号を遅延検波した後に A Z D変換するような構成に 変更した場合、 ディジタル化していない遅延検波後の信号について相関を検出し てもよ く、 この場合抽出ボイン ト毎のサンプリングデータ同志を掛け算した結果 の大小が相関のそれに対応するから、 相関検出手段としては掛け算器を用いれば よい。 よって、 同期検波方式に於いてはベースバン ド信号 （ 1、 Q、 Δ Φ ) 、 あ るいはこれをディジタル化した信号 （多値ディジタル信号） について相関を検出 するよう構成してもよいこと自明であろう。
更に、 抽出ボイン トの数を 1シンボル当たり 8ポイン ト とし、 タイ ミ ングボイ ン ト近傍の 2つの抽出ボイン トの相関値よ り ビッ トエラーレー トを推定するよう に構成したが、 精度等を勘案して抽出ボイン ト数を増減することは可能であり、 タイミ ングボイ ン ト以外の抽出ボイントにおける相関値の分布からビッ トエラー レートを推定するように構成することも可能である。
本発明は、 以上説明した如く構成するものであるから、 復調のタイ ミ ングボイ ン トを短時間に検出することが可能となると共に、 該タイ ミ ングポイン トがアイ パタ一ンのアイが最も開いた点に追従するから、 ゼロクロス近傍での雑音或はフヱ 一ジングによる位相ずれに対してもビッ トエラーの発生を極限することができる。 復調のタイ ミ ングボイン トを短時間に検出することが可能となると共に、 該タ ィ ミ ングボイン トがアイパターンのアイが最も開いた点に追従するから、 ゼロク ロス近傍での雑音或はフェージングによる位相ずれに対してもビッ トエラーの発 生を極限する上で著しい効果を奏する。 変調データに特定の信号を挿入する必要がないため通信効率の劣化を伴うこと なしに、 しかも復調には何ら影響を与えることなく ビッ トエラーレー トを推定す る上で めて著しい効果を奏する。
復調のタイ ミ ングボイン トを短時間に検出することが可能となると共に、 該タ ィ ミ ングボイン トがァイノ、 'ターンのアイが最も開いた点に追従するから、 ゼロク ロス近傍での雑音或はフェージングによる位相ずれに対しても ビッ トエラーの発 生を極限する上で著しい効果を奏する。
更に、 比較的大きな周波数とリフ トが発生した場合であっても、 高速にしかも 正確にこれを補正する上で極めて著しい効果を奏する。

Claims

請求範囲
( 1 ) 変調波を所定の検波手段によ り検波した検波信号を、 タイ ミ ングクロック 信号に基づき、 復調するディ ジタル復調装置に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイン トにてサンプリ ングし、 相隣接する 2つの抽出ボイ ン ト毎の相関を検 出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイン ト 対およびこれに次いで相関が大きい抽出ボイン ト対を判定すると共に該判定に基 づきタイ ミ ングク 口ック信号を生成する相関判定手段と、
前記 2つの抽出ポイ ン ト対よ り検出される相関が等しくなるよう前記復調過程 の信号の位相をシフ トする位相シフ ト手段とを具備したことを特徴とするディジ タル復調装置。
( 2 ) 変調波を所定の検波手段によ り検波した検波信号を、 タイ ミ ングクロック 信号に基づき、 復調するディジタル復調装置に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイン トにてサンプリ ングし、 相隣接する 2つの抽出ボイン ト毎の相関を検 出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイント 対およびこれと隣り合う相関が大きい方の抽出ボイン ト対を判定すると共に双方 の抽出ボイ ン ト対に属する抽出ボイ ン トにてタイ ミ ングク 口ック信号を生成する 相関判定手段と
前記 2つの抽出ボイン ト対よ り検出される相関が等しく なるよう前記復調過程 の信号の位相をシフ トする位相シフ ト手段とを具備したこ とを特徴とするディジ タル復調装置。
( 3 ) 前記復調過程の信号が変調波を所定の検波手段によ り検波した検波信号で あり、 前記タイ ミ ングク口ック信号と所定の一の抽出ボイ ン トが一致するよう前 記相関検出手段のサンプリ ング周期をシフ ト し、 前記一の抽出ボイ ン トでサンプ リ ングされたデータよ り復調信号を得ることを特徴とする請求項 1 または 2記載 のディ ジタル復調装置。
( 4 ) 前記復調過程の信号がベースバン ド信号であり、 前記タイ ミ ングクロック 信号と所定の一の抽出ボイン 卜が一致するよう前記相関検出手段のサンプリング 周期をシフ ト し、 前記一の抽出ボイ ン トでサンプリ ングされたデータを検波し復 調信号を得ることを特徴とする請求項 1 または 2記載のディジタル復調装置。
( 5 ) 変調波を所定の検波手段によ り検波した検波信号を、 クロック再生回路が 生成するタイ ミ ングクロック信号に基づき、 ディジタル信号に復調するディジタ ル復調装置に於いて、
前記クロック再生回路が復調過程の信号を単位データ周期 （シンボル周期） 毎 に予め設定した複数個の抽出ボイン トにてサンプリ ングし、 相隣接する 2つの抽 出ボイン ト毎の相関を検出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイ ン ト 対を判定する相関判定手段とを具備し、
該相関判定手段が前記判定に基づいてタイ ミ ングクロック信号を生成するよう 構成したものであるこ とを特徴とするディジタル復調装置。
( 6 ) 変調波を所定の検波手段によ り検波してディジタル信号を得るディジタル 復調装置に於いて、
検波手段から出力された検波信号を単位データ周期 （シンボル周期） 毎に予め 設定した複数個の抽出ボイン トにてサンプリ ングし、 相隣接する 2つの抽出ボイ ン ト毎の相関を検出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイント 対を判定する相関判定手段と、
該相関判定手段の出力に基づいて最大の相関を呈する抽出ボイ ント対のいずれ か一方のサンプリ ングデータが予め設定した一の抽出ボイン トのとき出力される よう前記相関検出手段のサンプリ ング周期をシフ トするシフ ト手段とを具備し、 前記一の抽出ボイ ン トにて出力される検波信号を復調信号と して出力するよう構 成したことを特徴とするディジタル復調装置。
( 7 ) 変調波を所定の検波手段によ り検波してディ ジタル信号を得るディジタル 復調装置に於いて、
ベースバン ド信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個 の抽出ボイ ン トにてサンプリ ングし、 相隣接する 2つの抽出ボイ ン ト毎の相関を 検出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイン ト 対を判定する相関判定手段と、
該相関判定手段の出力に基づいて最大の相関を呈する抽出ボイン ト対のいずれ か一方のサンプリ ングデータが予め設定した一の抽出ボイン トのとき出力される よう前記相関検出手段のサンプリング周期をシフ トするシフ ト手段とを具備し、 前記一の抽出ボイン トにて出力されるベースバンド信号を検波して復調信号を得 るよう構成したことを特徴とするディジタル復調装置。
( 8 ) 前記相関検出手段の夫々の出力を複数シンボル周期分について蓄積するた めの相関蓄積手段を具備せしめ、 該相関蓄積手段よ り蓄積した相関データが最大 となる抽出ボイ ン ト対を検出するよう前記相関判定手段を構成したことを特徴と する請求項 5乃至 7記載のディジタル復調装置。
( 9 ) 変調波を所定の検波手段によ り検波して復調するディジタル復調装置の A F C回路に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイ ン トにてサンプリ ングし相隣接する 2つの抽出ボイ ン ト毎の相関を検出 すると共に検出した相関の分布に基づいてビッ トエラーレートを推定するビッ ト エラーレ一 ト推定装置と変調波に所定の間隔で揷入されたビッ トエラ一 レ一 ト測 定用データ列に基づき ビッ トエラ一レー トを測定するビッ トエラ一レー ト測定装 置とを具備し、 双方のビッ トエラーレー トを比較するこ とによつて変調波の周波 数ドリフ トを補正することを特徴とする A F C回路。
( 1 0 ) 前記ビッ トエラ—レー ト推定装置が復調過程の信号を単位データ周期 (シンボル周期） 毎に予め設定した複数個の抽出ボイントにてサンプリ ングし相 隣接する 2つの抽出ボイ ン ト毎の相関を検出すると共に少なく とも 2の前記相関 を取り出しその差に基づいてビッ トエラーレー トを推定するものであることを特 徴とする請求項 9記載の A F C回路。
( 1 1 ) 変調波を所定の検波手段によ り検波して復調するディ ジタル復調装置の ビッ トエラーレー ト推定装置に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイン トにてサンプリングし相隣接する 2つの抽出ボイン ト毎の相関を検出 すると共に検出した相関の分布に基づいてビッ トエラーレー トを推定することを 特徴とするビッ トエラーレー ト推定装置。
( 1 2 ) 変調波を所定の検波手段によ り検波して復調するディジタル復調装置の ビッ トエラーレー ト推定装置に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイ ン トにてサンブリ ングし相隣接する 2つの抽出ボイ ン ト毎の相関を検出 すると共に少なく とも 2の前記相関を取り出しその差に基づいてビッ トエラ一レ 一トを推定することを特徴とするビッ トエラーレー ト推定装置。
( 1 3 ) 変調波を所定の検波手段により検波するディジタル復調装置のクロック 再生回路に於いて、
復調過程の信号を単位データ周期 （シンボル周期） 毎に予め設定した複数個の 抽出ボイ ン トにてサンプリ ングし、 相隣接する 2つの抽出ボイ ン ト毎の相関を検 出する相関検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイント 対を判定する相関判定手段とを具備し、
該相関判定手段が前記判定に基づいてタイ ミ ングク口ック信号を生成すること を特徴とするク口ック再生回路。
( 1 4 ) 変調波を所定の検波手段により検波した検波信号を、 単位データ周期 (シンボル周期） 毎に予め設定した複数個の抽出ボイン トにてサンプリ ングし、 タイ ミングクロック信号と所定の一の抽出ボイン トが一致するようサンプリング 周期をシフ ト し、 前記一の抽出ボイン トでサンプリングされたデータを復調信号 とするディジタル復調装置のク口ック再生回路に於いて、
相隣接する 2つの抽出ボイ ント毎のサンプリングデータの相関を検出する相関 検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイン ト 対を判定する相関判定手段とを具備し、 該相関判定手段の判定に基づいて最大の相関を呈する抽出ボイン トに於いてタ イ ミ ングクロック信号を生成することを特徴とするクロック再生回路。
( 1 5 ) ベースバン ド信号を、 単位データ周期 （シンボル周期） 毎に予め設定し た複数個の抽出ポイ ン トにてサンプリ ングし、 タイ ミ ングク ロック信号と所定の 一の抽出ボイ ン トがー致する よ うサンプリ ング周期をシフ ト し、 前記一の抽出ポ イ ン トでサンプリ ングされたデータを検波し復調信号とするディ ジタル復調装置 のク ロック再生回路に於いて、
相隣接する 2つの抽出ボイ ン ト毎のサンプリングデータの相関を検出する相関 検出手段と、
該相関検出手段によ り検出された相関の大小を比較し最大となる抽出ボイント 対を判定する相関判定手段とを具備し、
該相関判定手段の判定に基づいて最大の相関を呈する抽出ボイン トに於いてタ ィ ミ ングク口ック信号を生成することを特徴とするク口ック再生回路。
( 1 6 ) 前記相関検出手段の夫々の出力に対して複数シンボル周期分の相関デー タを蓄積するための相関蓄積手段を具備せしめ、 該相関蓄積手段が蓄積した相関 データについて大小を比較し最大となる抽出ボイン ト対を検出するよう前記相関 判定手段を構成したことを特徴とする請求項 1 3乃至 1 5記載のクロック再生回 路。
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