WO1994010705A1 - Input/output protective circuit - Google Patents

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WO1994010705A1
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diffusion layer
input
substrate
transistor
electrode
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Application number
PCT/JP1993/001557
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French (fr)
Inventor
Yoshiaki Katakura
Yasuhiro Fukuda
Original Assignee
Oki Electric Industry Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Definitions

  • the present invention provides an input protection circuit that protects an internal input circuit when an excessive input voltage is applied to an external electrode of a semiconductor device, or an output protection circuit that protects an internal output circuit. (Collectively referred to as input / output protection circuits).
  • the diode and the resistor are located on the input electrode side of the input protection MOS transistor. With the time constant of the junction capacitance and resistance of the diode, the rise time of the input surge is lengthened to enable it to respond to a fast surge.
  • the output ⁇ S-type transistor itself plays the role of an output protection MOS transistor.
  • the MOS transistor for output usually has a large area, a protection diode as a capacitor is not used.
  • An object of the present invention is to provide an input protection circuit or an output protection circuit which solves the delay of signal transmission by the protection diode and the protection resistor and realizes high-speed operation of the device. Disclosure of the invention
  • the present invention provides an input / output protection circuit for protecting an internal circuit from an excessive voltage supplied from an external electrode, comprising: a terminal connected to the external electrode and the internal circuit; An electrode, a second electrode, and a control electrode, wherein the first electrode is connected to the terminal, and the second electrode and the control electrode are grounded. It has a diode connected in the opposite direction, having one end directly connected to the first electrode of the transistor, and the other end grounded.
  • FIG. 1 is a circuit diagram of an input / output protection circuit showing an embodiment of the present invention
  • FIG. 2 is a pattern layout diagram of the input / output protection circuit of FIG. 1
  • FIG. 3 is X1 in FIG.
  • FIG. 4 is a view for explaining the operation of the input / output protection circuit of FIG. 1
  • FIG. 5 is a pattern layout diagram of the input / output protection circuit showing a second embodiment of the present invention.
  • FIG. 6 is a sectional view taken along line Y1-Y2 of FIG. 5, and
  • FIG. 7 is a pattern layout diagram for explaining a third embodiment of the present invention.
  • FIG. 1 is a circuit diagram of an input / output protection circuit 100 showing an embodiment of the present invention.
  • Fig. 1 is described as an input protection circuit
  • 23 is a terminal connected to the input electrode and the input circuit
  • 30 is an MOS transistor for input protection
  • 40 is Input protection diodes
  • 51 and 52 are parasitic resistors
  • 60 is a parasitic bipolar transistor.
  • the terminal 23 is connected to the input protection diode 40 node, the input protection MOS transistor 30 drain 30 D, and the parasitic bipolar transistor emitter.
  • the diode of the input protection diode 40 is connected to the ground voltage V ss via the parasitic resistors 51 and 52.
  • Gate 3 0 G ⁇ beauty source 3 0 S input protection MOS transistor 3 0 is connected to the ground voltage V S.
  • the base of the parasitic bipolar transistor 60 is connected between the parasitic resistances 51 and 52, and the collector is connected to the ground voltage V ss .
  • FIG. 2 is a pattern layout diagram of the input protection circuit 100 of FIG. 1, and FIG. 3 is a sectional view taken along line X1-X2 of FIG. 2 and 3, an input protection MOS transistor 30 and an input protection diode 40 are formed in a region surrounded by a field insulating film 21 for element isolation on a P-type substrate 20.
  • the input protection MOS transistor 30 is formed at a predetermined distance from the source 30 S and the drain 30 D force 5 ′ formed by the N-type diffusion layer.
  • a gate 30G such as a polysilicon is formed on a P-type substrate 20 between the source 30S and the drain 30D via a gate insulating film 31.
  • the input protection diode 40 is formed by a P-type diffusion layer 40 P having a lower concentration than the drain 30 D and an N-type diffusion layer 4 ON connected to the P-type diffusion layer 40 P.
  • the N-type diffusion layer 40N is connected to the drain 30D.
  • An insulating film 22 is formed on each of the input protection MOS transistor 30, the input protection diode 40, and the field insulating film 21.
  • metal wirings 24 and 25 such as A1 or A1 alloy are formed.
  • Metal wiring 24 is connected to drain 30 D via contact 26.
  • the metal wiring 24 is connected to the input electrode and the input circuit. In other words, terminals 23 in FIG. Corresponds to metal wiring 24 (some contacts are contact 26).
  • Metal wiring 25 is connected to gate 30 G via contact 27 and to source 3 OS via contact 28. Further, the metal wiring 25 is connected to the ground voltage V ss . Is a protective MOS transistor 30 formed at the base input of the parasitic bipolar transistor 60?
  • the mold substrate and the emitter are the source 30S, the collector is the drain 30D, and the parasitic resistances 51 and 52 are P-type substrates.
  • the portions A and B in FIG. 3 are portions having a low junction breakdown voltage.
  • the secondary breakdown voltage (breakdown voltage between the collector and the emitter of the parasitic bipolar transistor 60) of the input protection MOS transistor 30 is defined as BV, and between the source and the drain of the input protection MOS transistor 30. Is the breakdown voltage of BV SD .
  • the junction withstand voltage of the input protection diode 40 is BV D.
  • the concentration of the N-type diffusion layer 40 N and a width W n and W p is designed such that B V ⁇ BV D ⁇ BV sp .
  • the impurity concentration of the channel of the MOS transistor 30 for input protection is 8 ⁇ 10 16 ions / cm 3
  • the thickness of the gate insulating film 31 is 200 A
  • the gate length is 0.8 m.
  • BV SD 13 V
  • FIG. 4 is a diagram for explaining the operation of the input protection circuit 100 of the present invention.
  • Fig. 4 (a) shows the breakdown state of the input protection diode 40
  • Fig. 4 (b) shows the operation state of the parasitic bipolar transistor 60
  • Fig. 4 (c) shows the MOS transistor for input protection.
  • the 30 conductive states are shown respectively.
  • FIG. 4 (a) when an excessive input voltage such as an electrostatic surge is input from the input electrode, the input voltage is drained through the metal wiring 24 and the contact 26. Applied to 30 D.
  • the portion A in FIG. 3 of the input protection diode 40 having a low junction breakdown voltage breaks down, and a current starts to flow. This current flows through the P-type substrate 20 to the source 30S or the ground electrode.
  • the voltage of the base of the parasitic bipolar transistor 60 rises.
  • a current flows between the source and the drain of the input protection MOS transistor 30 due to the amplification effect of the parasitic bipolar transistor 60.
  • the breakdown voltage between the source and drain of the MOS transistor 30 for input protection results as shown in FIG. 4 (c).
  • the MOS transistor 30 for input protection becomes conductive.
  • the input protection MOS transistor 30 is turned on, the voltage between the source and the drain drops to the secondary breakdown voltage BV. As a result, the current of the input voltage is consumed.
  • the input protection diode 40 is provided so as to be in contact with the drain 30 D of the input protection MOS transistor 30, the junction by the pattern of the input protection diode 40 is provided. No increase in capacity.
  • the input protection diode 40 first breaks down against an excessive input voltage, and the voltage value at which conduction of the input protection MOS transistor 30 starts is reduced. Therefore, the voltage applied to the input circuit 2 inside the element can be kept low. As a result, the operation speed of the device The input can be reliably protected without hindrance.
  • the input electrode can be directly connected to the drain 30 D of the input protection MOS transistor 30, the input protection circuit shown in FIG. 1 can be applied to the output protection circuit, and the output MO Applied to S-type transistors, it can accurately protect the internal output circuit.
  • FIG. 5 is a pattern layout diagram of an input protection circuit showing a modification of the present invention
  • FIG. 6 is a sectional view taken along line Y1-Y2 of FIG.
  • the N-type diffusion layer 40N constituting the input protection diode 40 is omitted, and a drain 30D of the input protection MOS transistor 30 is used instead.
  • An element isolation region 29 made of a field insulating film having a constant width d / m is provided from the drain 30D to form a P-type diffusion layer 40P.
  • the input protection diode 40 is formed by the P-type diffusion layer 40 P and the N-type diffusion layer of the drain 30 D.
  • the width dm is set to junction breakdown voltage BV n input protection Daio one de 40 is B V ⁇ BV D ⁇ BV SD .
  • d 0.4 m + ⁇ .
  • the same operation as the embodiment shown in FIG. 1 is performed, and the same effect can be obtained. Also in this modification, the input electrode Since it is directly connected to the drain 30D from the output, it can be applied to an output MOS transistor as an output protection circuit.
  • the resistance value of the parasitic resistance 51 in FIG. 1 be as small as possible and the resistance value of the parasitic resistance 52 be as large as possible.
  • the voltage at the connection point of the parasitic resistances 51 and 52 that is, the voltage supplied to the base of the parasitic bipolar transistor 60 can be reduced more quickly than the collector of the parasitic bipolar transistor 60.
  • the breakdown voltage BV between the two transistors can be reached, and the parasitic bipolar transistor 60 can be easily operated.
  • the current amplification factor h f of the parasitic bipolar transistor 60 can be increased, and the secondary breakdown voltage BV of the parasitic bipolar transistor can be reduced. As a result, the electrostatic breakdown voltage can be improved.
  • a P-type diffusion layer 40 forming a diode 40 is formed.
  • P is formed to have a low impedance so as to surround the N-type diffusion layers 30 D and 3 OS forming the MOS transistor 30 for input protection. And it can be realized by forming a resistance element formed by a diffusion resistance or the like instead of the parasitic resistance 52.
  • the P-type well region is provided on the N-type substrate, and the M0S type transistor for input / output protection and the input-output protection Diodes can also be formed.
  • the N-type diffusion layer used as a source is supplied with a ground voltage.
  • the source and drain of the MOS transistor for input protection are formed N
  • a parasitic bipolar transistor exists between the P-type diffusion layer, the P-type well region, and the N-type substrate.
  • the parasitic bipolar transistor on the source side contributes to input protection, further improving the protection capability.
  • the polarity of the conduction type of the MOS transistor for input / output protection and the diode for input / output protection can be changed. Various modifications are possible, such as making the lane layout other than that shown. Industrial applicability
  • the reverse junction breakdown voltage BV D becomes BV, BV D, and BV SD at the drain of the input protection MOS transistor connected to the external electrode.
  • One end of the input protection diode is connected, and the other end is connected to a constant potential together with the source of the input protection MOS transistor via a resistor. Therefore, there is no increase in junction capacitance due to the pattern of the input diode.
  • the input protection diode breaks down first, lowering the voltage value at which conduction of the input protection MOS transistor starts. Therefore, the voltage applied to the input circuit inside the element can be kept low. As a result, reliable input protection can be achieved without hindering high-speed operation of the device.
  • the input electrode can be connected directly to the drain of the input protection MOS transistor, the input protection circuit can be applied to the output protection circuit.
  • the output circuit can be properly protected.

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Description

明 細 書
入ノ出力保護回路 技術分野
本発明は、 半導体装置の外部電極に過大な入力電圧が印加された時 に、 内部の入力回路を保護する入力保護回路、 または、 内部の出力回路 を保護する出力保護回路（これらの保護回路を総称して入ノ出力保護回路 という） に関するものである。 背景技術
ダイォー ドと抵抗を、 入力保護用 M O S型トランジスタよ り入力電極 側に配置している。 このダイォー ドの接合容量及び抵抗の時定数によ り、 入力されたサージの立ち上がり時間を長く して、 速いサージに対応 できる様にしている。
以上が、 入力回路に対する入力保護回路の説明である力'、 出力回路に ついても基本的には同じ回路である。 出力保護回路の場合、 出力用 Μ〇 S型トランジスタ自体が出力保護用 M O S型ト ラ ンジスタの役割を行 なっている。 また、 出力用 M O S型トランジスタは通常、 大面積となる ため、 容量としての保護用ダイオードは使用されない。
しかしながら、 入力されるサージの立ち上がりを遅くするための保護 用ダイォード及び保護用抵抗を設けているため、 従来の入力保護回路あ るいは出力保護回路では、 正規の信号に対しても遅延素子として働く。 よって、 入力回路あるいは出力回路の信号伝達が遅延することとなり、 全体として装置の動作の高速化が妨げられる。 特に、 素子が微細化し、 装置の動作の高速化が進められている今日では、 高速化の妨げの要因と して無視できないものである。 本発明は、 上記保護用ダイォー ド及び保護用抵抗による信号伝達が遅 延することを解決し、 装置の動作の高速化を実現する入力保護回路ある いは出力保護回路を提供するものである。 発明の開示
本発明は前記課題を解決するために、 外部電極から供給される過大電 圧から内部回路を保護する入ノ出力保護回路において、 前記外部電極及 び前記内部回路と接続される端子と、 第 1電極、 第 2電極、 制御電極を 有し、 該第 1電極が前期端子に接続され、 該第 2電極及ぴ該制御電極は 接地されている トランジスタと、 前記端子に供給される電圧に対して逆 方向になるように接続され、 前記トランジスタの第 1電極に一端を直接 接続し、 他端力接地されたダイォードを有することを特徴とする。 図面の簡単な説明
第 1図は本発明の実施例を示す入ノ出力保護回路の回路図、 第 2図は 第 1図の入 出力保護回路のパターンレイァゥ ト図、 第 3図は第 2図の X 1—X 2断面図、 第 4図は第 1図の入 Z出力保護回路の動作を説明す る図、 第 5図は本発明の第 2の実施例を示す入 出力保護回路のパター ンレイアウ ト図、 第 6図は第 5図の Y 1— Y 2断面図、 第 7図は本発明 の第 3の実施例を説明するパターンレイアウト図である。 発明を実施するための最良の形態
本発明の入ノ出力保護回路を図面を用いて説明する。 第 1図は本発明 の実施例を示す入 Z出力保護回路 1 0 0の回路図である。
第 1図を入力保護回路として説明すると、 2 3は入力電極及び入力回 路に接続される端子、 3 0は入力保護用 M O S型トランジスタ、 4 0は 入力保護用ダイオー ド、 5 1 と 5 2は寄生抵抗、 6 0は寄生バイポーラ トランジスタである。 端子 2 3には入力保護用ダイォ一 ド 4 0のカノー ド及び入力保護用 M O S型トランジスタ 3 0の ドレイ ン 3 0 D、 寄生バ ィポーラ トランジスタのエミ ッタが接続されている。 入力保護用ダイ ォード 4 0のァノ一ドは寄生抵抗 5 1、 5 2を介して接地電圧 V s sに接 続されている。 入力保護用 M O S型トランジスタ 3 0のゲー ト 3 0 G及 びソース 3 0 Sは接地電圧 V Sに接続されている。 寄生バイポーラ トラ ンジスタ 6 0のべ一スは寄生抵抗 5 1 と 5 2の間に接続され、 コレクタ は接地電圧 V s sに接続されている。
第 2図は第 1図の入力保護回路 1 0 0のパターンレイアウ ト図、 第 3 図は第 2図の X 1—X 2断面図である。 第 2図、 第 3図において、 P型 基板 2 0の、 素子分離用のフィールド絶緣膜 2 1で囲まれた領域に入力 保護用 M O S型トランジスタ 3 0と入力保護用ダイオー ド 4 0が形成さ れている。 すなわち、 入力保護用 M O S型トランジスタ 3 0は、 N型拡 散層で形成されたソース 3 0 S及びドレイ ン 3 0 D力5'、 所定の距離だけ 離れて形成されている。 ソース 3 0 Sと ドレイ ン 3 0 Dの間の P型基板 2 0上に、 ゲート絶縁膜 3 1を介してポリサイ ド等のゲ一ト 3 0 Gが形 成されている。 入力保護用ダイォード 4 0は、 ドレイ ン 3 0 Dよ りも低 濃度の P型拡散層 4 0 Pとこの P型拡散層 4 0 Pと接続した N型拡散層 4 O Nで形成されている。 なお、 この N型拡散層 4 0 Nは ドレイ ン 3 0 Dと接続されている。 入力保護用 M O S型トランジスタ 3 0、 入力保護 用ダイオー ド 4 0、 フィ一ルド絶緣膜 2 1それぞれの上には絶縁膜 2 2 が形成されている。 絶縁膜 2 2上には、 A 1あるいは A 1合金等の金属 配線 2 4、 2 5が形成されている。 金属配線 2 4はコンタク ト 2 6を介 してドレイン 3 0 Dと接続されている。 また、 金属配線 2 4は入力電極 及び入力回路に接続されている。 つま り、 第 1図における端子 2 3は金 属配線 24 (あるレ、はコンタク ト 26) に対応する。 金属配線 2 5はコン タク ト 2 7を介してゲー ト 3 0 G及びコンタク ト 2 8を介してソース 3 O Sと接続されている。 また、 金属配線 2 5は接地電圧 Vssに接続され ている。 なお、 寄生バイポーラ トランジスタ 6 0のベース入力は保護用 MO S型トランジスタ 3 0が形成される？型基板、 エミ ッタはソース 3 0 S、 コレクタはドレイ ン 3 0 Dであり、 寄生抵抗 5 1、 52は P型基 板である。 第 3図中の A及び B部分は接合耐圧の低い部分である。
ここで、 入力保護用 MO S型トランジスタ 30の 2次降伏電圧 （寄生バ イポーラ トランジスタ 60のコレクタ ·ェミッタ間の降伏電圧） を B Vと し、 入力保護用 MO S型トランジスタ 30のソース ' ドレイ ン間の降伏 電圧を BVSDとする。 また、 入力保護用ダイオード 4 0の接合耐圧を B VDとする。 入力保護用ダイォード 4 0を構成する P型拡散層 4 0 P及び
N型拡散層 40 Nの濃度及び幅 Wn及び Wpは B V<B VD<B Vspとなる ように設計する。
例えば、 入力保護用 MO S型トランジスタ 30のチャネルの不純物濃 度を 8 X 1 016 i o n s/cm3、 ゲート絶緣膜 3 1の膜厚を 200 A、 ゲー ト長を 0. 8 mとした場合、 BVSD= 1 3 V、 B V 9 Vであ る。 入力保護用ダイォード 4 0を構成する N型拡散層 4 ON及び P型拡 散層 40 Pのそれぞれの不純物濃度を 5 X 1 017 i 0 n s /c m:;とする と、 W 、 W 〉0. 25/ 111の時、 Βνυ = 1 1 Vとなり、 前記条件を 満たすことができる。
次に、 図を用いて、 本発明の入力保護回路 1 00の動作を説明する。 第 4図は本発明の入力保護回路 1 00の動作を説明する図である。 第 4 図 （ a ) は入力保護用ダイオー ド 4 0のブレーク ダウ ン状態、 第 4図 ( b ) は寄生バイポーラ トランジスタ 60の動作状態、 第 4図 （ c ) は入 力保護用 MO S型トランジスタ 30の導通状態をそれぞれ示す。 まず、 第 4図 （a ) に示すように、 静電サージ等の過大な入力電圧が入 力電極から入力されると、 その入力電圧が金属配線 2 4及びコンタク ト 2 6を介してドレイ ン 3 0 Dに印加される。 ドレイン 3 0 Dに過大な入 力電圧が印加されると、 接合耐圧の低い入力保護用ダイォ— ド 4 0の第 3図中の A部分がブレークダウンして、 電流が流れ始める。 この電流 は、 P型基板 2 0を通して、 ソース 3 0 Sまたは、 接地電極へと流れ る
この電流と P型基板 2 0の寄生抵抗 5 1、 5 2とによ り、 第 4図 （b ) に示すように、 寄生バイポーラ トランジスタ 6 0のベース （P型基板 2 0 に相当） の電圧が上昇する。 その結果、 寄生バイポーラ トランジスタ 6 0 の増幅作用により、 入力保護用 M 0 S型トランジスタ 3 0のソース ' ド レイン間に電流が流れるようになる。
入力保護用 M O S型トランジスタ 3 0のソース ' ドレイン間に電流が 流れると、 第 4図 （c ) に示すように、 結果として、 入力保護用 M O S型 トランジスタ 3 0のソース . ドレイ ン間の降伏電圧 B V S Dよ り も低い電 圧で、 入力保護用 M O S型トランジスタ 3 0が導通状態となる。 入力保 護用 M O S型トランジスタ 3 0が導通状態となると、 ソース · ドレイ ン 間の電圧が 2次降伏電圧 B Vまで低下する。 この結果、 入力した電圧の 電流分を消費することとなる。
以上のように、 この実施例では、 入力保護用 M O S型トランジスタ 3 0のドレイン 3 0 Dに接するように入力保護用ダイォー ド 4 0を設けて いるので、 入力保護用ダイォード 4 0のパターンによる接合容量の増加 がない。 また、 過大な入力電圧に対して入力保護用ダイオード 4 0が先 にブレークダウンし、 入力保護用 M O S型トランジスタ 3 0の導通を開 始する電圧値を低下させる。 よって、 素子の内部の入力回路 2に加わる 電圧を低く抑えることが可能となる。 その結果、 素子の動作の高速化を 妨げることなく、 確実な入力保護が可能となる。
また、 入力電極から直接、 入力保護用 MO S型ト ランジスタ 30の ド レイ ン 3 0 Dへ接続できるので、 第 1図の入力保護回路を出力保護回路 に適用することができ、 出力用の MO S型ト ラ ンジスタに対して適用 し、 内部の出力回路を的確に保護できる。
本願発明は上記実施例に限定されるものではない。 以下に、 変形例を 説明する。
第 5図は本発明の変形例を示す入力保護回路のパターンレイアウ ト 図、 第 6図は第 5図の Y 1—Y 2断面図である。
この変形例では、 入力保護用ダイォード 40を構成していた N型拡散 層 4 0 Nを省略し、 代わりに、 入力保護用 MO S型トランジスタ 30の ドレイ ン 30 Dを用いている。 そして、 ドレイン 30 Dから一定幅 d / mのフィ一ルド絶縁膜からなる素子分離領域 2 9を設けて P型拡散層 4 0 Pを形成している。 この P型拡散層 4 0 Pと ドレイ ン 3 0 Dの N型拡 散層とで入力保護用ダイォード 4 0を形成したものである。 この例にお いても、 幅 d mは入力保護用ダイォ一ド 40の接合耐圧 B Vnが B V< B VD<BVSDとなるように設定する。
例えば、 B νυ= 1 1 Vとするためには、 d = 0. 4 m+ αとなる。 αはドレイン 3 0 Dと入力保護用ダイォード 4 0の Ρ型拡散層 4 0 Ρと の横方向への拡がり分である。 よって、 簡単な近似値を求めると、 ドレ イン 3 0 Dの Ν型拡散層と Ρ型拡散層 4 0 Ρのそれぞれの深さを共に 0. 2 5 mとすると、 横方向への拡がりは、 接合部の深さの約 8096 とすると = 0. 4 mとなる。 よって、 幅 d = 0. 8 / mとすれば、 目標とする接合耐圧 ΒνΩの設定ができる。
この変形例においても、 第 1図に示す実施例と同様な動作を行ない、 同様な効果を得ることができる。 また、 この変形例においても入力電極 から直接、 ドレイ ン 3 0 Dへ接続されているので、 出力保護回路として 出力用 M O S型トランジス夕に対しても適用可能である。
また、 第 1図における寄生抵抗 5 1の抵抗値を出来るだけ小さく し、 寄生抵抗 5 2の抵抗値を出来るだけ大きく しておく ことが望ましい。 こ のように設定することによって、 寄生抵抗 5 1、 5 2の接続点の電圧、 つま り、 寄生バイポーラ トランジスタ 6 0のベースに供給される電圧を より速く寄生バイポーラ トランジスタ 6 0のコレクタ 'エミ ッタ間の降 伏電圧 B Vに到達することができ、 寄生バイポーラ トランジスタ 6 0を 動作させ易くすることができる。 さらに、 寄生バイポーラ トランジスタ 6 0の電流増幅率 h f を大きくすることができ、 寄生バイポーラ トラン ジスタの 2次降伏電圧 B Vを低下させることができる。 その結果、 静電 破壊耐圧を向上させることができる。 この寄生抵抗 5 1 の抵抗値を出来 るだけ小さく し、 寄生抵抗 5 2の抵抗値を出来るだけ大きくするために は、 第 7図のように、 ダイォード 4 0を形成する P型拡散層 4 0 Pを、 入力保護用 M O S型トランジスタ 3 0を形成する N型拡散層 3 0 D、 3 O Sを囲むように、 低インピーダンスとなるように形成する。 そして、 寄生抵抗 5 2の代わりに、 拡散抵抗等で形成した抵抗素子を形成するこ とで実現できる。
さらに、 上記実施例では P型基板を用いて説明したが、 N型基板に P 型ゥエル領域を設け、 この P型ゥエル領域内に上記の入 出力保護用 M 0 S型トランジスタ及び入 出力保護用ダイォ一ドを形成することも可 能である。 この場合、 ソースとして用いられる N型拡散層は接地電圧が 与えられるようにする。 この構成にすることによ り、 P型ゥヱル領域は フローティ ング状態であり、 寄生抵抗は無限大となるので、 寄生バイ ポーラ トランジスタが動作させ易くすることができる。 また、 この場 合、 入力保護用 M O S型トランジスタのソース、 ドレイ ンを形成する N 型拡散層と P型ゥエル領域と N型基板とで寄生バイポーラ トランジスタ が存在することとなり、 特に、 ソース側に存在する寄生バイポーラ トラ ンジスタが入力保護時に寄与し、 保護能力が更に向上することとなる。 この他、 入/出力保護用 M O S型トランジスタ及び入 Z出力保護用ダ ィォードの導電型の極性を変えたり、 ノ、。レーンレイアウ トを図示した以 外の形にする等、 種々の変形が可能である。 産業上の利用可能性
以上、 詳細に説明しました様に、 本発明によると、 外部電極に接続さ れた入力保護用 M O S型トランジスタの ドレインに、 逆方向接合耐圧 B V Dが B Vく B V Dく B V S Dとなるような入力保護用ダイォ一ドの一端を 接続し、 他端を抵抗を介して入力保護用 M O S型トランジスタのソース と共に一定電位に接続されている。 そのため、 入力用ダイオー ドのパ ターンによる接合容量の増加がない。 また、 過大な入力電圧に対して入 力保護用ダイォー ドが先にブレークダウンし、 入力保護用 M O S型トラ ンジス夕の導通を開始する電圧値を低下させる。 よって、 素子の内部の 入力回路に加わる電圧を低く抑えることが可能となる。 その結果、 素子 の動作の高速化を妨げることなく、 確実な入力保護が可能となる。
また、 入力電極から直接、 入力保護用 M O S型トランジスタのドレイ ンへ接続できるので、 入力保護回路を出力保護回路に適用することがで き、 出力用の M O S型トランジスタに対して適用し、 内部の出力回路を 的確に保護できる。

Claims

請求の範囲
1. 外部電極から供給される過大電圧から内部回路を保護する人/出 力保護回路において、
前記外部電極及び前記内部回路と接続される端子と、
第 1電極、 第 2電極、 制御電極を有し、 該第 1電極が前記端子に接続 され、 該第 2電極及び該制御電極は接地されている トランジスタと、 前記端子に供給される電圧に対して逆方向になるように接続され、 前 記トランジスタの第 1電極に一端を直接接続し、 他端が接地されたダィ オードを有する入 Z出力保護回路。
2. 前記トランジスタにおいて、 前記第 1電極と前記第 2電極は第 1 導電型の基板内にそれぞれ第 2導電型の第 1 と第 2の拡散層として形成 され、 前記寄生トランジスタは該第 1と該第 2の拡散層と該基板のよつ て形成されることを特徴とする請求項 1記載の入 Z出力保護回路。
3. 前記ダイォードは第 1導電型の基板内に第 1導電型の第 3の拡散 層と第 2導電型の第 4の拡散層とからなり、 該ダイォードは接合耐圧 B VDを有し、 前記トランジスタの降伏電圧を BVS1>、 該寄生トランジスタ の降伏電圧を BVとすると、 該第 3の拡散層と該第 4の拡散層の濃度及 ぴ幅は B V<B VD<B VSDを満たすように設定されていることを特徴と する請求項 2記載の入 出力保護回路。
4. 前記トランジスタの第 1の拡散層と前記ダイォードの第 4の拡散 層は接続されていることを特徴とする請求項 3記載の入 Z出力保護回 路。
5. 前記ダイォードは第 1導電型の基板内に第 1導電型の第 5の拡散 層と前記トランジスタの第 1の拡散層からなり、 該第 1の拡散層と該第 5の拡散層は幅 dを有する絶縁膜を挟んで形成されており、 該ダイォ— ドは接合耐圧 BVDを有し、 前記トランジスタの降伏電圧を B VSI)、 該ト ランジスタに寄生して存在する寄生トランジスタの降伏電圧を B Vとす ると、 該幅 dは B Vく B
Figure imgf000012_0001
を満たすように設定されていること を特徴とする請求項 4記載の入ノ出力保護回路。
6 . 第 1導電型の基板と、
前記基板の表面及びその近傍に、 所定の距離だけ離れて形成された第 2導電型の第 1 と第 2の拡散層と、
前記基板の表面及びその近傍に形成され、 該基板より低濃度の第 1導 電型の第 3の拡散層と、
前記基板の表面及びその近傍に形成され、 前記第 1 と前記第 3の拡散 層と接続された第 2導電型の第 4の拡散層と、
前記基板上であって、 前記第 1 と前記第 2の拡散層の間に位置して形 成されたゲート電極と、
前記基板上であって、 前記第 1 と第 2の拡散層及び前記ゲート電極を 覆うように形成された絶緣膜と、
前記絶縁膜上であって、 該絶縁膜を介して前記第 1の拡散層に接続さ れた第 1の金属配線と、
前記絶縁膜上であって、 該絶緣膜を介して前記ゲート電極及び前記第 2の拡散層に接続された第 2の金属配線で構成されたことを特徴とする 入 出力保護回路の構造。
7 . 前記第 2の金属配線には接地電圧が供給されていることを特徴と する請求項 6記載の入 出力保護回路の構造。
8 . 前記第 3の拡散層と前記第 4の拡散層の濃度及び幅は、 該第 3 と 該第 4の拡散層からなるダイォードの接合耐圧 Β ν υを有し、 前記第 1 と 前記第 2の拡散層及び前記ゲート電極からなるトランジスタの降伏電圧 を B V S I)、 該第 1 と該第 2の拡散層及び前記基板からなる寄生トランジ スタの降伏電圧を B Vとすると、 B Vく B V < B V S Uを満たすように設 定されていることを特徴とする請求項 6記載の入 Z出力保護回路の構 造。
9 . 第 1導電型の基板と、
前記基板の表面及びその近傍に、 所定の距離だけ離れて形成された第 2導電型の第 1と第 2の拡散層と、
前記基板の表面及びその近傍に形成され、 該基板よ り低濃度の第 1導 電型の第 3の拡散層と、
前記基板上であって、 前記第 1の拡散層と前記第 3の拡散層の間に形 成された所定の幅を有する第 1の絶縁膜と、 前記基板上であって、 前記 第 1 と前記第 2の拡散層の間に位置して形成されたゲート電極と、 前記基板上であって、 前記第 1 と第 2の拡散層及び前記ゲート電極を 覆うように形成された第 2の絶縁膜と、
前記絶縁膜上であって、 該絶縁膜を介して前記第 1の拡散層に接続さ れた第 1の金属配線と、
前記絶縁膜上であって、 該絶縁膜を介して前記ゲート電極及び前記第 2の拡散層に接続された第 2の金属配線で構成されたことを特徴とする 入 出力保護回路の構造。
1 0 . 前記第 2の金属配線には接地電圧が供給されていることを特徴 とする請求項 9記載の入ノ出力保護回路の構造。
1 1 . 前記第 1の絶緣膜の幅は、 前記第 1 と前記第 3の拡散層からな るダイォードの接合耐圧 B V Uを有し、 前記第 1 と前記第 2の拡散層及び 前記ゲ一ト電極からなるトランジスタの降伏電圧を B V S D、 該第 1 と該 第 2の拡散層及び前記基板からなる寄生トランジスタの降伏電圧を B V とすると、 B Vく B V„< B V S Dを満たすように設定されていることを特 徴とする請求項 9記載の入 Z出力保護回路の構造。 補正された請求の範囲
[1994年 3月 23日（23.03.94)国際事務局受理;出願当初の請求の範囲 1，6及び 9は補正された；出願当初の 請求の範囲 2,3,5,8及び 11は取り下げられた;他の請求の範囲は変更なし。 （3頁)】
1. (補正後） 外部電極から供給される過大電圧から内部回路を保護 する入 Z出力保護回路において、
前記外部電極及び前記内部回路と接続される端子と、
第 1電極、 第 2電桎、 制御電極を有し、 該第 1電極が前記端子に接続 され、 該第 2電極及び該制御電桎は接地されている トランジスタ と、 前記端子に供給される電圧に対して逆方向になるように接続され、 前 記トランジスタの第 1電極に一端を直接接続し、 他端が接地されたダイ ォー ドを有し、
前記トランジスタは前記第 1電極と前記第 2電柽は第 1導電型の基板 内にそれぞれ第 2導電型の第 1 と第 2の拡散層と して形成され、
前記ダイォー ドは前記基板内に該基板よ り低濃度な第 1導電型の第 3 の拡散層と前記第 1の拡散層よ り低濃度な第 2導電型の第 4の拡散層と からなり、 該ダイォー ドの接合耐圧 B V Dと、 前記トランジスタの降伏 電圧を B V SDが B V Dく B V SDとなるように該第 3の拡散層と該第 4の 拡散層の濃度及び幅を設定することを特徴とする入 Z出力保護回路。
2 . (削除）
3. (削除）
4. 前記トランジスタの第 1の拡散層と前記ダイオー ドの第 4の拡散 層は接続されていることを特徴とする請求項 1記載の入 Z出力保護回路
5. (削除）
6. (補正後） 第 1導電型の基板と
補正された用紙 (条約第 19条) 前記基板の表面及ぴその近傍に、 互いに所定の距離だけ離れて形成さ れた第 2導電型の第 1 と第 2の拡散層と、
前記基板の表面及ぴその近傍に形成され、 前記第 1の拡散層と接続さ れる、 該第 1の拡散層よ り低濃度な第 2導電型の第 3の拡散層と、
前記基板の表面及びその近傍に形成され、 該基板よ り低濃度の第 1導 電型の第 4の拡散層と、
前記基板上であって、 前記第 1 と前記第 2の拡散層の間に位置して形 成されたゲー ト電桎と、
前記基板上であって、 前記第 1 と第 2の拡散層及び前記ゲー ト電極を 覆う ように形成された絶縁膜と、
前記絶縁膜上であって、 該絶縁膜を介して前記第 1の拡散層に接続さ れた第： I の金属配線と、
前記絶縁膜上であって、 該絶緣膜を介して前記ゲー ト電桎及び前記第 2の拡散層に接続された第 2の金属配線で構成され、
前記第 3の拡散層と前記第 4の拡散層の濃度及び幅は、 該第 3 と該第 4の拡散層からなるダイオー ドの接合耐圧 B V Dと、 前記第 1 と前記第 2の拡散層及ぴ前記ゲー ト電極からなる トランジスタの降伏電圧 B V SD が B V Dく B V SDとなるように設定されていることを特徴とする入 Z出 力保護回路の構造。
7. 前記第 2の金属配線には接地電圧が供給されていることを特徴と する請求項 3記載の入 Z出力保護回路の構造。
8. (削除）
9. (補正後） 第〗導電型の基板と、
前記基板の表面及びその近傍に、 所定の距離だけ離れて形成された第 2導電型の第 1 と第 2の拡散層と、
前記基板の表面及ぴその近傍に形成され、 該基板よ り牴濃度の第 1導
補正された用紙 (条約第 19条） 電型の第 3の拡散層と、
前記基板上であって、 前記第 1の拡散層と前記第 3の拡散層の間に形 成された所定の幅を有する第 1の絶縁膜と、
前記基板上であって、 前記第 1 と前記第 2の拡散層の間に位置して形 成されたゲー ト電極と、
前記基板上であって、 前記第 1 と第 2の拡散層及び前記ゲー ト電極を 覆う ように形成された第 2の絶縁膜と、
前記絶緣膜上であって、 該絶縁膜を介して前記第 1の拡散層に接続さ れた第 1 の金属配線と、
前記絶縁膜上であって、 該絶縁膜を介して前記ゲー ト電桎及ぴ前記第 2の拡散層に接続された第 2の金属配線で構成され、
前記第 1の絶緣膜の幅及び前記第 3の拡散層の濃度は、 前記第 1 と前 記第 3の拡散層からなるダイォー ドの接合耐圧 B V Dと、 前記第 1 と前 記第 2の拡散層及び前記ゲー ト電桎からなる トラ ンジスタの降伏電圧 B V SDが B V Dく B V SDを満たすように設定されていることを特徵とする 入 Z出力保護回路の構造。
1 0. 前記第 2の金属配線には接地電圧が供給されていることを特徴と する請求項 5記載の入 Z出力保護回路の構造。
1 1 . (削除）
¾1正された用紙 (条約第 19条) 条約第 19条に基づく説明害
本願発明の入出力保護回路は、 第 1 、 第 2及び制御電極を有する トラ ンジスタとダイオー ドから構成され、 この トランジスタの第 1 、 第 2電 極は第〗 導電型の基板内に形成される第 2導電型の第 1 と第 2の拡散層 から構成され、 ダイオー ドは基板より低濃度な第 1 導電型の第 3の拡散 層と第 1 の拡散層より低濃度な第 2導電型の第 4の拡散層とから構成さ れている。 この第 3 、 第 4の拡散層の濃度及び幅は、 トランジスタの降 伏電圧 B VSDとダイォー ドの接合耐圧 B VDが B VD< B VSDとなる ように設定されているものである。 このように構成することで、 外部電 極から供給される過大電圧に対して高速に動作するとともに、 正規の信 号に対しても遅延素子と して働く ことなく 、 装置全体と しての動作を高 速化することができる。
これに対して、 各引例 （特開昭 5 4 - 8 9 5 8 6号公報、 特開昭 6 1 - 1 6 6 0 7 3号公報、 特開昭 6 2— 7 6 6 7 6号公報） は入出力保護 回路を構成するダイォー ドを構成する拡散層の濃度及び幅を、 卜ランジ スタの降伏電圧 B VSDとダイ才ー ドの接合耐圧 B V Dが B V Dく B VS Dとなるようにすることは何ら開示されておらず、 本願発明のように、 外部電極から供給される過大電圧に対して高速に動作するとともに、 正 親の信号に対しても遅延素子と して働く ことなく 、 装置全体と しての動 作を高速化する効果は望めない。
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