WO1991019322A1 - Method of manufacturing semiconductor device - Google Patents
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Definitions
- the present invention relates to a method of manufacturing a memory, particularly an electrically rewritable nonvolatile memory, using a ferroelectric substance.
- an MIS transistor which uses a phenomenon in which the surface potential of a silicon substrate is modulated by injecting charges from the silicon substrate into traps or floating gates in an insulated gate. It has been put to practical use as an EPROM (ultraviolet erasing nonvolatile memory) and an EEPROM (electrically rewritable nonvolatile memory).
- EPROM ultraviolet erasing nonvolatile memory
- EEPROM electrically rewritable nonvolatile memory
- these non-volatile memories have drawbacks such as a high information rewrite voltage, typically around 20 V, and an extremely long rewrite time (for example, tens of ms ec for EEPROM). Also, number of times of rewriting of information is about 1 0 2 times, very small, is problematic when used repeatedly.
- Non-volatile memories using such ferroelectrics include, for example, a structure in which a ferroelectric capacitor is integrated on a silicon substrate, as described in US Pat. No. 4,149,302, and US Pat. Proposals have been made for nonvolatile memories in which a ferroelectric film is arranged at the gate of an MIS transistor, such as 327,000. ing.
- a non-volatile memory having a structure stacked on a MOS semiconductor device as shown in Fig. 2 has been proposed in IEDM '87 pp. 850-851.
- (201) is a P-type Si substrate
- (202) is a LOCOS oxide film for element isolation
- (203) is an N-type diffusion layer serving as a source
- (204) is a drain.
- N-type diffusion layer (205) a gate electrode; and (206) an interlayer insulating film.
- (207) is a ferroelectric film, which is sandwiched between the electrodes (208) and (209) to form a capacitor.
- (2 10) is a second inter-layer insulating film
- (2 1 1) is A1 to be a wiring electrode.
- An object of the present invention is to provide a semiconductor device which has a small element area and a low cost even when a ferroelectric film is used, and which is excellent in the number of times of rewriting information. In particular, to provide a nonvolatile memory. Disclosure of the invention
- the electrode formed so as to sandwich the ferroelectric film is formed on the high-concentration diffusion layer, and any one of the electrodes formed so as to sandwich the ferroelectric film is provided.
- FIGS. 1 (a) to 1 (c) show main components of an embodiment of the semiconductor device of the present invention. It is sectional drawing which shows a process.
- FIG. 2 is a cross-sectional view of a conventional nonvolatile memory. BEST MODE FOR CARRYING OUT THE INVENTION
- FIG. 1 (a) to 1 (c) are cross-sectional views showing main steps in one embodiment of the semiconductor device of the present invention.
- a method for manufacturing a semiconductor device of the present invention will be described with reference to FIG.
- an example in which an Si substrate is used and an N-channel transistor is used will be described.
- (101) is a P-type Si substrate, for example, a wafer having a specific resistance of 20 ⁇ ⁇ cm.
- (102) is an insulating film for element isolation. For example, an oxide film of 600 OA is formed by a conventional LOCOS method.
- (103) is an N-type diffusion layer serving as a source, for example, it is formed by phosphorus 8 OKe V5 X 10 15 cm- 2 ion implantation.
- (104) is an N-type diffusion layer serving as a drain, which is formed simultaneously with (103).
- (105) is a gate electrode, for example, using polysilicon doped with phosphorus.
- (1 1 1) is the first interlayer insulating film.
- contact holes are formed using conventional exposure technology.
- (106) is a polysilicon film according to the gist of the present invention, and is formed at 10,000 A by chemical vapor deposition.
- the thickness of the polysilicon be at least twice the depth of the contact hole (FIG. 1 (a)).
- the entire surface is etched back to make the polysilicon film the same thickness as the depth of the contact hole (FIG. 1 (b)).
- the polysilicon film remaining on portions other than the contact hole may be etched by an exposure technique.
- (107) is one of the electrodes of the ferroelectric film, for example, Pt, Pd and the like are formed by, for example, a sputtering method.
- (1 08) and the strength is a dielectric film PbTi O 3, P ZT (PbT i 0 3 and PBZ r0 3 mixed crystal), (those that have been doped with L a to PZT) PLZT or the like, for example, a sputtering method or the like Formed by
- (109) is the other electrode of the ferroelectric film.
- the same A1 as the wiring electrode (1110) is used.
- (1 1 2) is a second interlayer insulating film.
- 4000 A of phosphor glass is formed by a chemical vapor deposition method.
- Fig. 1 (c) By using the manufacturing method shown in Fig. 1, the ferroelectric film is formed directly on the high concentration diffusion layer, and the lower electrode is in direct contact with the high concentration diffusion layer via the polysilicon film. Therefore, only the wiring of the upper electrode is required, and high integration with a small element area is possible.
- nonvolatile memory has been mainly described.
- the present invention can be applied to a memory (such as a DRAM) that utilizes a ferroelectric substance having a large relative dielectric constant.
- a polysilicon film formed by a chemical vapor deposition method is provided between one of electrodes formed so as to sandwich a ferroelectric film and a high concentration diffusion layer.
- the step of forming and the step of etching back the polysilicon film alleviate the step of the contact hole, and the ferroelectric film has a uniform thickness, so that the element area does not increase and the This has the effect that a ferroelectric film having good characteristics can be integrated.
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Description
明 細 書 半導体装置の製造方法 技術分野
本発明は、 強誘電体を用いた、 メモリ、 特に電気的に書き換え可能な不揮 発性メモリの製造方法に関するものである。 背景技術
従来の半導体不揮発性メモリとしては、 絶縁ゲート中のトラップまたは浮 遊ゲートにシリコン基板からの電荷を注入することによりシリコン基板の表 面ポテンシャルが変調される現象を用いた、 M I S型トランジスタが一般的 に使用されており、 EPROM (紫外線消去型不揮発性メモリ） や EEPROM (電気的書換え可能型不揮発性メモリ） などとして実用化されている。 しかしこれらの不揮発性メモリは、 情報の書換え電圧が、 通常 2 0 V前後 と高いことや、 書換え時間が非常に長い （例えば E E P ROMの場合数十 ms e c) 等の欠点を有する。 また、 情報の書換え回数が、 約 1 02 回程度で あり、 非常に少なく、 繰り返し使用する場合には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、 不揮発性メモリについ ては、 書き込み時間と、 読みだし時間が原理的にほぼ同じであり、 また電源 を切っても分極は保持されるため、 理想的な不揮発性メモリとなる可能性を 有する。 この様な強誘電体を用いた不揮発性メモリについては、 例えば米国 特許 4 1 4 9 3 0 2のように、 シリコン基板上に強誘電体からなるキャパシ タを集積した構造や、 米国特許 3 8 3 2 7 0 0のように M I S型トランジス タのゲ一ト部分に強誘電体膜を配置した不揮発性メモリなどの提案がなされ
ている。 また、 最近では第 2図のような MOS型半導体装置に積層した構造 の不揮発性メモリが I EDM' 87 p p. 850— 85 1に提案されている。 第 2図において、 （20 1) は P型 S i基板であり、 （202) は素子分離 用の LOCOS酸化膜、 （203) はソースとなる N型拡散層であり、 （204) はドレインとなる N型拡散層である。 （205) ゲート電極であり、 （206) は層間絶縁膜である。 （207) が強誘電体膜であり、 電極 （208 ) と (209) により挟まれ、 キャパシタを構成している。 （2 1 0) は第 2層 間絶縁膜であり、 （2 1 1) が配線電極となる A 1である。 この様に MO S 型半導体装置の上部に積層した構造では、 強誘電体膜の電極と半導体基板上 のソース、 ドレインとなる高濃度拡散層との配線は第 3図のように A 1など を用いて行なわなければならず、 素子面積が増大するという課題を有する。 そこで本発明はこの様な課題を解決するもので、 その目的とするところは、 強誘電体膜を用いても素子面積の増加の少なく低コストな、 かつ情報の書換 え回数に優れた半導体装置、 特に不揮発性メモリを提供することにある。 発明の開示
本発明の半導体装置の製造方法は、 強誘電体膜を挟むように形成された電 極が高濃度拡散層上に形成され、 前記強誘電体膜を挟むように形成された電 極のうちいずれか一方の電極 （以下これを下部電極とする） と、 前記半導体 基板上に形成された高濃度拡散層との間に、 ポリシリコン膜を化学的気相成 長法によって形成する工程と、 前記ポリシリ コン膜をエッチバックする工程 を含むことを特徵とする。 図面の簡単な説明
第 1図 （a) 〜 （c) は、 本発明の半導体装置の一実施例における主要ェ
程を示す断面図である。
第 2図は、 従来の技術による、 不揮発性メモリの断面図である。 発明を実施するための最良の形態
第 1図 （a) 〜 （c) は、 本発明の半導体装置の一実施例における主要ェ 程断面図である。 以下、 第 1図に従い、 本発明の半導体装置の製造方法を説 明する。 ここでは説明の都合上 S i基板を用い、 Nチャンネルトランジスタ を用いた例につき説明する。
(101) は P型 S i基板であり、 例えば 20 Ω · c mの比抵抗のウェハ を用いる。 （102) は素子分離用の絶縁膜であり、 例えば、 従来技術であ る LOCOS法により酸化膜を 600 OA形成する。 （103) はソースと なる N型拡散層であり、 例えばリンを 8 OKe V5 X 1015cm—2イオン注入 することによって形成する。 （104) はドレインとなる N型拡散層であり、 (103) と同時に形成する。 （105) はゲート電極であり、 例えばリン でドープされたポリシリコンを用いる。 （1 1 1) は第 1層間絶縁膜であり、 例えば化学的気相成長法によりリンガラスを 4000 A形成した後、 従来の 露光技術を用いて、 接触孔を形成する。 （106) は本発明の主旨によるポ リシリコン膜であり、 化学的気相成長法により 10000 A形成する。 この 時、 ポリシリコンの膜厚は少なくとも接触孔の深さの 2倍以上であることが 望ましい （第 1図 （a) ) 。 さらに全面エッチバックを行って、 前記ポリシ リコン膜を、 前記接触孔の深さと同一の膜厚にする （第 1図 （b) ) 。 この 時、 前記ポリシリコン膜を前記接触孔の深さより厚く残した場合には、 露光 技術によって、 前記接触孔上以外に残った、 前記ポリシリコン膜をエツチン グすれば良い。
( 107) は強誘電体膜の電極のうちの一方の電極であり、 例えば、 P t、
P d等を、 例えばスパッタ法で形成する。 （1 08) が強誘電体膜である PbTi O3、 P ZT (PbT i 03 と PbZ r03 の混晶） 、 PLZT (PZT に L aをドープしたもの） 等であり、 例えばスパッタ法等により形成する。
(1 09) は強誘電体膜のもう一方の電極であり、 ここでは、 （1 1 0) の配線電極と同じ A 1を用いる。 （1 1 2) は第 2層間絶縁膜であり、 例え ば化学的気相成長法によりリンガラスを 4000 A形成する。 （第 1図 （ c ) ) 。 第 1図のような製造方法にすることにより、 強誘電体膜は、 直接高濃度拡 散層の上に形成され、 かつ下部電極がポリシリコン膜を介し、 直接高濃度拡 散層と接触しているため、 配線は上部電極の配線のみでよく、 素子面積の小 さい高集積化が可能である。
さて、 第 1図において、 （1 06) のポリシリコン膜が無い場合、 接触孔 における段差によって、 強誘電体膜が部分的に薄くなり、 その結果、 情報の 書換え回数が 105 回で書き込み Z読み出し不能となり、 また、破壊耐圧は 12V であった。 これに対して、 本発明のごとく、 （1 06) のポリシリコン膜を (1 07) の電極と高濃度拡散層との間に化学的気相成長法により形成し、 エッチバックした場合には、 ポリシリコンの付きまわりがよいため接触孔の 段差が緩和され、 強誘電体膜の膜厚が均一に形成されたことによって、 書き 込み Z読み出しは 1 01Q回まで可能であり、 破壊耐圧は 30Vに改善された。 以上の説明においては、 主に不揮発性メモリについて説明したが、 強誘電 体の比誘電率が大きいことを利用したメモリ （DRAMなど） にも本発明が 応用できることは言うまでもない。 産業上の利用可能性
本発明は、 強誘電体膜を挟むように形成された電極のうちいずれか一方の 電極と、 高濃度拡散層との間に、 化学的気相成長法によるポリシリコン膜を
形成する工程と、 前記ポリシリコン膜をエッチバックする工程によって、 接 触孔の段差が緩和され、 強誘電体膜の膜厚が均一に形成されることによって、 素子面積の増大の無い、 かつ電気特性も良好な強誘電体膜を集積化できると いう効果を有する。
Claims
( 1 ) 強誘電体膜が、 能動素子が形成された同一半導体基板上に強誘電体 膜を挟むように形成された電極を介して集積された半導体装置の製造方法に おいて、
前記強誘電体膜を挟むように形成された電極のうち、 前記半導体基板上に 形成された高濃度拡散層に接続されるべき電極 （以下これを下部電極とする） と、 前記高濃度拡散層との間に、 ポリシリコン膜を形成する工程を含むこと を特徴とする半導体装置の製造方法。
( 2 ) 前記ポリシリコン膜を、 化学的気相成長法によって形成する工程と、 前記ポリシリコン膜を全面エッチバックする工程を含むことを特徵とする、 請求項 （1 ) 記載の半導体装置の製造方法。
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