WO1990005338A1 - Virtual computer system having extended memory - Google Patents

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WO1990005338A1
WO1990005338A1 PCT/JP1989/000983 JP8900983W WO9005338A1 WO 1990005338 A1 WO1990005338 A1 WO 1990005338A1 JP 8900983 W JP8900983 W JP 8900983W WO 9005338 A1 WO9005338 A1 WO 9005338A1
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WO
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address
virtual
physical
extended
storage device
Prior art date
Application number
PCT/JP1989/000983
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English (en)
French (fr)
Inventor
Shunji Tanaka
Akira Yamaoka
Hidenori Umeno
Masatoshi Haraguchi
Kiyoshi Ogawa
Keiji Saijo
Katsumi Takeda
Original Assignee
Hitachi, Ltd.
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Filing date
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Priority claimed from JP1131348A external-priority patent/JPH02310648A/ja
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Priority to DE19893991303 priority patent/DE3991303T1/de
Publication of WO1990005338A1 publication Critical patent/WO1990005338A1/ja

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules

Definitions

  • an operation on a virtual machine is performed by using a method in which an address specified by a data transfer instruction to an extended storage by a system is converted into a physical address. It is suitable for performing data transfer while converting data into a virtual storage system. Inversion technology
  • main memory that constitutes the instrument system-The main memory (main storage), the extended memory ⁇ , and the input / output device (input / 0 utput device) There is 0
  • Japanese Patent Publication No. 58-92776 corresponding to U.S. Patent Nos. 4,476,5224 discloses an expanded storage device i (expanded storage device). (Called the i-instrument). According to the 0 device disclosed in the above publication, a normal instruction or an input / output instruction is used to transfer data between the main storage device and the expanded storage device at an M speed. Data transfer can be performed.
  • Japanese Patent No. 01931 which corresponds to U.S. KJ Patent Application No. 0-9331, is disclosed in Japanese Patent Application Publication No. Virtual machine (VM>), which is a typical W machine, Operating on VMs * In a virtual machine system that allows the system to run, the expanded storage (virtual storage device) and Then, it discloses a method of providing a storage area obtained by dividing physical extended storage. However, ⁇ S on each VM does not generate a virtual space for extended storage.
  • Japanese Patent Application Laid-Open No. 60-122424 discloses a storage device obtained by dividing a physical storage device S as a main storage device (virtual main storage concealment) of a VM. It discloses a method of giving territory. According to the device disclosed in this publication, an address on a virtual space i of a virtual main memory specified by a normal instruction can be rapidly converted into a physical address. . Further, according to the device disclosed in this publication, the channel picks up the address on the virtual main memory ⁇ which is designated by the 0S channel program. Can be converted to In this way, VM instructions and I / O instructions having a storage area separated from the physical storage device can be executed at high speed.
  • the extended storage device ⁇ disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 6-3767636 is used for paging. For this reason, 0S on the VM is designated by the real address for the virtual extended storage device. Only accessed. That is, 0S on the VM has not generated a virtual space for the virtual extended storage device. However, 0S is required for a database system or application program below 0S to be able to use extended storage concealment. It is desirable to give each program a virtual sky of extended storage. Furthermore, it is desirable that data transfer be directly performed between a virtual space in the virtual main memory of the VM and a virtual space in the virtual extension memory.
  • the address in the virtual space above the virtual extension memory (virtual ES address) is replaced with the actual address in the virtual extension memory (virtual object ES address).
  • the conversion information for the conversion into may be created as ⁇ S is a relocation table on the virtual main storage. If the relocation table is placed on virtual main memory instead of virtual extended memory, can the main memory be accessed more restrictively than the expanded memory? They are.
  • the conversion information for converting the virtual ES address into the virtual physical ES address is stored in the instruction processor as a relocation register.
  • a relocation register In this case, direct data transfer is performed between the virtual space in the virtual main memory of the VM and the virtual space in the virtual extension memory even when the virtual space is newly created. Is what you want.
  • the relocation table can be set up as a register instead of in virtual main memory, because the register is faster to access than the main memory. This is because it is too fast.
  • the purpose of the present invention is that if the address conversion information of the ES is a relocation table in the main memory, the virtual space P in the virtual main memory of the VM
  • the purpose of the present invention is to provide a virtual machine system in which data is directly transferred between virtual spaces f3 ⁇ 4 on virtual extended storage.
  • Another purpose of the present invention m is that if the address conversion information of s is a relocation register in the instruction port processor, the virtual master storage of the VM is used. It is to provide a virtual computer system in which data is directly transferred between the virtual space above and the virtual space above the virtual extended description.
  • Another object of the present invention is to provide a planimeter system capable of performing data transfer between a virtual main memory of a VM and a PE3 of a virtual extended memory by an input / output instruction. is there .
  • Another purpose of the present invention is to provide a virtual main storage device, a virtual extended storage device, and a virtual instrument system in which one or more ⁇ S having the device travels.
  • the data transfer execution device ⁇ for the virtual computer extended extension ⁇ that efficiently executes the data transfer between the virtual main memory and the virtual extended memory designated by S by the channel program It is to provide.
  • Another purpose of the present invention is to provide a virtual tube system that can share virtual extension data with VM and share data with VM questions.
  • One main storage unit (physical main storage) and one or more extended storage units I! It is possible to run a plurality of Pelleting Systems (OS) on a total of ⁇ machines with (physical expansion storage devices).
  • OS Pelleting Systems
  • Each of the above 0 S is one virtual main storage unit i resident on the physical-main storage unit, and one or more virtual expansion units E resident on the physical expansion unit 100 million units.
  • the virtual machine system that has the storage is.
  • the virtual object ⁇ has a second conversion means for generating an address (physical ES address) on the extended memory corresponding to the ES address from the virtual object .
  • a virtual main memory m which is always M on the pick-up main memory, and one or more virtual expanded memories ⁇ resident on the physical expansion memory II,
  • S issues a simple data transfer instruction between the virtual space on the virtual main storage device and the virtual space on the virtual storage device, the data transfer is performed as follows. Execute the instruction.
  • the second conversion means comprises an address (virtual ES address) on the virtual space of the virtual extension storage device designated by the 0S and a virtual main storage device on the 0S device. Reads the address (virtual physical ES address) on virtual extended storage corresponding to the virtual E: S address from the address of the ES relocation table .
  • the second conversion means calculates the virtual physical ES address from the virtual physical ES address and the starting address in the physical expansion memory of the virtual expansion memory of 0S. Generates an address (physical ES address) on the physical extension memory corresponding to the dress, and then uses the physical [ : S address] of the conversion beam. Execute the above 0S data transfer instruction.
  • the virtual space in the virtual main memory of the VM is placed on the base where the address conversion f information of the ES is the relocation table in the main memory. It is possible to provide a virtual machine system in which data is directly transmitted between the virtual space on the virtual extended storage and the virtual machine. Further, by giving the starting address of the physical extended storage of the virtual extended storage to a plurality of VMs equally, the virtual extended storage IE is shared by the VM m, A virtual mm system that can share data between VMs can be provided. -Also, one device having one main storage device (physical main storage device) and at least two expansion storage devices (physical expansion storage device ⁇ ). The operation of multiple operating systems on the computer ⁇ The running of the system (OS) is a fij function,
  • Each of the 0 S is one virtual main storage resident on the physical main storage, and one or more virtual expansion storage resident on the physical extension;
  • the virtual main memory resident on the pickup main storage device and the virtual expansion storage device H resident on the pickup extended storage device certificate are more than 0S, which has the virtual main storage device H.
  • the third conversion means includes an address (virtual ES address) on the virtual space of the virtual extended memory specified by the above-mentioned 0S and a re-pi-case address for the ES. Address on virtual extended storage corresponding to the previous E virtual ES address from the register (virtual physical ES Address).
  • the fourth conversion means calculates the virtual physical FS address from the virtual address ES address and the origin address in the physical extended storage of the virtual extended storage of 0S. Generates an address (physical ES address) on the physical extension memory corresponding to the service. After that, the above-mentioned 0S data transfer instruction is executed using the physical S address of the above conversion result.
  • the virtual main memory of the VM is used. It is possible to provide a virtual computer system in which data is directly transferred between the virtual space above and the virtual sky P on the virtual extended storage. Furthermore, the virtual extended storage is shared by the VM ⁇ by giving the same starting address in the SI extended storage to the multiple virtual machines for multiple VMs. A virtual computer system that can share data between VMs can be provided.
  • Each of the 0 s includes one virtual main storage device resident on the physical main storage device and one or more virtual expansion storage devices resident on the physical expansion storage device.
  • the virtual computer system that we have
  • the physical expansion notation ⁇ of the virtual expansion storage device Address correspondence relation holding means for holding the point address in the correspondence table every 0 S;
  • Object B The starting address in the extended storage IS is read from the correspondence table of the above 0S, and the starting address reading means,
  • an address (physical ES address) on the physical extended storage corresponding to the virtual physical ES address is generated. ⁇ It has address conversion means of 5.
  • the origin address in the physical extended storage device of the virtual extended storage device of 0 s is registered in a compatible manner. This registration need only be performed once for each VM, and need not be performed for each VM patch.
  • the starting address reading means is a virtual expansion memory designated by the channel opening program in the virtual main memory of the storage system.
  • (Virtual object embedded ES address) The starting address in the virtual extended storage device and the extended storage device is read from the ⁇ S0S correspondence table.
  • the fifth address conversion means is virtual physics! : An address (physical ES address) on the physical extended storage corresponding to the virtual object group ES address is generated from the S address and the origin address. Then, the channel program on the virtual main storage device of 0S is executed by using the physical address of the conversion connection and the S address.
  • FIG. 1 is a configuration diagram of a virtual computer system to which the present invention is applied
  • FIG. 2 is an explanatory diagram of a main unit to which the present invention is applied
  • FIG. 3 is a diagram to which the present invention is applied.
  • FIG. 4 is an explanatory view of an extended storage device
  • FIG. 4 is a block diagram of an instruction processing device according to the second and third embodiments to which the address conversion authentication of the present invention is applied.
  • Fig. 6 Fig. 6 is a block diagram of a conventional address conversion circuit for main memory
  • Fig. 7 is an extended memory address conversion device obtained during the thinking process leading to the present invention!
  • FIG. 1 shows the E? J road diagram of the overall configuration of the address conversion in the first and second implementations of the water-invention, and FIG.
  • FIG. 9 shows the present invention.
  • Non-address conversion in the second embodiment of the present invention Circuit diagram of address conversion device in mode, Fig. 1 ⁇ Fig. 1 shows the address conversion device in address conversion mode in the second embodiment of the present invention.
  • FIG. 1 is a circuit diagram of an address conversion device in a non-address conversion mode according to a second embodiment of the present invention, and FIG. The circuit diagram of the address converter in the address conversion mode in the second implementation of the oscillation W, FIGS. 13 and 14 are the third diagram of the present invention.
  • FIG. 15 is a diagram for explaining the address conversion information used by the address conversion device according to the third embodiment, and FIG. 15 is a diagram illustrating the address conversion device according to the third embodiment of the present invention.
  • FIG. 20 is a block diagram of a conventional main memory address conversion circuit 1
  • FIG. 2 is a block diagram of a third embodiment of the present invention.
  • FIG. 2 is a configuration diagram of an extended storage address conversion circuit. Best form for firing (j) 3
  • the virtual space on the virtual main record of the VM A system and method that enables data to be directly transferred between virtual spaces on a virtual extension memory.
  • a system and method that enables direct data transfer between the virtual main memory of VM and the virtual extended image by I / O instructions.
  • FIG. 1 is a configuration diagram of a virtual instrument system to which the present invention is applied.
  • reference numeral ⁇ 0 0 denotes a main memory device.
  • MS is an extended storage device group (ES group) composed of one or more extended storage devices
  • 300 is a storage control device (SC)
  • 400 Is an instruction processing device ( ⁇ ⁇ )
  • 500 is an input / output processing device (I 0 ⁇ )
  • 600 to ⁇ to 600-k are input / output devices.
  • the main memory unit i 100 has a virtual machine control port program (VMCP) 160 that controls the running of the virtual machine (VM). .
  • VMCP virtual machine control port program
  • the main storage device ⁇ 0 0 contains the virtual main storage device I 110 of each virtual machine (VM i). - ⁇ ( ⁇ i ⁇ ) is resident, and the operating ⁇ system ( ⁇ S i) that controls each V ⁇ i is locked in it. Yes. Further, 0 Si generates a virtual sky 1 20- ⁇ on the virtual main storage device ⁇ 110-I.
  • This ST 1 and PT 1 1 2 are virtual sky! 0 S is created for each of ⁇ .
  • the address (virtual physical main memory address) on the virtual main memory device 110 — i and the constant j It is the actual address (absolute objective address).
  • the extended storage device ⁇ group 200 — j 1, 2, 3,... K
  • the extended storage device ⁇ group 200 — j 1, 2, 3,... K
  • the address on the extended storage device group 200 is an extended storage identifier (ES) D for specifying one extended storage and a displacement address (ED) in the extended storage device. Block address).
  • FIG. 3 shows that the virtual memory has virtual expansion memory ⁇ 2 1 0 — 2 1 and 2 ⁇ — ⁇ — 2 and is virtual.
  • the storage control device 300 includes a main storage device 100 from the instruction processing device 400 and an input / output processing device 500 and an extended storage device. Control access to ⁇ 200 and execute I / O instructions at the command processor 400 and I / O processor 500. It controls the interface related to I / O interrupts.
  • the instruction processing device 400 includes an instruction register 450 for holding the instruction currently being executed, and an instruction data for analyzing the instruction code.
  • Coder 45 ⁇ general purpose register 45 2 2, MS address register 45 3 3 holding virtual main memory address for data transfer, MS address Line register 4 for registering the value of 5 3 3 5 4 and adder 4 5 5, ES address for converting the virtual ES address specified by the program to the corresponding physical ES address Conversion circuit 440, MS address conversion for converting the virtual main memory address specified by the program to the corresponding physical main memory address Circuit 410, Storage control SG Decodes the command sent from SG 300 to IP 400 and directs the next operation. Coder 4 5 6
  • the data transfer instruction consists of an instruction code, a virtual ES address that initiates data transfer, and a general-purpose register that holds the virtual main memory address. It consists of the R1 and R2 fields indicating the numbers.
  • the instruction decoder 45 5 issues a start signal ⁇ including the direction of the data transfer. Send on line 210.
  • the instruction decoder 45 1 uses the data line 22 0 to transfer the value of the register 45 2 for I where R ⁇ and R 2 indicate the register number. Send to 1 and 2301.
  • the virtual ES address output to the data line 222 is The address is converted to a paging ES address by the address conversion circuit 440 and output to the data line 222.
  • the SES address indicates the real ESID that specifies one of the plurality of extended memories and the address displacement within the extended memory. It consists of a block address.
  • the virtual main address output to the data line 2301 is stored in the MS address register 4553, and this is stored in the data line 230.
  • the data is converted to the physical main memory address by the MS address conversion circuit 410 and output to the data line 230.
  • the SC 300 detects the data transfer request from the IP 400 based on the start signal received on the signal line 210, and determines the direction of the data transfer and the data line.
  • the physical ES address received from 222 and the physical main memory address received from data line 230 are stored in the main line via data line 300. Send it to memory location 100.
  • the main storage device 1 ⁇ 0 sends the received physical ES address to the extended storage device 200-0—j of the real ES ⁇ D specified by this address via the data line 4000 . Further, in accordance with the direction of the data transfer received from the SC 300, the physical main memory address and the extended memory 200-j notified from the SC 300 are sent to the SC 300 according to the direction of the data transfer.
  • the number of bytes in the area indicated by the block address for example, about 28 ⁇ Data transfer.
  • the data is expanded and stored in the expanded memory 200-j for a capacity of 128 bytes.
  • the data transfer address of device 200-j is also counted up by 128 knots.
  • the extended storage device 200- j indicates the data transfer continuation signal and, if it reaches 4096 bytes, a signal indicating the end of the data transfer, as indicated by signal line 5 0 0 0 (FIG. 1). And send it to SC300. Further, the SC 300 sends the signal to the signal line 400 by the signal line 240.
  • the SC command decoder 456 of I ⁇ 400 analyzes which instruction signal is to indicate the continuation of data transfer or the end of data transfer. If the indication signal is a relay signal, signal 2
  • the adder 4 5 5 is made valid according to 4-1. For example, 1 2 8 is stored in the line register 4 5 4. As a result, the value obtained by adding ⁇ 28 to the virtual main memory address stored in the MS address register 45 53 and transferred the previous time is the data. Is output to the MS address register 453 and sent to the MS address conversion circuit 404. It is. Thereafter, the result of conversion by the MS address conversion circuit 410 is stored in the main storage address 200 and the extended storage device 200-j. Once again in the area indicated by the data transfer address, the 128 byte data The data is transferred in the direction indicated by signal lines 2 "1100" and "30000". On the other hand, if the instruction signal is an end signal, the next instruction is executed.
  • the virtual space 1 2 0 — 1 on the virtual main storage device 1 1 0 — VM of VM 1 and the virtual space 2 2 0 — ⁇ on the virtual extended storage device 2 1 0 — ⁇ Data transfer is performed during this time.
  • the present embodiment is characterized in that the ES address conversion circuit 440 and the MS address conversion circuit 410 are applied to data transfer. Next, address conversion by the MS address conversion circuit 410 and the ES address conversion circuit 4.40 will be described.
  • the virtual machine VM origin address register 412 is located in the physical main storage device of the virtual main storage device of the VM currently using IP400. Hold the starting address.
  • the VM-originated address register 412 stores the virtual master storage device of the VM to be started by the VM start instruction issued by the VCP 1660.
  • the starting address value is set. For example, while V1 shown in FIG. 2 is running, VM is set in the VM starting address register 412. Also, the virtual main memory address designated by 0S on V is held in the virtual address register 4-1.
  • the virtual address is added by the adder 4 1 4 and output to the data line 2 3 5 0 0. , Used as the physical main memory address.
  • the VM when the VM is in the address conversion mode, that is, when the value of the address conversion mode register 430 is “" ⁇ '”, the virtual 7
  • the register value is converted by the address conversion unit (DAT) 420 into an address conversion main memory address, and the data line becomes 0. Output to 00 and used as physical main memory address.
  • DAT address conversion unit
  • the address conversion by this DAT 420 is described in Chapter 6.
  • the segment table ST address control register 440 is a temporary, virtual physical main memory address at the beginning of the segment table ST111. Hold. Then, add the value of the segment number field S of the virtual address register 4-1 and the value of the ST address control register 440.
  • the virtual physical main memory address of the entry corresponding to ST 11 1 is obtained by adding the circuit 4 21.
  • the value of the VM starting address register 4 12 is added by the addition circuit 4 2 1.
  • the above is the address conversion method by the MS address conversion circuit 410 in FIG.
  • FIG. 1 Before explaining the address conversion path of the extended storage for the VM according to the present invention with reference to FIGS. 8, 9 and 10, for a better understanding, FIG. First, the address conversion 101 path 450 'of the extended memory in one actual measurement will be described with reference to FIG.
  • reference numeral 44 denotes a virtual ES address register that holds the virtual ES address specified by the instruction.
  • Reference numeral 45 denotes a virtual ES address register that holds the virtual ES address.
  • Address conversion instruction section for indicating whether or not the provided address requires conversion by the relocation table RT111, ⁇ ⁇ 3 — ⁇ , 1 1 3-2, and 1 1 3 — 3 are respectively the relocation table 1 488 and the second relocation table, the second relocation table 1 case table, 3rd relocation table, 4 58 is a relocation table origin register (hereinafter referred to as RTOR register) that holds the leading physical address of the first relocation table. This is called a register).
  • RTOR register relocation table origin register
  • the virtual E "S address which is set to 5 in virtual virtual S address register 441, is a non-address conversion mode. That is, when the address conversion instructing section 457 is 0, the virtual ES address register excluding the address conversion instructing section 257 is connected to the data line 221 0. The contents of the star 4 41 are output, and if the address conversion instructing unit 2 57 is 0, the value of the data 0 line 2 210 is the data line 2200, and this value is used as is as the reference physical address of the extended storage device, as described above.
  • the address consists of an FSID that identifies one extended memory from one or more extended memories, and a 5-block address that indicates the address in the extended memory that uses this ESID. Constitution It has been done.
  • the value of the R ⁇ 0R register 458 and the FID field of the virtual ES add 0 register 4441 are added by the adder 492.
  • the physical main memory address of the corresponding entry of the third relocation table 13-1 is obtained.
  • the entry corresponding to the virtual ES address is stored in the entry of the third relocation table ⁇ 13-11 read out.
  • the ESID is the one corresponding to the virtual ES address. This is output to signal line 22 21. It is empowered. Also, this entry stores the first physical main storage address of the second relocation table 1 13 3-2, and this and the virtual ES address.
  • the C field of the register 44 is added by the adder 493, and the corresponding field of the second relocation table 1 ⁇ 3—2 is added.
  • the entry of the second relocation table 1 1 3 — 2 that has been read contains the first processing main memory of the third relocation table 1 1 3 — 3.
  • the address is stored, and the B field of the virtual ES address register 441 is added by the adder 494 to the third address.
  • Relocation table 1 ⁇ 3 — 3 corresponding entry entry pick-up address is obtained.
  • the read 3rd relocation table 3 1 3 — 3 entry value and the virtual ES address register 24 1 displacement field A Is added by the adder 495, and the obtained actual block address is output to the signal line 22-2.
  • the address conversion instruction unit is 1, the ESID output to the data line 222 and the actual block address output to the data line 222 are output. Is output on data line 222, and this value is used as the pick-up ES address.
  • reference numeral 44 is a virtual ES address register holding a virtual S address designated by the program. 4 4 2
  • the virtual ES address register When in the address conversion mode, the virtual ES address register
  • Address conversion circuit for non-address conversion mode for converting the value of 4 into the corresponding physical address, 4 4 5 is the same as that of the address conversion mode. This is a DAT for converting the value of the virtual ES address register 4 4 1 into a corresponding physical address at the same time. Whether the address conversion mode is the non-address conversion mode or the address conversion mode is specified by the address conversion indication section 457 in the virtual ES address. Be done.
  • the non-address conversion mode that is, when the address conversion instructing section 457 of the virtual address register 4 41 is 0 is set.
  • address conversion by the address conversion 0 circuit 442 for the non-address conversion mode will be described.
  • reference numeral ⁇ 180 denotes an ES address conversion that maintains an address correspondence relationship between the virtual extended storage device i and the object S extended storage device group.
  • Table 480 is a conversion table for holding the first physical main memory address of the ES address conversion table 180, and the address register 4 70 is the conversion table address register
  • the adder that adds the value of 480 to the virtual ES address register 4 41 and the virtual ESID field of 4 1, and 47 ⁇ is the ES address conversion table 18 0
  • the virtual ES address register field of the selected entry and the virtual block address field of the virtual ES address register 44 1 This is an adder for adding.
  • the ES address conversion table 180 is composed of a plurality of entry groups each consisting of a protruding ES ⁇ D and a virtual address S starting address. Be done.
  • FIG. 3 in the case of VM 1 in which the virtual extended storage group 2 1 0 — ⁇ and the real extended storage group 200 correspond, as shown in FIG.
  • the address conversion table 180 is configured.
  • Address 31 indicates that the area starting from the ground is given.
  • the VMCP converts the physical address of the ES address conversion table 180 for the VM into a conversion table address register 480 in an instruction for starting the VM. Set to.
  • the output of the adder 470 is output to the F-S address conversion table corresponding to the virtual ESID field of the virtual ES address register 44. 80 entry address, and the The actual ES1D field of the entry is output to data line 2222. Also, the virtual block address file of the virtual address register 44 1 is added to the virtual ES starting address field of the entry. The result obtained by adding the data by the adder 47 1 is output to the data line 222 2 1.
  • the values output on the data line -2 2 0 and the data line 2 2 ⁇ are the addresses held in the virtual address register 4 4 1
  • the actual ESID and physical block address corresponding to the resource and this is output as the physical ES address on the data line 222. Be done.
  • the address conversion mode that is, the address conversion instruction m 4 5 7 of the virtual ES address register 44 ⁇ ′ is ⁇
  • the relocation table 1-4 which is conversion information from the virtual ES address to the virtual physical ES address, is the same as the relocation table 1-4.
  • Reference numeral 458 denotes a virtual physical storage main memory address of VM 1 1 3
  • MS origin address 4 1 2 Value ⁇ ⁇ and virtual R ⁇ 0 R register 4 5 8 ⁇ and virtual ES address register 4 4 1 virtual FID field 473 is a heater that adds the value of the virtual MS point address 4-2 to the value of the virtual MS point address 4-2.
  • An adder for adding the address part of the location table 1 1 3 — 1 and the value of the C field of the virtual ES address register 44 1, 4 7 4 is the virtual MS starting address 4 1 2 value ⁇ 1 and the selected second relocation table 1 1 3 — 2 address part and virtual ES address.
  • Adder for adding the value of B field of register 4 4 1 to, 4475 is the virtual ES starting point adder of selected ES address conversion table 180 Address field of the 3rd relocation table 1 3 3 —2 with the value of the rest field and the virtual ES address register 4 5 7
  • the adder 476 adds the value of the A field of the conversion table to the value of the conversion table address register 480 and the selected second relocation function.
  • the output of the adder 472 is the V ⁇ ⁇ relocation table ⁇ ⁇ corresponding to the FI 0 field of the virtual ES address register 441.
  • 1 3 The main memory address of the entry of entry 1 and the corresponding virtual ESID in the entry is on data line-2 2 3 1 and on the second line of V ⁇
  • the first virtual physical main memory address of the relocation table 1 1 3 — 2 is output to the data line 2 2 3 2.
  • the output of the adder 476 is the ES address conversion table corresponding to the value of the virtual ES address register 441 ⁇ the entry of the entry 80.
  • the physical memory address becomes the physical memory address, and the sensitivity of the real ES layer field of the entry is changed to the data line 223 by the virtual physical memory.
  • the output of the adder 473 is the second relocation table 11 1 of the VM corresponding to the C field of the virtual ES address register 4 4 1 This is the trespass address of the entry of entry 3 — 2, and the first virtual physical address of the third relocation table 1 1 3 — 3 of the VM is Output to data line 2 2 3 5.
  • the output of the adder 474 is output to the third relocation table of the VM corresponding to the B fin of the virtual ES address register 441.
  • the above is the method of address conversion by the ES address conversion circuit 44.
  • the virtual extension record is performed by the VM. You can have a billion copies.
  • the virtual extension storage device II and the physical extension storage device have an identification number (ES1D).
  • E1D identification number
  • the second embodiment will be described with reference to FIG. 11 and FIG.
  • the difference from the first embodiment is that the ES address conversion table 180 is provided on the main trespass device 100 in the second '; embodiment.
  • the ES address conversion table 180 ' is provided as a register in the instruction processing cover 400, and the relocation is difficult.
  • the relocation register ⁇ 14 ′ is provided as a register in the instruction processing unit 400, corresponding to the section table ⁇ 34. There is a point. For this reason, if reference is made to the ES address conversion address table 180 ', the conversion table address register in the first embodiment is referred to. 280 is unnecessary in the second embodiment. Also, when referring to the relocation register 114 ', the virtual MS starting address register 42 is not necessary.
  • FIG. 1 corresponds to FIG. 9 and FIG. 12 corresponds to FIG. Therefore, the 7-address conversion circuit 442 for the non-address conversion mode in FIG. 8 is changed to 4 4 2 ′ in FIG.
  • the circuit in which ⁇ 4 4 5 is changed to 4 4 5 ′ in FIG. This is the overall configuration of the ES address conversion circuit 440 in the embodiment.
  • the non-address conversion mode is shown in Fig. II.
  • the address conversion instructing unit 457 of the virtual ES address register 4 41 is 0.
  • the address conversion by the address conversion circuit 4 4 2 ′ for the non-address conversion mode in this case will be described.
  • the corresponding entry in the ES address conversion table 180 ' is directly obtained from the value of the virtual ESID field of the virtual ES address register 4 41.
  • the address conversion circuit 44 2 ′ for the non-address conversion mode the actual L2 SID field of the corresponding entry is transferred to the data line 222. Output to '0'.
  • the virtual address register field of the virtual address register 44 1 is added to the virtual ES starting address field of the corresponding entry.
  • the values output to the above data lines 2 2 0 'and 2 2 2 1' are the virtual ES address registers 44 1 held in the virtual ES address registers 44 1. These are the real ES ⁇ D and the pick-up block address corresponding to the ES address, and these are output as data addresses on the data line 2222. It is empowered.
  • FIG. 12 shows that the address conversion mode, that is, the address conversion indication section 457 of the virtual ES address register 44 1 is 1 This section describes the address conversion by DAT 445 'for i.
  • the output of the heating circuit 47 2 ′ is output from the V ⁇ corresponding to the F ⁇ D field of the virtual ES address register 44 1.
  • Relocation Register 1 1 3 This is the entry number ⁇ of ⁇ ', and the corresponding virtual ESID in the entry is assigned to data line 2 2 3 1'.
  • the first register number of the second relocation register ⁇ 1 1 3 -2 'of V is the data line 2 2 3
  • the physical block address of the origin of the virtual extension storage device is output to data line 2 2 3 4 ′.
  • the output of the adder 4 7 3 ' is the second relocation register 1 of V ⁇ ⁇ corresponding to the C field of the virtual ES address register 4 4 1 This is the entry number of 1 3 — 2 ′, and the first register number ⁇ of the third re-entry register register of V ⁇ 1 3 — 3 ′ is the data line 2
  • the entry number is 3 ', and the value of the address field is output to 2 236 ⁇ '. As a result, the data
  • data line 2 2 3 3 ' is output.
  • the input real ESID and the physical block address output to the data line 2 2 3 7 ′ correspond to the data line 2 2 0 3 as the physical ES address. Is output to.
  • the virtual main memory of the VM Data can be transferred between the space and the virtual space in the virtual extension memory.
  • the VMCP 1660 has the value of the entry in the circumference in the S address conversion table "180 '" of the VM of the number of times, ii, the VM question can be asked.
  • the virtual extension storage device can be shared by.
  • the virtual extended storage device and the physical extended storage i have an identification number (ESID).
  • ESID identification number
  • the virtual extended storage device and the virtual extended storage device in the virtual main memory can be used.
  • the configuration of the virtual computer system of the third embodiment is similar to that of the first embodiment, but the following components are added.
  • Fig. 3 shows the relationship between the ⁇ region division of real main memory and the assignment to the VM in the virtual computer system of the present invention, and the input / output operation. Indicates related control information.
  • the system area is the area where the program can access, and the program and the program The data is Stored in the part.
  • the hardware area is an area where the program cannot be accessed, and is used by hardware of the actual computer system. It is.
  • the VMCP 166 which performs the resource management of the computation and the rest of the day, is the virtual main memory 1 of VM 1 1 0 — ⁇ and the physical main memory “! A continuous area from address to ⁇ address 2 is given. For this reason, 0 S on V ⁇ ⁇ 1 is the virtual main storage device specified by the channel program.
  • the main memory address X corresponds to the physical main memory address X + in the main memory 100 and ⁇ ], and each virtual main memory ⁇ 10 — I has: A unique identifier (hereinafter referred to as RID) is attached, and V ⁇ 1 has 1 as R ⁇ D.
  • RID unique identifier
  • the subchannels 12 0 — ⁇ to 120 — k in the hardware area store the control information of the input / output devices g 6 0 0 — 1 to 6 ⁇ 0 1 k, respectively. At the same time, it is used for communication between the instruction processor W 400 and the input / output processor 500.
  • This subchannel 120 — —j includes the RID of the VM that occupies the leading address of the channel / channel program to be executed and the I / O device 600 — —]. .
  • the ES address conversion table according to the present invention is used to convert the virtual object ES address of each V into a physical ES address. It is.
  • the configuration of the ES address conversion table # 30 will be described with reference to FIG.
  • the ES address conversion table 13 ⁇ is provided for each VM.
  • the ES address conversion table 1330 — i of the VM with the RID of i has the effect (V) bit and the real ES ⁇ D with the virtual ⁇ S ⁇ D as the entry number. (RESID), the starting address of the virtual extended storage in the physical extended storage (ES-0RG), and the area length of the virtual extended storage area (ES-EXT). For example, as shown in FIG.
  • the ES address conversion table 130 of VM 1 having a RID of 1 is a virtual storage device having a virtual ESID of ⁇ and 3. Is valid (the corresponding V-bit of the entry is 1>), and the virtual extended memory with virtual ES 1D of 0 is resident on the physical extended memory with actual ESID of 1 , a de Re scan the point of that is iS ⁇ ), area length / 3 9 - 3 1, the virtual
  • the real ES 1D resides on the physical extended storage of 2 and its starting point, the address is r, and the area length is-r -J. I am doing something.
  • the ES address conversion table 13 0 — ⁇ with a RID of ⁇ indicates that the virtual extended storage device with a virtual ES ⁇ D of 3 has a large effect (the V bit of the corresponding entry).
  • the virtual extended storage instrumentation ⁇ is of extended storage instrumentation real ESID are two of the virtual ESID is 3 ⁇ : resident, the starting point a de Re vinegar ⁇ 1 of that, the region length of ⁇ 2 - ⁇ ⁇ ! It is shown that it is. That is, the real extended storage area is shared between VMs with R ⁇ D of 1 and n.
  • the execution sub-channel number 40 is a sub-channel corresponding to the input / output device 600 -j for which the instruction processing device W 40 requests the input / output processing.
  • Input / output the SA / channel number which is the identification iff n of the cell 1 2 0 ⁇ -j ⁇ In order to inform the 500 used .
  • the ES address conversion table registration instruction (SETEST) set according to the present invention is set in accordance with FIG.
  • the SETEST instruction is a general-purpose register for issuing an instruction consisting of an instruction code and a second operand address indicating the RID.
  • the register GR 1 stores the first address of the address conversion table EST 11 1 1 consisting of the ES address conversion table 13 0 — i of each VM and a completely peripheral form.
  • the VMC P. 166 uses the SET addressing instruction to execute the virtual extension E memory of V ⁇ — i in the ES address conversion table ⁇ I 30 before running VM- ⁇ ⁇ .
  • Set the address conversion information It is only necessary to set this ES file conversion table 130 once for each VM, it is not necessary to perform it every VM dispatch, and it has a virtual extension storage device.
  • issue the SETEST instruction by specifying EST 11 consisting of an entry with all 0 V bits. As described above, it is possible to set the FS address conversion data layer 30 for each V on the hardware area.
  • the virtual main memory ⁇ 1 0 0-1 and the virtual extended memory ⁇ 2 0 0-1 shown in Figs. 2 and 3 are provided. How the virtual main storage device K and the channel program for data transfer of the virtual extension storage device issued during the running of VM 1 are executed. This is explained according to Fig. 9.
  • the channel command word CCW for performing data transfer by the channel of the main memory and the extended memory question is disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 58-927.
  • Japanese Patent Publication No. 6 as shown in FIG. 16, the preparation of the sapain (CC1) shown in FIG. 16 and the paging standard (PP PP) shown in FIG. ) There is CCW, page copy (CPG) CCW shown in Fig.18. Due to the execution of the PP and GPG, one page of the extended tid area specified by the PPI is copied to the main storage area specified by the CP.G. By executing the PP and CPG, one page of the main storage area specified by the .CPG is copied to the area of the extended storage specified by the PP.
  • an SSGH instruction which is an instruction for starting input / output operations
  • the subchannel specified by the instruction operand is issued. If the sub-channels corresponding to the H-number are examined and the sub-channels are ready for input / output, another sub-channel instruction is required. Store the channel address specified by the perm in the corresponding sub-channel "1220-j" and execute the sub-channel number. After the sub-channel number is set to 0 40, the instruction processing equipment 400 sends an I / O instruction to the input / output processing equipment 500, and a notice of edict issuance is issued.
  • the sub-channel may have already entered I / O operation, or the sub-channel may not accept new I / O operation.
  • the condition codes corresponding to those conditions are set, the instruction is completed, and the input / output to the input / output processing device 500 is completed. No instruction trajectory notification is performed. Next, the processing of the input / output processing unit 500 after the notification of the input / output instruction by the instruction reception unit 400 will be described.
  • reference numeral 510 denotes a common control unit for performing common control for each channel of the input / output processing M concealment 550, and 550 denotes each channel. That is, one channel part is extracted, and actually, a plurality of channel parts are connected.
  • 5 11 1 is for reading data from the main memory 100 0 and holding data.
  • the register (CFDR) 511 is a local storage (LS) 511 for centrally storing control information related to input / output control.
  • the register (LSAR) that holds the address when accessing the M5 S517, and the M5 (LS3) address is obtained from the contents of the M3 SAR.
  • An address generation circuit for generating the address, 5 ", 14 generates an address of a hardware area preset in main memory.
  • Path MSAC
  • 5 15 is a register (ALR) that holds the address of the main memory
  • 5 and 6 are registers that hold the address at the time of main memory access- Address (CSAR)
  • 520 is an MS address conversion circuit that converts a virtual main memory address to a physical memory address
  • 530 is a virtual “: S address” according to the present invention.
  • This is an ES address conversion circuit that converts the address to a physical ES address.
  • Reference numeral 551 in the channel section 550 is a channel.
  • An operation code register that holds the command code of the ccw that is being executed by the CPU, and 552 is the main memory address of the I / O data that accompanies the I / O operation. Register that holds / updates the data
  • CDAR compact disc Disc
  • 5553 is a line register holding a constant value (for example, 128), and 554 is a flag of C ⁇ W running on the channel.
  • 555 register is an exciting decoder that decodes the CCW operation code
  • 556 is the CDAR 552 value and line A heater that adds the usefulness of the register 55 3
  • 55 7 is an SC decoder that decodes commands from the SC 300
  • 55 8 is an AND circuit
  • 5 9 is an inverter.
  • the I / O processor i: device 500 The execution sub-channel number 3 ⁇ 4 14 40 in the memory is read out to the CFDR 511, and the sub-channel Ban No. is read.
  • the read sub-channel information is stored in a predetermined location of the LS 5 17 via the CFDR 51 ⁇ .
  • the channel program address set for channel 12 0) is input from LS 5 17 to the MS address conversion circuit 5 20 via the data line ⁇ 0 0 0.
  • the main memory address is sent to the ALR 515 via the data line ⁇ 0 10, and the contents of the ALR 515 are sent to the main memory via the CSAR 516. Then, the CCW is read out to CFDR 511.
  • the operation of the MS address conversion circuit 520 will be described later in detail.
  • the command and flag sections of the CGW become the operating code register 551, and the flag register in channel 550. Is transferred to the Next, when the data address part of the CCW indicates the virtual extended storage address (in other words, when .C W is PP .I or .P0), Input to the ES address conversion circuit 530 from the data line ⁇ 100, and output the corresponding ES address to the data line ⁇ 300. .
  • the operation of the ES address conversion circuit 530 will also be described later in detail.
  • the data address section of the CGW indicates a virtual main memory address
  • the data is transferred to the data line 100000 and is sent to the MS address conversion circuit 520.
  • the data is converted to the corresponding physical address and output to the data line 1010.
  • the contents of the A-line R 515 output to the data line 1010 are transferred to the CDAR 552 in the channel section 550, and are transferred to the channel section 550. Input / output operation is started.
  • 52 1 is the MS address register that holds the virtual main memory address to be converted
  • 52 2 is the RID of the input / output execution target channel.
  • the RID register that stores the virtual address of the VM corresponding to each RID is the MS address that stores the starting address and the area length in the physical main memory of the device.
  • the address conversion register, 524 is an adder, and 525 is a comparator.
  • the virtual main memory input from the data line 1000 is used.
  • the RID of the sub-channel to be subjected to I / O execution is set in the RID register 5222.
  • the MS address conversion register 52 23 stores the starting address and the area length in the physical main memory of the virtual main memory of the VM corresponding to each R] D. It has been. For this reason, first, the comparator 5225 compares the depression of the MS address register 52 ⁇ with the region length. If the output of the comparator 5 25 indicates that the chain of the MS address register 52 1 is larger than the region length, an address exception is detected. As a result, this I / O operation is stopped, and the I / O interrupt is reported to the program check condition IS and the program by the I / O interrupt. On the other hand, if no address fall is detected, the height of the MS address register 52 and the height of the starting address are increased by the heater 5 2 4. The data is added to the data, output to the data aggregate 110, and used as the physical main memory address.
  • the extended memory address is It shall consist of a set of block address indicating ESID and address displacement.
  • 53 1 is the RID register that holds the RID of the sub-channel to be executed for input / output
  • 53 2 is the virtual ES address for which the address is to be converted.
  • the ESID register that holds the virtual ES1D
  • the block address 533 that holds the block address of the virtual extension storage address to be converted to an address.
  • Registers 5 3 4 to 5 3 7 are virtual expansion!
  • ES address conversion table corresponding to d billion addresses ⁇ ⁇ ⁇ ⁇ V entry of 30 entry V bits 1 £ 31, £ 3 — ⁇ 1 ⁇ 0, 3 — £ ⁇ V-bit register, RESID register, ES-0RG register, ES-EX register, and 538 that hold each of the registers 539 is an adder, and 5-40 is a comparator.
  • the virtual ESID of the virtual extended storage address input from data line ⁇ 100 is stored in ESID register 5332, and the ⁇ -check address is stored in “7 Set it to the read address register 5 33.
  • the register 531 and the inner part of the ESID register are combined and sent to the MSAC ⁇ 4.
  • the R ⁇ D register 531 indicates the RID indicating the RID.
  • Select the ES address conversion table ⁇ 30 and the corresponding ES address conversion table ⁇ 30 0-The virtual ESID of i is the ES 1D register.
  • the output of the inverter 538 becomes 1 and an address exception is detected.
  • the I / O operation is stopped, and the program check condition is reported to the program by an I / O interrupt.
  • the comparator 540 compares the value of the block address register 523 with the value of the S: EXT register 533. .
  • the output of the comparator 540 is larger in the block address register 52 3 than in the ES—EXT register 537. If an error occurs, an address exception is detected, this I / O operation is aborted, and the program check condition is changed by the I / O operation. Reported to Gram.
  • the operation decoder 555-1 is the PPI or PP0
  • the operation decoder 5555 transmits the direction instruction if; to the signal line ⁇ 200.
  • the I-register 5 5 1 is a CPG
  • the start signal is output to the signal line 1 200.
  • SC 300 detects the data transmission request from I 0 P 500 based on the start signal received on signal line 120 0, and operates operation decoder 55 5
  • the physical main memory address is sent to the main memory 100 by the data line 300.
  • the main storage device 100 stores the received extended storage address in the real ES 0 D extended storage device H 2 designated by the address via the data line 400 0. 0 Send to Q.
  • the data is passed to the physical master storage address and the extended storage device 200 notified from the SC 300.
  • data transfer of a fixed number of bytes, for example, 128 bytes, is performed.
  • there is a counter that counts one page (4096 notes) in the extension notation, and data transfer. Each time the data transfer is completed, the data is increased by about 28 bytes and the data transfer address of the extended tS device 200 is also counted by about 28 bytes. I'm up.
  • the extension recording device 200 When the data transfer signal reaches a maximum of 496 bytes, the data transfer end signal is transmitted to the signal line 300 000 via the SC 300 0. Send to The SC command is sent to I0P500 by the signal line 1500.
  • the SC command decoder of the channel section 550 in the I0P500 Step 557 analyzes which of the instruction signals is the continuation of the data transfer or the end of the data transfer. If the instruction signal is a continuation signal, the heater 5556 is made ineffective by the signal line 1510. For example, 128 is stored in the line register 55 3.
  • the value obtained by adding 128 to the previously stored physical main memory address stored in CDAR 552 and output to the data line 1400 is output. This is stored in the CDAR 552 again and sent to the SC 300. After this, the corresponding address in the main storage device 100 is read. In the area indicated by the data transfer address held in the extended storage device, 128 bytes of data are again transmitted in the area indicated by the signals 1200 and 3 The data is transmitted in the direction specified by 0. On the other hand, if the instruction signal is an end signal, the SC command decoder 557 instructs the end of the data transfer and outputs the signal ⁇ . 1 is output to 1 5 2 0. If the command chain flag in the beam register or flag register 55 4 is ⁇ , the next CCW is executed and the command chain flag is executed. The lag If the value is 0, the entry of the channel exit program ends.
  • the instruction processing device 400 may issue the SSCU instruction to execute the instruction until the execution of the channel program is completed. it can .
  • the virtual main storage 0S on the VM with the storage device and the virtual expansion memory ⁇ efficiently transfers data of the virtual master 'IS' and the virtual expansion memory specified by the channel program. can do .
  • the VMC ⁇ 160 has a plurality of entry furnaces in the ES address conversion table 180 of a plurality of V ⁇ , the VC ⁇ Virtual extension storage IS devices can be shared.
  • the virtual extension storage device and the physical extension storage device have an identification number (ESID).
  • ESID identification number
  • the virtual expansion storage device and the physical expansion storage device are each one and have no identification number, the virtual space and the virtual expansion It will be clear that data can be transmitted by the virtual sky on the storage device.

Landscapes

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Description

明 細 書 拡張記憶を有 す る 仮想計算機 シ ス テ ム
5 技術分野
本発明 は 、 仮想計算機上 の オ ペ レ ー テ ィ ン グ ♦ シ ス テ ム が 拡張 記憶 （ extended storage) へ のデ 一 タ 転送命令 で指 定 し た ア ド レス を 、 物理 ア ド レ ス に 変換 し な が ら デ ー タ 転送 を ¾行す る の に 好適な拡張 記億付 さ' 仮想 計縛:機 10 シ ス テ ム に 関 する 。 背翳技術
- 計篇 機 シス テ ム を構成 す る 代表 的な 記憶 -装 ^ と し て 主 記憶装置 ( ma in storage ) 、 拡張記憶装 ^ 、 お よ び 、 入 5 出力 装置 ( i n p u t / 0 u t p u t device ) が あ る 0
米 ffi特許第 4 , 4 7 6 , 5 2 4 号 に 対応 る 特 開 昭 5 8 — 9 2 7 6 号公報 は 、 拡張 記憶装 i ( expanded storage ) ( た だ し 前 記 公報 で は 、 ペ ー ジ ン グ；! i 惊裝 蹬 と 呼 ん で い る ） を 開 示 し て い る 。 前記公報 に 鬨 示 さ れ た 0 装 置 に よ れば 、 通常の 命 令 あ る い は入 出力 命令 に よ り 主 記憶装置 と 拡張 記憶装匿 ( expanded storage ) と の 間 で M速 な デ一タ 転送 を 行 な う こ と がで き る 。
ま た 、 米 KJ特 許 出 願 第 0 1 9 3 1 に 対 応 ^ る 特 閬 - 昭 6 4 — 3 7 6 3 6 号公報 は 、 1 台 の 計 ^機上 で 複数 のi) i 理 的な 計 W機で あ る 仮想 計篛機 （ V M 〉 を 生 成 し 、 各 V M上の オペ レ ー テ ィ ング * シ ス テ ム の走行を可 能 と す る仮想計算機シ ス テ ム に おい て 、 各 V M の拡張記憶装置 ( expanded storage) ( 仮想拡張記億装置 ） と し て 、 物 理拡張記憶を分割 し た記憶領域を与える 方法 を開示 し て い る 。 た だ し 、 各 V M上の 〇 S は 、 拡張記憶 に 対 し て 仮 想空間を生成 し な い 。
ま た 、 特開 昭 6 0 — 1 2 2 4 4 5 号公報 は 、 V M の主 記愤装蹬 （ 仮想主記憶装匿. ） と し て 、 物 理主記億装 Sを 分割 し た記憶領域を与え る 方法 を 開示 し て い る 。 該公報 に 開示さ れた装置に よ れば、 通常の命令 が指定 す る仮想 主 記憶 の仮想空 i 上の ア ド レ ス を高速 に 物理 ア ド レ ス に 変換す る こ と が で き る 。 さ ら に こ の 公報 に 開 示さ れ た 装 置 に よ れば 、 0 S の チ ャネルプ ロ グラ ム が指 £ す る 仮想 主記憶装 ^上の ァ ド レス を チャ ネルが物迎 ア ド レ ス に 変 換 す る こ と がで き る 。 こ の よ う に し て 、 物 ¾Ε主記憶装置 を分 し た 記憶 域を有す る V M の通 ^の 命令 お よ び入 出力 命令 が 、 高速 に実行可 能 と なる 。
上記特開 昭 6 4 — 3 7 6 3 6 号公報 に よ る従来技術 は 物迎主記憶上 に 常駐す る V M の仮想主記憶 と物 1拡張記 惊上 に 常駐す る仮想拡張 記億装 3問 の デ ー タ 転送処迎を 高速 に行 う 上 で非常 に 有効で つ た 。 し か し 、 こ の 場合 に 以下の 課題が あ る 。
(a) 上 記特開 昭 6 4 -· 3 7 6 3 6 号 公報 に よ る拡張 記 億装 ^ は 、 ペ ー ジ ング に 使用 さ れる 。 こ の た め 、 V M上 の 0 S は 、 仮想拡張 記憶 ¾ 置 に 対 し て 実 ア ド レ ス指定で し か ア ク セ ス し て い ない 。 即 ち 、 V M 上の 0 S は 、 仮想 拡張記愤装置 に 対 し て 仮想空 間 を生成 し て い な い 。 し か し な が ら 、 0 S 下の デ ー タ ベ ー ス シ ス テ ム や アプ リ ケ ー シ ヨ ンプ ロ グ ラ ム が拡張記憶装 匿 を使 用 可 能 と る に は 0 S が各 々 の ブ ロ グ ラ ム に 拡張記憶装置 の仮想空 を与 え る こ と が望 ま し い 。 さ ら に 、 V M の仮想主記憶上の仮 想空 問 と 仮想拡張記傥上 の仮想空 間 の 問 で 、 直接デ ー タ 転送 が行な わ れ る こ と が望 ま し い 。 こ の 場 合 、 仮想拡張 記億上 の 仮想空 間上の ア ド レ ス （ 仮想 E S ア ド レ ス ） を 仮想拡張記憶上の実際の ア ド レ ス （ 仮想物迎 E S ァ ド レ ス ） に 変換 す る た め の 変換情報 は 、 〇 S が仮想主記億上 の リ ロ ケ ー シ ョ ン テ ー ブル と し て 作成 れ ば よ い 。 リ ロ ケ ー シ ヨ ン テ ー ブル を仮想拡張記憶上 で な く 仮想主記憶 上 に 設 け る の は 、 主記憶の方が拡強 記憶 よ り あ拘束 に ァ ク セ ス で き る か ら で あ る 。
( b ) 上 記仮想 E S ア ド レ ス を 仮想物理 E S ァ ド レ ス に 変換 す る た め の 変換 情報 が 、 命令プ ロ セ ッサ内 に リ ロ ケ — シ ヨ ン レ ジ ス タ と し て 突現 さ れて い る 場 合 に も 、 V M の仮想主 記憶上 の 仮想空 間 と 仮想拡 ^ 記愤上の 仮想空 の 間 で 、 ¾接デ ー タ 転送 が 行 なわ れ る こ と が 望 ま し い 。 リ ロ ケ ー シ ョ ン テ ー ブル を仮想主 記憶上 で な く 、 レ ジ ス タ と し て 設 け る の は 、 レ ジ ス タ の 方が主記 惊 よ り も高速 に ァ ク セ ス で ぎ る か ら で あ る 。
( c ) 上記 特 開 昭 6 4 — 3 7 6 3 6 号 公報 で は 、 V Μ の 仮想主 記 と 仮想 拡張 記愤の 問 の デ ー タ ¾送 を入 出 力 命 令以外の通常の命令 に よ り 実行寸 る 。 し か し な が ら 、 入 出力 命令 に よ り 、 V M の仮想主記憶 と 仮想拡張記憶の 問 のデー タ 転送を行な える こ と が望 ま し い 。 - ( (1 ) V M 問で仮想拡張記億を共用 し 、 V M 閻で デー タ を共用 できる こ と が望 ま し い 。 発明 の 開示
本発 ¾ の 目 的 は 、 E S の ア ド レ ス変換情報 が主記憶上 に リ ロ ケ ー シ ョ ン テ ーブル と し て あ る 場合 に 、 V M の仮 想主記憶上 の仮想空 P と 仮想拡張記憶上 の仮想空 f¾ の 間 で 、 直接デ ー タ 転送が行なわ れ る仮想計算機シス テ ム を 提供 する こ と に あ る 。
本発 m の別の 目 的 は 、 s の ア ド レス変換情報 が命 令 プ 口 セ ッサ中 に リ ロ ケー シ ョ ン レ ジス タ と し て あ る 場合 に 、 V M の 仮想主記億上の仮想空問 と仮想拡 ¾記惊上の 仮想空 閻 の 間 で 、 直接デ ー タ 転送が行なわ れる仮想計锊 機シス テ ム を提供 す る こ と に あ る 。
本発明 の別 の 目 的 は 、 入 出力 命令 に よ り 、 V M の仮想 主記憶 と 仮想拡張 記憶の PE3 のデー タ 転送を行なえ る 板想 計箅機シ ス テ ム を 提供す る こ と に あ る 。
本発 明 の 別 の ί3 的 は 、 仮想主記傻装置 と 仮想拡張記愤、 装置 を有す る 1 つ 以上の 〇 S が 走行 す る仮想計 機シ ス テ ム に お い て 、 上記 0 S がチ ャネルプ ロ グラ ムで指定 し た仮想主記憶 と 仮想拡張記憶 ϋ の デー タ 転送を効 率良 く 実行する 仮想計 算機用 拡 ¾記 α のデー タ 転送実行装 ^ を 提供 す る こ と で あ る 。
本発 明 の別 の 目 的 は 、 V M で仮想拡 ¾記憧 を共 用 し V M 問 でデー タ を共用 で き る 仮想計筒機 シ ス テム を 提供 す る こ と に あ る 。
上 記課題 を解 決す る た め に 、
1 つ の主記愤装 匿 （ 物理主記憶装置 ） と 1 つ 以上 の拡 張記億装 I！ ( 物理拡張記憶装置 ） を有 す る Ί 台 の 計 ^機 上で複数の ペ レ 一 テ ィ ン グ · シス テ ム （ O S ) の 走行 が 可 能 で あ っ て 、
前 0 S の各 々 が 、 前 記物理 -主記憶装置上 に 常駐 す る 1 つ の仮想主記憶装 i と 、 前記物 理拡張 ¾億装 上 に 常 駐 す る Ί つ 以上 の仮想拡張 E 憶 ¾ 置 を有 す る仮想計 箅機 シ ス テ ム は 、 . .
前 記 0 S が指定 し た 仮想拡張 記憶の仮想空 間上 の ァ ド レ ス （ 仮想 E S ア ド レ ス ） と 前 0 S の仮想主 記億装 © 上 の E S 用 リ ロ ケ 一 シ ヨ ン テ 一 プル の ア ド レ ス か ら 前 記 仮想 E s ア ド レ ス に 対応 す る 仮想拡張記 上 の ア ド レ ス
( 仮想物理 E S ァ ド レ ス ） を読み だす第 Ί の 変換 手段 と 、 前記 仮想物 i E S ア ド レ ス と 前 記 〇 S の 仮想 拡 ¾ 記憶 の物 现拡張記憶 に お る 起点 ア ド レ ス と か ら 前 記 仮想物 现 E S ア ド レ ス に 対応 す る 物 迎 拡張 記憶上 の ア ド レ ス ( 物理 E S ア ド レ ス ） を生 成 す る 第 2 の変換 手段 を 有 す る 。
物迎主 記憶装 置上 に 常 M す る仮想主記憶装 m と 、 物理 拡張 ϋ憶装 II上 に 常駐す る 1 以 上 の仮想拡張 記憶装 ^ を 有する 0 S が 、 仮想主記憶装置上の仮想空 間 と板想拡張 記憶上の仮想空 間 の 簡のデー タ 転送命令 を発行す る と 、 以下の よ う に し て こ のデ ー タ 転送命 令を実行す る 。
ま ず 、 第 Ί の変換手段 は、 記 0 S が指定 し た仮想拡 張記億の仮想空 間上 の ア ド レス （ 仮想 E S ア ド レス 〉 と 前記 0 S の仮想主記億装置上の E S 用 リ ロ ケー シ ョ ンテ 一ブルの ア ド レ スか ら 前記仮想 E: S ア ド レ ス に 対応する 仮想拡張記憶上の ア ド レ ス （ 仮想物理 E S ア ド レ ス ） を 読みだす 。
次 に 、 第 2 の変換手段 は 、 前記仮想物 理 E S ア ド レ ス と 前記 0 S の仮想拡張記億の物理拡張記億に お け る起点 ア ド レ ス と か ら 前記仮想物理 E S ア ド レ ス に 対 応する物 理拡張記億上の ァ ド レス （ 物理 E S ア ド レ ス 〉 .を生成す る 。 その後 、 上記変換結梁の物理 [: S ア ド レ ス を用 い て 上記 0 S の デー タ 転送命令を実行する 。
こ の よ う に し て 、 E S の ア ド レス変換 f 報 が主記憶上 に リ ロ ケー シ ョ ン テ ー アル と し て あ る 場 台 に 、 V M の仮 想主記憶上の仮想空 間 と仮想拡張記憶上 の仮想空 間 の間 で 、 直接デ ー タ 送が行なわ れる仮想計 ^機シ ス テ ム を 提供できる 。 さ ら に 、 複数 の V M に対 し て仮想拡張記憶 の物理拡張記憶に お け る起点 ア ド レ ス を等 し く 与え る こ と に よ り 、 V M mで仮想拡張記 IEを共用 し 、 V M 間 でデ ー タ を 共用 で き る 仮想計 m m シ ス テ ム を提供 で き る 。 - ま た 、 Ί つ の主記憶装 ¾ ( 物理主記憶装置 ） と Ί つ 以 上の拡張記億装置 ( 物理拡張記憶装 ^ ) を有す る 1 台の 計算 機上で 複数 の オ ペ レ ー テ ィ ン グ ♦ シ ス テ ム （ O S ) の走行が fij 能で あ っ て 、
前記 0 S の各 々 が 、 前記物理主記憶装置上 に 常駐 す る 1 つ の仮想主記憶装置 と 、 前記物理拡張；d億装 ϋ上 に 常 駐す る 1 つ 以上 の仮想拡張記愤装 置 を 有す る 仮想計算機 シ ス テ ム は 、
前記 0 S が指定 し た 仮想拡張記愤の仮想空 ！3上 の ァ ド レ ス （ 仮想 E S ア ド レ ス ） と E S 用 リ ロ ケ ー シ ョ ン レ ジ ス ダか ら 前記仮想 F_ S ア ド レ ス に 対応 寸 る 仮想拡張 記憶 上 の ア ド レ ス し仮想物班 E S ア ド レ ス ） を 読 み だ す 第 3 の変換手段 と 、
前記仮想物理 E S ア ド レ ス と 前記 0 S の 仮想拡張 記億 の物 理拡張 憶 に お け る起点 ア ド レ ス と か ら 前記仮想 tJ 理 F S ア ド レ ス に 対 応 3 る物迎拡張 記憶上 の ァ ド レ ス ( 物 理 E S ア ド レ ス 〉 を生成 す る笫 4 の 変換手:段 を有す る 。
物迎主記憶装置 上 に 常駐 す る仮想主記憶装 匿 と 、 物迎 拡張記愤装證 上 に 常駐 す る Ί 以上 の仮想拡張 記憶装 H を 有す る 0 S が 、 仮想主 記憶上 の仮想空 間 と 仮想拡張記憶 上 の仮想空 間 の の デ ー タ 転送命 令 を 発行す る と 、 以下 の よ う に し て こ の デ ー タ 転送命 令 を実行 す る 。
ま ず 、 第 3 の 変換手段 は 、 前 記 0 S が 指定 し た 仮想拡 張記憶 の仮想空 上 の ァ ド レ ス （ 仮想 E S ア ド レ ス ） と E S 用 リ π ケ ー シ ヨ ン レ ジ ス タ か ら 前 E仮想 E S ァ ド レ ス に 刘 応 す る 仮想拡張 記憶上の ア ド レ ス （ 仮想物 理 E S ア ド レ ス ） を 読み だす。
次に 、 第 4 の変換手段 は 、 前記仮想勒理 E S ア ド レ ス と 前記 0 S の仮想拡張記億の物理拡張記憶 に おけ る起点 ア ド レ ス と か ら 前記仮想物理 F S ア ド レ ス に対応す る 物 理拡張記億上の ア ド レ ス （ 物理 E S ア ド レ ス ） を生成す る 。 そ の後 、 上記変換結果の物理 S ア ド レ スを用 い て 上記 0 S の デー タ 転送命令を実行す る 。
こ の よ う に し て 、 ·£ S の ア ド レ ス変換情報 が命令プ ロ セ ッ サ中 に リ ロ ケ ー シ ョ ン レ ジス タ と し て あ る 場合 に 、 V M の仮想主記憶上の仮想空間 と仮想拡張記憶上 の仮想 空 P の 間 で 、 直接デー タ 転送が行なわ れる仮想計算機 シ ス テ ム を提供できる 。 さ ら に 、 複数 の V M に対 し て 仮想 拡張記恒の物 SI拡張記億 に お け る起点 ア ド レ ス を等 し く 与える こ と に よ り 、 V M ^で仮想拡張記憶を共用 し 、 V M 間 で デ ー タ を共用 でき る 仮想計算機システム を提供 で ぎる 。
さ ら に 、 1 つ の主記憶裝證 （ 物理主記憶装置 〉 と 1 つ 以上の拡張記憶装置 （ 物理拡張記憶裝 ） を有す る 1 台 の 計算機上で複数の オペ レ ー テ ィ ン グ · シ ス テ ム （ O S ) の走行が可 能で あ っ て 、
前記 0 s の 各々 が 、 前記物理主記憶装 上 に常駐 する 1 つ の 仮想主記億装蹬 と 、 前記物理拡張記愤装蹬上に 常 駐す る 1 つ 以上 の仮想拡張記憶装 置を有す る仮想計 箅機 シス テ ム は 、
前 記仮想拡張記憶装 置 の物 理拡張記造装 ^ に お W る起 点 ア ド レ ス を 0 S 毎 に 対応表 に 保持す る ア ド レ ス対応関 係保持手段 と 、
前記 0 S の仮想主記憶装置上の チ ャネルプ ロ グラ ム が 指定 し た 仮想拡張 記憶上 の ア ド レ ス （ 仮想物 理！ E S ァ ド 5 レ ス ） に対 応 す る 仮想拡張記憶装置の物 B拡張記憶装 IS に お け る起点 ア ド レ ス を 前 記 0 S の対応表 か ら 読み だ す 起点 ア ド レ ス 読み だ し 手段 と 、
前記仮想物理 E S ア ド レ ス と 前記起点 ア ド レ ス か ら 前 記仮想物理 E S ア ド レ ス に 対応 する物理拡張 記憶上 の ァ ド レ ス （ 物理 E S ア ド レ ス 〉 を生成 す る笫 5 の ア ド レ ス 変換手段を有 する 。 ··
〇 s の走行 に 先 だっ て 、 0 s の 仮想拡 記憶装置 の物 .理 拡張記億装置 に お け る起点 ア ド レ ス を 対応衷 に登録 す- る 。 こ の 登録 は 、 V M 毎 に Ί 度 行え ば良 く 、 V M デ イ ス パッ チの度 に 行 う 必要 は な い 。
物理主記憶装置上 に 常駐サ る仮想主記憶装 置 と 、 物理 拡張記憶'装 ^上 に 常駐す る Ί 以上 の仮想拡張 E億装 i¾ を 有す る 〇 S が 、 仮想主 記億装 置 と 、 仮想拡張 記憶装 置 の デ ー タ 転送を 指示す る チ ャ ネ ルプ ロ グ ラ ム の 実行 を 耍 ^ する と 、 以 下の よ う に し て こ の デ ー タ ¾送を実行 す る 。
ま ず 、 起点 ア ド レ ス 読 み だ し 手 段 は 、 な 記 0 S の 仮想 主 記 憶装 上 の チ ャ ネ ルプ 口 グ ラ ム が指 定 し た 仮想拡 ¾ 記憶上 の ア ド レ ス （ 仮想物 埋 E S ア ド レ ス ） に 対応 す る - 仮想拡張記 憶装 の物现拡張記憶装 置 に お け る 起点 ァ ド レ ス を ^記 0 S の 対応表 か ら 読 み だ す 。 次 に 、 第 5 の ア ド レス変換手段 は 、 前 記仮想物理 ！： S ア ド レス と 前記起点 ア ド レス か ら 前記仮想物班 E S ァ ド レ ス に対応する物理拡張記憶上の ア ド レス （ 物理 E S ァ ド レス ） を生成す る 。 そ の後 、 上記変換結架の物理 ίΞ S ア ド レス を用 い て 上記 0 S の仮想主記憶装置上の チヤ ネ ルプ ロ グラ ム を実行する 。
こ の よ う に し て 、 入 出力 命令に よ り 、 V M の仮想主記 億 と 仮想拡張記億の 間 のデー タ 転送を行な え る仮想計算 シス テ ム を提供でき る 。 さ ら に 、 複数 の V M に ¾ し て 仮想拡張記憶の物迎拡張記傥に お け る 起点 ア ド レ ス を等 し く 与え る こ と に よ り 、 V M で仮想拡張記億を共用 し ，
V mでデー タ を 共用 で 'さ- る仮想計篛機シ ス テム を提供 で き る 。 ， 図 面の簡単な 説 明
第 1 図 は本発明 を適用 し た仮想計 算機シス テ ム の 構成 図 、 第 2 図 は本発明 を適用 し た 主 ¾谘装 ¾の 説明 図 、 第 3 図 は本発 明 を適用 し た 拡張記憶裝置の説 明 図 、 第 4 図 は本発明 の ア ド レス変換装證を適用 し た 第 Ί お よ び第 2 の実施例 に お け る 命令 処理装置の祸成図 、 第 5 図 お よ ぴ 第 6 図 は従来の 主記憶用 ア ド レス変換 回 路 の 構成図 、 第 7 図 は本発 明 に 到 る 思考過程 中 に 得 た拡張記億装 用 ァ ド レス変換装！1の構成図 、 第 8 !¾1 は水-発明 の 第 1 お よ ぴ 第 2 の実施倒 に お け る ァ ド レ ス 変換 の全体祸 成の E?j路 図 、 第 9 図 は本発明 の第 Ί の実施例 に お け る 非 ア ド レ ス変換 モ ー ド 時の ア ド レ ス変換装 の 回路 図 、 第 1 ◦ 図 は本発 明 の第 Ί の実施例 に お け る ア ド レ ス 変換 モ ー ド 時 の ア ド レ ス変換装 置.の 回路 図 、 第 Ί 1 図 は木発明 の第 2 の実施 例 に お け る 非 ア ド レ ス変換 モ 一 ド 時の ア ド レ ス変換装蹬 の回路 図 、 第 1 2 図 は本発 W の第 2 の実施 倒 に お け る ァ ド レ ス 変換 モ ー ド 時の ア ド レ ス 変換装置の 回路図 、 第 1 3 図 お よ び第 1 4 図 は本発 明 の第 3 の実施例 の ア ド レ ス 変換装置 が用 い る ア ド レ ス 変換情報 の 説 明 図 、 第 1 5 図 は本発 明 の第 3 の実施例 に お け る ア ド レ ス 変換 装 に ァ ド レ ス 変換 情報 を 設定 す る 命令 の 説 明 図 、 第 1 6 図 か ら 第 1 8 図 は 従 来 の C C Wの 説 明 図 、 第 1 9 図 は本発 明 を 適用 し た 第 3 の 実施例 に お け る 人 出力 処理装 at の 構成図 第 2 0 図 は従来 の主記憶 ア ド レ ス 変 換 1¾ 路 の構成図 、 第 2 図 は本'発 明 の 第 3 の 実施例 に お け る拡張 記憶 ァ ド レ ス 変換 回路 の 構成図 で あ る 。 発 (j)3 を突施 t る た め の最良 の形態
以下 、 本発 明 の 3 つ の実施例 を 図 を用 い て 詳 細 に 説 明 す る 。 こ の 3 つ の 実施例 の 微要 は 、 次 の と お り で あ る 。
( A ) 第 1 の 実施例
E S の ア ド レ ス 変換 の た め の 情報 が 、 主記 愤上 の リ 口 ケ ー シ ヨ ン テ ー ブル の 中 に あ る 媳 合 に 、 V M の 仮想主 記 憶上 の仮想空 ^ と 、 仮想拡張 記憶上 の仮想空 fill の 間 で 、 直接デ ー タ 転送 を 行な う こ と を 可 能 と る シ ス テ ム お よ び方法 。 (B) 第 2 の実施例
匸 Sの ア ド レ ス変換情報 が 、 命令プ ロ セ ッサ中 の リ ロ ケ ー シ ヨ ン レ ジ ス タ の 中 に あ る 場合に 、 V Mの仮想主記 懔上の仮想空 間 と 、 仮想拡張記億上の仮想空間 の間で 、 直接デ ー タ 転送を 行な う こ と を 可 能 と す る シ ス テ ム お よ ぴ方法 。
(C) 第 3 の実施例
入 出力 命令に よ り V Mの仮想主記憶 と 、 仮想拡張記像 の 間で、 直接デー タ 転送を行な う こ と を 可 能 と す る シス テ ム お よ び.方法 。
次に 、 実施例 の各々 に つ い て 記憶す る 。
(Λ) 第 1 の実施例
(Λ-1) 仮'想計算機システ ム の 構成
第 1 図 は 、 本発明 を適用 し た 仮想計篛機 シス テ 厶 の構 成図で あ る 。
第 1 図 に お い て 、 参照符号 Ί 0 0は主記憶装蹬
( M S ) ^ 2 0 0 は 1 あ る い はそ れ以上の拡張記億装置 か ら 構成さ れる 拡張記憶装置群 （ E S群 ） 、 3 0 0 は記 憶制御装置 （ S C 〉 、 4 0 0 は命令処理裝鼠 ( ί Ρ ) 、 5 0 0は入 出力 処理装置 （ I 0 Ρ ) 、 6 0 0— Ί か ら 6 0 0— kは入出力 装 ^で あ る 。
第 2 図 に示す よ う に 、 主記憶装 i 1 0 0 に は 、 仮想計 箅機 （ V M ) の走行を制御 す る仮想計筠機制 御ブ 口 グラ ム （ V M C P ) 1 6 0が あ る 。 ま た 、 主記憶装 - Ί 0 0 に は 、 各仮想計算機 （ V M i ) の仮想 主記憶装 I置 1 1 0 - ί ( Ί i η ) が 常駐 し て お り 、 そ の 中 に 各 V Μ i を 制御 す る オペ レ ー テ ィ ン グ ♦ シ ス テ ム （ 〇 S i ) が 口 ー ド さ れて い る 。 さ ら に 0 S i は 、 仮想主 記億装 ^ 1 1 0 - I 上 に 仮想空 1 2 0 - ί を生成 す る 。 こ の仮想空 Ρ 1 2 0 - i 上 の ア ド レ ス （ 仮想主記憶 ア ド レ ス ） と 仮 想主 記憶装置 1 1 0— i 上の ア ド レ ス （ 仮想物 理 主記憶 ア ド レ ス ） と の対応関係を与え る ア ド レ ス 変換 テ ー ブル が セ グ メ ン ト テ ー ブル （ S T ) 1 1 1 - i お よ びペ ー ジ テ ー ブル （ P T ) 1 1 2 - i 内 に 設 け ら れ て あ る 。 こ の S T 1 及び P T 1 1 2 は 、 仮想空 ！ ¾ の各 々 に 対 し て 0 S が作成す る 。 ま た 仮 想主記憶装置 1 1 0 — i 上の ァ ド レ ス （ 仮想物 理主 記憶 ア ド レ ス 〉 と 定 数 ひ j を 加 縛 す るこ と に よ り 主記億-上 の 実際 の ァ ド レ ス （ 絶 対物 理 ァ ド レ ス ） と な る 。
ま た 、 第 3 図 に 示 す よ う に 、 拡張 記憶装 ^群 2 0 0 — j ( j = 1 , 2 , 3 …… k ) に は 、 各 V M i の 仮想拡張 記憶装 ίδ群 2 1 0— i ( Ί ≤ i ≤ n ) が 常駐 し て い る 。 拡張記憶装置群 2 0 0 上 の ア ド レ ス は 、 1 つ の 拡張記憶 を特 定 ¾ る た め の拡張記憶 識別子 （ E S 】 D ) と 拡張 記 億 に お け る 変位 ア ド レ ス （ ブ ロ ッ ク ア ド レ ス ） の 組 に よ り 指定 さ れる 。 第 3 図 は 、 V M Ί が 仮想拡 ¾ 記憶装 © 2 1 0 — Ί 一 1 と 2 Ί Ο — Ί — 2 を 有 し 、 仮想
0 の仮想拡張記愤装 置 2 1 0 — Ί — Ί は 実 E S I D =- 1 の物 理拡張 記億 : IS 2 0 0 — Ί の プ 口 ッ ク ア ド レ ス /3 1 か ら /3 2 ま で の領域 に 常 & し 、 仮想 E S I D 3 の仮 想 拡張記憶装置 2 ひ— Ί — 2 は実 E S I D - 2 の物 理拡 張記憶装置 2 0 0 — 2 のブ ロ ッ ク ア ド レ ス ァ 1 か ら ァ 2 ま で の領域に 常駐 し て いる こ と を示 し て い る 。 さ ら に O S i は 、 仮想拡張記憶装置 2 Ί 0— i 上に E S の仮想 空間 2 2 0— i を生成す る 。 こ の E S の仮想空 間 2 2 0 一 i 上の ア ド レ ス （ 仮想 E S ア ド レ ス ） と仮想拡張記憶 装置 2 1 0 — i 上の ア ド レス （ 仮想物理 E S ア ド レス ） と の対応関係 は仮想主記憶 1 1 0— i 上 に 有 る リ ロ ケー シ ヨ ン テ ー ブル 1 1 4 一 i に よ り 与え ら れる 。 仮想 E S ア ド レ ス か ら 仮想物理 E S ア ド レス へ の ア ド レ ス変換 、 お よ び、 仮想物 理 E S ア ド レス か ら 物 理拡張記憶上の ァ ド レス （ 絶対物理 E S ア ド レ ス 〉 へ の 変換 につ い て は 、 後 で 詳 し く 述べ 。 .
記憶制御裝置 3 0 0 は 、 後で詳 し く 述べ る よ う に 、 命 令処理装置 4 0 0 お よび入出力処理装置 5 0 0 か ら の主 記憶装置 1 0 0 お よ び拡張記憶装 ^ 2 0 0 へ の ア ク セ ス を制'御 る と と も に 、 命令処理装置 4 0 0 と 入 出 力 処 a 装置 5 0 0 の 閻 に あ っ て 、 入 出 力 命 令 の実行 お よび入 出 力 割込みに 係わ る イ ン タ フ エ 一 ス を 制御 す る 。
第 4 図 に 示す よ う に 、 命令処现装置 4 0 0 は 、 現在実 行中 の命令 を保持 す る 命令 レ ジ ス タ 4 5 0 、 命令 コ 一 ド の解析を行な う 命 令 デ コ ー ダ 4 5 Ί 、 汎用 レ ジ ス タ 4 5 2 、 デー タ 転送 を行な う 仮想主記憶 ア ド レ ス を 保持 す る M S ア ド レ ス レ ジ ス タ 4 5 3 、 M S ア ド レ ス レジ ス タ 4 5 3 の 値 を カ ウ ン 卜 ア ッ プ す る た め の ラ イ ン レ ジ ス タ 4 5 4お よ び加 算器 4 5 5 、 プ ロ グラ ム で指定 さ れ た 仮想 E S ア ド レ ス を対応す る 物 理 E S ア ド レ ス に 変換 す る た め の E S用 ア ド レ ス変换 回路 4 4 0、 プ ロ グラ ムで指定 さ れ た 仮想 主記憶 ア ド レ ス を対応 す る物 理主記憶 ァ ド レ ス に 変換 す る た め の M S用 ア ド レ ス 変換 回路 4 1 0 、 ス 卜 レ ー ジ コ ン 卜 ロ ール S G 3 0 0か ら I P 4 0 0 に 送 ら れた 指令をデ コ ー ド し て 次 の動作を指示 す る S G指令 デ コ ー ダ 4 5 6を 有 す る 。
(A-2) デ ー タ 転送 の方法
第 2 図 に 示 し た 仮想主 記憶装置 1 1 0 — 1 お よ び第 3 図 に 示 し た 仮想拡張記憶裝 践'群 2 1 0 - 1 を 有す る パ ー チ ャ ルマ シ ン V M 1 が 走行中 に発行 し た 仮想主 記憶裝置 1 1 0 ·- 1 上 の仮想空 問 と仮想拡張 記憶装 群 2 Ί 0 ― Ί 上 の 仮想空 閻 と の の デ ー タ 転送 命令 が ど の よ う に 実 行 さ れる か を 、 第 4 図 に 従っ て 説 明 す る 。
デ ー タ 転送命 令 は 、 命令 コ ー ド と 、 デ ー タ 転送 を 問 始 す る仮想 E S ア ド レ ス お よ び仮想主記愤 ア ド レ ス を保持 す る 汎用 レ ジ ス タ の 番号 を示 す R 1 フ ィ 一 ル ド お よ び R 2 フ ィ ー ル ド か ら な る 。 第 4図 の命令 レ ジ ス タ 4 5 0 に 上 記デ ー タ 転送命令 が 格納 さ れ る と 、 命令 デ コ ー ダ 4 5 Ί は 、 デ ー タ 転送 の 方向 を 含む起動 信 ^ を 号 線 2 1 0 0 に 送 出 す る 。 さ ら に 命令デ コ ー ダ 4 5 1 は 、 R Ί お よ び R 2 が レ ジ ス タ 番 号 を示 す ^ I用 レ ジ ス タ 4 5 2の 値 を デ ー タ 線 2 2 0 1 お よ び 2 3 0 1 に 送 る 。 こ の 後 、 デ ー タ 線 2 2 0 Ί に 出 力 さ れ た 仮想 E S ア ド レ ス は 、 E S 用 ア ド レ ス変換回路 4 4 0 に よ り 物迎 E S ア ド レ ス に 変 換さ れて デー タ 線 2 2 0 0 に 出力 さ れる 。 こ の物 S E S ア ド レス は 、 前述 し た よ う に 、 複数有る拡張記憶の 中 か ら Ί つ の拡張記憶を特定 する実 E S I D と 、 こ の拡張記 億内 で の ア ド レス変位を示すブ ロ ッ ク ア ド レス から 構成 さ れる 。 ま た 、 デー タ 線 2 3 0 1 に 出力 さ れた仮想主記 億 ア ド レ ス は、 M S ア ド レ ス レ ジ ス タ 4 5 3 に 格納 さ れ こ れがデー タ 線 2 3 0 2 に 出力 さ れた結果 、 M S 用 ア ド レス 変換回 路 4 1 0 に よ り 物理主記憶 ア ド レ ス に 変換さ れてデー タ 線 2 3 0 0 に 出 カノさ れる 。 - 次 に 、 S G 3 0 ◦ の動 作を第 Ί 図 お よ び第 4 図 に よ り 説明 す る 。 S C 3 0 0 は 、 信号線 2 1 0 0 に よ り 受け取 つ た起動 信号に よ り I P 4 0 0 か ら の デー タ 転送要求を 検知 し て 、 デー タ 転送の方向 と 、 デ ー タ 線 2 2 0 0 よ り 受け取っ た物理 E S ア ド レ ス 、 お よ び、 デ ー タ 線 2 3 0 0 よ り 受け取っ た物理主記憶 ア ド レ ス をデー タ 線 3 0 0 0 に よ り 主記憶 ^置 1 0 0 に 送る 。 主記憶装置 1 ◦ 0 は 受け 取っ た物理 E S ア ド レスをデー タ 線 4 0 0 0 に よ り こ の ア ド レス が指定 す る 実 E S ί D の拡張記憶装置 2 0 0— j に 送る 。 さ ら に 、 S C 3 〇 0 か ら 受け取っ た デ 一 タ 転送の方向 に 従っ て 、 S C 3 0 0 か ら 通知 さ れ た 物 理 主記憶 ア ド レ ス と拡張記憶装 2 0 0 - j に通 知 し た物 理 E S ア ド レ ス のブ ロ ッ ク ア ド レ ス が示す領域 に— お い て 一 定 の バ イ 卜 数 、 例 え ば Ί 2 8 ノ人 ' イ ト のデ ー タ 転送を行 う 。 拡張記憶装 置 2 0 0 — j ( j = 1 , 2 , … … ） （ 第 3 図 ） 内 に は 、 詳 し く 述 べな い が 、 1 ペ ー ジ （ 4 ◦ 9 6 パ イ 卜 ） を カ ウ ン 卜 す る カ ウ ン タ が あ る 。 1 2 8 ノ ィ 卜 のデ ー タ 転送 が完了 す る 都度 、 拡張記憶 2 0 0 — j 内 で 1 2 8 パ イ 卜 分 カ ウ ン 卜 ア ッ プさ れる と と も に 、 拡張記 億装置 2 0 0— j のデー タ 転送 ア ド レ ス も 1 2 8 ノ ィ 卜 分 カ ウ ン 卜 ア ップさ れる 。 カ ウ ン 卜 ア ッ プ し た Ί ペ ー ジ を カ ウ ン 卜 す る カ ウ ン タ の 値 が 4 0 9 6 バ イ 卜 に ^ た な い場合 、 拡張記憶装 置 2 0 0 -- j はデ ー タ 転送 の 継続信 号を 、 ま た 、 4 0 9 6 バ イ 卜 に 達 し た 場合 に はデ ー タ 転 送 の終 了 信号 を信号線 5 〇 0 0 ( 第 1 図 ） に よ り S C 3 0 0 に 送る 。 こ れを さ ら に S C 3 0 0 が信号線 2 4 0 0 に よ り ί Ρ 4 0 0 に 送 る 。
. I Ρ 4 0 0 の S C 指令 デコ ー ダ 4 5 6 は 、 デ ー タ 転送 の 継続 、 あ る い は 、 終 了 の ど ち ら の 指示信号で あ る か を 解析 する 。 指示信号 が継 信 ¾ で あ る な ら ば 、 信 号篛 2
4 〇 1 に よ り 加 算器 4 5 5 を 有効 化 す る ，， ラ イ ン レ ジ ス タ 4 5 4 に は 、 例 え ば、 1 2 8 が 格納 さ れて い る 。 そ の 結果 、 M S ア ド レ ス レ ジ ス タ 4 5 3 に 格納 さ れ て い る 前 回デ ー タ 転送 し た仮想主 記憶 ア ド レ ス に Ί 2 8 を加 し た 値 が デ ー タ 線 2 3 0 2 に 出力 さ れ 、 こ れ が 、 M S ァ ド レ ス レ ジ ス タ 4 5 3 に 格納 さ れる と と も に 、 M S 用 ア ド レ ス 変換 回 路 4 Ί 0 に 送 ら れ る 。 こ の後 、 M S 用 ァ ド レ ス変換 回路 4 1 0 に よ る 変換結 ¾の物 ® 主 記億 ァ ド レ ス と 、 拡張記愤装 置 2 0 0 — j に 保持 さ れ て い る デ ー タ 転 送 ア ド レ ス が 示 す 領域 に お い て 再度 1 2 8 バ イ 卜 の デ ー タ が信号線 2 "1 0 0 お よ び 3 0 0 0 よ り 指示さ れ た方向 に転送さ れる 。 一方 、 指示信号が終了'信号 な ら ば、 次の 命令が実行さ れる 。
以上の よ う に し て 、 V M 1 の仮想主記憶装置 1 1 0 — Ί 上の 仮想空 問 1 2 0 — 1 と仮想拡張記憶装置 2 1 0 — Ί 上の仮想空間 2 2 0 — Ί と の 間 のデー タ 転送が行なわ れる 。 本実施例 で は 、 E S 用 ア ド レス変換 回 路 4 4 0 お よび M S 用 ア ド レ ス変換 回路 4 1 0 を 、 デ ー タ 転送 に適 用 し た こ と に 特徴が有る 。 次 に M S 用 ア ド レ ス変換回路 4 1 0 お よ び E S 用 ア ド レス変換 回路 4. 4 0 に よ る ア ド レ ス 変換 を説 P月 す る 。
( Λ - 3 ) メ イ ンス 卜 レ ー ジ M S 用 の ア ド レ ス変換回路
M S 用 ア ド レ ス 変換回 路 4 1 0 に よ る ア ド レ ス変換を 第 5 図 お よ び第 6 図 を用 い て説明 す る 。
第 5 図 に お い て 、 ノ ー チャ ルマ シ ン V M 起点 ア ド レ ス レ ジス タ 4 1 2 は 、 現在 I P 4 0 0 を使用 中 の V M の仮 想主記憶装置の物理主記憶装置 に お け る起点 ア ド レ ス を 保持する 。 こ の V M起点 ア ド レス レジ ス タ 4 1 2 に は 、 V C P 1 6 0 が発行す る V M 起勁 命令 に よ り 、 起勁 さ れる V M の仮想主 記億装置 の物现主記億装置 にお る起 点 ア ド レ ス 値が設定 さ れる 。 例 え ば、 第 2 図 に示 し た V 1 が走行 中 は 、 V M 起点 ア ド レ ス レ ジ ス タ 4 1 2 に は 、 《 Ί が 設定 さ れて い る 。 ま た 、 V 上の 0 S が指定 - し た仮想主記憶 ァ ド レ ス は 、 仮想 ア ド レ ス レ ジ ス タ 4 Ί 1 に 保持さ れ て い る 。 ま ず V M が非 ア ド レ ス 変換 モ ー ド 、 即 ち 、 ア ド レ ス 変 換 モ ー ド レ ジ ス タ 4 3 0 の値が 、、 0 〃 の と き は 、 仮想 ァ ド レ ス レ ジ ス タ の値 と V M 起点 ア ド レ ス レ ジ ス タ 4 1 2 の値 ひ 1 が加算器 4 1 4 に よ り 加算さ れて デ ー タ 線 2 3 5 0 0 に 出力 さ れ 、 物理主記憶 ア ド レ ス と し て 使 用 さ れる 。
次 に 、 V M が ア ド レ ス変換 モ ー ド 、 即 ち 、 ア ド レ ス 変 換 モ ー ド レ ジ ス タ 4 3 0 の値が " Ί 〃 の と さ' は 、 仮想 7 ド レ ス レ ジ ス タ の 値 は勁 的 ア ド レ ス 変換 部 （ D A T ) 4 2 0 に よ り ア ド レ ス 変換 を受け て 物迎主記憶 ア ド レ ス と 0 な り デ ー タ 線 2 3 0 0 に 出力 さ れ 、 物 理主記憶 ア ド レ ス と し て 使用 さ れる 。
こ の D A T 4 2 0 に よ る ア ド レ ス 変換 を 第 6 冈 に よ り 説 明 す る 。 セ グ メ ン ト テ ー ブル S T ア ド レ ス 制 御 レ ジ ス タ 4 4 0 は 、 セ グ メ ン ト テ ー ブル S T 1 1 1 の先頭 の仮 , 想物 理 主記憶 ア ド レ ス を 保持 す る 。 そ こ で 、 ま す仮想 ァ ド レス レ ジ ス タ 4 Ί 1 の セ グメ ン ト 番 号 フ ィ ー ル ド S と S T ア ド レ ス 制 御 レ ジ ス タ 4 4 0 の値 を 加 U 回 路 4 2 1 に よ り 加箅 し て 、 S T 1 1 1 の対 応 す る エ ン ト リ の 仮 想 物 理主記憶 ア ド レ ス を 得 る 。 こ の 仮想物 理主 記憶 ァ ド レ0 ス に 、 さ ら に 、 V M 起点 ア ド レ ス レ ジ ス タ 4 1 2 の 値 を 加算 回 路 4 2 1 に よ っ て 加 す る こ と に よ り 、 S Τ Ί Ί 1 の ェ ン 卜 リ の 物 理主 記憶 ア ド レ ス を 得 る こ と が で き る π さ て 、 読 み だ さ れ た S Τ Ί 1 Ί の ェ ン 卜 リ の 値 は 、 ベ 一 • ジ テ ー ブル （ Ρ Τ ) Ί Ί 2 の先頭 の 仮想物迎 主記億 ァ ドb レ ス に 等 し い 。 S T の場 合 と 周 様 に 、 加 回 路 4 2 2 に おい て 、 P T 1 1 2 の先頭の仮想钩理 ア ド レ ス に 仮想 ァ ド レ ス レ ジ ス タ 4 1 Ί の ペ ー ジ 番号 フ ィ ー ル ド Ρお よ び V M起点 ア ド レス レ ジス タ 4 1 2の値を加算 し て 、 Ρ Τ 2 の エ ン ト リ の物理 ア ド レ ス を得る こ と がで き る 。 加算 回路 4 2 3 は こ の Ρ Τ 1 1 2 の エ ン ト リ の 値 と V Μ 起点 ア ド レ ス レ ジ ス タ 4 1 2 の値を加算す る 。 こ の加算 結果 と 、 仮想 ア ド レス レ ジ ス タ 4 1 2 の変位 フ ィ ー ル ド D を合成 し て 、 対応す る 物理主記億 ア ド レ ス を得て デ一 タ 線 2 0 0 2 お よ びデー タ 線 2 3 0 0 に 出力 す る 。
以上が第 4 図 の M S用 ア ド レ ス 変換回 路 4 1 0 に よ る ァ ド レス変換の方法であ る 。
(A-4) 拡張記億の ア ド レ ス 変換
第 8 図 、 第 9 図及び第 1 0 図 を用 い て 本発明 に よ る V M用 の拡張記憶の ァ ド レ ス変換 Θ路 を説明 する前 に 、 よ り よ い 理解の た め 、 ま ず 、 第 7 図 に よ り 、 ひ と つ の実 計锊 に お ける拡張記憶の ア ド レ ス変換 101路 4 4 0 ' を 説 明 する 。
第 7 図 に お い て 、 参照 符号 4 4 Ί は命令で指定 さ れ た 仮想 E S ア ド レ ス を保持す る 仮想 E S ァ ド レ ス レ ジ ス タ . 4 5 7 は 4 4 Ί に 保持さ れ た ア ド レ ス が リ ロ ケー シ ョ ン テ ー ブル R T 1 1 4 に よ る 変換 を必要 と す る か否か を指 示す る ア ド レ ス変換指示部 、 Ί Ί 3 — Ί 、 1 1 3 - 2 , 及び 1 1 3 — 3 は各 々 リ ロ ケ ー シ ョ ン テ ー ブル 1 4 8 を s成する 第 Ί リ ロ ケ ー シ ョ ン テ 一 アル 、 第 2 リ 匚 1 ケ 一 シ ヨ ン テ ー ブル、 第 3 リ ロ ケ ー シ ョ ン テ ーブルで あ り 、 4 5 8 は第 1 リ ロ ケー シ ョ ン テ ー ブル の先頭物 理主記位 ァ ド レ ス を保持す る リ ロ ケ ー シ ョ ン テ ー ブルオ リ ジ ン レ ジ ス タ （ 以下 R T O R レ ジ ス タ と 呼ぶ ） で あ る 。
第 7 図 に お い て 、 仮想 ΙΞ S ア ド レ ス レ ジ ス タ 4 4 1 に 5 設定 さ れて い る仮想 E" S ア ド レ ス が非 ア ド レ ス 変換 モ ー ド 、 す なわ ち 、 ア ド レ ス 変換指示部 4 5 7 が 0 の と き は デ ー タ 線 2 2 1 0 に 、 ア ド レ ス 変換指示部 2 5 7 を 除 く 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の 内容が 出 力 さ れ る 。 そ し て 、 ア ド レ ス 変換指示部 2 5 7 が 0 の場 合 、 デ ー タ 0 線 2 2 1 0 の値がデ ー タ 線 2 2 0 0 に 出力 さ れ 、 こ の値 は 、 そ の ま ま 、 拡張記憶装 置の参照物理 ア ド レ ス と し て 使用 さ れ る 。 前述 し た よ う に 、 こ の 物理 ア ド レ ス は 、 1 以上 の拡張記憶か ら Ί つ の 拡張 記憶を識別 す る F S I D と 、 こ の E S I D を す る 拡張記憶 に お け る 番地 を示 す 5 ブ ロ ッ ク ア ド レ ス か ら 構成 さ れて い る 。
次 に 仮想 E S ア ド レ ス が ァ ド レ ス 変換 モ ー ド 、 す なわ ち 、 ア ド レ ス 変換指示部が 1 の場 合 の ア ド レ ス 変換処理 に つ い て 説 明 す る 。
こ の と き R Τ 0 R レ ジ ス タ 4 5 8 の値 と 仮 想 E S ア ド0 レ ス レ ジ ス タ 4 4 1 の F I D フ ィ ー ル ド が 加 算 器 4 9 2 に よ り 加箅さ れ 、 第 Ί リ ロ ケ ー シ ョ ン テ ー ブル Ί 1 3 - 1 の対応 す る ェ ン 卜 リ の 物 理主 記憶 ア ド レ ス が得 ら れ る 。 さ て 、 読み 出 さ れ た 第 Ί リ ロ ケ ー シ ョ ン テ ー ブル Ί 1 3 一 1 の ェ ン 卜 リ に は 、 仮想 E S ア ド レ ス に 対 応 す る 実ί". E S I D が 格納 さ れ て お り 、 こ れが 信号線 2 2 Ί 1 に 出 力 さ れる 。 ま た 、 こ の エ ン ト リ に は、 第 2 リ ロ ケー シ ョ ンテ ーブル 1 1 3 — 2 の先頭物理主記憶 ア ド レ ス が格納 さ れ て お り 、 こ れ と 仮想 E S ア ド レ ス レ ジ ス タ 4 4 Ί の C フ ィ ール ドが加算器 4 9 3 に よ り 加算さ れ、 第 2 リ ロ ケー シ ヨ ン テ ー アル 1 Ί 3 — 2 の対応す る エ ン ト リ の勒 理主記憶ア ド レ ス が得 ら れる 。 読み 出 さ れた 第 2 リ ロ ケ ー シ ヨ ン テ ーブル 1 1 3 — 2 の エ ン ト リ に は 、 第 3 リ ロ ケー シ ヨ ン テ ーブル 1 1 3 — 3 の先頭 ¾理主記憶ア ド レ ス が格納 さ れ て お り 、 こ れ と仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の B フ ィ ー ル ド が加算器 4 9 4 に よ り 加算さ れ 、 第 3 リ ロ ケ ー シ ョ ンテ ーブル 1 Ί 3 — 3 の対応す る ェ ン ト リ の物迎主記恒ア ド レ スが 得 ら れ'る 。 こ の読み出さ れ た第 3 リ ロ ケ ー シ 3 ンテ ーブル 1 1 3 — 3 の エ ン ト リ の 値 と 、 仮想 E S ア ド レ ス レ ジ ス タ 2 4 1 の 変位 フ ィ ー ル ド A が加算器 4 9 5 に よ り 加棒さ れ、 得 ら れた 実プ ロ ッ ク ア ド レス が信号線 2 2 Ί 2 に 出力 さ れる 。 そ し て 、 ァ ド レス変換指示部が 1 の場合、 デー タ 線 2 2 1 Ί に 出力 さ れ た E S I D とデ ー タ 線 2 2 1 2 に 出力 さ れた 実ブ ロ ッ ク ア ド レ ス がデー タ 線 2 2 0 0 に 出力 さ れ 、 こ の値が 物迎 E S ア ド レス と し て使用 さ れる 。
( A -5 ) E S 用 ア ド レス 変換 回 路
次 に 、 本発 明 に よ る E S 用 ア ド レ ス 変換 回 路 4 4 0 を 第 8 図 に よ り 説 明 す る.。 第 8 図 に お い て も 参照符号 4 4 はプ ロ グラ ム が指定 し た仮想 S ア ド レ ス を保持 す る 仮想 E S ア ド レ ス レ ジ ス タ で あ る 。 ま た 4 4 2 は 、 非ァ ド レ ス 変換 モ ー ド の と き に 、 仮想 E S ア ド レ ス レ ジ ス タ
4 4 の値 を対応 す る物理 ア ド レ ス に 変換 す る た め の非 ア ド レ ス変換 モ ー ド用 ア ド レ ス 変換回路 、 4 4 5 は ア ド レス 変換 モ ー ド の と き に 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の値を ¾! 応 す る物理 ア ド レ ス に 変換 す る た め の D A T で あ る 。 非 ア ド レ ス 変換 モ ー ド で あ る か ア ド レ ス変換 モ ー ドで あ る か は 、 仮想 E S ア ド レ ス 内 の ア ド レ ス変換指 示部 4 5 7 に よ り 指定 さ れ'る 。
第 8 図 に お い て 、 ア ド レ ス変換指示部 4 5 7 が 0 ( 非 ア ド レ ス 変換 モ ー ド 〉 の場合 に は 、 後述 す る 非 ア ド レ ス 変換 モ ー ド用 ア ド レス 変換 回路 4 4 2 に よ る 変換結果 が デ ー タ 線 2 2 0 2 に 出力 さ れ 、 こ れ が 効 化 さ れ て 信 号 線 2 2 0 0 に 出 力 さ れる 。 ま た 、 ア ド レ ス 変換 指 7 ^部 4
5 7 が 1 ( ァ ド レ ス 変換 モ ー ド ） の 場 合 に は 、 後述 す る D A T 4 4 5 に よ る 変換結果がデ ー タ 線 2 2 0 3 に 出力 さ れ 、 こ れ が有効 化 さ れ て 信号線 2 2 0 0 に 出 力 さ れ る 。
ま ず 、 第 9 図 に よ り 非 ア ド レ ス 変換 モ ー ド 、 即 ち 、 仮 想 ア ド レ ス レ ジ ス タ 4 4 1 の ア ド レ ス 変換指示部 4 5 7 が 0 の場 合の 、 非 ア ド レ ス 変 換 モ ー ド 用 ア ド レ ス 変換 0 路 4 4 2 に よ る ア ド レ ス 変換 に つ い て 説 明 す る 。 第 9 図 に お い て 参照符 ^ 1 8 0 は仮想拡張記愆装 i と 物 S拡 張 記億装 置群 と の ア ド レ ス 対応 阒係 を保 持 す る E S ァ ド レ ス 変換 テ ー ブル 、 4 8 0 は E S ア ド レ ス 変 換 テ 一 ブル 1 8 0 の 先頭物 理主記憶 ア ド レ ス を 保持 す る た め の変換 表 ア ド レ ス レ ジ ス タ 、 4 7 0 は 変換表 ア ド レ ス レ ジ ス タ 4 8 0 の値 と 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の仮想 E S I D フ ィ ール ド と を加算する加算器、 4 7 Ί は E S ア ド レ ス変換テ ーブル 1 8 0 の選択 さ れた エ ン ト リ の仮 想 E S 起点ア ド レ ス フ ィ ール ド と 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の仮想ブ ロ ッ ク ア ド レス フ ィ ール ドを加 算す る た め の加算器であ る 。
E S ア ド レス変換テ ー ブル 1 8 0 は、 第 9 図 に 示す よ う に突 E S ί D と 仮想 匚 S 起点 ア ド レ スの組 か ら なる ェ ン ト リ の複数組か ら 溝成さ れる 。 第 3 図 に 示 し た よ う に 仮想拡張記憧群 2 1 0 — Ί と 実拡張記憶群 2 0 0 が 対 応 し て い る V M 1 の場合、 第 9 図 に 示す ご と く 匸 S ア ド レ ス変換テ ー ブル 1 8 0 は構成さ れる 。 す なわ ち 、 第 8 図 の E S ア ド レ ス 変換テ ーブル は -、 仮想 E S I D = 0 の-仮 想拡張 記億 に は突 E S I D = 1 の拡張 記憶 が対応 し て お り 、 ブ ロ ッ ク ア ド レス 3 1 地 か ら始 ま る頟域が与え ら れて い る こ と を示 し て い る 。 同様 に 、 仮想 E S I 0 = 3 の仮想拡張記憶 に は実 E S I D = 2 の拡張記憶が対応 し て お り 、 ブ ロ ッ ク ア ド レ ス r Ί 番地か ら 始 ま る 領域が与 え ら れて い る こ と を示 し て い る 。
V M C P は 、 V M を起勁 する 命令に お い て 、 当 該 V M 用 の E S ア ド レ ス 変換テ ーブル 1 8 0 の物 理 ア ド レ ス を 変換表 ア ド レ ス レ ジ ス タ 4 8 0 に 設定 す る 。
従 っ て 、 加 籙器 4 7 0 の 出力 は 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 Ί の仮想 E S I D フ ィ ール ド に対 応す る F- S ァ ド レ ス 変換表 Ί 8 0 の ェ ン 卜 リ ア ド レ ス で あ り 、 当 該 エ ン ト リ の実 E S 1 D フ ィ ー ル ド がデ ー タ 線 2 2 2 0 に 出 力 さ れ る 。 ま た 、 当 該 エ ン ト リ の仮想 E S 起点 ア ド レ ス フ ィ 一 ル ド に 、 仮想 ア ド レ ス レ ジ ス タ 4 4 1 の仮想ブ ロ ッ ク ア ド レ ス フ ィ ー ル ド を加算器 4 7 1 に よ り 加 籙 し た 結果 がデ ー タ 線 2 2 2 1 に 出力 さ れる 。 上 記デ ー タ 綜- 2 2 2 0 お よ びデ ー タ 線 2 2 2 Ί に 出力 さ れ る 値 は 、 仮 想 ア ド レ ス レ ジ ス タ 4 4 1 に 保持 さ れた ア ド レ ス に 対 応 す る 実 E S I D お よ び物 理ブ ロ ッ ク ア ド レ ス で あ り 、 こ れ が デ ー タ 線 2 2 0 2 に 物 理 E S ア ド レ ス と し て 出 力 さ れる 。
次 に 、 第 Ί 0 図 に よ り ア ド レ ス 変換モ ー ド 、 即 ち 、 仮 想 E S ア ド レ ス レ ジ ス タ 4 4 Ί' の ア ド レ ス 変換指示 m 4 5 7 が Ί の 場 合 の D A T 4 4 5 に よ る ア ド レ ス 換 に つ い て 説 明 す る 。 第 1 0 図 に お い て 、 仮想 E S ア ド レ ス か ら 仮想物理 E S ア ド レ ス へ の 変換情報 で あ る リ ロ ケ ー シ ヨ ン テ ー ブル 1 Ί 4 と し て は 、 第 1 リ [] ケ 一 シ ヨ ン テ 一 ブル 1 1 3 — Ί 、 第 2 リ ロ ケ ー シ ョ ン 亍 ー プル 1 1 3 — 2 、 第 3 リ ロ ケ ー シ ョ ン テ ー ブル 1 Ί 3 — 3 の 3 つ が あ る 。 ま た 4 5 8 は V M の 第 1 リ 口 ケ ー シ ヨ ン テ ー ブル 1 1 3 — Ί の仮想物 理 主記憶 ア ド レ ス を保待 す る 仮想
R T 0 R レ ジ ス タ で あ る 。 ま た 参 照符 号 4 7 2 は 仮 想
M S 起点 ア ド レ ス 4 1 2 の 値 α Ί と 仮想 R Τ 0 R レ ジ ス タ 4 5 8 の 储 と 仮想 E S ァ ド レ ス レ ジ ス タ 4 4 1 の仮 想 F I D フ ィ ー ル ド の 値 と を加 嫁 す る 加篛 器 、 4 7 3 は 仮 想 M S 点 ア ド レ ス 4 Ί 2 の 値 Ί と 選 択 さ れ た 第 " 1 リ ロ ケ ー シ ョ ンテ ー ブル 1 1 3 — 1 の ア ド レ ス 部 と 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の C フ ィ ール ド の値 とを加 算する加算器、 4 7 4 は仮想 M S 起点 ア ド レ ス 4 1 2 の 値 α 1 と 還択さ れた 第 2 リ ロ ケー シ ョ ン テ ーブル 1 1 3 — 2 の ア ド レ ス 部 と 仮想 E S ア ド レ ス レ ジス タ 4 4 1 の B フ ィ ー ル ド の値 と を加算する加算器 、 4 7 5 は選択さ れた E S ア ド レ ス 変換テ ー ブル 1 8 0 の仮想 E S 起点ァ ド レ ス フ ィ ール ド の値 と選択 さ れた第 3 リ ロ ケ ー シ ョ ン テ ー アル 1 1 3 — 2 の ア ド レス部 と 仮想 E S ア ド レ ス レ ジ ス タ 4 5 7 の A フ ィ ール ドの値 と を加算 Ίί る加算器、 4 7 6 は変換表ア ド レ ス レ ジ ス タ 4 8 0 の 値 と選択 さ れ た第 Ί リ ロ ク ー シ ヨ ン テ ーブル Ί Ί 3 — 1 の E S I D フ ィ 一ル ドの 値を加算す る加算器で あ る 。
ま ず加算器 4 7 2 の 出力 は 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の F I 0 フ ィ ール ド に対応す る V Μ の第 Ί リ ロ ケー シ ヨ ン テ ーブル Ί 1 3 — 1 のエ ン ト リ の 物班主記憶 ア ド レスで あ り 、 対応する 該 エ ン ト リ 内 の仮想 E S I D がデー タ 線- 2 2 3 1 に 、 ま た 、 V Μ の 第 2 リ ロ ケ ー シ ョ ン テ ーアル 1 1 3 — 2 の 先頭仮想物理主記憶 ア ド レ ス が デ ー タ 線 2 2 3 2 に 出 力 さ れる 。 こ の桔果 、 ま ず加算器 4 7 6 の 出力 は仮想 E S ア ド レス レ ジ ス タ 4 4 1 の 値 に 対応す る E S ア ド レ ス変換 テ ーブル Ί 8 0 の エ ン ト リ の 物 理主記憶 ア ド レ ス と な り 、 該ェ ン 卜 リ の 実 E S 〖 ΰ フ ィ 一ル ド の 敏がデー タ 線 2 2 3 3 に 、 仮想拡張記億装 の起点物理ア ロ ッ ク ァ ド レスがデ ー タ 線 2 2 3 4 に 出力 さ れる 。 加算器 4 7 3 の 出 力 は 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の C フ ィ ー ル ド に 対応 す る V M の 第 2 リ ロ ケ ー シ ヨ ン テ ー ブル 1 1 3 — 2 の エ ン ト リ の物现主 記愆 ァ ド レ ス で あ り 、 V M の第 3 リ ロ ケ ー シ ョ ン テ ー ブル 1 1 3 — 3 の先頭仮想物理 ア ド レ ス が デ ー タ 線 2 2 3 5 に 出 力 さ れる 。 こ の結果 、 加算器 4 7 4 の 出 力 は 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の B フ ィ ー ノレ ド に 対応 する V M の第 3 リ ロ ケ ー シ ョ ン テ ー ブル 1 1 3 — 3 の エ ン ト リ の 物现主記憶 ア ド レ ス で あ り 、 該 エ ン ト リ の ア ド レ ス フ ィ 一ル ド の値 がデ ー タ 線 2 2 3 6 に 出 力 さ れる 。 こ の結果 、 デ ー タ 線 2 2 3 6 の 出力 と 仮想 E S ア ド レス レ ジ ス タ 4 4 1 内 の A フ ィ ー ル ド の 値 が加 ^器 4 7 5 に よ り 加 籙 さ れて 仮想ブ 口 ッ ク 7 ド レ ス と な り 、 さ ら に 、 デ 一 タ 線 2 2 3 4 に 出 力 さ れ た 仮想拡張記億装 g の起点物理ブ ロ ッ ク ア ド レス を 加算器 4 7 5 に よ り 加算 す る こ と に よ り 仮 想 E S ア ド レ ス レ ジ ス タ 4 4 Ί の 値 に 対応 す る 物 理プ ロ ッ ク ア ド レ ス が得 ら れて デ ー タ 線 2 2 3 7 に 出 力 さ れる 。 こ の 結果 、 デ ー タ 線 2 2 3 3 に 出力 さ れた 実 E S I D と デー タ 線 2 2 3 7 に 出 力 さ れ た 物 理 ア ロ ッ ク 7 ド レ ス と が 、 物 理 ア ド レ ス と し て デ ー タ 紛 2 2 0 3 に 出 力 さ れ る 。
以上 が E S 用 ア ド レ ス 変換 回路 4 4 0 に よ る ァ ド レ ス 変换の 方 法 で あ る 。
た 、 V M C P Ί 6 0 が 浚 の V M の £ S ァ ド レ ス 変 換 テ 一 ブル Ί 8 0 に 周一の ェ ン 卜 リ の 値 を 持 た せ る こ と に よ り 、 V M で仮想拡張 記億装 © を ¾ 有で き る 。 本実施例 で は 、 仮想拡張記億装 IIお よ び物理拡張 憶 装置 に は 、 識別番号 ( E S 1 D ) が付 いて い る も の と し た 。 し か し 、 仮想拡張記億装匿お よ び物理拡張記億装 が高 々 1 つで あ り 識別番号 が いて い ない場合 に も 、 仮 想主記憶上の仮想空間 と 仮想拡張記憶装置上の仮想空 H の間でデ ー タ 転送が可能で あ る こ と は 、 明 ら かで あ ろ う ( B ) 第 2 の実施例
次 に 、 第 1 1 図 、 第 Ί 2 図 を用 いて 第 2 の実施例 を 説 明 す る 。 第 1 の実施例 と の相違点は 、 第 Ί の '; ϋ施例 で は E S ア ド レ ス変換テ ーブル 1 8 0 を主記愆装置 1 0 0 上 に 設 け た の に対 し て 、 第 2 の実施例で は、 E S ア ド レ ス 変換テ ー ブル 1 8 0 ' を命令処理装翳 4 0 0 内 の レジ ス タ と し て 設 け た 点、 お よ ぴ 、 リ ロ ケ ー シ ョ ン テ 一 ブル Ί 3 4 に対応 する も の と し て 、 リ ロ ケ ー シ ョ ン レジ ス タ Ί 1 4 ' を命令処理装置 4 0 0 内 の レジ ス タ と し て設け た 点 に あ る 。 こ の た め 、 E S ア ド レ ス 変換 ア ド レ ス テ ー プ ル 1 8 0 ' を参照す る ¾ 合、 第 1 の实施例 に お け る 変换 表 ア ド レ ス レ ジ ス タ 2 8 0 は 、 第 2 の実施例 に お い て は 不要で あ る 。 ま た 、 リ ロ ケ ー シ ョ ン レ ジ ス タ 1 1 4 ' を 参照す る 場 合 、 仮想 M S 起点 ア ド レ ス レ ジ ス タ 4 1 2 は 不要で あ る 。 以 上の点 を 除い て 、 第 Ί 1 図 は 、 第 9 図 に 対応 し 、 第 1 2 図 は第 Ί 0 図 に 対 応 し て い る 。 従 っ て 、 第 8 図 に お け る 非 ア ド レ ス 変換モ ー ド用 7 ド レ ス 変換回 - 路 4 4 2 を第 Ί Ί 図 の 4 4 2 ' に 変更 し 、 ま た 、 D A Τ 4 4 5 を第 Ί 2 図 の 4 4 5 ' に 変更 し た 回路 が第 2 の 実 施例 に お け る E S 用 ア ド レ ス 変換 回 路 4 4 0 の全体構成 で あ る 。
ま ず 、 第 Ί Ί 図 に よ り 非 ア ド レ ス 変換 モ ー ド 、 即 ち 仮 想 E S ア ド レ ス レ ジ ス タ 4 4 1 の ア ド レ ス 変換指示部 4 5 7 が 0 の場合の非 ア ド レ ス 変換 モ ー ド用 ア ド レ ス 変換 回路 4 4 2 ' に よ る ア ド レ ス変換 に つ い て 説 明 す る 。 仮 想 E S ア ド レ ス レ ジ ス タ 4 4 1 の仮想 E S I D フ ィ ー ル ド の 値 に よ り 対応 す る E S ア ド レ ス 変換表 1 8 0 ' の ェ ン 卜 リ が 直接求 ま り 、 非 ァ ド レ ス変換 モ一 ド 用 ア ド レ ス 変 換 回 路 4 4 2 ' で は 、 該当 エ ン ト リ の 実 L二 S I D フ ィ 一ル ド をデ ー タ 線 2 2 2 0 ' に 出力 す る 。 ま た 、 該当 ェ ン 卜 リ の 仮想 E S 起点 ア ド レ ス フ ィ ー ル ド に 、 仮想 ァ ド レ ス レ ジ ス タ 4 4 1 の仮想プ ロ ッ ク ア ド レ ス フ ィ 一 ル ド を加 © ¾ 4 7 ' に よ り 加算 し た 結果 を 、 デ ー タ ¾ 2 2 2 1 ' に 出力 す る 。 上 記デ ー タ 線 2 2 2 0 ' 及 びデ ー タ 線 2 2 2 1 ' に 出 力 さ れ る 値 は 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 に 保持さ れ た 仮想 E S ア ド レ ス に 対 応す る 実 E S ί D 及び物 迎ブ ロ ッ ク ア ド レ ス で あ り 、 こ れ が デ一 タ 線 2 2 0 2 に 物 ア ド レ ス と し て 出 力 さ れ る 。
最後 に 、 第 1 2 図 に よ り ァ ド レ ス 変換 モ ー ド 、 即 ち 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 1 の ア ド レ ス 変换 指 示部 4 5 7 が 1 の i 合 の D A T 4 4 5 ' に よ る ァ ド レ ス 変換 に つ い て 説 明 す る 。
ま す 、 加錄 4 7 2 ' の 出 力 は 、 仮 想 E S ア ド レ ス レ ジ ス タ 4 4 1 の F ί D フ ィ ー ル ド に 対 応 す る V Μ の 第 Ί リ ロ ケ ー シ ョ ン レ ジ ス タ 1 1 3 — Ί ' のェ ン 卜 リ 番 ^ で あ り 、 対応する 該エ ン ト リ 内 の仮想 E S I D がデ ー タ 線 2 2 3 1 ' に 、 ま た 、 V Μ の第 2 リ ロ ケ ー シ ョ ン レ ジ ス ^ 1 1 3 - 2 ' の 先頭 レ „ジ ス タ 番 号 が デ ー タ 線 2 2 3
2 ' に出力 さ れる 。 こ の結果 、 デー タ 線 2 2 3 1 ' の 出 力 値は仮想 E S ア ド レス レ ジス タ 4 4 1 の 値 に 対応す る E S ア ド レ ス変換 テーブル 1 8 0 ' のエ ン ト リ を指示 し 該ェ ン 卜 リ の実 E S I D フ ィ ー ル ド の値が デー タ 線 2 2
3 3 ' に仮想拡張記億装置の起点物理ブ ロ ッ ク ァ ド レス がデ ー タ 線 2 2 3 4 ' に 出力 さ れる 。 加 婷器 4 7 3 ' の 出力 は仮想 E S ァ ド レ ス レ ジス タ 4 4 1 の C フ ィ ー ル ド に 対応す る V Μ の第 2 リ ロ ケ ー シ ョ ン レ ジ ス タ 1 1 3 — 2 ' の エ ン ト リ 番号 であ り 、 V Μ の第 3 リ 口 ケ 一 シ ヨ ン レ ジス タ Ί 1 3 — 3 ' の先頭 レ ジ ス タ 番 ^が デー タ 線 2
2 3 5 ' に 出力 さ れる 。 こ の結果 、 加算器 4 7 4 ' の 出 力 は仮想 E S ア ド レ ス レ ジ ス タ 4 4 Ί の β フ ィ ール ド に 対応 す る V Μ の 第 3 リ ロ ケ ー シ ョ ン レ ジ ス タ 1 1 3 —
3 ' のエ ン ト リ 番号で あ り 、 該 ア ド レ ス フ ィ ー ル ド の値 が 2 2 3 6 ·' に 出力 さ れる 。 こ の結果 、 デ ー タ 綜 - 2 2 3
6 ' の 出力 と仮想 E S ア ド レス レ ジ ス タ 4 4 1 内 の Α フ ィ 一ル ド の値 と 、 デー タ 線 2 2 3 4 ·' に 出 力 さ れた 仮想 拡張記憶装慰の 起点物 理 ァ ド レ ス が加 镎器 4 7 5 ' に よ り 加篛 さ れ 、 仮想 E S ア ド レ ス レ ジ ス タ 4 4 Ί の値 に 対 応ず る物理ブ ロ ッ ク ア ド レ ス が得 ら れ て デ 一 タ 線 2 2 3
7 ' に 出 力 さ れる 。 こ の結果 、 デー タ 線 2 2 3 3 ' に 出 力 さ れ た 実 E S I D と デ ー タ 線 2 2 3 7 ' に 出力 さ れ た 物理ブ ロ ッ ク ア ド レ ス と が 、 物理 E S ア ド レ ス と し て デ ー タ 線 2 2 0 3 に 出力 さ れる 。
以上説 明 し た F_ S 用 ア ド レ ス 変換 I路 4 4 0 を用 い る こ と に よ り 第 1 の突施例 の 場 合 と 周 様 に 、 V M の 仮想主 記億上 の仮想空 間 と仮想拡張記億上 の仮想空 間 の 間で 、 デー タ 転送 を行な う こ と が で き る 。
ま た 、 V M C P 1 6 0 が禝数 の V M の S ア ド レ ス変 換テ 一 ブル " 1 8 0 ' に 周 一 の エ ン ト リ の 値 を 持た ii る こ と に よ り 、 V M 問で仮想拡張記億装 を共 有で き る 。
本実施例 で は 、 仮想拡張記憶装 瞪 お よ び物理拡張 記憶 i に は 、 識別 番 ¾ ( E S I D ) が 付 い て い る も の と し た 。 し か し 、 仮想拡張記愤装置 お よ び物 理拡張記憶装 S が高 々 1 つ で あ り 識別 ¾ が 付 い て い な い場 合 に も 、 仮 想主記憶上 の 仮想空 閻 と 仮想拡張記傥装 ϋ上 の 仮想空 ！¾! の で デ ー タ 転送 が 可 能で あ る こ と は 、 明 ら かで あ ろ う t
( C ) 第 3 の実施例
第 3 の突施例 の仮想計篛 機シ ス テ ム の 構成 は 第 1 の実 施例 の構成 と 周 様 で あ る が 、 以下 の 構成要素 が追加 さ れ て い る 。
第 Ί 3 図 に 本 ¾ 明 の仮想計 箅 機 シ ス テ ム に お け る 実主 記憶の ^域分割 と V M へ の領域剖 当 て （ a s s i g n ) の 関 係 と 、 入 出 力 動 作 に 係わ る 制 W 報 を 示 す 。 図 中 、 シ ス テ ' 厶 領域 はプ ロ グ ラ ム が ア ク セ ス す る こ と の で き る 領 域 で あ り 、 プ ロ グ ラ ム お よ びプ ロ グ ラ ム が 扱 3 デ ー タ は こ の 部分 に 格納 さ れる 。 一方、 ハ ー ド ウ ェ ア領域 は プ 口 グラ ム が ア ク セ スで きな い領域で あ り 、 実計算機シス テ ム の ハ ー ド ウ エ ア に よ っ て使 J ] さ れる領域で あ る 。
シ ス テム領域に お い て 計算搽全休 の ¾ '源管理を行 う V M C P 1 6 0 は、 V M 1 の 仮想主記憶装置 1 Ί 0 — Ί と し て 、 物理主記憶装置 "！ 0 0 の 番地か ら 《 2 番地 ま で の連続領域を与えて い る 。 こ の た め 、 V Μ 1 上の 0 S が チャネルプ ロ グラ ムで指定する仮想主記憶裝置 1 1 0 — 1 上の仮想物理主記憶 ア ド レ ス X は 、 主記憶装置 1 0 0 に お る 物理主記憶 ア ド レ ス X + び ■] に 応す る ま た 、 各仮想主記憶装置 Ί 1 0 — I に は 、 固有な 識別 子 ( 以後 、 R I D と 呼ぶ 〉 が付 け ら れて お り 、 V Μ Ί は R ί D と し て 1 を有 す る 。
ハ ー ド ウ ェ ア領域中 のサブチャ ネル 1 2 0 — Ί か ら 1 2 0 — k は 、 それぞれ入 出 力 装 g 6 0 0 — 1 か ら 6 〇 0 一 k の 制御情報 を格納 す る と と も に 、 命令迅 W装置 4 0 0 と入出力 処理装置 5 0 0 と の コ ミ ュ ニケ ー シ ョ ン に 使 さ れる 。 こ のサ ブチャ ネ ル 1 2 0 — . j は 、 実行 す る チ ャ /ネルプ ロ グラ ム の 先頭 ア ド レ ス や 入 出力 装置 6 0 0 — .] を専有 す る V M の R I D 等を含む 。
本発 明 に よ る E S ア ド レ ス変換 テ — プル 1 3 0 は 、 各 V の 仮想物现 E S ア ド レ ス を物理 E S ア ド レ ス に 変換 す る際 に 用 い ら れる — プル で あ る 。 第 1 4 図 に よ り E S ア ド レ ス変換テ一アル Ί 3 0 の構成を説 明 す る 。 E S ア ド レ ス変換テ ー ブル 1 3 〇 は 、 V M 毎 に あ る 。 R I D が i の V M の E S ア ド レ ス変換テ ー ブル 1 3 0 — i は 、 仮想 Ε S ί D を エ ン ト リ 番号 と し て 、 効 性 （ V ) ビ ッ 卜 、 実 E S 〗 D ( R E S I D ) 、 物现拡張記憶 に お け る 仮想拡張記惊の起点 ア ド レ ス （ E S — 0 R G ) 、 お よ び 、 仮—想拡張記億 の領域長 （ E S — E X T ) か ら な る ，, 例 え ば 、 第 3 図 に 示 し た R I D が 1 の V M 1 の E S ア ド レ ス変換テ ー ブル 1 3 0 — Ί は 、 仮想 E S I D が ◦ と 3 の 仮想拡 ^ 記億装置 が 有効 （ 対応 す る エ ン ト リ の V ビ ッ 卜 が 1 〉 で あ り 、 仮想 E S 1 D が 0 の仮想拡張 記 憶装 ^ は实 E S I D が 1 の物 理拡張 記憶装 上 に 常駐 し 、 そ の 点 ア ド レ ス は iS ■) 、 領域長 は /3 9 - 3 1 、 仮想
E S I D が 3 の仮想拡張 記 装匿 は実 E S 1 D が 2 の 物 理 拡張記憶 置上 に 常駐 し .、 そ の 起点 Ύ ド.レ ス は r 、 領域長 は 了 り -- r -J で あ る こ と を - し て い る 。 ま た 、 R I D が π の E S ア ド レ ス 変換 テ ー ブル 1 3 0 — π は 、 仮想 E S 〖 D が 3 の 仮想 拡張 記憶装置 が苻効 （ 対応 す る ェ ン ト リ の V ビ ッ ト が 1 ) で あ り 、 仮想 E S I D が 3 の 仮想拡張 記憶装 ^ は実 E S I D が 2 の 拡張記憶装 ^ ： に 常駐 し 、 そ の起点 ア ド レ ス は Τ 1 、 領域長 は ァ 2 — ァ ·！ で あ る こ と を示 し て い る 。 即 ち 、 こ の 実拡張記憶 の 領 域 は 、 R ί D が 1 と n の V M 間 で 共有さ れ て い る 。
ま た 、 実行サ ブ チ ャ ネ ル番 Ί 4 0 は 、 命 令 処 W 装 i 4 〇 0 が 入 出 力 処 埋 を要求 す る 入 出力 装 6 0 0 - j に M 応 し た サプチ ャ ネ ル 1 2 0 ·- j の 識別 iff n で あ る サ一/ チ ャ ネル番号を入 出力 ^ 涇装 ϋ 5 0 0 に 迎知 す る た め に 使用 さ れる 。
ま ず 、 E S ア ド レ ス変換テ ー ブル 1 3 0 の 設定 を行う た め に 本発明 に よ り 設 け た E S ア ド レ ス変換テ ーブル登 録命令 （ S E T E S T ) を 、 第 Ί 5 図 を用 い て 説 明 す る 第 1 5 図 に 示す よ う に S E T E S T命令 は 、 命令 コ ー ド と R I D を示す 第 2 オ ペラ ン ド ア ド レ ス か ら 構成さ れる 命令発行時の 汎用 レ ジ ス タ G R 1 は 、 各 V M の E S ア ド レス変換テ 一プル 1 3 0 — i と 全 く 周 じ 形式 か ら 成る ァ ド レ ス変換テ ーブル E S T 1 1 1 の 先頭 ア ド レ ス を示す 命令処理装置 4 0 0 が S E T E S T 命令 を実行する と 、 シ ステム領域中 の ΙΞ S Τ Ί Ί Ί がハ ー ド ゥ ェ ァ 領域中 の 第 2 オ ペラ ン ド ア ド レ ス が示す R 1 D { i ) の E S ア ド レ ス変換テ ー ブル 1 3 0 — i に コ ピ ー さ れ る 。 V M C P. 1 6 0 は 、 V M — ί の走行 に先 だっ て 、 S E T E S Τ命 令 に よ り 、 E S ア ド レ ス変換テ ー ブル ^ I 3 0 に V Μ — i の仮想拡張 E憶ァ ド レス 変換情報 を設定 し て お く 。 こ の E S ァ *レ ス 変換テ ー ブル 1 3 0 の 設定 は 、 V M毎に 1 度行え ば良 く 、 V Mデイ スパッ チの度 に 行 う 必要 は ない ま た 、 仮想拡張 記愆装 を持 た な い V に 対 し て は 、 V ビ ッ ト が全て 0 の エ ン ト リ か ら な る E S T 1 1 を指定 し て S E T E S T命 令 を発行 す れば良 い 。 以上の よ う に し て 、 ハ 一 ド ウ ェ ァ 領域上 に 各 V の F S ア ド レ ス 変换 テ ー アル Ί 3 0 を 設定 で き る 。
次 に 、 第 2 図 お よ び第 3 図 に示 し た 仮想主記愤裝 ^ 1 0 0 — 1 お よ び仮想拡張 記憶装 ^ 2 0 0 — 1 を有す る V M 1 がそ の走行 中 に 発 行 し た 仮想主 記憶裝 K と 仮想拡 ' 張 記億装 置 の 圚 の デ ー タ 転送用 の チ ャ ネルァ ロ グ ラ ム が ど の よ う に 実行さ れるか を 9 図 に 従っ て 説 明 す る 。
主 記愤 と 拡張記憶問 の チ ヤ ネル に よ る デ 一 タ 転送 を行 う た め の チャ ネル コ マ ン ド ワ ー ド C C W と し て は 、 前 記 特開 昭 5 8 — 9 2 7 6 号公報 に 示 さ れ て い る よ う に 、 第 1 6 図 に 示サ ペ ー ジ イ ン準備 （ P P 1 ) C C W 、 第 1 7 図 に 示 す ペ ー ジ ァ ゥ 卜 準 ( P P 〇 ） C C W 、 第 1 8 図 に 示す ペ ー ジ コ ピ ー （ C P G ) C C W が あ る 。 P P 】 と G P G の 実行 に よ り 、 P P I で指定 さ れ た 拡張 tid の 域 の 1 ペ ー ジ が 、 C P. G で 指定 さ れ た 主 記億領域 に コ ピ — さ れ 、 ま た 、 P P 〇 と C P G の 実行 に よ り 、 P P 〇 で 指定 さ れ た 拡張 記 ¾ の領域 に 、 . C P G で 指定 さ れ た 主記 憶領域 の 1 ペ ー ジ が コ ピ ー さ れ る 。
サ ブチヤ ネ ル に 対 し て 、 入 出 力 勁 作 を 閬始 さ せ る た め の 命令 で あ る S S G H 命令 を発行 す る と 、 命令 の オ ペ ラ ン ドで 指定 さ れる サ ブチ ャ ネ ル · 号 に 対 応 H る サ ブチ ヤ ネルの 状憩が 調 べ ら れ 、 サブチ ャ ネ ル が 入 出力 勁作可 能 な状態で あ れば 、 周 じ 命 令 の も う 1 つ の オ ペ ラ ン ド で 指 定 さ れ る チ ャ ネルプ 口 グ ラ ム ア ド レ ス を対応 す る サプ チ ャ ネ ル " 1 2 0 - j に 格 納 し 、 サ ブ チャ ネ ル番 号 を実行サ ブ チャ ネル番 号 Ί 4 0 に 設 定 し た 後 、 命 令処 理装腹 4 0 0 か ら 入 出 力 処理装 置 5 0 0 へ 入 出 力 命 令 起勅 通知 が 行 わ れ る 。 サブ チ ャ ネ ル が既 に 入 出 力 勁 作 を 突行 中 の場合 で あ る と か 、 サ ブチ ャ ネ ル が 新 た な 入 出 力 動 作を受付 不 可 能な 状態で あ っ た場合 に は 、 そ れ ら の条件 に 対応 し た コ ンデ ィ シ ョ ンコ ー ドが 設定 されて命令 は終了 し 、 入出 力 処理装置 5 0 0 へ の入 出力命令軌道通知 は行わ れな い 次 に 、 命 令処迎装蹬 4 0 0 に よ る入出力命 令起靱通知 後 の入出力 処理装置 5 0 0 の処理を説 明 す る 。
W, 1 9 図 に お い て 、 参照符号 5 1 0 は入出力処 M装匿 5 0 0 の各 チャ ネル に おい て 共通な制御 を行う 共通制御 部 、 5 5 0 は各 チ ャネルの う ち 1 チャネルの部分 を抜き 出 し た も の で 、 実際 に は複数の チャネル部 が接続さ れる 5 1 1 は主記憶装置 1 0 0 か ら の読みだ し -ァー タ を保持 する た め の レ ジ ス タ （ C F D R ) 、 5 1 7 は入 出 力 制 御 に 係る 制御情報を集 中 的 に保持 し て お く た め の ロ ー カ ル ス 卜 レ ー ジ （ L S ) 、 5 1 2 は し S 5 1 7 を ア ク セ ス す る 際の ア ド レス を保持 U る レ ジス タ （ L S A R ) 、 5 1 3 は し S A R の 内容 か ら L S 5 1 7 の ア ド レ ス を生 成す る た め の ア ド レ ス 生成 回路 （ L S A C ) 、 5 "1 4 は 主記 憶上 に 予め 設定 さ れ た ハ 一 ド ウ ェ ア領域の ア ド レ ス を生 成す る 回路 （ M S A C ) 、 5 1 5 は主記俊の ア ド レ ス を 保持する レ ジス タ ( A L R ) 、 5 Ί 6 は 主記憶 ァ ク セ ス 時の ア ド レ ス を保持 - る レ ジ ス タ （ C S A R 〉 、 5 2 0 は仮想主記憶 ァ ド レス を物 理主 憶 ア ド レス に 変換 す る M S ア ド レ ス変換 回路 、 5 3 0 は 本発 明 に よ る 仮想 「： S ア ド レ ス を物理 E S ア ド レ ス に 変換 す る E S ァ ド レ ス変 換回 路で あ る 。
ま た 、 チ ャネル部 5 5 0 内 の 参照符 号 5 5 1 は チ ャ ネ ルで実行中 の c c wの コ マ ン ド コ一 ド を保持す る 動作 コ 一 ド レ ジ ス タ 、 5 5 2 は入 出力 動作 に 伴 う 入 出 力 デ ー タ .の 主記憶 ア ド レ ス を保持 /更新 す る レ ジ ス タ
( C D A R ) 、 5 5 3 は一 定 の 値 （ 例え ば 、 1 2 8 ) を 保持 す る ラ イ ン レ ジ ス タ 、 5 5 4 は チ ャ ネ ル で実行 中 の C 〇 Wの フ ラグ部 を保持す る フ ラ グ レ ジ ス タ 、 5 5 5 は C C Wの 動作 コ ー ド を デ コ ー ド する 励作デ コ ー ダ 、 5 5 6 は C D A R 5 5 2 の 値 と ラ イ ン レ ジ ス タ 5 5 3 の慷 を 加算す る加箅器 、 5 5 7 は S C 3 0 0 か ら の 指令 を デ コ — ドす る S Cデ コ ー ダ 、 5 5 8 は A N D 回路 、 5 5 9 は イ ンノ 一 タ で あ る 。
さ て 、 命令処理 -装 匿 4 0 0 か ら 入 出 力 瑭 装匿 5 0 0 に 対 し て 入 出力 命令起勁 通知 が 行わ れ る と 、 入 出 力 処 i: 装置 5 0 0 は 、 主 記憶上 の 実行サブチ ャ ネ ル番 ¾ 1 4 0 を C F D R 5 1 1 に 読 み 出 し 、 サブチ ャ ネ ル潘 号 を
S A C 5 1 4 に 入力 し て 当 該サブチ ャ ネル に 対応 す る 主記憶 ア ド レ ス を生成 し 、 A し R 5 1 5 、 C S A R 5 1 6 を経 由 し て 主記憶か ら C C Wア ド レ ス お よ び R Ϊ D を 含 むサブ チ ャ ネル情報 を 読み だ す 。 読み だ し た サブ チ ヤ ネ ル情報 は C F D R 5 1 Ί を経由 し て L S 5 1 7 の 所 定 の塌所 に 格納 す る 。 次 い で 、 こ の サ ブ チ ャ ネ ル情 報 に 含 ま れる チ ャ ネ ル指定 情 報 に よ っ て 指定' さ れ る チ ヤ ネ ルを 選択 す る 。 指定 さ れ た チ ャ ネ ルが起 勁 ] 能 で お る と 、 サ ブチ ャ ネ ル情報 の ひ と つ で あ る C C Wァ ド レ ス （ こ れ は S S C H命 令突行 時 に 命 令処 理装 置 4 0 0 に よ つ て サ一/ チャネル 1 2 0 に設定 さ れる チャネルプ ロ グラ ム ァ ド レ スで あ る ） を L S 5 1 7 か ら デ ー タ 線 Ί 0 0 0 に よ り M S ア ド レス変換 回路 5 2 0 に 入力 し 、 変換結果の物 S 主記憶 ア ド レス を デー タ 線 Ί 0 1 0 を介 し て A L R 5 1 5 に 送 り 、 A L R 5 1 5 の 内容 C S A R 5 1 6 を介 し て 主記憶装置へ送 ら れて C F D R 5 1 1 に は C C Wが読み ださ れる 。 こ の M S ア ド レス変換回路 5 2 0の動作 に つ い て は 、 後で 詳 し く 述べ る 。
C G Wが読みださ れる と 、 C G Wの コ マ ン ド部 、 フ ラ グ部 は チャネル 5 5 0内 の 動 作 コ ー ド レ ジ ス タ 5 5 1 、 お よ び、 フ ラ グ レ ジ ス タ 5 5 4へ転送 さ れる 。 次 に 、 C C Wの デ ー タ ア ド レ ス部が仮想拡張記憶 ア ド レ ス を示 す 場合 （ 即 ち 、. C じ Wが P P . I ま た は ·Ρ P 0の場合 ） に は 、 デ ー タ 線 Ί 1 0 0 に よ り E S ア ド レ ス変換回 路 5 3 0 に 入力 し 、 ¾ 応す る物迎 E S ア ド レ ス をデ ー タ 線 Ί 3 0 0 に 出 力 す る 。 こ の E S ァ ド レ ス変換 回 路 5 3 0 の動 作 につ いて も 、 後で詳 し く 述べる 。 ま た 、 C G Wのデー タ ア ド レ ス 部 が仮想主記億ァ ド レ ス を示す場合 に は、 デ ー タ 線 1 0 0 0 に 転送 し 、 M S ア ド レス変換 回路 5 2 0 に よ り 対応す る 物理主 記惶 ア ド レ ス に 変換 し 、 デ ー タ 線 1 0 1 0 に 出力 る 。 デ ー タ 線 1 0 1 0 に 出 力 さ れた A し R 5 1 5 の 内 容 は チ ャ ネル部 5 5 0 内 の C D A R 5 5 2 に 転送 さ れて 、 チャ ネル部 5 5 0 に よ る 入 出 力 勁 作 が開始 さ れる 。
次 に 、 M S ア ド レ ス 変換 回路 5 2 0 に よ る ア ド レ ス変 換処理を 、 第 2 0 図 を用 い て 説明 す る 。 第 2 0 図 に お い て 、 5 2 1 は変換対象 の仮想主記憶 ア ド レ ス を保持 す る M S ア ド レ ス レ ジ ス タ 、 5 2 2 は入 出力 実行対象 のサァ チャネルの R I D を保持 す る R I D レ ジ ス タ 、 5 2 3 は R I D 毎 に 対応す る V M の 仮想主 ffi億 -装置の物理主記憶 に お け る起点 ア ド レ ス と 領域長を保持サ る M S ア ド レ ス 変換 レ ジ ス タ 、 5 2 4 は加 H '器 、 5 2 5 は 比較器で あ る ま ず 、 デ ー タ 線 1 0 0 0 に よ り 入力 し た 仮想主記億装 © ア ド レ ス を M S ア ド レ ス レ ジ ス タ 5 2 1 に 設定 す る 。 次 に 、 入 出 力 実行 ¾ 象の サブチャ ネ ルの R I D を R I D レ ジ ス タ 5 2 2 に 設定 す る 。 M S ア ド レ ス 変換 レ ジ ス タ 5 2 3 に は 、 R ] D 毎 に 応 す る V M の 仮想主 記位裝 ¾ の 物 理主 記憶 におけ る起点 ァ ド レ ス と 領域 長 が格納 さ れ て い る 。 こ の た め 、 ま ず 、 M S ア ド レ ス レ ジ ス タ 5 2 Ί の 俯 と 領域長 と の 比較が 比較 器 5 2 5 に よ り 行わ れ る 。 比 較器 5 2 5 の 出力 が M S ア ド レ ス レ ジ ス タ 5 2 1 の 鎖 の 方が '域 長 よ り も 大き い こ と を示す 場合 に は ァ ド レ ス 例 外 が 検 出 さ れ て 、 こ の入 出力 勁作 は 中止 さ れ 、 入 出 力 割 込 み に よ っ て プ ロ グ ラ ム チェ ッ ク 条 件 IS、プ ロ グ ラ 厶 に 報 告さ れる こ と に な る ，， 一 方 、 ア ド レ ス 倒 外 が 検 出 さ れ な い と M S ア ド レ ス レ ジ ス タ 5 2 Ί の 脑 と 起点 ァ ド レ ス の 俯 が 加 筠 器 5 2 4 に よ り 加 筠 さ れ 、 デ ー タ 綜 1 0 1 0 に 出 力 さ れ 、 物 理 主 記憶 ア ド レ ス と し て 使 jfl さ れ る 。
次 に 、 E S ア ド レ ス 変換 回 路 5 3 0 の 勁 作を 第 2 1 図 に よ り 説 明 す る 。 た だ し 、 拡張 記憶 ア ド レ ス は 、 E S I D と ア ド レス変位を示 すブ ロ ッ ク ア ド レ ス の 組 か ら 構成さ れる も の と す る 。 第 2 Ί 図 に お い て 、 5 3 1 は 入 出力 実行対象 のサブチャネルの R I Dを保持 it る R I D レ ジ ス タ 、 5 3 2 は ア ド レ ス変換対象の仮想 E S ア ド レ ス の仮想 E S 1 Dを保持 す る E S I D レ ジ ス タ 、 5 3 3 は ァ ド レス変換対象の仮想拡張記億 ァ ド レ ス のブ ロ ッ ク ア ド レス を保持するブ ロ ッ ク ア ド レ ス レジ ス タ 、 5 3 4か ら 5 3 7 は仮想拡張！? d億 ア ド レ ス に 対応 する E S ア ド レ ス変換亍 一ブル Ί 3 0の エ ン ト リ の V ビ ッ ト 1 £ 3 1 0、 £ 3 —〇 1^ 0、 3— £ 乂 丁 をそ れぞれ保 持す る Vビ ッ ト レ ジ ス タ 、 R E S I D レ ジ ス タ 、 E S — 0 R G レ ジ ス タ 、 E S - E X丁 レ ジス タ 、 5 3 8 は イ ン ノ 一 タ 、 5 3 9 は加算器 、 5— 4 0 は比较器で あ る 。 ま ず デー タ 線 Ί 1 0 0 に よ り 入力 し た仮想拡張記憶 ア ド レ ス の仮想 E S I Dを E S I D レ ジス タ 5 3 2 に 、 ま た 、 ァ πッ ク ア ド レ ス を " 7ロ ッ ク ア ド レ ス レ ジ ス タ 5 3 3 に 設 定す る 。 次 に 、 入出力 突行対象のサブチ ャネルの R I D を R I D レ ジ ス タ 5 3 1 に 設定 す る 。 次 に 、 R T D レ ジ ス タ 5 3 1 と E S I D レ ジ ス タ の 内 ¾を合成 し て 、 M S A C 5 Ί 4 に 送る 。 M S A C 5 1 4は 、 R ί D レ ジ ス タ 5 3 1 が R I Dを示 す V Μの E Sァ ド レ ス変換 テ ― ブル Ί 3 0 を選択 す る と 共 に 、 該当 す る E S ァ ド レ ス 変 換 テ ーブル Ί 3 0— i の 仮想 E S I Dが E S 1 D レ ジ ス タ の 内 容 に 対応 す る エ ン ト リ の V ビ ッ ト 、 R E S ί I D E S — O R G、 E S— E X T をそ れぞれ読み だ し て 、 E S ア ド レ ス 変換 回 路 5 3 0の V ビ ッ 卜 レ ジ ス タ 5 3 4 R E S I D レ ジ ス タ 5 3 5 、 E S — O R G レ ジ ス タ 5 3 6 、 E S — E X T レ ジ ス タ 5 3 7 に 設定 す る 。 次 に 、 V ビ ッ ト レジス タ 5 3 4 の値 が 0の場 合 、 イ ン バ ー タ 5 3 8 の 出力 は 1 と な り 、 ア ド レ ス 例外 が検 出 さ れ て 、 こ の 入出力勁作は 中止さ れ 、 入 出 力 割込 み に よ っ て プ ロ グラ 厶 チェ ッ ク 条件がプ ロ グ ラ ム に 報告 さ れる 。 ま た 、 ブ ロ ッ ク ア ド レ ス レ ジ ス タ 5 2 3 の値 と ト： S — E X T レ ジ ス タ 5 3 7 の値 と の 比較が 比較器 5 4 0 に よ り 行わ れ る 。 比較器 5 4 0の 出 力 が 、 ブ ロ ッ ク ア ド レ ス レ ジ ス タ 5 2 3 の 値の 方が E S — E X T レ ジ ス タ 5 3 7 の 値 よ り も 大 き い こ と を示す 場合 に は ア ド レ ス 例外 が 検 出 さ れ て 、 こ の入 出力 動 作 は 中 止 さ れ 、 入 出力 剖込 み に よ っ て プ ロ グ ラ ム チェ ッ ク 条件が プ 口 グ ラ ム に 報 告 さ れ る 。 一 方 、 ァ ド レ ス 例外 が 検 出 さ れ な い と 、 プ ロ ッ ク ア ド レ ス レ ジ ス タ 5 2 3 の値 と E S — 0 R G レ ジ ス タ 5 3 6 の が加 锊 器 5 3 9 に よ り 加算 さ れ 、 加箨結梁 のブ ロ ッ ク ァ ド レ ス と R E S I D レ ジ ス タ 5 3 5 内 の f!: S 】 D と が合 成 さ れ て 、 デ ー タ 線 Ί 1 ◦ に 出 力 さ れ 、 物理拡 張記憶 ァ ド レ ス と し て 使用 さ れ る 。
次 に 、 チャ ネ ル部 5 5 0 お よ び S C 3 0 0 の 勁 作 を説 明 す る 。 動作 デ コ ー ダ 5 5 5 は 、 勁 作 コ 一 ド レ ジ ス タ 5 5 1 が P P I あ る い は P P 0の 場 合 、 そ の 方 向 指 示 if;号 を 信号線 Ί 2 0 0 に 出力 し 、 J作 ：. I 一 ド レ ジ ス タ 5 5 1 が C P Gの場 合 、 起動 信 号 を信 号線 1 2 0 0 に 出 力 す る „ S C 3 0 0 は 、 信号線 1 2 0 0 に よ り 受け取っ た起動 信号 に よ り I 0 P 5 0 0か ら のデ ー タ ¾送要求を検知 し て 、 動作デ コ ー ダ 5 5 5 の 出力 が示す デ ー タ 転送の方向 と 、 デー タ 線 1 3 0 0 よ り 受け 取っ た物理 E S拡張記愆 ア ド レ ス、 お よ び 、 デー タ 線 1 4 0 0よ り 受け取 っ た物 理主記憶ア ド レ ス をデー タ 線 3 0 0 0 に よ り 主記憶装置 1 0 0に 送る 。 主記憶装置 1 0 0は 、 受け取つ た 拡張記 憶 ア ド レ ス をデー タ 線 4 0 0 0 に よ り こ の ァ ド レ ス が指 定 す る 実 E S 〖 Dの拡張記憶装 H 2 0 Q に 送 る 。 ざ ら に S G 3 0 0か ら 受 け 取っ たデー タ 転送 の方向 に 従っ て 、 S C 3 0 0か ら 通知 さ れ た物理主記愤 ァ ド レ ス と 拡張記 憶装置 2 0 0 に通 知 し た物理 E Sア ド レ ス の プ ロ ッ ク ァ ド レ ス が示す領域 に お い て一定 のパ イ 卜 数 、 例 え ば 1 2 8パ イ 卜 のデ ー タ 転送 を 行 う 。 拡張記 愆 ¾ ¾内 に は 、 詳 し く 述べな い が 、 1 ペ ー ジ （ 4 0 9 6ノ' ィ 卜 ) を カ ウ ン 卜 す る カ ウ ン タ が あ り 、 デ ー タ 転送 が 完了 す る 都度 、 Ί 2 8パ イ 卜 分 カ ウ ン 卜 アップ する と と も に 、 拡張記 tS装 置 2 0 0のデー タ 転送 ア ド レス も Ί 2 8パ イ 卜 分 カ ウ ン 卜 ア ッ プ す る 。 カ ウ ン 卜 ア ッ プ し た 1 ペ ー ジ を カ ウ ン 卜 す る カ ウ ン タ の 値が 4 0 9 6バ イ 卜 に篛 た な い場合 、 拡 張記愤装置 2 0 0 は デ 一 タ 転送の緞続信号 を 、 ま た 、 4 0 9 6バ イ 卜 に達 し た 場 合 に はデ ー タ 転送 の終了信 号を 信号線 5 0 0 0 に よ り S C 3 0 0 に 送る 。 こ れ を さ ら に S C 3 0 0が信 ^ 線 1 5 0 0 に よ り I 0 P 5 0 0 に 送 る I 0 P 5 0 0内 チャ ネル部 5 5 0の S C指令デ コ ー ダ 5 5 7 は 、 デ ー タ 転送 の継統 、 あ る い は 、 終了 の ど ち ら の 指示信号で あ る か を解析す る 。 指示信号 が継続信号 で ある な ら ば 、 信号 線 1 5 1 0 に よ り 加箅器 5 5 6 を宥効 化 す る 。 ラ イ ン レ ジ ス タ 5 5 3 に は 、 例 え ば 、 1 2 8 が 格 ¾ さ れて い る 。 そ の結果 、 C D A R 5 5 2 に格 納 さ れ て い る 前回 デ ー タ 転送 し た 物理主記憶 ア ド レ ス に 1 2 8 を 加算 し た 値 デー タ 線 1 4 0 0 に 出 力 さ れ 、 こ れが 、 再度 C D A R 5 5 2 に 格納 さ n る と と も に 、 S C 3 0 0 に 送 ら れ る „ こ の 後 、 主記憶装置 1 0 0 の対応す る ァ ド レ ス と 、 拡張記憶装置 に 保持さ れ て い る デ ー タ 転送 ア ド レ ス が示 す領域 に お い て 再度 1 2 8 バ イ 卜 の デ ー タ が 信 号綜 1 2 0 0 お よ び 3 0 0 よ り 指示 さ れ た 方 向 に 転送 さ れる 。 一方 、 指示信号が終了信号 な ら ば 、 S C 指令デ コ ― ダ 5 5 7 は 、 デ ― タ 転送終 了 を 指示 し 、 信 号 ^ 1 5 2 0 に 1 を 出 力 す る 。 そ の 結 梁 、 フ ラ グ レ ジ ス タ 5 5 4 中 の指 令連鎖 フ ラ グが Ί な ら ば次 の C C Wを実行 し 、 指令 連鎖 フ ラ グが 0 な ら ばチ ャ ネ ルプ 口 グラ ム の 突行 を終 了 す る 。
以上 の よ う に し て 、 V M 1 の仮想主 記億装 g 1 0 0 -- 1 と 板想拡張 記憶装置 2 0 0 — Ί と の のデ ー タ 転送 を I 〇 P 5 0 0 に よ っ て 突行 す る こ と が で き る 。 こ の た め 命令処 理裝 趲 4 0 0 は 、 S S C U 命 令 を 発行 し て チ ャ ネ ル プ ロ グ ラ ム の 実行が終 了 る ま で 、 の 命 令 を-実行 す る こ と が で き る 。
以上述 ベ た よ う に 、 本実施 倒 に よ れ ば 、 仮想主記 装 置 と仮想拡張記憶装 ^を有す る V M 上の 0 S が チャ ネル プ ロ グラ ムで指定 し た仮想主記 ' IS と饭想拡張記億 ϋ の デ ー タ 転送を 、 効率良 く 実行す る こ と がで き る 。
ま た 、 V M C Ρ 1 6 0 が複数 の V Μ の E S ア ド レ ス 変 換テ ー ブル 1 8 0 に 周 一 の エ ン ト リ の 爐 を持た る こ と に よ り 、 V Μ Ρ で仮想拡張記 IS装置を共有で き る 。
本荬施例で は 、 仮想拡張記億装謖お よ び物理拡張記憶 裝匿 に は 、 識別番号 （ E S I D ) が付い て い る も の と し た 。 し か し 、 仮想拡張 記憶装置お よ び物理拡張記億装置 が髙々 1 つ で あ り 識別番号が付 い て い ない場合に も 、 仮 想主記億上の仮想空 問 と 仮想拡張 d憶装置上の仮想空 の 問でデ ー タ ¾送が可能で あ る こ と は 、 明 ら かで あ ろ う

Claims

請 求 の 範 囲
1 . 主記億 と 、 少な く と Ί つ の拡張 記恒 と 、 を有す る 1 つ の 計算機上で複数 の 才べ レ ー テ ィ ン グ シ ス 5 テ ム < 0 S 〉 の走行が 可能で あ り 、
前記複数の 0 S の各各 が 前記 主記憶上 に あ る仮想主記 憶 と 、
前記拡張 記億上 に あ る 少な く と も 1 つ の 仮想拡張記惊 ( 仮想 F」 S 〉 と 、
0 前記複数 0 S の Ί つ に よ り 指定 さ れる 仮 想 E S の仮想 空 間 上 の 仮想 E S ア ド レ ス と 前 記 1 つ の 〇 S の 仮想主記 億上の拡張記憶の た め の リ ロ ケ ー ジ ヨ ン テ ー ブル の ア ド レ ス か ら前記仮想 E ' S ァ ド レ ス に 対 応 す る 仮想 拡 張記 憶 上 の仮想物理 E S ア ド レ ス を読 み 出 寸 た め の 第 1 変 換 手5 段 と 、
前記仮想物理 E S ア ド レ ス と 前記 Ί つ の 0 S の 仮想 E S が あ る 前記少な く と も Ί つ の拡張 記 )6上 の物理 E S に お け る起点 ア ド レ ス と か ら 前 [!仮 想物迎 E S ァ ド レ ス に 対応 す る 物理拡張 記憶上 の物迎 E S ア ド レ ス を 生 成 す 0 る 第 2 の変換手段 と 、
を 有 す る 拡張 記憶つ き の仮想計算機 シ ス テ ム 。
2 . 諶 求 項 1 に 從 厲 す る仮想 篛機 シ ス テ ム に お い て 、 ^記第 2 の 変換手段 は 、 仮想 E S と 前 記 仮想 S が
- あ る 前記物迎拡張 記 α と の ρ^ι の ァ ド レ ス 変 換 情 報 を保持 す る E S ffl ア ド レ ス 変換 テ ー ブルを有 し 前 記 1 つ の 0 S に よ り 使 II さ れる E S 用 ア ド レス変換 テ ー ブル と 、 前 記 1 つ の O S と異な る O S の ア ド レ ス変換の た め に 使用 さ れ前記 E S 用 ァ ド レス変換テ ーブルの 内容 と同 じ 内容を 有す る第 2 の E S 用 ア ド レス変換テ ー ブル と 、
5 を有する こ と を特徴 と する前記仮想計算檬シス テ ム 。
3. 1 つ の主記憶装置 （ 物理主記憶装置 〉 と 1 っ 以 上の拡張記憶装匿 （ 物理拡張記憶装置 ） を有する Ί 台の 計算機上で複数の ォ ベ レ ー テ ィ ン グ ♦ シス テ ム （ O S ) の走行が可 能で あ っ て 、
0 前記 〇 S の各 々 が 、 前記物理主記憶装置上に 常駐す る 1 つ の仮想主記憶装置を有す る仮想計算機システム に お い て 、
前記 0 S が指定 し た前記物理拡張記憶装置上 に常 I†.す る 1 つ 以上の 仮想拡張記億装證の仮 ¾空 1 上の ァ ド レ ス ( 仮想 E S ア ド レス ） と前記 0 S の仮想主記憶装置上の E S リ ロ ケー シ ョ ン テ ーブルの ア ド レ ス か ら m 記仮想 E S ア ド レ ス に対 応 する 仮想拡張記憶上の ア ド レ ス （ 仮 想物 JI 「£ S ア ド レス ） を読み だす第 1 の変換手段 と 、 前記仮想物遝 E S ア ド レス と前記 0 S の仮想拡張記 ^0 が常駐す る 前記 Ί つ 以上の拡張記憶装置上 の起点ァ ド レ ス と か ら 前記仮想物迎 E S ァ ド レ ス に 対応す る物 S拡張 記憶上の ア ド レ ス （ 物 理 E S ア ド レ ス ） を生成 す る 2 の変换手段を有 す る拡 ·記憶付き-钣想計 檨システ ム 。
4. 請求項 3 に 従属す る仮想 計 獰機シ ス テ 厶 に お い て 、 前記第 2 の変換手段 は 、 坂想 E S と 前 記仮想 E S が 常駐 す る 前記物 理拡張記憶 と の 間 の ア ド レ ス 変換情 報 を 保持す る E S 用 ア ド レ ス 変換 テ ー ブル を 有 し 前 記 1 つ の 0 S に よ り 使 ffi さ れ る E S )¾ ア ド レ ス変校 テ ー ブル と 、 前 記 1 つ の 0 S と 異なる 0 S の ア ド レ ス 変 換 の た め の使 5 用 さ れ前記 リ ロ ケ ー シ ョ ン テ ー ブル の 内容 と 周 じ 内容 を 有す る第 2 の E S H1 ア ド レ ス変換 テ ーブル と 、
を有 す る こ と を特徴 と す る前記仮想 計筠機シ ス テ ム 。
5 . 1 つ の 主記 ¾装置 （ 物理主 記憶装 匿 〉 と 1 っ 以 上 の 拡張 記愤装 ίΒ ( 物理 拡張記憶装 置 ） を 有す る Ί 台 の 0 計 箅機上 で複数 の 才 ペ レ 一 テ ィ ン グ ♦ シ ス テ ム （ O S ) の走行が 可 能 で あ っ て 、 - 前記 0 S の 各 々 が 、 前記物 现主 記憶装 置上 に 常駐す る つ の 仮想主 記憶装 S を 有 す る 仮想 計锊 機 シ ス テ ム に お い て 、
5 前記 O S が指定 し た 前記物 理拡張 記億裝 翳上 に 常駐 す る 1 つ 以上 の 仮想拡張 記憶装 證 の 仮想 空 間 上 の ァ ド レ ス ( 仮想 E S ア ド レ ス ） と 前 記 計算機 内 の E S 用 リ ロ ケ ー シ ヨ ン レ ジ ス タ か ら 前 記仮想 E S ア ド レ ス に 対応す る 仮 想拡張記憶上 の ア ド レ ス （ 仮想物 现 E S ア ド レ ス ） を読0 み だ す第 3 の 変換 手段 と 、
前記仮想物理 E S ア ド レ ス と 前記 0 S の仮想拡張 記億 が 常駐 す る 前記 1 つ 以上 の 拡張 記煊装 置上 の 起点 ア ド レ ス と か ら 前 記 仮想物 S3 E S ァ ド レ ス に 対 応 す る 物 拡張 - 記憶上 の ア ド レ ス （ 物 迎 E S ア ド レ ス ） を生 成 す る 第 4 の 変換手段 を有す る 拡張 記憶付 き 仮 想計篛機 シ ス テ ム 。
6 . 求項 5 に 従属 す る仮想計算機シ ス テ ム に お い て 、 前記第 4 の変換手段 は 、 仮想 E S と 前記仮想 E S が 常駐 する 前記物理拡張記憶 と の i l の ア ド レ ス変換情報 を 保持す る E S 用 ア ド レ ス変換 レジス タ を ¾ し 前記 1 つ の 5 O S に よ り 使用 さ れ る E S 用 ア ド レ ス変換 レ ジ ス タ と 、 前記 1 つ の 0 S と異なる 0 S の ア ド レス変換の た め に使 用 さ れ前記 E S 用 ア ド レ ス 変換 レ ジス タ の 内容 と 周 じ 内 容を有する 第 2 の E S 用 ァ レス変換 レ ジ ス タ と 、 を 有 する こ と を特徴 と す る前記仮想計箅機シ ス テ ム 。0 7 . Ί つ の主記憶装置 （ 物理主記 1¾装觀 ） と Ί っ 以 上 の拡張記恒裝 S ( 物 理拡張記億装 §1 ) を有す る 1 台 の 計算機上で複数の オ ペ レ ー テ ィ ン グ ♦ シ ス テム （ O S ) の走行が 可 能で あ つ て 、
前 S 0 S の各 々 が 、 前 記物理 主記 ig装置上 に 常駐す る5 Ί つ の仮想 主記憶装蹬を有す る 仮想計算機 シ ス テ ム に お いて 、
前記物理拡張記憶裝置上 に常駐 s る 1 つ 以上の 仮想拡 張記憶装置の物 理拡張記億装置 に お け る起点物 理 ァ ド レ ス を 0 S S に 対応表 に保持 す る ア ド レ ス ¾ 応 0係保持 -f- 段 と 、
前記 0 s の仮想主記 装置上 の チ ャネルプ ロ グラ ム が 指定 し た 仮想拡張記憶上 の ァ ド レ ス （ 仮想物 理 E S ァ ド レス 〉 に 対応す る仮想拡張記億裝 ^が常駐—si る 前 記 Ί つ - 以上 の拡張 記憶装 H上 の起点ァ ド レ ス を前 記 〇 S の 対応 表か ら 読みだす 起点 ア ド レ ス 読 みだ し手段 と 、
Βϋ 記仮想物 理 E S ア ド レ ス と 前記起点 ア ド レ ス と か ら 前記仮想物迎 E S ア ド レ ス に 対応す る 物理拡張記億上 の ア ド レス （ 物迎 E S ア ド レ ス ） を生成す る 第 5 の ァ ド レ ス 変換手段 を有す る拡張記億付 き仮想計譁機'シ ス テ ム 。
8. 特許蘭求の 範 第 7 項 に 従属 す る仮想 計算機 シ ス テ ム に お い て 、 前記 ア ド レ ス 対応関係保持手段 は 、 前 記 1 つ の 0 S に よ り 使用 さ れる対応表 と 、 前 d 1 つ の
0 s と 異 な る Ό s の ア ド レ ス 変換 の た め に 使 用 さ れ飴 m 対応表 と 周 じ 内 容 を有 す る 第 2 の対応表 と を存す る 前記 仮想計算機シ ス テ ム 。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4208924B4 (de) * 1991-03-20 2007-01-11 Hitachi, Ltd. Verfahren zur Kommunikation zwischen Prozessoren und Parallelverarbeitungscomputer hierfür

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06348584A (ja) * 1993-06-01 1994-12-22 Internatl Business Mach Corp <Ibm> データ処理システム
US5680598A (en) * 1995-03-31 1997-10-21 International Business Machines Corporation Millicode extended memory addressing using operand access control register to control extended address concatenation
US6418505B1 (en) 1998-12-17 2002-07-09 Ncr Corporation Accessing beyond memory address range of commodity operating system using enhanced operating system adjunct processor interfaced to appear as RAM disk
US6687782B1 (en) * 2000-04-25 2004-02-03 Snap-On Technologies, Inc. Method and implementation for addressing and accessing an expanded read only memory (ROM)
US6934755B1 (en) 2000-06-02 2005-08-23 Sun Microsystems, Inc. System and method for migrating processes on a network
US6957237B1 (en) 2000-06-02 2005-10-18 Sun Microsystems, Inc. Database store for a virtual heap
US6941410B1 (en) * 2000-06-02 2005-09-06 Sun Microsystems, Inc. Virtual heap for a virtual machine
US6854115B1 (en) 2000-06-02 2005-02-08 Sun Microsystems, Inc. Process persistence in a virtual machine
US7401178B1 (en) * 2003-02-28 2008-07-15 Azul Systems, Inc. Expanded memory space in environments including virtual machines
WO2004104825A1 (en) * 2003-05-15 2004-12-02 Applianz Technologies, Inc. Systems and methods of creating and accessing software simulated computers
US7404064B2 (en) * 2004-04-07 2008-07-22 Stmicroelectronics S.A. Method and device for calculating addresses of a segmented program memory
WO2006069538A1 (fr) * 2004-12-31 2006-07-06 Juhang Zhong Systeme de traitement de donnees avec pluralite de sous-systemes et procede correspondant
US8589917B2 (en) * 2006-10-10 2013-11-19 International Business Machines Corporation Techniques for transferring information between virtual machines
TWI369611B (en) * 2008-08-14 2012-08-01 Asustek Comp Inc Main board and interface control method for memory slot thereof
US20130086359A1 (en) * 2011-09-29 2013-04-04 Qualcomm Incorporated Processor Hardware Pipeline Configured for Single-Instruction Address Extraction and Memory Access Operation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6198461A (ja) * 1984-10-19 1986-05-16 Hitachi Ltd アドレス変換方式
JPS63244152A (ja) * 1987-03-30 1988-10-11 Fujitsu Ltd 拡張記憶装置アクセス制御装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013501B2 (ja) * 1978-09-18 1985-04-08 富士通株式会社 仮想計算機システムにおけるチヤネルアドレス制御方式
US4476524A (en) * 1981-07-02 1984-10-09 International Business Machines Corporation Page storage control methods and means
JPS6057438A (ja) * 1983-09-08 1985-04-03 Hitachi Ltd 仮想計算機システム制御装置
US4564903A (en) * 1983-10-05 1986-01-14 International Business Machines Corporation Partitioned multiprocessor programming system
JPH0619747B2 (ja) * 1984-01-18 1994-03-16 株式会社日立製作所 Ｉ／ｏ命令実行方法、ｉ／ｏ割込処理方法およびそれらを用いた計算機システム
US4792895A (en) * 1984-07-30 1988-12-20 International Business Machines Corp. Instruction processing in higher level virtual machines by a real machine
JPS60122445A (ja) * 1984-08-22 1985-06-29 Hitachi Ltd 仮想計算機システム
US4787031A (en) * 1985-01-04 1988-11-22 Digital Equipment Corporation Computer with virtual machine mode and multiple protection rings
JPS61190638A (ja) * 1985-02-20 1986-08-25 Hitachi Ltd 仮想計算機のフアイル制御方式
JPS61206057A (ja) * 1985-03-11 1986-09-12 Hitachi Ltd アドレス変換装置
US4843541A (en) * 1987-07-29 1989-06-27 International Business Machines Corporation Logical resource partitioning of a data processing system
JPS6467680A (en) * 1987-09-09 1989-03-14 Hitachi Ltd Vector processor
US5127094A (en) * 1987-11-09 1992-06-30 Hitachi, Ltd. Virtual storage type computer system
JPH01145770A (ja) * 1987-12-01 1989-06-07 Hitachi Ltd ベクトル処理装置
US5109336A (en) * 1989-04-28 1992-04-28 International Business Machines Corporation Unified working storage management

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6198461A (ja) * 1984-10-19 1986-05-16 Hitachi Ltd アドレス変換方式
JPS63244152A (ja) * 1987-03-30 1988-10-11 Fujitsu Ltd 拡張記憶装置アクセス制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4208924B4 (de) * 1991-03-20 2007-01-11 Hitachi, Ltd. Verfahren zur Kommunikation zwischen Prozessoren und Parallelverarbeitungscomputer hierfür

Also Published As

Publication number Publication date
US5341484A (en) 1994-08-23

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