WO1985005471A1 - Data transfer equipment - Google Patents

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WO1985005471A1
WO1985005471A1 PCT/JP1985/000267 JP8500267W WO8505471A1 WO 1985005471 A1 WO1985005471 A1 WO 1985005471A1 JP 8500267 W JP8500267 W JP 8500267W WO 8505471 A1 WO8505471 A1 WO 8505471A1
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data
ram
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PCT/JP1985/000267
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English (en)
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Inventor
Yoshiaki Ikeda
Mitsuru Kuwasawa
Original Assignee
Fanuc Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
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    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B19/02—Programme-control systems electric
    • G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
    • G05B19/414—Structure of the control system, e.g. common controller or multiprocessor systems, interface to servo, programmable interface controller
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    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/33—Director till display
    • G05B2219/33182—Uart, serial datatransmission, modem

Definitions

  • serial data transmitted from a first device such as a numerical control device is stored in a RAM provided in a second device such as a high-power control circuit of a machine tool for each bit in a predetermined manner.
  • O pertains to a data transfer device that transfers data to a specified bit
  • a serial transfer method is used for data transfer between distant devices in order to reduce transmission lines.
  • the receiving device processes the received data with a microphone computer, it is necessary to convert the received serial data into parallel data and temporarily store it in RAM or the like. is there.
  • RAM random access memory
  • serial-parallel conversion is performed and stored in the RAM. Therefore, it is necessary to assign a specific meaning to each bit of the serial data.
  • the receiving side will experience a delay in recognizing only the transmission time of the maximum parallel data bits. It will be a mistake.
  • the present invention has improved the above-mentioned disadvantages of the prior art.] 3
  • the purpose of the present invention is to achieve a serial transmitted from the first device.
  • An object of the present invention is to provide a data transfer device capable of transferring data to a predetermined bit at a predetermined address of the HAM of the second device for each bit.
  • the present invention achieves the above object by synchronizing each bit data of the serial data transmitted from the first device with each bit data from the first device.
  • a data transfer device for transferring a packet to be transmitted to a predetermined bit of a predetermined address of a RAM provided in a second device for each packet to be transmitted, wherein the packet is counted by said packet.
  • a counter to be loaded, an address generation circuit for generating an address of the RAM corresponding to the output of the counter, and an output corresponding to the output of the counter.
  • a bit address generation circuit for generating a bit address for designating a bit position in one address of the RAM, and a counter output to the counter.
  • the read cycle and the timing signal for the subsequent light cycle are sent to the above address.
  • a timing control circuit that is generated during one address generation cycle of the generation circuit, and read from the RAM during a read cycle specified by the timing control circuit.
  • the timing control circuit specifies the timing of the parallel data corresponding to the address of the address generator.
  • the data at the bit position thus replaced is replaced with the bit data corresponding to the serial data sent from the first device, and the replaced parallel data is replaced with the time data.
  • Light size specified by the lighting control circuit A read-modify-light circuit for transferring the data to the original address of the RAM during the clock.
  • FIG. 1 is a block diagram of a main part of an embodiment of the present invention
  • FIG. 2 is an explanatory diagram of a serial timing clock and transmission information transmitted from the first device
  • FIG. FIGS. 4 and 5 are explanatory diagrams of the operation of the address generator 210, the bit address generator 211, and the timing control circuit 209.
  • FIG. 5 is a diagram illustrating the operation of the first device.
  • 6 is a timing chart for transferring the serial transmission data of the RAM 300 to the RAM 300.
  • Fig. 6 is a timing chart for transferring the reception information of the RAM 300 to the first device. It is a chat.
  • FIG. 1 is a block diagram of a main part of an embodiment of the present invention.
  • 10 is a numerical control device specifically as shown in FIG. 1, 20 is a data transfer device according to the embodiment of the present invention, and 30 is a second device, specifically a high-power control device of a machine tool.
  • 20 is a data transfer device according to the embodiment of the present invention
  • 30 is a second device, specifically a high-power control device of a machine tool.
  • a total of 100 types of transmission information is transferred from the first device to the transmission area of the RAM 300 of the second device 30 via the data transfer device 20.
  • a total of 100 types of received information are transferred from the reception area of the RAM 300 to the first device 10 via the data transfer device 20.
  • Each transmission information and reception information is on / off control information expressed by 1 bit.
  • the first device 10 is a serial timing device. Send It has a terminal 100 for sending out, a terminal 101 for sending transmission information serially, and a terminal 102 for receiving serial / reception information.
  • the first device 10 repeats the operation as shown in the timing chart of FIG. 2, for example, with the total number of pits of the transmission information and the reception information as one unit. Immediate Chi, terminal 100 or et single click ⁇ click C k in synchronization with the click ⁇ click each time delivering feed one terminal 101 or et. All the operations that leave send a signal information transmission information si After executing for ⁇ s 100, after sending 100 clocks for the received information, only the clock is sent from terminal 101 without sending the transmission information from terminal 101. The serial transmission of the transmission information synchronized with the clock C k is performed again. ⁇
  • the data transfer device 20 has a clock input terminal 200, a data input terminal 201, and a data transmission terminal 202 connected to the first device 10 by transmission lines 103 to 105.
  • Terminals 200 and 201 are connected to receivers 203 and 204, and terminal 202 is connected to driver 205.
  • Output Les shea one server 203 is connected to the input of the bit Ryo Drain scan mosquito c te 20 6-and scan collected by filtration over strobe signal generation circuit 207.
  • the bit address counter 206 is counted up at the output of the receiver 203, and the total number of bits of transmission information-and reception information ( 200 in the above example) ), The counter is set to the initial value, and the counter starts counting again.
  • the strobe signal generation circuit 207 receives the output of the receiver 203 and receives one output of the RAM 300. During the cycle, two strobe signals are generated and output to the end circuit 208.
  • the output of the bit address counter 206 is input to a timing control circuit 209, an address generation circuit 210, and a bit address generation circuit 211.
  • the address generation circuit 210 generates an address of the RAM 300 in response to the output of the counter 206, and outputs the address of the RAM 300 and the address 213 * buffer 301.
  • To the address input terminal of the RAM 300 via the The bit address generation circuit 211 is a bit position in the address specified by the address generation circuit 210 of the RAM 300 corresponding to the output of the counter 206.
  • a bit address is generated to specify the address, and is output to the read-modify-light circuit 214 and the 8: 1 multiplexer 215.
  • timing control circuit 209 may provide only a read cycle or a read cycle and a subsequent write cycle in response to the output of the counter 206.
  • a timing signal for cycling is generated during one address generation cycle of the address generation circuit 210 described above, and the lead Z light control signal is supplied to the drive.
  • a strobe signal is transmitted through driver 218, strobe line 219, and resistor 303 to R
  • RAM 300 is a dual port type RAM,
  • the buffer 301, the receiver * 302 ′ are accessed from the data transfer device 20 via the driver 303, the address bus 304, the read / write line 305.
  • a strobe line 306, a micro computer power of a high-voltage control device (not shown) is also accessed via a data bus 309, and the RAM 300 is connected via the RAM 300.
  • ON / OFF information is exchanged between the numerical controller and the machine-side high-current controller.
  • the 8-bit data (transmission information or reception information) read from the RAM 300 is transmitted through the buffer 307, the data path 220, and the buffer 221.
  • the signal is input to the circuit 215 and the latch circuit 222, and is input to the output carry-modify light circuit 214 of the latch circuit 222.
  • the read-modify write circuit 214 is provided with the address generation circuit 21 read from the RAM 300 during the read cycle specified by the timing control circuit 209.
  • the bit address generation the bit specified by the bit address of the circuit 211
  • the position data is replaced with bit data from the receiver 204, and the replaced parallel data is replaced with a light cycle defined by the timing control circuit 209.
  • the data is transferred to the original address of the RAM 300 via the buffer 223, the data bus 220, and the REF-T 308.
  • the multiplexer 215 selects the bit specified by the bit end dress generation circuit 211 from among the 8-bit output of the buffer 221 and outputs the data. Liver 205 Send to.
  • the transmission information si to slOO is transferred to each bit position of address 0 to 12 of the RAM 300 (transmission area), and the addresses 20 to 32 of the RAM 300 are transmitted.
  • the reception information stored at each bit position in the reception area is transferred to the first device 10 as serial reception information ⁇ ⁇ 1 to ⁇ 00
  • the transmission information and reception information correspond to the reception information.
  • an address generation circuit 210, a bit end dress generation circuit 211, and a timing control circuit 209 are used in FIG. As shown, address, bit address, and lead Z light control signals are configured to be generated.
  • the address generation circuit 210, the bit address generation circuit 211, and the timing control circuit 209 are connected to the bit address power counter 206.
  • the output of the address is an address, and a ROM for outputting the above address, bit address, and read / write control signal is used.]? You can.
  • FIG. 4 shows a case where an address generation circuit 210, a bit address generation circuit 211, and a timing control circuit 209 are configured by using two 8-bit ROMa and ROMb.
  • An example of the setting of the stored information is shown below.
  • ROMa, ⁇ de Re scan RAD0 ⁇ RAD7 of RAM 300 is taken into the serial 'in the lower 4 bits of ROMb (a () ⁇ a 3 ), bit to bit a 4 ⁇ a 6 of R OMa
  • the address * DIPB0 to * DIPB2 is stored.
  • the switching control signal A down de circuit 208 is stored in the bit a 4 in ROMB, re the bit a 5 — Stores the flash / light control signal.
  • bi Tsu bets a 5 La wells control signal for example, "0" is stored, re-one de in the first half of the period in which one ⁇ Drain scan is generated in ⁇ Drain scan generator 21 0
  • a few additional circuits are provided so that the control signal is sent to the driver 216 and the light control signal is sent out in the latter half.
  • the bit a 5 Li one de control signal is stored, one ⁇ de-less that have been generated during the period Li one de control signal
  • a de Re scan generator 210 is generated.
  • ROMa bit a 7 of b Ru the Paris tee bit der.
  • FIG. 5 is a timing chart when serial transmission data from the first device is transferred to RAM 300, and j ?, serial timing.
  • a predetermined address is generated in the address generation circuit 210 for each clock, and the stall during the generation of the lead control signal generated by the timing control circuit 209 is generated.
  • 8 bits of data corresponding to ⁇ de re scan to be stored in RAM 300 or et al me by the signal is read out and Shi Li a Le sent in Li one Domo de-off ⁇ Lee La I bet circuit 21 4
  • the data replaced with the data is transferred to the original address of the RAM 300 by a strobe signal during the generation of the light control signal.
  • Fig. 6 is a timing chart when transferring the received information of the RAM 300 to the first device.) And the generation of the read control signal generated by the timing control circuit. J9 according to the strobe signal in the RAM 300 specified by the address generator 210 Information of ⁇ Drain scan is read, the following c the predetermined bit between Le Chi flop Selector Selector support 215 is transferred to the first device 10 is selected, the operation of the second illustrated device .
  • the transmission information should be stored in the RAM 300 according to the signal, and the information of the address of the RAM 300 should be stored in the buffer 307, data, ' ⁇ 220, and the buffer 221. Then, it is sent to the latch circuit 222 and the multiplexer 215.
  • the read modify write circuit 214 replaces the bit corresponding to the bit address at the output of the latch circuit 222 with the transmission information of the receiver 204. Then, it is sent to the RAM 300 via the buffer 223, the data node 220, and the buffer 308.
  • the data added to the RAM 300 is transmitted from the timing control circuit 209 to the light control signal RAM 300 and is generated by the strobe signal generation circuit 207. It is set to RAM 300 when the strobe signal is input to RAM 300.
  • the serial timing is synchronized with the transmission information.
  • the bit address counter 206 starts This transmission information is written to the next .bit position of the RAM 300 because it has been advanced.
  • Data transfer station from the second device 20 to the first device 10 The transfer of constant transmission information has been completed, and the next serial timing is completed.
  • the address generation circuit 210 When input to the counter 206, the address generation circuit 210 generates the first address of the reception area of the RAM 300, and the bit address generation circuit 211 generates the first bit. An address is generated, and the timing control circuit 209 generates a read control signal.
  • the information of the first address of the reception area of the RAM 300 is stored in the buffer 307 and the data node. Is input to the multiplexer 215 via the bus 220 and the bus 221, and the multiplexer 215 selects 1-bit reception information corresponding to the bit address. Sent to driver 205. When the next serial timing clock is input, the bit address counter 206 is incremented, so that the next address of the first address of the RAM 300 is next. The second-bit reception information is transmitted to the first device 10 via the driver 205. When the transmission of the last received information is completed, the operation of 1 is performed again.
  • the transmission information is sequentially stored from the head address of the RAM 300, and the reception information is sequentially read from the subsequent reception area.
  • the address generation circuit 21 and this to be changed by rewriting the bit ⁇ de Re be generated circuit 21 1, Timing of control circuit 2 09-bit a de Re scan mosquito window down ROM an output corresponding to the data value This makes it possible to use any address bit of RAM as the transmission area and the reception area.], And the information arrangement of the RAM 300 differs. It can be easily applied to real data transfer.
  • the operation of transmitting serial data from the first device to the RAM 300 ⁇ for each bit and the data in the reception area of the RAM 300 are performed. Is transferred to the first device 10 one bit at a time as serial data, but the latter can be omitted S if necessary.
  • the present invention synchronizes each bit data of the serial data transmitted from the first device with each bit data and synchronizes the first data with the first bit data.
  • a data transfer device for transferring, to a predetermined bit of a predetermined address in a RAM provided in a second device for each clock transmitted from the device, wherein the clock is used for the data transfer.
  • a counter to be counted up, an address generation circuit for generating an address of the RAM in response to an output of the counter, and a counter for the counter.
  • a bit address generation circuit that generates a reset end address, and a read cycle corresponding to the output of the counter and a write cycle following the bit cycle
  • a timing control circuit for generating the timing signal of the address generation circuit during one address generation cycle of the address generation circuit; and a reset circuit defined by the timing control circuit.
  • the transmitted serial data can be transferred for each bit to a predetermined bit of a predetermined address of the RAM of the second device. Therefore, since the contents of the RAM are updated every bit of the serial transmission data, the second device that identifies the contents of the transmission information by reading the RAM contents promptly transmits the transmission information. It is possible to identify In particular, by using ROM for the address generation circuit, bit address generation circuit, and timing control circuit, the circuit can be simplified, and reading and writing can be performed. The advantage is that the address and bit of RAM can be easily changed. is there.

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Description

C D 明 細 書 デ ー タ 転 送 装 置 技 術 分 野
本発明は数値制御装置等の第 1 の装置か ら送出 され る シ リ ア ルデー タ を各 ビ ッ ト 毎に工作機械の強電制御 回路等の第 2 の装置に設けた RAMの所定了 ド レ ス の所 定ビ ッ ト に転送するデー タ転送装置に関する も のであ る O
背 景 技 術
一般に、 離れた装置間のデー タ転送は、 伝送 ラ イ ン の削減等を狙って シ リ ア ル転送方式が採用される。 受 信側の装置が受信デー タ を マ イ ク 口 コ ン ピ ュー タ に よ 処理する場合、 受信 したシ リ ア ルデー タ をパ ラ レ ル データ に変換 して RAM等に一旦記憶する必要があ る。 こ の よ う 場合、 従来は所定ビ ッ ト 例えば 8 ビ ッ 卜 の シ リ ア ルデー タ を受信する毎に シ リ ア ル パ ラ レ ル変換 を行 ¾つて RAMに記憶 している。 従って、 シ リ ア ルデ — タ の各 ビ ッ ト 毎に特定の意味を持たせる よ う ¾場合 . 受信側では最大パ ラ レ ルデー タ の ビ ッ ト 数送出時間だ けの認識の遅れが生 じる こ と にな る。
発 明 の 開 示
本発明は この よ う ¾従来の欠点を改善 した も のであ ]3 、 その 目 的は、 第 1 の装置か ら送.出 されたシ リ ア ル デー タ を各 ビ ッ ト 毎に第 2 の装置の HAMの所定ァ ド レ ス の所定ビ ッ ト に転送する こ とがで き る デー タ 転送装 置を提供する こ と にあ る 。
本発明は上記 目 的を達成する為第 1 の装置か ら送出 される シ リ ア ルデー タ の各 ビ ッ ト デー タ を各 ビ ッ ト デ — タ に同期 して前記第 1 の装置か ら送出 される ク α ッ ク 毎に第 2 の装置に設けた RAMの所定ァ ド レ ス の所定 ビ ッ ト に転送する デー タ 転送装置であって、 前記 ク α ッ ク で カ ウ ン ト ア ッ プ さ れ る カ ウ ン タ と 、 該 カ ウ ン タ の出力に対応 して前記 RAMのァ ド レ スを発生する ァ ド レ ス発生回路 と、 前記カ ウ ン タ の出力に対応 して前記 RAMの一ァ ド レ ス中 の ビ ッ ト 位置を指定する為の ビ ッ ト ァ ド レ ス を発生する ビ ッ ト ァ ド レ ス発生回路 と 、 前 記 カ ウ ン タ の出力に対応 して リ ー ドサ イ ク ル と これに 続 く ラ イ ト サイ ク ル の為の タ イ ミ ン グ信号を前記ァ ド レ ス発生回路の一ァ ド レ ス発生周期中に発生する タ イ ミ ン グ制御回路 と、 該タ イ ミ ン グ制御回路で規定され た リ 一 ドサ イ ク ル中に前記 RAMか ら読出 された前記ァ ド レ ス発生回路のァ ド レ ス に対応する パ ^ レ ルデー タ 中の複数の ビ ッ ト の内、 前記 ビ ッ ト ァ ド レ ス発生回路 の ビ ッ ト ァ ド レ ス で指定された ビ ッ 位置のデー タ を 前記第 1 の装置か ら送出 された シ リ ア ルデー タ の対応 する ビ ッ ト デー タ で置換 し、 該置換 したパ ラ レ ルデ一 タ を前記タ イ ミ ン グ制御回路で規定された ラ イ ト サイ ク ル中に前記 RAMの元のァ ド レ ス に転送する リ 一 ド モ ディ フ ア イ ラ イ ト 回路 と を設けたも のであ る。
図面の簡単 ¾説明
第 1 図は本発明実施例の要部ブ α ッ ク図、 第 2 図は 第 1 の装置力 ら送出 される シ リ ア ルタ イ ミ ン グク ロ ッ ク と送信情報の説明図、 第 3 図及び第 4 図はア ド レ ス 発生回路 21 0 , ビ ッ ト ァ ド レ ス発生回路 21 1 , タ イ ミ ン グ制御回路 209 の動作説明図、 第 5 図は第 1 の装置 か らの シ リ ア ル送信デー タ を RAM 300 に転送する際の タ イ ミ ン グ チ ャ ー ト 、 第 6 図は RAM 300 の受信情報を 第 1 の装置に.転送する際の タ イ ミ ン グチ ヤ 一 ト であ る。
発明を実施する為の最良の形態
第 1 図は本発明の実施例の要部プ ロ ッ ク 図であ Ό
10は第 1 図の装置で具体的には数値制御装置、 20は本 発明実施例のデータ転送装置、 30は第 2 の装置で具体 的には工作機械の強電制御装置である。 説明の便宜上、 第 1 の装置か らは合計 100 種類の送信情報がデー タ転 送装置 20を介 して第 2 の装置 30の RAM 300 の送信領域 に転送される も の とする。 また、 RAM 300 の受信領域 か らデー タ転送装置 20を介 して第 1 の装置 10へ合計 100 種類の受信情報が転送される も の とする。 各送信情報， 受信情報はそれぞれ 1 ビ ッ ト で表現されたオ ン ， オ フ 制御情報である。
第 1 の装置 10は、 シ リ ア ル タ イ ミ ン グク 。 ッ ク を送 出する為の端子 100 と、 送信情報を シ リ ア ル耘送する 為の端子 101 と、 シ リ ア ル ¾受信情報を受信する為の 端子 102 とを有する。 第 1 の装置 10は送信情報と受信 情報との合計の ピッ ト 数を 1 単位と して例えば第 2 図 のタ イ ミ ン グチ ヤ一 ト に示すよ う ¾動作を繰返す。 即 ち、 端子 100 か ら一つのク π ッ ク Ckを送出する毎に該 ク α ッ ク と 同期 して端子 101 か ら一つの送.信情報を送 出する動作を全ての送信情報 si〜 s 100 について実行 した後、 受信情報用に 100 ク π ッ ク分は端子 101 か ら 送信情報を送出せずに ク ッ クのみを送出 し、 100 ク ° ッ ク分の送出 を終えた ら再びク α ッ ク Ckに同期 した 送信情報の シ リ ア ル転送を実行する。 ·
デー タ転送装置 20は、 伝送線 103 〜 105 に よ 第 1 の装置 10に接続されたク α ッ ク入力端子 200 ， データ 入力端子 201 , デー タ送出端子 202 を有する。 端子 200， 201 はレ シ 一バ 203 , 204 に接続され、 端子 202 は ド ラ ィ バ 205 に接続される。 レ シ一バ 203 の出力は ビ ッ ト 了 ド レ ス カ ウ ン タ 206· と ス ト ロ ー ブ信号発生回路 207 の入力に接続される。 ビ ッ ト ア ド レ ス カ ウ ン タ 206 は、 レ シ ー バ 203 の出力でカ ウ ン ト ア ッ プされ、 送信情報 ― と受信情報の合計 ビ ッ ト 数 （ 上記例の場合 200 ) だけ カ ウ ン ト する と初期値にセ ッ ト され、 再びカ ウ ン ト 'を 始める カ ウ ン タ であ る。 またス ト ロ ー ブ信号発生回路 207 は、 レ シ ー バ 203 の出力を受けて RAM 300 の 1 サ ィ ク ル 中に 2 個の ス ト n — ブ信号を発生 し、 これを 了 ン ド回路 208 に 出 力する 。
ビ ッ ト ァ ド レ ス カ ウ ン タ 206 の出 力は タ イ ミ ン グ制 御回路 209 ， ア ド レ ス発生回路 210 , ビ ッ ト ア ド レ ス 発生回路 211 に入力 される。 ア ド レ ス発生回路 210 は、 カ ウ ン タ 206 の 出 力に対応 して RAM 300 の ァ ド レ ス を 発生 し、 ' ッ フ ァ 212 ， ア ド レ ス ' ス 213 * ッ フ ァ 301 を介 して RAM 300 のァ ド レ ス入力端子に送出 する 。 ビ ッ ト ァ ド レ ス発生回路 211 は、 カ ウ ン タ 206 の 出力 に対応 して RAM 300 の前記ァ ド レ ス発生回路 210 で指 定されたーァ ド レ ス 中 の ビ ッ ト 位置を指定する為の ビ ッ ト ア ド レ ス を発生 し、 リ ー ドモ デ ィ フ ァ イ ラ イ ト 回 路 214 と 8 ： 1 マ ル チ プ レ ク サ 215 に 出 力す る 。 ま た タ イ ミ ン グ制御回路 209 は、 カ ウ ン タ 206 の出 力 に対 応 して リ 一 ドサ イ ク ル のみか、 或は リ 一 ドサ イ ク ル と これに続 く ラ イ ト サ イ ク ル の為の タ イ ミ ン グ信号を前 記ァ ド レ ス発生回路 210 の一ァ ド レ ス発生周期中 に発 生 し、 リ ー ド Z ラ イ ト 制御信号は ド ラ イ バ 216 , リ ー ド / ラ イ ト 線 217 , レ シ ー バ 302 を介 して RAM 300 の リ ー ド Z ラ イ ト 端子に送出 し、 ま たア ン ド回路 208 を 開 と する制御信号を発生 し、 ス ト ° ー ブ信号を ド ラ イ バ 218 ， ス ト ロ ー ブ線 219 ， レ シ 一 ' 303 を介 して R
AM 300 の ス ト ロ ー ブ端子に 出力 させる 。
RAM 300 は、 デュ ア ル ポー ト タ イ プの RAMで あ 、 バ ッ フ ァ 301 , レ シ 一 * 302 ' ドラ 303 を介 して デー タ転送装置 20か らア ク セ スされる と共に、 ァ ド レ ス バ ス 304 ， リ ー ド / ラ イ ト 線 305 ， ス ト ロ ー ブ線 306 データ バ ス 309 を介 して図示 しない強電制御装置のマ ィ ク ロ コ ン ピ ュ ー タ 力 ら も ア ク セ ス さ れ、 こ の RAM 300 を介 して数値制御装置と機械側強電制御装置と の間で オ ン , ^ フ情報の授受が行なわれる。 RAM 300 か ら読 出 された 8 ビ ッ ト のデー タ （ 送信情報或は受信情報 ） は、 ッ フ ァ 307 ， デ一 タ パ ス 220 , ッ フ ァ 221 を 介 して ル チ プ レ ク サ 215 と ラ ッ チ回路 222 に入力さ れ、 ラ ッ チ回路 222 の出力カ リ 一 ドモ デ ィ フ ァ イ ラ イ ト 回路 214 に入力される。 リ 一 ドモ デ ィ フ ァ イ ラ イ ト 回路 214 は、 タ イ ミ ン グ制御回路 209 で規定された リ ― ドサ イ ク ル中に RAM 300 力 ら読出された前記ァ ド レ ス発生回路 21ひ のァ ド レ ス に対応するパ ラ レ ルデータ 中の複数の ビ ッ ト の内、 前記ビ ッ ト ア ド レ ス発生—回路 211 の ビ ッ ト ァ ド レ ス で指定された ビ ッ ト 位置のデー タ を レ シ ー バ 204 力 ^ らの ビッ ト デー タ で置換 し、 置換 したパ ラ レ ルデー タ を前記タ イ ミ ン グ制御回路 209 で 規定された ラ イ ト サ イ ク ル中 に RAM 300 の元の ァ ド レ ス にバ ッ フ ァ 223 ， デー タ バス 220 , 、リ フ ~T 308 を 介 して転送する。 ま た、 マ ルチ プ レ ク サ 215 はパ ッ フ ァ 221 の 8 ビ ッ ト の出力の中カゝ ら ビ ッ ト 了 ド レ ス発生 回路 211 で指定された ビ ッ ト を選択 し、 ド ラ イ バ 205 に送出する 。
第 3 図に示す よ う に、 送信情報 si〜 slOO を RAM300 のァ ド レ ス 0 〜； 12 ( 送信領域 ） の各 ビ ッ ト 位置に転送 し、 RAM 300 のァ ド レ ス 20〜 32 ( 受信領域 ） の各 ビ ッ ト 位置に記憶された受信情報を シ リ ア ル受信情報 ι·1〜 Π00 と し て第 1 の装置 10に転送する場合、 各送信情 報 ， 受信情報に対応する ビ ッ ト ァ ド レ ス カ ウ ン タ 206 の出 力に応 じ、 ア ド レ ス発生回路 210 ， ビ ッ ト 了 ド レ ス発生回路 211 ， タ イ ミ ン グ制御回路 209 で同図に示 す よ う ア ド レ ス ， ビ ッ ト ア ド レ ス ， リ ー ド Z ラ イ ト 制御信号が発生す る よ う に構成 され る。 こ の よ う な構 成は、 ア ド レ ス発生回路 210 , ビ ッ ト ア ド レ ス発生回 路 211 ， タ イ ミ ン グ制御回路 209 を ビ ッ ト ァ ド レ ス 力 ゥ ン タ 206 の出 力 を ァ ド レ ス と し上記ァ ド レ ス ， ビ ッ ト ア ド レ ス ， リ ー ド / ラ イ ト 制御信号を 出 力する ROM で構成する こ と に よ ]? 容易に実.現で き る。
第 4 図は 8 ビ ッ ト の 2 個の ROMa , ROMb を使用 して ア ド レ ス発生回路 210 , ビ ッ ト ア ド レ ス発生回路 211 , タ イ ミ ン グ制御回路 209 を構成 した場合の記憶情報の 設定例を示す。 ROMa ， ROMb の下位 4 ビ ッ ト （ a()〜 a3) に RAM 300 のァ ド レ ス RAD0 〜 RAD7 が記 '慮さ れ、 R OMa の ビ ッ ト a4 〜 a6 に ビ ッ ト ァ ド レ ス * DIPB0〜 * DIPB2 が記憶される。 ま た、 ROMb の ビ ッ ト a4に ア ン ド回路 208 の開閉制御信号が記憶され、 ビ ッ ト a5 に リ — ド / ラ イ ト 制御信号が記憶され る。 ビ ッ ト a 5に ラ イ ト 制御信号例えば " 0 "が記憶されている場合、 ァ ド レ ス発生回路 21 0 で一つのァ ド レ ス が発生されている期 間の前半で リ 一 ド制御信号が ド ラ イ バ 21 6 に送出 され、 その後半で ラ ィ -ト 制御信号が送出 される よ う ¾多少の 付加回路が設け られる。 ビ ッ ト a 5に リ 一 ド制御信号が 記憶されている場合は、 ア ド レ ス発生回路 210 で一つ のァ ド レスが発生されてい る期間中 リ 一 ド制御信号が 発生される。 お、 ROMa , b の ビ ッ ト a 7 はパ リ ティ ビ ッ ト であ る 。
第 5 図は第 1 の装置か ら の シ リ ア ル送信デー タ を R AM 3 0 0 に転送す る 際 の タ イ $ ングチ ャ ー ト であ j?、 シ リ ア ル タ イ ミ ン グク ロ ッ 'ク毎に ァ ド レ ス発生回路 210 で所定の ァ ド レ ス が発生され、 タ イ ミ ン グ制御回路 209 で発生された リ 一 ド制御信号発生中のス ト α — ブ信号 に よ って RAM 300 か ら格納すべき ァ ド レ ス に対応する 8 ビ ッ ト の デー タが読出 さ れ、 リ 一 ドモ ディ フ ァ イ ラ ィ ト 回路 21 4 で シ リ ア ル送信デー タ と の置換が行 なわ れたデー タ が、 ラ イ ト 制御信号発生中の ス ト α — ブ信 号に よ RAM 300 の元の ァ ド レス に転送され る 。
第 6 図は RAM 300 の受信情報を第 1 の装置に転送す る 際の タ イ ミ ン グチ ヤ 一 ト であ ) 、 タ イ ミ ン グ制御回 路で発生された リ 一 ド制御信号発生中のス ト ロ ー ブ信 号に よ j9 、 ア ド レ ス発生回路 210 で指定された RAM 300 の ァ ド レ ス の情報が読出 され、 マ ル チ プ レ ク サ 215 で 所定の ビ ッ ト が選択されて第 1 の装置 10に転送さ れる c 以下、 第 2 図示装置の作用を説明する。
① 第 1 の装置 10か ら第 2 の装置 20へ のデー タ 転送 1 ビ ッ ト の送信情報が第 1 の装置 10の端子 101 か ら送出 され る と 、 これ と 同期 した シ リ ア ル タ イ ミ ン グク ロ ッ ク に よ ]9 特定され る ビ ッ ト ァ ド レ ス カ ウ ン タ 206 の内 容に よ ]9 、 ア ド レ ス発生回路 210 で こ の送信情報を格 納すべき RAM 300 の ァ ド レ ス が発生され、 ビ ッ ト ァ ド レ ス.発生回路 211 で こ の送信情報を格納すべ き ビ ッ ト ア ド レ ス が発生され る。 ま た、 タ イ ミ ン グ制御回路 209 で リ ー ド制御信号 と これに続 く ラ イ ト 制御信号が発生 さ れ、 ス ト π — ブ信号発生回路 - 07 で発生された最初 の ス ト α — ブ信号に よ 、 上記送信情報を格納すべ き RAM 300 のァ ド レ ス の記 '慮 ff 報がバ ッ フ ァ 307 ， デ一 タ ノ、' ^ 220 ， ノ ッ フ ァ 221 を介 して ラ ッ チ 回路 222 及 び マ ル チ プ レ ク サ 215 に送出 さ れ る 。
リ ー ド モ デ ィ フ ァ イ ラ イ ト 回路 214 は ラ ッ チ回路 222 の 出 力に おけ る ビ ッ ト ア ド レ ス に対応する ビ ッ ト を レ シ ー バ 204 の送信情報で置換 し、 これを バ ッ フ ァ 223， デ一 タ ノく ス 220 ， ノ ッ フ ァ 308 を介 して RAM 300 に送 出 する。 こ の RAM 300 に加え られたデー タ は、 タ イ ミ ン グ制御回路 209 カゝ ら ラ イ ト 制御信号せ RAM 300 に送 出 さ れ且つス ト ロ ー ブ信号発生回路 207 で発生された ス ト ロ ー ブ信号が RAM 300 に入力された時点で RAM 300 に セ ッ ト さ れ る。
端子 201 に次の送信情報が入力される と、 こ の送信 情報と同期する シ リ ア ル タ イ ミ ン グク コ ッ ク に よ ]) ビ ッ ト ァ ド レ ス カ ウ ン タ 206 は歩進されているので、 こ の送信情報は RAM 30 0 の次の .ビ ッ ト位置に書込まれる。 ② 第 2 の装置 20か ら第 1 の装置 10への デー タ転送所 定数の送信情報の転送が終了 し、 次の シ リ ア ルタ イ ミ ン グク 口 ッ クカ ビ ッ ト 了 ド レ ス カ ウ ン タ 206 に入力さ れる と、 ア ド レ ス発生回路 21 0 は RAM 300 の受信領域 の先頭ア ド レ スを発生 し、 ビ ッ ト ア ド レ ス発生回路 211 は先頭の ビ ッ ト ァ ド レ スを発生 し、 タ イ ミ ン グ制御回 路 209 は リ 一 ド制御信号を発生する。 従って、 ス ト 口 ー ブ信号発生回路でス ト ロ ー ブ信号が発生されたタ イ ミ ン グで RAM 300 の受信領域の先頭ァ ド レ ス の情報が バ ッ フ ァ 307 ， デー タ ノ ス 220 ， バ ス 221 を介 してマ ルチ プ レ ク サ 215 に入力され、 マ ルチ プ レ ク サ 215 で ビ ッ ト ァ ド レ ス に対応 した 1 ビ ッ ト の受信情報が選択 されて ド ラ イ バ 205 に送出される。 次のシ リ ア ル タ イ ミ ン グク ロ ッ クが入力される と、 ビ ッ ト ァ ド レ ス カ ウ ンタ 206 は歩進されるので、 次は RAM 300 の先頭ァ ド レ ス の第 2 ビ ッ ト 目 の受信情報が ド ラ イ バ 205 を介 し 第 1 の装置 10に送出 される。 最後の受信情報の送出が -完了する と、 再び①の動作が行るわれる。 ' な お、 以上の実施例では RAM 3 00 の先頭ァ ド レ ス力 ら 順次送信情報を格納 し、 その後の受信領域か ら受信 情報を順次読取 る構成 と し たが、 ア ド レ ス発生回路 21 0 , ビ ッ ト ァ ド レ ス発生回路 21 1 ， タ イ ミ ン グ制御回路 209 の ビ ッ ト ア ド レ ス カ ウ ン タ 値に対応する 出力 を ROMを 書換えて変更する こ と に よ り 、 RAMの任意の ァ ド レ ス ' ビ ッ ト を送信領域 と し、 ま た受信領域 と する こ と がで き る も ので あ ]? 、 RAM 300 の情報配列が異 ¾ る シ リ ァ ルデー タ 転送に も 容易に適用 し得 る も のであ る。
ま た、 本実施例のデー タ 転送装置では、 第 1 の装置 力 らの シ リ ア ルデー タ を ビ ッ ト 毎に RAM 300 ^転透す る動作 と 、 RAM 30 0 の受信領域の デー タ を シ リ ア ルデ ー タ と して 1 ビ ッ ト ずつ第 1 の装置 10に転送する動作 と が行る われてい るが、 後者は必要に応 じて省略する こ と 力 Sで き る。
以上説明 した よ う に、 本発明は、 第 1 の装置か ら送 出 さ れ る シ リ ア ル デー タ の各 ビ ッ ト デー タ を各 ビ ッ ト デー タ に同期 して前記第 1 の装置か ら送出 さ れる ク 口 ッ ク 毎に第 2 の装置に設けた RAMの所定ァ ド レ ス の所 定 ビ ッ ト に転送する デー タ 転送装置であって、 前記ク ロ ッ ク で カ ウ ン ト ア ッ プ さ れる カ ウ ン タ と 、 該 カ ウ ン タ の出 力に対応 して前記 RAMのァ ド レ ス を発生する ァ ド レ ス発生回路 と 、 前記 カ ウ ン タ の出 力に対応 して前 記 RAMの一ァ ド レ ス 中の ビ ッ ト 位置を指定する為の ビ ッ ト 了 ド レ スを発生する ビ ッ ト ァ ド レ ス発生回路 と、 前記 カ ウ ン タ の出力 に対応 して リ ー ドサ イ ク ル と これ に続 く ラ イ ト サイ ク ルの為の タ イ ミ ン グ信号を 前記ァ ド レ ス発生回路の一ァ ド レ ス発生周期中に発生する タ イ ミ ン グ制御回路 と、 該タ イ ミ ン グ制御回路で規定さ れた リ ー ド サ イ ク ル中に前記 RAMか ら読出 された前記 ァ ド レ ス発生回路のァ ド レ ス に対応する パ ラ レ ルデー タ 中の複数の ビ ッ ト の内、 前記 ビ ッ ト ア ド レ ス発生回 路の ビ ッ ト ア ド レ ス で指定された ビ ッ ト 位置のデー タ を前記第 1 の装置か ら送出 された シ リ ア ルデー タ の対 応する ビ ッ ト デー タ で置換 し、 該置換 したパ ラ レ ルデ — タ を前記 タ イ ミ ン グ制御回路で規定された ラ イ ト サ ィ ク ル中に前記 RAMの元のァ ド レ ス に転送する..リ 一 ド モ デ ィ フ ァ イ ラ イ' ト 回路 と を具備 した も のであ ]? 、 第 1 の装置か ら送出 された シ リ ア ルデー タ を各 ビ ッ ト 毎 に第 2 の装置の RAMの所定ァ ド レ ス の所定 ビ ッ ト に転 送する こ と がで き る 。 従って、 RAMの内容は シ リ 了 ル 送信デー タ の 1 ビ ッ ト 毎に更新されるか ら、 RAM内容 を読取る こ と に よ 送信情報の内容を識別する第 2 の 装置は速やかに送信情報の識別が可能 と な る も のであ る。 特に、 ア ド レス発生回路 ， ビ ッ ト ア ド レ ス発生回 路 ， タ イ ミ ン グ制御回路に ROMを使用する こ と に よ 回路の '簡素化 と 、 リ ー ド ， ラ イ ト される RAMのァ ド レ ス ， ビ ッ ト の変更を容易に行な う こ と がで き る利点が あ る。

Claims

請 求 の 範 囲
第 1 の装置か ら送出 される シ リ 了 ル デ ー タ の 各 ビ ッ 卜 デー タ を各 ビ ッ ト デー タ に同期 して前記第 1 の装置 か ら送出 される ク 口 ッ ク毎に第 2 の装置に設けた RAM の所定ァ ド レ ス の所定 ビ ッ ト に転送する デー タ 耘送装- 置であって、
前記ク ロ ッ ク で カ ウ ン ト ア ッ プされる カ ウ ン タ と、 該カ ゥ ン タ の出力に対応 して前記 RAMの ァ ド レ スを 発生する ァ ド レ ス発生回路 と、
前記 力 ゥ ン タ の出 力に対 Ϊ5 して前記 RAMの 一 ァ ド レ ス 中の ビ ッ ト 位置を指定する為の ビ ッ ト ァ ド レ ス を発 生する ビ ッ ト ア ド レ ス発生回路 と 、
前記 カ ウ ン タ の出 力に対応 して リ 一 ドサ イ ク ル と こ れに続 く ラ イ ト サ イ ク ル の為の タ イ ミ ン グ信号を前記 ァ ド レ ス発生回路の 一ァ ド レ ス発生周期中 に発生する タ イ ミ ン グ制御回路 と 、
該タ イ ミ ン グ制御回路で規定された リ 一 ド サ イ ク ル 中に前記 RAMか ら読出 された前記ァ ド レ ス発生回路の 了 ド レ ス に対応する パ ラ レ ルデー タ 中の複数の ビ ッ ト の内、 前記 ビ ッ ト ァ ド レ ス発生回路の ビ ッ ト ァ ド レ ス で指定された ビ ッ ト 位置の デ一 タ を前記第 1 の装置か ら送出 された シ リ ア ルデー タ の対応する ビ ッ ト デー タ で置換 し、 該置換 したパ ラ レ ルデー タ を前記タ イ ミ ン グ制御回路で規定された ラ イ ト サ イ ク ル中 に前記 RAM の元のァ ド レ ス に転送-する リ ― ド モディ フ 了 ィ ラ イ ト 回路 と を具備 したこ と を特徵と する デー タ転送装置。
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