WO1981000315A1 - Microprogram controlled data processor - Google Patents

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WO1981000315A1
WO1981000315A1 PCT/JP1980/000167 JP8000167W WO8100315A1 WO 1981000315 A1 WO1981000315 A1 WO 1981000315A1 JP 8000167 W JP8000167 W JP 8000167W WO 8100315 A1 WO8100315 A1 WO 8100315A1
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data
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PCT/JP1980/000167
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Inventor
N Watanabe
K Satoh
Original Assignee
Fujitsu Ltd
N Watanabe
K Satoh
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/261—Microinstruction address formation

Definitions

  • the present invention is based on micro: 7 ° program.)) The use of controlled data processing devices, especially large-capacity control memory and complicated hardware. Further, the present invention relates to a data processing device capable of executing a machine instruction to which a supplementation 'code is added.
  • the data processing device is controlled by a microprogram.
  • a data processing device to be controlled a single or a plurality of microcontrollers corresponding to each machine instruction are provided. The following micros are available: ° Lock and ram. These microphone programs are stored in the control memory.] And when the machine instruction is executed, the microphone program corresponding to the machine life cooling is executed. The control memory is read out and executed by the mic mouth order register, and the control necessary to execute the machine order is performed.
  • control memory address of the microprogram required to execute the machine instruction without the command is It is required by using the operation code of the machine life society as the address data of the control memory. In other words, the control memory is accessed at the address represented by the operation 'code' part of the machine instruction set in the register. As a result, the leading micro instruction of the micro program corresponding to the machine instruction is read out to the micro instruction register and executed.
  • an extended instruction code that is, a sub-operation code
  • a machine instruction having such a supplementary operation code the operation of the machine instruction is performed in the same manner as in the conventional case. If the code part and the support operation 'code part' are combined and used as 'address of control memory' data, Very large capacity is required, and the hardware price of the data processing device increases. Moreover, the number of machine instructions is usually the number represented by the total number of bits of the operation code and sub-operation code! ) Because of the small size, even when such a large amount of control memory is used, only a part of the area where the microphone is actually stored is limited.
  • a primary object of the present invention is to eliminate the need for large amounts of control memory and complex, single-layered memory.
  • Another object of the present invention is to provide an extended
  • the purpose is to provide a control device.
  • a micro-instruction register for temporarily storing code, a selection device, and a logic operation means are provided.
  • a next address field is provided for each of the microcontroller instructions stored in the control memory and read out by the operation code.
  • An address control field is provided, and the selection device performs the sub-operation according to the content of the address control field. Select one of the 'index' codes, and the contents data of the next 'address' field and the selected sub-operation index Logical operation using the logical operation means by the logical operation means) and the next readout of the memory using the obtained next address data.
  • a data processing device is provided which is controlled by a microprogram which specializes in performing
  • the order register in which a machine instruction having a sub-operation and an operation code in addition to the operation code is set.
  • the operation code is used.
  • Subset where is set
  • the operation memory stored in the control memory is provided.
  • a next address field and an address control field are provided for the microinstruction read by the n-code.
  • the selection device reads the microinstruction register, and according to the contents of the output address lj control field of the output microcontroller, the suboperator, Select one of the sub-operation index codes set in the "Register Index" register and select The contents data of the 'custod address' field and the selected operation index code Logical operation using logical operation means!
  • a microphone opening program that specializes in reading out the control memory.
  • a data processing device controlled by D is provided.
  • the data processing device can execute a machine instruction having a subordinate period at a high speed by using a simple hardware.
  • FIG. 1 is a block circuit diagram schematically showing a data processing device controlled by a micro program according to the present invention.
  • FIGS. 2A and 2B are schematic diagrams showing examples of the format of the machine life society used in the data processing device of FIG. 1,
  • FIG. 3 is a block circuit diagram showing a first embodiment of a control unit used in the data processing device according to the present invention
  • Fig. 4 shows the format of the sub-operation index of the micro-instruction register used in the control unit shown in Fig. 3. Schematic diagram showing the
  • FIG. 5 is a block circuit diagram showing a second embodiment of the control kit used in the data processing device according to the present invention.
  • FIG. 6 is a block circuit diagram showing a third embodiment of the control unit used in the data processing device according to the present invention.
  • FIG. 7 is a block circuit diagram showing a fourth embodiment of the control unit used in the data processing device according to the present invention.
  • FIG. 1 shows an outline of a data processing device controlled by a microphone opening 7 ° program according to the present invention.
  • the data processing device shown in Fig. 1 is a main storage device that stores programs, rams, and various types of data that are composed of a series of machine instructions. And an arithmetic logic unit that performs data processing, Arithmetic and Logical Unit) 2, an input / output unit 3 that performs data input / output operations, and It has a control unit 4 that controls the execution of programs and the input / output operations of data.
  • various data and programs are input from the input / output unit 3 to the main storage device 1 and controlled by the control of the control unit 4.
  • the 0 control unit 4 is sequentially read out and decodes a series of machine orders, that is, programs, from the main memory 1 and decodes them, and the control signals necessary for the arithmetic logic unit 2 3 Execute the program.
  • the data obtained as a result of the execution is stored in the main storage device 1 or transferred to the input / output unit 3.
  • the control unit 4 executes the processing described below. It operates under the control of the microphone program.
  • dotted arrows schematically show the flow of control signals
  • solid arrows schematically show the flow of data.
  • FIG. 2 A and Fig. 2B show the data processing equipment of Fig. 1.
  • Fig. 2A is a sub-operation. Indicates the format of the machine life meeting without code, and the machine unit is an 8-bit operation 'code OP, a 4-bit operation register. Starter number, 4-bit index register number X 4-bit pace register number B, and 12-bit address data Consists of D
  • FIG. 2B shows the format of a machine instruction having a sub-operation code, which is an 8-bit operation code.
  • OP ⁇ 8-bit sub-operation code SUBOP, 4-bit space ⁇ Le, Star No.B, and 12-bit address 'Consists of data D.
  • a machine-operated operation with a sub-operation code SUBOP As shown in Table 1, a machine-operated operation with a sub-operation code SUBOP. There are three types of code OP in hexadecimal notation: "B2”, “ ⁇ 5", and "83". To each o. Sub-operation code SUBOP, which has the function to extend the function of machine instruction to the version code, is combined. For example, the operation code “B2” is one of the suboperation codes “0 2”, “03”, “04”,.... Operation '' OFI V WIFO Code "E5" is a suboperation code
  • machine instruction “B204” is SCK (Set Clock), that is, time-of-day and data. It has a function to set the clock at a desired time
  • machine lifecycle “B205J is a STCK (Store Clock), that is, a time-opened data clock. It has a function to accumulate time data in the main storage device.
  • FIG. 3 shows a first embodiment of a control kit in the data processing device of FIG.
  • an instruction register IR is a 32-bit register for storing a machine instruction read from the main memory. If the instruction register IR contains a machine assembly having a suppression operation, the instruction register IR will have 0 to 7 bits in the operation register IR. Operates as the section's code section 0P, and the instruction register
  • Control memory .CM consists of multiple blocks 0, 1, 2, ..., n! ), Each block is composed of 256 words. Each block 0
  • the micro-instruction register MIR is a 180-bit-length register in which the micro-instruction read from the control memory CM is stored.
  • the bit length of the opening instruction register MIR is the same as the longest block of the control memory CM, that is, the bit length of block 0.
  • the micro-instruction register MIR is a 11-bit long list corresponding to each part of the micro-instruction set therein.
  • Sub-operation index section SIX stores index data corresponding to the type of machine instruction having each sub-operation code.
  • the index data of the B2 instruction is stored in the 0 to 4 bit part of the index data B2, and the index of the E5 instruction is stored.
  • 'Data E 5 IDX is stored in 5 to 7-bit parts, and the index of 83 instructions.
  • Data 8 3 IDX is stored in 8 or 11 bits, and 2 or 5 The bit part is not used at present and is reserved for future function expansion.
  • the 16-bit or 16-bit portion of the micro-order register MIR is connected to the arithmetic logic unit ALU (FIG. 1), etc. It provides control signals necessary for execution, but detailed description is omitted. Decoder
  • the DEC is connected to the address control unit AC of the micro memory register MIR and decodes the code set in the address control unit AC.
  • the base address register BA temporarily stores the contents of the next address section NA of the microinstruction register MIR.
  • 11-bit length The register is
  • the suboperation latch SL is a machine assembly having a suboperation code and a plurality of bits for storing the type of machine assembly. Part (0th or 3rd bit).
  • the selection device SEL is one of the index data of the sub-operation index section S INX based on the contents of the sub-operation latch SL.
  • the adder ADD adds the output data from the space address register BAR and the output data from the selector SEL.
  • A4 and A5 are AND gates! )
  • OR 2 is an OR gate.
  • the register * register NAR is a register in which the address in the control memory CM of the microphone memory to be read next is set.
  • the operation of the control unit shown in FIG. 3 will be described. First, if the machine instruction read from the main memory into the instruction register IR is a board that does not have a suboperation code, the machine Operation 'Code OP is used as address' data, so that the microcontrol command can be used from the block 0 of the D control memory CM to the micro instruction. Read to register MIR.
  • the mic mouth register is a data processing unit, for example, a logic operation unit, in accordance with the contents of the MIC instruction.
  • the data set in the NAR is used as address data.
  • the next block of the control memory CM that is, block 1 is accessed, and the next macro instruction is executed by the micro instruction register.
  • the machine instruction read from the main storage device to the register register IR is executed by the suboperation code. If it is determined that the command has a password, the following control is performed.
  • Operation register The operation of the machine life meeting read out to the IR.
  • the control code is used as an address, and the control memory is blocked from block 0 of the CM.
  • the read instruction is read out and set in the micro order register MIR.
  • the microcontroller's address control field AC contains that the machine instruction is one of the machine instructions that have a suboperation code.
  • control information indicating the type of the machine instruction for example, B 2.
  • the corresponding bit section of the sub-operation 'latch SL is set via the decoder DEC. For example, if the machine instruction is B2, the 0th bit of the suboperation latch SL is set to a high level.
  • the contents data of the next address field of the micro order register MIR is stored in the base address via the line L2. . It is stored in the register BAR. Then, the sub-operation in the instruction register IR via line L3
  • the control memory CM is accessed again, and the control memory CM is blocked from block 0.
  • the instruction is read and stored in the microphone mouth register MIR. In this micro instruction, only the sub-operation index section S IN is valid. It is used as a ⁇ instruction, and all the remaining parts are ignored.
  • a plurality of index data is stored in the supplemental operation index section SIX. One of these index data is selected by the force selector SEL. That is, each end of the selection device SEL. Gates AO and A3 are sub-operations respectively.
  • each bit part 0 and 3 of the latch SL are connected to each other, for example, as described above, the 0-bit part of the sub-latch latch SL Is set to a high level, the index of the sub-operation index section S INK's B2 order. Data, that is, 0th or 4th bit data is selected.
  • the selected sub-operation index part The index data of these sub-operations and the Pace.
  • the next address data set in the address bar BAR is added by the adder ADD, and the resulting data is added to the AND gate A. 5 and network via OR gate OR 2
  • WIIO- Store address >> Set in the lexer NAR.
  • AND gate A5 is opened by a gate signal G2 from decoder DEC.
  • the next address information set in the next address register NAR is sent to the control memory CM via the line L5, and the control memory is sent to the next address information.
  • a micro instruction is read into the micro instruction instruction MIR and executed.
  • Next of the microinstruction read from the control memory CM * The contents of the address section NA are set in the next address register NAE. Then, the control memory CM is accessed using the contents data of the next address register NAR.
  • FIG. 5 shows a second embodiment obtained by modifying the embodiment of FIG.
  • the adders ADD and AND in the embodiment of FIG. Gates A4, A5 and OR. 4 gates A6, A7, A8, A9 and 2 ORs in place of gate OH2] 5.
  • a combination circuit consisting of the gates OR3 and OR4 is used.
  • the base 'address' register BAR has a 6-bit length. ??, the next address section NA of the micro instruction register MIR Only the upper 6 bits of the data can be stored.
  • the next address register, NAR is 11 bits, as in the embodiment of FIG. Although long, the upper 6 bits and lower 5 bits can be separately set by the outputs of OR gates OR 3 and OR 4 respectively.
  • the next key is set in the next register register NAR. It is created by a logical combination rather than by adding the data stored in the dress capa- sage address register BAR and the output data of the selector SEL. That is, the AND gates A7 and A9 are opened by the gate signal G2, and the data and the selector of the base address register BAH are opened.
  • the output of the SEL ie, the sub-location index
  • Set in the upper 6 bits and lower 5 bits of the NAR. C The nest where the upper and lower bits are set separately. Address.
  • the control memory CM is accessed by using the content data of the register NAR as one address data.
  • the gate signals G1 open the AND gates A6 and A8, and Next of the microinstruction register MIR.
  • the content data of the address section is divided into upper 6 bits and lower 5 bits, and OR gate OR 3
  • the data is transferred to the upper 6 bits and lower 5 bits of the next / end address / relay NAR via OR and OR4, respectively.
  • the contents of the next address section NA of the microinstruction register MIR remain unchanged as the next address.
  • the data is transferred to the register NAR and the access to the control memory CM is performed by the contents data: ⁇ .
  • Other operations are the same as in the embodiment of FIG.
  • FIG. 6 shows a third embodiment of the present invention.
  • the control memory CM1 is composed of a plurality of blocks 0, 1, 2,..., N, and each block is composed of, for example, 256 bits.
  • the word length of all blocks is 164 bits.
  • the control memory CM 2 is composed of, for example, 256 words, and each
  • the code is 16 bits long.
  • the micro-instruction register MIR has a length of 164-bits, which is the same as the length of each card in the control memory CM1. It has an address field NA, an address ij control field AC, and the like. Sub-operation index.
  • the register SIR is a sub-operation from the second control memory CM2.
  • A. Vv IPO No address / address / register BAR is used.
  • ⁇ Other circuit devices are the same as those in the embodiment of FIG. 3 and therefore have the same reference symbols.
  • the operation of the embodiment in FIG. 6 will be described.
  • the machine instruction is read from the main memory to the instruction register IR
  • the contents of the operation code OP of the instruction register IR are added to the data.
  • block 0 of the control memory CM 1 is accessed via the line LI 7
  • the microphone mouth corresponding to the content data is accessed.
  • the second control memory CM 2 is connected to the sub-operation via the line L 2 ′ using the contents data of the code section SUBOP as an address.
  • the micro instruction corresponding to the sub-operation code of the machine instruction that is, the sub-operation index. This is stored in the sub-operation index register SIR.
  • the sub-operation index register SIR is the microphone prescription register in the embodiment shown in FIG.
  • the format is the same as that of the sub-operation index section of the MIR, S INX]), which is the same as described above with reference to FIG.
  • This sub-operation data is decoded by the selector SEL using the data of the address control unit AC of the microphone instruction register MII ⁇ . It is selected directly from da DEC About The output of the selector SEL and the output of the next address section NA of the micro instruction register are added by an adder ADD, and the resulting next address is obtained. The data is stored in the next address register NAR via AND gate A5 and OR gate OR2.
  • FIG. 7 shows a fourth embodiment in which the embodiment of FIG. 6 is modified.
  • the adder ADD and the AND in the embodiment of FIG. Two ANDKs, one A8, A9 and one OR gate for the gates A4, A5 and OR gate OR2 A coupling circuit consisting of OR 4 is used.
  • the register NAR is 11 bits long, as in the embodiment of FIG. 5, and the upper 6 bits and lower 5 bits can be set separately. It is getting sick.
  • the next address is used.
  • the next address to be set in the register NAR is the next address of the Miku's MIR's next register.
  • the upper 6 bits of the P register It is created by the logical combination of the data of the selector and the output data of the selector SEL.
  • the next 6 bits of the next address, the register NAR are connected to the micro instruction register MIR 'via the line L6'. St.
  • the upper 6 bits of the address section NA that is, the data of bits 0 to 5 are transferred, and the lower 5 bits of the next address register NAR.
  • the gate is connected to an AND gate A9 which is opened by a gate signal G2 supplied from the decoder DEC and a selection device via an OR gate OR4. SEL output is transferred.
  • next address register NAR is stored in the upper 6 bits of the NAR, and the lower 5 bits of the next address section NA are the gate signal G.
  • a second control memory CM2 is provided in addition to the control memory CM1! ? , Control memory CM1 and second control memory
  • the data of the next address portion of the micro instruction register and the output data of the selection device are added or these data are respectively added.
  • the next address is obtained by using the upper and lower bits, but these data can be combined by other methods. .
  • the data processing device controlled by the microprogram according to the present invention is capable of converting a machine instruction having a sub-operation code into a simple one-to-one interface. It can be executed at high speed by using, and it is easy to change the function of the machine instruction by changing only the micro program stored in the control memory. You can do it.
  • the data processing device is an electronic computer

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Description

明 細
発明の名称
マ イ ク ロ プ ロ ク， ム に よ D 制御される デ ー タ 処理 技術分野
本発明は マ イ ク ロ ： 7° ロ グ ラ ム に よ ]) 制御される デ ー タ 処理装置、 特に大容量の制御 メ モ リ およ び複雑 なハ ー ド ウ ヱ ァ を用いる こ と な く 、 サ プオ ペ レ ー シ ョ ン ' コ 一 ドが付加された機械命令を実行する と と が可能な デ ー タ 処理装置に関する 。
背景技術
一般に、 マ イ ク ロ プ ロ グ ラ ム に よ ]3 制御される デ — タ 処理装置においては、 各 々 の機械命令に対応 し てそれぞれ単数ま たは複数の マ イ ク 口 命令カゝ ら な る マ イ ク ロ ：° ロ ク， ラ ム が用意されている 。 こ れ らの マ イ ク 口 プ ロ グ ラ ム は制御 メ モ リ に格納されてお ]? 、 機械命令 の実行の際に該機械命冷に対応する マ イ ク 口 プ ロ グ ラ ム が制御メ モ リ カ ら マ イ ク 口 命合 レ 'クス タ に読み出 されて実行され、 該機械命合の実行 必 要な制御が行なわれる 。
従来の マ イ ク ロ プ ロ グ ラ ム に よ 制御される デー タ 処理装置に おいては サ ブオ ペ レ ー シ ヨ ン 。 コ ニ ド を有 しな い機械命令 を実行する ため に必要 と される マ イ ク ロ プ ロ グ ラ ム の制御 メ モ リ · ァ ド レ スは該機 械命会のオ ペレ ー シ ョ ン · コ 一 ドを制御メ モ リ のァ ド レ ス · データ と して用いる こ と に よ って求めてい る 。 するわち制御メ モ リ を命合 レ ジ ス タ に セ ッ ト さ れた機械命令のオ ペレ ー シ ョ ン ' コ ー ド部分に よ つ て表わされる番地に ア ク セ スする こ と に よ って、 該 機械命会に対応する マ イ ク ロ プ ロ グ ラ ム の先頭のマ イ ク 口 命令がマ イ ク ロ命令レ ジス タ に読み出されて 実行される 。
しか し最近のデータ処理装置においては、 命会機 能を拡張するため、 上記オ ペ レ ー シ ョ ン · コ ー ド の 他に拡張命令 コ ー ドすなわちサブオ ペ レ ー シ ョ ン · コ ー ドを有する機械命合が用い られている 。 と ころ がこの よ う なサプオ ペ レ ー シ ョ ン · コ ー ドを有する 機械命令を実行するために、 前記従来形と 同様に、 該機械命令のオペ レ ー シ ョ ン 。 コ 一 ド部分およ びサ プオ ペ レ ー シ ョ ン ' コ 一 ド部分を結合 して制御メ モ リ のァ ド レ ス ' データ と して用いる も の とする と制 御メ モ リ に非常に大容量の も のを必要と し、 デー タ 処理装置のハ ー ド ウ ェ ア の価格が増加する 。 しかも 機械命令の数は通常該オペ レ ー シ ョ ン · コ ー ドぉょ び該サブオ ペレ ー シ ョ ン · コ ー ドの合計の ビ ッ ト 数 で表わされる数 よ ！） も かな ！） 小であるか ら、 この よ う な大容量の制御メ モ リ を使用 して も 実際に マ イ ク 口命合が格納される部分は一部分に限 られる こ と に
へ ί OMFI
/、、 V/ΙΙΌ ¾ ) N 制御メ モ リ の使用効率が悪い。
従って、 本発明の主要な 目的は、 大容量の制御メ モ リ およ び複雑なノ、一 ド ウ ヱ ァを用いる こ と な く 前
記のサ ブ オ ペ レ ー シ ョ ン · コ ー を有する機械命合
を高速度で実行する こ とが可能な マ イ ク ロ プロ ダ ラ ム に よ U 制御されるデ一 タ 処理装置を提供する こ と
である 。
また、 本発明の他の 目的は拡張された命会機能を
有 し、 かつ、 マ イ ク ロ プ ロ グ ラ ム の変更に よ っ て容
易に命合機能の変更を行な う ことができ るデー タ処
理装置を提供する こ と である 。
発明の開示
本発明においては、 オ ペ レ ー シ ョ ン · コ ー ドの外
にサ ブオペレ ー シ ョ ン · コ ー ドを有する機械命令が
セ ッ ト される命令 レジス タ と マ イ ク ロ 命合が格納さ
れた制御メ モ リ を具備する マイ ク ロ プ ロ グ ラ ムに よ
D制御されるデー タ処理装置におい て 、 '該命令 レ ジ ス タ に セ ッ ト された機械命令のオ ペ レ ー シ ョ ン · コ 一 ドを用 て該制御メ モ リ から読み出されたマ イ ク 口 命令およ び該機械命令のサ ブオ ペレ ー シ ョ ン 。 コ
一 P に も と づ き該制御メ モ リ か ら読み出されたマ イ
ク ロ 命令に含まれる サ プ ォ ペ レ 一 シ ョ ン ' イ ン デ ジ ク ス 。 コ — ドを一時記憶する マ イ ク ロ 命令 レ ジ ス タ と、 選択装置 と、 論理演算手段 と を設ける と と も に. S£ ―、 O PI
觸 ' 該制御メ モ リ に格納され該オ ペ レ ー シ ョ ン · コ 一 ド に よ D読み出される該マ イ ク 口命令の各々にネ ク ス ト · ア ド レ ス · フ ィ ール ド と ァ ド レ ス 御 フ ィ ー ル ドを設け、 該選択装置は該ァ ド レ ス制御フ ィ ー ル ド の内容に応 じて該サブオ ペレ ー シ ョ ソ 。 イ ンデ ッ ク ス ' コ ー ド の 1 つを選択 し、 該ネ ク ス ト ' ア ド レ ス' フ ィ ー ル ドの内容デー タ と選択されたサブオペレ ー シ ョ ン · イ ンデ ッ ク ス · コ ー ドと を該論理演算手段 を用いて論理演算する こ と に よ )得 られた次回ァ ド レ ス · デー タ を用いて制^] メ モ リ の次回の読み出 し を行 う よ う に したこ と を特徵 とする マ イ ク ロ プロ グ ラ ム に よ ]?制御されるデータ処理装置が提供され る o
ま た本発明においては、 オ ペ レ ー シ ヨ ン · コ ー ド の外にサ ブオ ペ レ ー シ， ョ ン · コ ー ドを有する機械命 令がセ ッ ト される命会 レ ジス タ と マ イ ク 口 命令が格 納された制御メ モ リ を具備する マ イ ク π プ ロ グ ラ ム に よ 制御されるデー タ処理装置におい て、 該オ ペ レ ー シ ョ ン · コ—— ドを用いて該制御メ モ リ か ら読み 出された該マ イ ク 口命会を一時記憶する マ イ ク ロ 命 令レ ジス タ と 、 該サ ブオ ペ レ ー シ ョ ン • コ ー ドを用 い て読み出される複数のサ ブォ ペ レ 一 シ ヨ ン ' イ ン デ ッ ク ス · コ ー ドが格納されている第 2 制御メ モ リ と、 該第 2 制御メ モ リ の出力がセ ッ ト される サ ブ · 才 ペ レ ー シ ョ ン · ィ ン デ ッ ク ス · レ ジス タ と 、 選択 装置 と 、 論理演算手段 と を設ける と と も に、 該制御 メ モ リ に格納 され該ォ ペ レ ー シ ヨ ン · コ ー ドに よ つ て読み出 される該マ イ ク ロ 命令に ネ ク ス ト ' ア ド レ ス . フ ィ 一 ル ド と ア ド レ ス制御 フ ィ 一 ル ドを設け、 該選択装置は マ イ ク ロ 命令 レ ジ ス タ に読み.出 された 該マ イ ク Π 命合の該ァ ド レ ス lj御 フ ィ ー ル ドの内容 に応 じ て該サブオ ペ レ一 、シ ヨ ン · イ ン デ ッ ク ス ' レ ジ ス タ に セ ッ ト された該サ ブオ ペ レ ー シ ョ ン · イ ン デ ッ ク ス · コ ー ドの 1 つを選択 し、 該ネ ク ス ト ' ァ ド レ ス ' フ ィ ー ル ド の内容デー タ と 該選択されたサ プオ ペ レ ー シ ョ ン · ィ ン デ ッ ク ス · コ ー ド と を該論 理演算手段を用いて論理演算する こ と に よ ！） 得 られ た次回 ァ ド レ ス · デ一 タ を用いて制御 メ モ リ の次回 の読み出 しを行な う .よ う に した こ と を特徵 とする マ イ ク 口 プ ロ グ ラ ム に よ D 制御される デー タ 処理装置 が提供される 。
したが っ て、 本発明に係る デー タ 処理装置はサ ブ 才 ペ レ シ ン ドを有する機械命令を簡単な ハ ド ウ ヱ ァ を用 いて高速で実行する こ と がで き る と と も に、 制御メ モ リ に記憶された マ イ ク ロ プ ロ グ ラ ム のみの変更に よ つ て機械命合の機能の変更を容 易に行 な う こ と がで き る
図面の簡単な説明
G 1 第 1 図は、 本発明に係る、 マ イ ク ロ プ ロ グ ラ ム に よ ]?制御されるデータ処理装置の概略を示すプロ ッ ク回路図、
第 2 図 A および第 2 図 B は、 第 1 図のデータ処理 装置に用い られる機械命会のフ ォ ー マ ツ ト の例を示 す概略図、
第 3 図は、 本発明に係るデー タ処理装置に用い ら れる制御ュニ ッ ト の第 1 実施例を示すプロ ッ ク 回路 図、
第 4 図は、 第 3 図の制御ュニ ッ ト に用い られてい る マ イ ク ロ 命令レ ジ ス タ の サ ブオ ペ レ ー シ ョ ン · ィ ン デ ッ ク ス部の フ ォ 一マ ッ ト を示す概略図、
第 5 図は、 本発明に係るデー タ処理装置に用い ら れる制御ュ - ッ ト の第 2 実施例を示すブ口 ッ ク回路 図、
第 6 図は、 本発明に係るデータ処理装置に用い ら れる制御ュ ニ ッ ト の第 3 実施例を示すプロ ッ ク回路 図、 そ して
第 7 図は、 本発明に係るデータ処理装置に用い ら れる制御ュ ニ ッ ト の第 4 実施例を示すブロ ッ ク 回路 図である 。
発明を実施するための最良の形態
以下添付の図面を参照 して本発明の実施例を説明 する 。 第 1 図は本発明に係る マ イ ク 口 7° ロ グ ラ ム に よ 制御されるデータ処理装置の概略を示す。 第 1 図に 示されるデー タ処理装置は一連の機械命令に よ 構 成される プ ロ ク， ラ ム および各種データ を記憶する主 記憶装置 · 1 、 7° ロ グ ラ ム を実行 し各種演算およびデ ー タ処理を行な う 演算論理ュ ニ ッ 卜 、 Ar i t hme t i c a n d Lo g i c Un i t ) 2 、 デ - - タ の入出力動作を行な う入出力ユニ ッ ト 3 、 およ び、 プ ロ グ ラ ム の実行お よびデー タ の入出力動作の制御を行な う 制御ュ ニ ッ ト 4 を具備する 。
第 1 図のデータ処理装置においては 、 制御ュ ク ト 4 の制御に よ ]?入出力ュニ ッ ト 3 か ら各種データ およ びプ ロ グ ラ ム が主記憶装置 1 に入力されかつ蓄 積される 0 制御ユ ニ ッ ト 4 は主記憶装置 1 から一連 の機械命合すなわちプ ロ グ ラ ム を順次 lmみ出 して解 読 し、 演算論理ユ ニ ッ ト 2 に必要な制御信号を送る こ と に よ ]3 該プ ロ グ ラ ム を実行する 。 実行の結果得 られたデー タは主記憶装置 1 に記憶されあるいは入 出力ュ ニ ッ ト 3 に転送され ·¾ o . H nL y ー タ処 において、 制御ュ ニ ッ ト 4 は後述の よ う にマ イ ク 口 プ ロ ダ ラ ム の制御に よ っ て動作する 。 ¾お、 第 1 図 において点線矢印は制御信号の流れを、 実線矢印は デー タ の流れを概略的に示す。
第 2 図 A および第 2 図 B は第 1 図のデー タ処理装 置に用い られ、 各 々 3 2 ビ ッ ト の長さ を有する機械 命会 コ ー ドの フ ォ ーマ ツ ト の例を示す。 第 2 図 Aは サブオペ レ ー シ ョ ン 。 コ 一 ドを有 しない機械命会の フ ォ ーマ ツ ト を示 し、 該機械侖合は 8 ビ ッ ト のオペ レ ー シ ヨ ン ' コ ー ド OP 、 4 ビ ッ ト の演算 レ ジ ス タ 番号 、 4 ビ ッ ト の イ ン デ ッ ク ス · レ ス タ番号 X 4 ビ ッ ト のペー ス · レ ジ ス タ番号 B 、 および 1 2 ビ ッ ト のァ ド レ ス · デー タ D からなる 。 第 2 図 B はサ ブオペレ ー シ ョ ン · コ ー ドを有する機械命令の フ ォ 一マ ツ ト を示 し、 該機械命令は 8 ビ ッ ト の ォ ペ レ 一 シ ョ ン . コ ー ド OP ヽ 8 ビ ジ ト の サ ブオ ペ レー シ ョ ン · コ ー ド SUBOP 、 4 ビ ッ ト の ペ ー ス 《 レ 、 ス タ 番 号 B、 およ び 1 2 ビ ッ ト のァ ド レ ス ' デー タ D か ら な る 。
サブオペレ ー シ ョ ン · コ ー ドを有する機械命令の 例が第 1 表に示されている。
ΟΜΡΙ
WIPO 1
OP SUBOP 機 能
B2 02 STIDP
B2 03 STIDC
B2 04 SCK
B2 05 STC
* •
• •
攀 • •
«
B2 22 I PTE
B2 D8 SRT
B2 D9 STRT
E5 01 TPROP
83 01 LOAD FCR
83 02 STORE FCR
83 40 CPA 第 1 表に示される よ う に、 サブオ ペ レ ー シ ョ ン · コ ー ド SUBOP を有する機械命合のオ ペ レ ー シ ョ ン 。 コ ー ド OP と しては 1 6 進表示で 「B 2」 ， 「Ε 5」 ， および 「8 3」 の 3 種類の も のがある 。 それぞれのォ へ。 レ ー シ ョ ン · コ ー ドに対 して機械命令の機能を拡 張する機能を もつサ ブ オ ペ レ ー シ ョ ン · コ ー ド SUBOP が組合せ られる。 例えば、 オ ペ レ ー シ ョ ン · コ ー ド 「B 2」 はサ ブ ォ ペ レ 一 シ ョ ン · コ ー ド 「0 2」 ， 「0 3」， 「04」 ， …の内の 1 つと結合され、 オ ペ レ ー シ ョ ン ' O FI V WIFO コ ー ド 「E 5」 はサ ブオ ペレ ー シ ョ ン · コ ー ド
と結合され、 オ ペ レ ー シ ョ ン ' コ ー ド 「8 3」 はサ ブ オ ペ レ ー シ ョ ン * コ ー ド 「0 1」 , 「0 2」 ， 「40」 の 内の 1 つと結合される。 上記の機械命令は第 1 表右 攔に示される よ う る機能を有する 。 例えば、 機械命 令 「B 20 4」 は SCK ( Set Clock ) 即ち、 タ イ ム ' ォ ブ ， デー 。 ク ロ ッ ク を所望の時刻にセ ッ ト する機 能を有 し、 また機械命会 「B 20 5J は STCK ( Store Clock ) 即ち、 タ イ ム · ォ プ ' デー · ク ロ ッ クから の時刻データ を主記憶装置に蓄積する機能を有する。
第 3 図は、 第 1 図のデータ処理装置における制御 ュ - ッ ト の第 1 実施例を示す。 第 3 図におい て命令 レ ジ ス タ IRは主記憶装置か ら読み出された機械命 令が格納される 3 2 ビ ッ ト 長の レ ジ ス タ である 。 該 命令 レ ジ ス タ IRは サ プ ォ ペ レ シ ヨ ン ー ドを 有する機械命会が格納されている場合は、 該命令レ ジ ス タ IR の 0 ない し 7 ビ ト の部分がオペレ ー シ ヨ ン ' コ ー ド部 0P と して動作 し、 該命令 レ ジ ス タ
IR の 8 ¾い し 1 5 ビ ッ ト の部分がサ ブ オ ペ レ ー シ ヨ ン ' コ ー ド部 SUBOP と して動作 し、 該命令 レ ジ ス タ IR の 1 6 ¾い し 3 1 ビ ッ ト の部分がオ ペ ラ ン ド 指定部 OSP と して動作する 。 制御メ モ リ .CMは複数 のプロ ッ ク 0 ， 1 ， 2 , … ， n か らな ！） 、 各ブロ ッ クは 2 5 6 ヮ ー ドで構成される 。 プ ロ ッ ク 0 の各 ヮ
OMPI
/., W1FO 一 ドは 1 8 0 ビ ッ ト の長さを有 し、 その他のブロ ッ ク 1 , 2 , ··· , n の各ワ ー ドは 1 6 4 ビ ッ ト 長であ る。 プロ ッ ク 0 の各ワ ー ドのみ他のブロ ッ クの各ヮ 一 ドよ ]? も ビ ッ ト 長が大であるのはプロ ッ ク 0 には 後に述べる サ ブオ ペ レ ー シ ョ ン · ィ ン デ ッ ク ス · デ ータが蓄積されているためである 。 マ イ ク 口命令レ ヅ ス タ MIRは制御メ モ リ CM力 ら読み出されたマ イ ク ロ命令が格納される 1 8 0 ビ ッ ト 長の レ ジ ス タ で あ って、 該マ イ ク 口 命令 レ ジ ス タ MI R の ビ ッ ト 長は 制御メ モ リ CMの最長の プロ ッ ク即ちブロ ッ ク 0 の ビ ッ ト 長 と 同 じにされている。 マ イ ク ロ 命令 レ ジ ス タ MIRはそこにセ ッ ト される マ イ ク ロ命令の各部に 対応 して 1 1 ビ ッ ト 長のネ ク ス ト 。 ァ レ ス指定部 NA 、 5 ビ ッ ト 長のァ ド レ ス制御部 AC 、 およ び 1 6 ビ ッ ト 長のサ ブ オ ペ レ ー シ ョ ン · ィ ン デ ッ クス部 S IKX等を有する。 サブオ ペレ ー シ ョ ン · イ ンデ ッ クス部 S I Xには各々 のサブオ ペ レ ー シ ョ ン · コ ー ドを有する機械命令の種類に対応 して ィ ン デ ッ ク ス · データが記憶される。 第 4 図に示される よ う に B 2 命令のィ ン デ ッ ク ス · デ ー タ B 2 IDX が 0 ない し 4 ビ ッ ト の部分に格納され、 E 5 命令の イ ン デ ッ ク ス' デ ー タ E 5 IDXが 5 ¾い し 7 ビ ッ ト の部分に格納さ れ、 8 3 命令のイ ン デ ッ ク ス 。 デー タ 8 3 IDXが 8 る い し 1 1 ビ ッ ト の部分に格納され、 2 い し 5 ビ ッ ト の部分は現在使用せず、 将来の機能拡張に備 えるための予約部分と されている 。 ま た、 第 3 図に おいて マ イ ク ロ命合レ ジス タ MIR の 1 6 ない し 1 63 ビ ッ ト の部分は演算論理ュ ニ グ ト ALU ( 第 1 図 ） 等 に接続され命令の実行に必要な制御信号を提供する も のであるが、 詳細な説明は省略する 。 デコ ーダ
DEC はマ イ ク ロ命会レ ジス タ MIRのァ ド レ ス · 制御 部 AC に接続され該ァ ド レ ス制 部 AC に セ ッ ト され たコ ー ドを解読する。 ベ ー ス · ァ ド レ ス · レ ジ ス タ BA は マ イ ク ロ命令レ ジス タ MIR の ネ ク ス ト ' ア ド レ ス部 NA の内容を一時的に記憶する 1 1 ビ ッ ト 長 の レ ジス タ である 。 サ ブオ ペ レー シ ョ ン · ラ ッ チ SL はサ ブオペレ ー シ ョ ン · コ ー ドを有する機械命会で ある こ と およ び該機械命会の種類を記憶するための 複数の ビ ッ ト 部分 （ 第 0 ない し第 3 ビ ッ ト ） か らな る。 選択装置 SELは上記サブォ ペ レ 一 シ ョ ン · ラ ッ チ SL の内容に基づいてサブオ ペレ ー シ ョ ン · イ ン デ ッ ク ス 部 S INX の イ ン デ ッ ク ス · デー タ の 1 つを 選択する も のであ ]? 、 4 個のア ン ド · ゲー ト A O な い し A 3 および 1 個のオ ア ' ゲー ト OR 1 からなる 。 加算器 ADD はペー ス · ァ ド レ ス · レ ジ ス タ BAR ら の出力デー タ と選択装置 SEL か らの出力データ を加 算する も のである 。 A 4 , A 5 はア ン ド . ゲー ト で あ！） 、 OR 2 はオ ア · ゲ ー ト である。 ネ ク ス ト . ァ 一 ΟΜΡΙ ド レ ス * レ ジ ス タ NAR は次に読み出される マ イ ク 口 命会の制御メ モ リ CMにおける ァ ド レ ス が セ ッ ト さ れる レ 'ク ス タ である 。
第 3 図に示される制御ュニ ッ ト の動作を説明する。 ま ず、 主記憶装置か ら命令 レ ジ ス タ IR に読み出さ れた機械命令がサ ブオ ペ レ ー シ ョ ン · コ ー ドを有 し い命会である場合には、 該機械命会のオペレ ー シ ョ ン ' コ ー ド OP を ァ ド レ ス ' データ と して用いる こ と に よ D 制御メ モ リ CMのプロ ッ ク 0 か らマ イ ク 口 命合がマ イ ク ロ 命令 レ ジ ス タ MIR に読み出される。 マ イ ク 口 命合レ ジ ス タ は該マ イ ク η命令の内容に応 じてデー タ処理装置各部例えば論理演算ュ - ッ ト
ALU に制御信号を送 ]? 該機械命会を'実行する。 該機 械命会の実行が 1 マ イ ク ロ 命令で完了する場合には、 次の機械命合が主記憶装置から命令 レ ジ ス タ IR に 読み出され、 該機械命合のオペレ ー シ ョ ソ · コ ー ド を ァ ド レ ス と して制御メ モ リ CMか ら前記と同様に マ イ ク ロ 命会が読み出される 。 前記機械命会が 1 マ ィ ク 口命令で完了 しない場合にはマ イ ク 口命令レ ジ ス タ MIR の ネ ク ス ト · 了 ド レ ス部 ] ΓΑ の内容デ ー タ ： ^ ア ン ド ' ケ、、 一 ト A 4 およ びオ ア · ケ、'一 ト OR 2 を 介 してネ ク ス ト ' ァ ド レ ス · レ ジ ス タ NAR にセ ッ ト され、 次いでこのネ ク ス ト 。 ァ ド レ ス 。 レ ジ ス タ
NAR にセ ッ ト されたデー タ を ァ ド レ ス · データ と し て用いる こ と に よ ]?制御メ モ リ CM の次のプ ロ ッ ク、 即ちプロ ッ ク 1 を ア ク セ ス して次のマ イ ク ロ命会が マ イ ク ロ 命令レ ジ ス タ MIR に読み出されて実行され 次に、 第 3 図におい て、 主記憶装置か ら命会レ ジ ス タ IR に読み出された機械命合がサ ブオ ペ レ ー シ ョ ン · コ ー ドを有する命合である場合には次の如き 制御が行なわれる 。 命合 レ ス タ IRに読み出され た機械命会のオ ペ レ ー シ .ョ ン · コ ー ド を ァ ド レ ス と して制御メ モ リ CMのブロ ッ ク 0 か らマ イ ク ロ 命会 が読み出され、 マ イ ク ロ 命合レ ジ ス タ MIR に セ ッ ト される 。 該マ イ ク ロ 命会のァ ド レ ス制御フ ィ ー ル ド AC には該機械命令がサ ブ オ ペ レ ー シ ョ ン · コ ー ド を有する機械命令の 1 つである こ と およ び該機械命 令の種類、 例えば B 2 、 を示す制御情報が含まれて いる 。 この制御情報に よ ってデコ ーダ DEC を介 して サ ブ オ ペ レ ー シ ョ ン ' ラ ッ チ SL の対応する ビ ッ ト 部がセ ッ ト される 。 例えば該機械命令が B 2 であれ ばサ ブ オ ペ レ ー シ ョ ン · ラ ツ チ SL の第 0 ビ ッ ト 部 が高レ ベ ル に セ ッ ト される 。 一方、 マ イ ク ロ 命合 レ ジ ス タ MIR の ネ ク ス ト · ァ ド レ ス · フ ィ ー ル ド お の内容デー タがラ イ ン L 2 を介 してベー ス · ァ ド レ ス 。 レ ヅ ス タ BAR に記憶される 。 次いで ラ イ ン L 3 を介 して命令レ ジ ス タ I R におけるサブオ ペレ ー シ
Ο ΡΙ ヨ ン . コ ー ド SUBOP を ァ ド レ ス ' データ に用いる こ と に よ D 再び制御メ モ リ CMがア ク セ ス さ れ該制御 メ モ リ CMの ブロ ッ ク 0 か ら マ イ ク ロ 命令が読み取 られて マ イ ク 口 命合 レ ジス タ MIR に格納される 。 こ のマ イ ク ロ 命令はサブオ ペ レ ー シ ョ ン · イ ンデ ッ ク ス部 S IN のみが有効 ¾ も の と して用い られ、 残 ]) の部分はすべて無視される 。 該サ プオ ペ レ ー シ ョ ン イ ンデ ッ ク ス部 S I X には第 4 図を参照 して説明 し た よ う に複数の ィ ン デ ッ ク ス · デー タ が記憶されて いる 。 これ らの イ ンデ ッ ク ス · デー タ の内の 1 つ力 選択装置 SEL で選択される 。 即ち、 選択装置 SEL の 各ア ン ド 。 ゲー ト A O い し A 3 はそれぞれサ ブォ ペ レ ー シ ョ ン 。 ラ ツ チ SL の各 .ビ ッ ト 部 0 ¾い し 3 と 接続されている ので、' 例えば前記の よ う にサ ブォ ペ レ 一 シ ヨ ン · ラ ツ チ SL の第 0 ビ ッ ト 部が高 レ ぺ ル に セ ッ ト されておればサ ブオ ペ レ ー シ ョ ン · ィ ン デ ッ ク ス 部 S INK の B 2 命合の イ ン デ ッ ク ス 。 デー タ 即ち第 0 な い し 4 ビ ッ ト のデー タ が選択される 。
こ の よ う に して選択装置 SEL に よ ]J 選択されたサ ブオ ペ レ ー シ ョ ン · イ ン デ ッ ク ス部：^ ら の イ ン デ ッ ク ス · デー タ と ヽ 先に ペ ー ス 。 ァ ド レ ス · レ 'ク ス タ BAR に セ ッ ト された次回 ァ ド レ ス ' デ ー タ が加算器 ADD で加算され、 その結果得 られたデー タ がア ン ド' ゲー—ト A 5 お よ びオ ア · ゲー ト OR 2 を介 してネ ク
OMPI
WIIO - ス ト · ア ド レ ス 》 レ 'クス タ NAR に セ ッ ト される 。 こ の場合、 ア ン ドゲ ー ト A 5 はデ コ ー ダ DEC か ら のゲ ー ト 信号 G 2 に よ っ て開かれる 。 ネ ク ス ト · ァ ド レ ス · レ ジ タ NAR に セ ッ ト された次回ァ ド レ ス情報 が ラ イ ン L 5 を介 して制御メ モ リ CM に送 られ、 該 制御メ モ リ CM の ブ ロ ッ ク 1 からマ イ ク ロ 命令がマ イ ク 口 命令レ 'クス タ MIR に読み取られて実行される < さ らに多 ぐ のマ イ ク ロ命令が必要る場合には、 制 御メ モ リ CMか ら読み出されたマ イ ク ロ 命令のネ ク ス ト * ァ ド レ ス部 NA の内容データがネ ク ス ト · ァ ド レ ス · レ ジス タ NAE に セ ッ ト され、 該ネ ク ス ト · ァ ド レ ス · レ ジス タ NAR の内容デー タ を用いて制御 メ モ リ CM の ア ク セ ス が行なわれる 。
第 5 図は、 第 3 図の実施例を変形 した第 2 実施例 を示す。 該第 2 実施例においては、 第 3 図の実施例 における加算器 ADD 、 ア ン ド 。 ゲー ト A 4 , A 5 お よ びオ ア 。 ゲー ト OH 2 の代 ]5 に 4 個の ア ン ド · ゲ ー ト A 6 , A 7 , A 8 ， A 9 およ び 2 個のオア 。 ケ ー ト OR 3 , OR 4 カゝ ら な る結合回路が用い られてい る 。 また、 ベ ー ス ' ァ ド レ ス ' レ ジ ス タ BAR 6 ビ ッ ト 長にされてお ]?、 マ イ ク ロ 命令 レ ジ ス タ MIR の ネ ク ス ト · ァ ド レ ス部 NA の上位 6 ビ ッ ト のみを記 憶する こ と がで き る 。 ネ ク ス ト ' ァ ド レ ス · レ ジ ス タ NARは第 3 図の実施例の も の と 同様に 1 1 ビ ッ ト 長であるが、 上位 6 ビ ッ ト と下位 5 ビ ッ ト がそれぞ れオ ア · ゲー ト OR 3 および OR 4 の出力によ って別 別にセ ッ ト できる よ う にな つている 。
第 5 図の第 2 実施例においては、 サブオペレ ー シ ヨ ン · コ ー ドを有する機械命合の場合に、 ネ ク ス ト' ァ レ ス · レ ジス タ NAR に セ ッ ト される次回ァ ド レ ス カ ペ ー ス · ァ ド レ ス · レ ジ ス タ BAR に蓄積された デー タ と セ.レク タ SEL の出力データ と の加算でな く 論理的結合に よ っ て作 られる。 即ち、 ゲー ト 信号 G 2 によ ってア ン ド ' グー ト A 7 および A 9 カミ開か れ、 ベ ー ス · ァ ド レ ス · レ ジス タ BAH の デ ー タ お よ びセ レ ク タ SEL の出力 （ 即ち、 サ ブ オ レ ー シ ョ ン ィ ン デ ッ ク ス ） がそれぞれオア · ゲ一 ト OR 3 およ び OR 4 を経てネ ク ス ト · ァ ド レス · レ ジ ス タ NAR の上位 6 ビ ッ ト およ び下位 5 ビ ッ ト にセ ッ ト される c この よ う に上位ビ ッ ト と下位ビ ッ ト と が別々にセ ッ 卜 されたネ ク ス ト 。 ァ ド レ ス 。 レ ジス タ NAR .の内容 デー タ を 1 つのァ ド レ ス ' データ と して用いる こ と に よ っ て制御メ モ リ CMのア ク セ ス が行なわれる 。
サ ブオ ペ レ ー シ ョ ン · コ ー ドを有 しな い機械命令 の場合には、 ゲー ト 信号 G 1 に よ ってア ン ド ' ゲ一 ト A 6 , A 8 が開かれ、 マ イ ク ロ命令 レ ジ ス タ MIR の ネ ク ス ト 。. ァ ド レ ス部の内容デー タが上位 6 ビ ッ ト と下位 5 ビ ッ ト に分け られてオ ア ' ゲー ト OR 3 と OR 4 を経てそれぞれネ ク ス ト · 了 ド レ ス · レ -ク ス タ NAR の上位 6 ビ ッ ト と下位 5 ビ ッ ト に転送され る 。 その結果、 マ イ ク ロ命令レ ジ ス タ MIR のネ ク ス ト · ァ ド レ ス部 NA の内容がそのま ま ネ ク ス ト · ァ ド レ ス 。 レ ジ ス タ NAR に転送され、 かつその内容デ ー タ に よ っ て制御メ モ リ CM の ア ク セ ス ：^行るわれ る 。 その他の動作は第 3 図の実施例と 同 じであるか ら省略する 。
第 6 図は本発明の第 3 の実施例を示す。 この実施 例においては、 2 つの制御メ モ リ CM 1 および CM 2 が設け られている 。 制御メ モ リ CM 1 は複数のプロ ッ ク 0 , 1 , 2 , ··· ， n か らな 、 各々 のブロ ッ ク は例えば 2 5 6 ヮ — ドで構成される 。 すべてのブロ ッ クの ワ ー ド長は 1 6 4 ビ ッ ト であ る 。 制御メ モ リ CM 2 は例えば 2 5 6 ワ ー ドで構成され、 各々 の ヮ
ー ドは 1 6 ビ ッ ト 長である。 マイ ク ロ 命令レ ジス タ MIR'は制御メ モ リ CM 1 の各ヮ ー 'ドの ヮ—— ド長と 同 じ く 1 6 4 ビ ッ ト の長さを有 し、 ネ ク ス ト ' ァ ド レ ス · フ ィ 一ル ド NAヽ ァ ド レ ス ij御フ ィ 一ル ド AC等 を有する。 サブオ ペ レ ー シ ョ ン · イ ン デ ッ ク ス 。 レ ジス タ S IRは第 2 制御メ モ リ CM 2 か らのサブオペ
レ ー シ ヨ ン · イ ン デ ッ ク ス ' デ ー タ ：^格納される
1 6 ヒ ッ ト 長のレ ジ ス タ である 。 ま た、 本実施例に おいては第 3 図、.第 5 図の実施例に含まれている べ
-' - " 〇 '-： H
, A. Vv IPO ー ス · ァ ド レ ス · レ ジ ス タ BARが用い られていない < その他の回路装置は第 3 図の実施例の も の と同 じで あるので同 じ参照記号が付け られている 。
第 6 図の実施例の動作を説明する 。 主記憶装置か ら命合レ ジ ス タ IR に機械命合が読み出される と、 命 令レ ジ ス タ IR の オ ペ レ ー シ ョ ン · コ ー ド部 OP の内 容デー タ を ァ ド レ ス と して ラ イ ン L I 7を介 して制御 メ モ リ CM 1 の プ ロ ッ ク 0 が ア ク セ ス'され、 該内容 デー タ に対応する マ イ ク 口 命合がマ イ ク n命合 レジ ス タ Mli^に読み出される 。 これと 同時にサ ブ オ ペ レ ー シ ヨ ン . コ ー ド部 SUBOP の内容デー タ をァ ド レ ス と して ラ イ ン L 2'を介 して第 2 制御メ モ リ CM 2 が ア ク セ ス さ れ、 該機械命令のサブオ ペレ ー シ ョ ン · コ ー ドに対応する マ イ ク ロ 命令即ちサブオ ペ レ ー シ ヨ ン · イ ンデ ッ ク .ス ' デー タが読み出されサブオペ レ ー シ ョ ン · イ ン デ ッ ク ス · レ ジ ス タ S I R に格納さ れる 。 サ ブ オ ペ レ 一 シ ョ ン · イ ン デ ッ ク ス · レ ジ ス タ S IRは第 3 図の実施例のマ イ ク 口 命会 レジス タ
MIR の サ ブ オ ペ レ ー シ ョ ン · イ ン デ ッ ク ス部 S INX と同 じ フ ォ ーマ ツ ト にな っ てお ]) 、 第 4 図を用いて 前記 した通 である。 このサブオペレ ー シ ョ ソ · ィ ン デ ッ ク ス ' デー タ は、 選択装置 SEL において、 マ イ ク 口 命令 レ ジ ス タ MII^のァ ド レス制御部 AC のデ ー タ を用いてデコ ーダ DEC か ら直接に選択される よ う に つ て る。 選択装置 SEL の出力およびマ イ ク 口命令レ クス タ の ネ ク ス ト · ァ ド レ ス部 NA の 出力は加算器 ADD で加算され、 その結果得 られたネ ク ス ト · ア ド レ ス ' デー タ は ア ン ド · ゲー ト A 5 お よ びオ ア ' ゲー ト OR 2 を介 してネ ク ス ト ' ァ ド レ ス · レ -クス タ NAR に格納される 。
この よ う に して得 られたネ ク ス ト · ァ ド レ ス · デ ータ を用いる と と に よ つ て ラ イ ン L 57 を介 して制御 メ モ リ CM 1 への ア ク セ ス 力 S行なわれ、 マ イ ク ロ命 合が該制御メ モ リ CM 1 か らマ イ ク ロ 命合 レ 'ク ス タ MIR7に読み出 れて実行される 。
したがつ 'て、 第 6 図に示 した実施例においては、 第 3 図あるいは第 5 図の実施例の如 く 制御メ モ リ を 2 回読み出す必要はな く 、 制御メ モ リ CM 1 と 第 2 制御メ モ リ CM 2 と を同時に読み出すこ と によ ！） 、サ プオペレ ー シ ョ ン ' コ ー ドを有する機械命令の実行 に必要と される制御メ モ リ CM 1 の先頭ァ ド レ スを 短時間で得る こ と ができ る 。
第 7 図は、 第 6 図の実施例を変形 した第 4 の実施 例を示す。 第 7 図においては、 第 6 図の実施例にお ける加算器 ADD 、 ア ン ド 。 グー ト A 4 , A 5 および オ ア ' ゲ 一 ト OR 2 の代 ]? に 2 個の ア ン ド · ケ、、 一 ト A 8 , A 9 およ び 1 個のオ ア ' ゲ一 ト OR 4 か ら な る結合回路が用い られている 。 ネ ク ス ト · ァ ド レ ス · レ ジ ス タ NARは第 5 図の実施例の も の と 同様に 1 1 ビ ッ ト 長であ って、 上位 6 ビ ッ ト と下位 5 ビ ッ ト が それぞれ別々 にセ ッ ト でき る よ う にな っている 。
第 7 図の実施例においては、 サブオ ペ レ ー シ ョ ン ' コ ー ドを有する機械命令の場合、 ネ ク ス ト * ァ ド レ ス 。 レ ジ ス タ NAR にセ ッ ト される次回ァ ド レ ス ' デ — タ が マ イ ク 口 命会レ ジ ス タ MIR' の ネ ク ス ト ' ァ P レ ス部の上位 6 ビ ッ ト のデータ と選択装置 SELの出 力デー タ と の論理的結合に よ って作 られる 。 即ち、 ネ ク ス ト ' ア ド レ ス ， レ ジ ス タ NAR の上位 6 ビ ッ ト には ラ イ ン L 6 ' を介 してマ イ ク ロ命令 レ ジ ス タ MI R' の ネ ク ス ト 。 ァ ド レ ス部 NA の上位 6 ビ ッ ト 、 即ち'ビ ッ ト 0 ない し 5 、 の デ ー タ が転送され、 ネ ク ス ト · Ύ ド レ ス · レ ジ ス タ NAR の下位 5 ビ ッ ト には、 デコ ーダ DEC か ら供給されるゲ一 ト 信号 G 2 よ って開 かれる ア ン ド · ケ 'ー ト A 9 およ びオ ア ， ゲー ト OR4 を介 して選択装置 SEL の出力が転送され.る 。
サブオ ペレ ー シ ョ ソ · コ ー ドを有 しない機械命合 の場合には、 該ネ ク ス ト · ァ ド レ ス部 NA の上位 6 ビ ッ ト のデー タ は ラ イ ン L 6 'を通っ てネ ク ス ト · Ύ ド レ ス · レ ジ タ NAR の上位 6 ビ ッ ト に格納され、 該 ネ ク ス ト · ァ ド レ ス部 NA の下位 5 ビ ッ ト はゲー ト 信 号 G 1 に よ っ て開かれる ア ン ド · ゲ一 ト A 8 およ び オア ' ゲー ト OR 4 を介 してネ ク ス ト · ァ ド レ ス レ ジ f - ス タ NAR の下位 5 ビ ッ ト に格納される 。 その他の動 作は第 6 図の実施例と 同 じであるから省略する 。
第 7 図の実施例において も第 6 図の実施例と同様 に制御メ モ リ CM 1 の他に第 2 制御メ モ リ CM 2 が設 けられてお ！？ 、 制御メ モ リ CM 1 と第 2 制御メ モ リ
CM 2 の読み出 しが同時に行なわれるか ら、 サブォ ペ レ ー シ ョ ン · コ ー ドを有する機械命令の実行に必 要と される制御メ モ リ CM 1 のァ ド レ スを短時間で 得る こ とができ る 。
なお、 上記各実施例においては、 マ イ ク ロ 命令レ ジ ス タ のネ ク ス ト · ァ ド レス部のデー タ と選択装置 の出力デー タ と を加算 しあるいはこれ らのデー タ を それぞれ上位ビ ッ ト およ び下位ビ ッ ト に用いる こ と に よ って次回ァ レ スを得ているが、 これ らのデー タは他の方法に よ って結合する こ と も 可能である 。
以上の よ う に、 本発明に係る マ イ ク ロ プロ グラ ム に よ 制御されるデー タ処理装置はサブオペレ ー シ ョ ソ · コ ー ドを有する機械命令を簡単なノ、 一 ド ゥ エ ァ を用いて高速で実行する こ とができ る と と も に、 制御メ モ リ に記憶されたマ イ ク ロ プ ロ グ ラ ム のみの 変更に よ つ て機械命令の機能の変更を容易に行な う こ とができ る 。
産業上の利用可能性
本発明に係るデー タ処理装置は電子計算機、 電子
-^ O FI 交換機あるいはその他の電子的デー タ処理装置と し
て有用であ ]? 、 特に多種類の命合機能を必要とする
デー タ処理装置に適 している 。
' "UiO^ 、 OMPI
ん WIPO A、

Claims

SB 求 の
1. オ ペ レ ー シ ョ ン · コ ー ドの外にサ ブオ ペ レ ー シ ョ ン · コ ー ドを有する機械命会がセ ッ ト される命 会レ ジ ス タ と マイ ク 口 命合が格納された制御メ モ リ を具備する マ イ ク ロ プ ロ グ ラ ム に よ ]?制御される デ ー タ処理装置において、 該命会 レ ジ ス タ に セ ッ ト さ れた機械命令のオペレ ー シ ヨ ン · コ ー ドを用いて該 制御メ モ リ か ら読み出されたマ イ ク ロ 命会およ び該 機械命令のサブオ ペ レ ー シ ョ ン · コ ー ドに も と づき 該制御メ モ リ か ら読み出されたマ イ ク 口 命令に含ま れる サ ブオ ペ レ ー シ ョ ン · イ ン デ ッ ク ス · コ ー ド を —時記憶する マ イ ク ロ 命令レジス タ と、 選択装置と、 論理演算手段と を設ける と と も に、 該制御メ モ リ に 格納され該オ ペレ ー シ ョ ン · コ 一 ドに よ 読み出さ れる該マ イ ク ロ 命会の各々にネ ク ス ト ' ァ ド レ ス · フ ィ ー ル ド と ア ド レ ス制御フ ィ ー ル ドを設け、 該選 択装置は該ァ ド レ ス制御フ ィ ー ル ドの内容に応 じて 該サ ブ オ ペ レ ー シ ョ ン · イ ンデ ッ ク ス · コ 一 ド の 1 つを選択 し、 該ネ ク ス ト · 了 ド レ ス · フ ィ ー ル ド の 内容デー タ と選択されたサ ブオ ペレ ー シ ョ ン · イ ン デ ッ ク ス · コ ー ドと を該論理演算手段を用いて論理 演算する こ とに よ ])得 られた次回ァ ド レ ス · デー タ を用 いて制御メ モ リ の次回のア ク セ スが行なわれる よ う に した こ と を特徵とする マ イ ク ロ プ ロ グ ラ ムに
-
〇： J?I WIPO
、 よ 制御されるデータ処理装置。
2. 該デー タ処理装置はさ らに 該マ イ ク π 命会 レ ジ ス タ に読み出されたマ イ ク ロ命令の 該ネ ク ス ト · ァ ド レ ス · フ ィ ー ル ド の内容を一時記憶する ぺ ー ス ' ア ド レ ス ' レ ジ ス タ およ び 該マ イ ク 口 命会 の 該ァ ド レ ス制御フ ィ 一ル ド の内容を一時記憶す る サ ブ オ ペ レ ー シ ョ ン 。 ラ ッ チ を具備 し、 該ォペ レ ー シ ヨ ン · コ ー Pを用いて該制御メ モ リ からマ イ ク 口命令レ ジ ス タ に読み出されたマ イ ク ロ 命令のネク ス ト · ァ ド レ ス · フ ィ 一 ル ドの内容およ び該ァ ド レ ス制御フ ィ ー ル ド の内容をそれぞれ該ぺース · ア ド レ ス * レ ジ ス タ ：^よ び該サ ブ オ ペ レ ー シ ョ ン · ラ ッ チに記憶 し、 しかる後該サ プォ ペ レ 一 シ ョ ン · コ ー ドを用いて該制御メ モ リ か ら該サ ブオ ペレ一シ ヨ ン イ ン デ ッ ク ス · コ 一 ドを含むマ イ ク ロ命令を読み出 し、 該選択装置は該サブオ ペ レ ー シ ョ ン · ラ ッ チ の 内容に も と づ き該サブオ ペレ ー シ ョ ン · ィ ンデ ッ ク ス ' コ ー ドの 1 つを選択 し、 該ベー ス · ァ ド レ ス · レ ジ ス タ に記憶されたネ ク ス ト · ァ ド レ ス 。 フ ィ 一 ル ドの内容データ と選択されたサブオペ レ ー シ ヨ ン イ ン デ ッ ク ス 。 コ ー ド と を該論理演算手段を用いて 論理演算する こ と に よ ]? 得 られた次回ァ ドレ ス 。 デ ー タ を用いて次回の制御メ モ リ のア ク セ スが行なわ れる こ.と を特徵 とする請求の範囲第 1 項に記載のデ
O PI IPO . ー タ処理装置。
3. 該論理演算は加算演算である こ と を特徵とす る請求の範囲第 1 項または第 2 項に記載のデー タ処 理装置。
4. 該論理演算は、 該ネ ク ス ト · ア ド レ ス ' フ ィ ー ル ドの内容デー タ を上位ビ ッ ト と して用いかつ該 選択されたサ ブオ ペ レ ー シ ョ ン · イ ンデ ッ ク ス · コ 一 ドを下位ビ ッ ト と して用いて次回ァ ド レ ス デ一 タ を得る論理的結合である こ とを特徵 とする請求の 範囲第 1 項ま は第 2 項に記載のデータ処理装置。
5. オ ペ レ ー シ ョ ン · コ ー ド の外にサ ブオ ペ レ ー シ ョ ン · コ ー ドを有する機械命令がセ ッ ト される命 会レ ジ ス タ と マ イ ク 口 命合が格納された制御メ モ リ を具備する マ イ ク ロ プ ロ グ ラ ム に よ D制御されるデ — タ処理装置において、 該ォペ レ 一 シ ョ ン · コ 一 ド を用いて該制御メ モ リ か ら読み出された該マイ ク ロ 命令を一時記憶する マ イ ク ロ命会 レ ジ ス タ と 、 該サ プオペレ ー シ ョ ン ' コ 一 ドを用いて読み出される複 数のサ ブ オ ペ レ ー シ ョ ン · イ ン デ ッ ク ス · コ ー ドカ 格納されて い る第 2 制御メ モ リ と 、 該第 2 制御メ モ リ の出力がセ ッ ト される サブ · オペレ ー シ ョ ン · ィ ン デ ッ ク ス · レ ジ ス タ と 、 選択装置と、 論理演算手 段と を設ける と と も に、 該制御メ モ リ に格納され該 オペレ ー シ ョ ン · コ ー ドに よ っ て読み出される該マ
O PI WIPO イ ク 口命合にネ ク ス ト · ァ レ ス · フ ィ ー ル ド と ァ ド レ ス制御フ ィ — ル ドを設け、 該選択装置はマ イ ク 口命合 レ ジ ス タ に読み出された該マ ィ ク 口命合の該 ァ ド レ ス制御フ ィ 一ル ドの内容に応 じて該サプオペ レ ー シ ョ ン • ィ ン デ ッ ク ス · レ ジ ス タ に セ ッ ト され た該サ ブ ォ ペ レ ー シ ョ ン イ ン デ ッ ク ス · コ ー ドの
1 つを選択 し、 該ネ クス ト · ァ Ρ レ ス · フ ィ ー ル ド の内容デ ー タ と該選択されたサブオペレー シ ョ ン ·· イ ンデ ッ クス <» η — ド とを該論理演算手段.を用いて 論理演算する こ と に よ 1?得 られた次回ア ド レ ス ' デ ータ を用いて制御メ モ リ の次回のア ク セ ス が行 ¾わ れる よ う に したこ、と を特徵とする マ イ ク ロ プロ ダ ラ ム に よ ！）制御されるデー タ処理装置。
6. 該論理演算は加算演算である と と を特徵とす る請求の範囲第 5 項に記載のデータ処理装置—。
7. 該論理演算はヽ 該ネ ク ス ト · ア ド レ ス 。 フ ィ ー ル ドの内容デー タ を上位ビ ッ ト と して用いかつ該 選択された サ ブオ ペ レ ー シ ヨ ン · ィ ン デ ッ ク ス 。 コ ― ドを下位ビ ッ ト と して用いて次回ァ ド レ ス * デ一 タ を得る論理的結合である こ と を特徵とする請求の 範囲第 5 項に記載のデー タ処理装置 3
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