TWM604953U

TWM604953U - 閘極驅動電路

Info

Publication number: TWM604953U
Application number: TW109209330U
Authority: TW
Inventors: 陳致豪; 周凱茹; 陳辰恩; 鍾佩芳; 呂宣毅
Original assignee: 凌巨科技股份有限公司
Priority date: 2020-07-21
Filing date: 2020-07-21
Publication date: 2020-12-01

Abstract

本創作係有關一種閘極驅動電路，其電路設計為針對輸入訊號與輸出訊號對應之一線路規劃而將一匯流排電路、一輸出電路與一雜訊抑制電路設置於一基板之一非顯示區域上，以利於調整該邊框區域上的一整體電路寬度與一電路複雜度。

Description

閘極驅動電路

本創作係有關一種驅動電路，尤其是一種閘極驅動電路。

薄膜電晶體液晶顯示器（TFT-LCDs, Thin Film Transistor Liquid Crystal Displays）已廣泛應用於手機上，有輕巧、方便攜帶等特點。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，提高生產速率。隨著顯示面板技術的發展，窄邊框顯示螢幕已經成為目前的主流產品。

在配置與顯示面板分離的閘極驅動器和資料驅動器以及將它們耦合到顯示面板的方法中，需要安裝區域，並因此作為顯示面板的邊界區域的非顯示區域不可避免地佔據了一大部分。隨著對平板顯示裝置的需求的增加，與平板顯示裝置相關的技術已經開發出來，平面顯示裝置在美觀方面的外觀設計或各種要求也有所增加。現有的顯示面板可以利用一種閘極驅動電路基板技術(gate on array,GOA)，藉由將驅動電路整合到顯示面板的玻璃基板上以減少面積。

藉此，當觀察液晶顯示裝置時，能夠使佔據液晶顯示裝置表面的四邊的黑色邊界，即顯示面板之非顯示區域最小化。

然而，隨著窄邊框概念的提出，會出現線路規劃的問題，且隨著輸入訊號與輸出訊號的疊加，複雜度呈現逐漸增加，因此需要針對線路規劃非顯示區域的電路布局。

基於上述之問題，本創作提供一種閘極驅動電路，其藉由線路規劃，而將雜訊抑制電路、匯流排電路與輸出電路整合於非顯示區域，以讓非顯示區域的線路布局呈現較低的複雜度，且進一步讓整體電路寬度符合基板之區域規劃。

本創作之主要目的，提供一種閘極驅動電路，其藉由輸入訊號與輸出訊號之線路規劃，將雜訊抑制電路、匯流排電路與輸出電路整合於非顯示區域，以讓非顯示區域的線路布局呈現較佳的線路匹配度，且進一步讓整體電路寬度符合基板之區域規劃。

本創作揭示了一種閘極驅動電路，其先提供一基板，接續依據輸入訊號與輸出訊號之一線路規劃將一匯流排電路、一輸出電路與一雜訊抑制電路設置於該基板之一非顯示區域上。藉此，透過該匯流排電路、該輸出電路與該雜訊抑制電路之設置順序調整該非顯示區域上之一整體電路寬度與一線路匹配度，且進一步讓整體電路寬度符合基板之區域規劃。

為使　貴審查委員對本創作之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合說明，說明如後：

有鑑於習知閘極驅動電路未針對窄邊框提供對應之線路規劃的問題，據此，本創作遂提出一種閘極驅動電路，以解決習知閘極驅動電路的問題。

以下，將進一步說明本創作揭示一種閘極驅動電路所包含之特性、所搭配之結構：

非顯示區域請一併參閱第一A圖至第一B圖，其為本創作之一實施例之顯示面板之非顯示區域示意圖。如圖所示，閘極驅動電路10包含一匯流排電路12、一輸出電路14與一雜訊抑制電路16，閘極驅動電路10為設置於一基板B上。

如第一A圖所示，針對本實施例，藉由基板製程，將一玻璃基材形成該基板B，其係為顯示面板之非顯示區域示意圖；如第一B圖本實施例之閘極驅動電路非顯示區域之佈局示意圖所示，依據複數個輸入訊號SI1、SI2與複數個輸出訊號SO1、SO2、SO3的線路規劃設置匯流排電路12、輸出電路14與雜訊抑制電路16於該基板B之一非顯示區域A上，其中，匯流排電路12、輸出電路14與雜訊抑制電路16之設置順序對應於該非顯示區域上之一整體電路寬度W與一電路複雜度，且電路複雜度對應於非顯示區域A上的橫向線路的分佈。其中，輸出電路14於輸出端的輸出線路數量小於輸出電路14於輸入端的輸入線路數量，即輸出電路14之第一輸入訊號SI1的數量大於輸出電路14之第二輸出訊號SO2，輸出電路14於輸入端的輸入線路數量小於匯流排電路12之線路數量，即輸出電路14之第一輸入訊號SI1的數量小於匯流排電路12之第一輸出訊號SO1的數量。

此外，第一輸出訊號SO1相對電性連接至輸出電路14與雜訊抑制電路16，因而分別成為輸出電路14與雜訊抑制電路16之第一輸入訊號SI1(例如:時脈訊號、觸發訊號)與第二輸入訊號SI2(例如:輸入訊號、電壓訊號)，輸出電路14與雜訊抑制電路16因而分別依據第一輸入訊號SI1(例如:時脈訊號、觸發訊號)與第二輸入訊號SI2(例如:輸入訊號、電壓訊號)分別對應產生第二輸出訊號SO2(例如:閘極驅動訊號)與第三輸出訊號SO3(例如:偏壓輸入訊號)，且第三輸出訊號SO3亦為電性連接至輸出電路14而為部分第一輸入訊號SI1。

以下針對匯流排電路12、輸出電路14與雜訊抑制電路16之設置順序進一步說明:

如第二A圖與第二B圖所示，閘極驅動電路10A中，雜訊抑制電路16位於外側，即位置對應於一切列區域CUT的邊緣，匯流排電路12位於雜訊抑制電路16之一側，輸出電路14位於一輸出側，輸出側之位置對應於一畫素結構區域AA，如此雜訊抑制電路16設置於外側，輸出電路14設置於輸出側，且匯流排電路12設置於輸出電路14與雜訊抑制電路16之間。

如第三A圖為一種閘極驅動電路剖面圖所示，本實施例之閘極驅動電路10之外側為設置雜訊抑制電路16，因此，框膠20設置於雜訊抑制電路16上。於如第三B圖為一種閘極驅動電路上設置邊框之剖面圖所示，邊框30於框膠20之上並位於匯流排電路12、輸出電路14與雜訊抑制電路16之上方，也就是針對非顯示區域A設置邊框30。

如第四A圖與第四B圖所示，匯流排電路12位於外側，即位置對應於一切列區域CUT的邊緣，雜訊抑制電路16位於匯流排電路12之一側，輸出電路14位於輸出側並銜接雜訊抑制電路16，輸出側之位置對應於一畫素結構區域AA，如此匯流排電路12設置於外側，輸出電路14設置於輸出側，且雜訊抑制電路16設置於輸出電路14與匯流排電路12之間。此外，由第四A圖與第四B圖可知，匯流排電路12之部分第一輸出訊號SO1須繞過第一抗雜訊單元162與第二抗雜訊號單元164，以分別傳送至第一輸出單元142與第二輸出單元144。

如第五A圖為另一種閘極驅動電路剖面圖所示，本實施例之閘極驅動電路10之外側為設置匯流排電路12，因此，框膠20設置於匯流排電路12上。如第五B圖為另一種閘極驅動電路設置邊框之剖面圖所示，邊框30於框膠20之上並位於匯流排電路12、輸出電路14與雜訊抑制電路16之上方，也就是針對非顯示區域A設置邊框30。

如第六A圖與第六B圖所示，匯流排電路12位於外側，即位置對應於一切列區域CUT的邊緣，輸出電路14位於匯流排電路12之一側，雜訊抑制電路16位於輸出側並銜接輸出電路14，輸出側之位置對應於畫素結構區域AA，如此匯流排電路12設置於外側，雜訊抑制電路16設置於輸出側，且輸出電路14設置於雜訊抑制電路16與匯流排電路12之間。此外，匯流排電路12之部分第一輸出訊號SO1為繞過第一輸出單元142與第二輸出單元144電性連接至第一雜訊單元162與第二雜訊單元164。

如第七A圖所示，本實施例之閘極驅動電路10C之外側為設置匯流排電路12，因此，框膠20設置於匯流排電路12上。如第七B圖所示，邊框30於框膠20之上並位於匯流排電路12、輸出電路14與雜訊抑制電路16之上方，也就是針對非顯示區域A設置邊框30，而第五A圖至第五B圖與第七A圖至第七B圖之差異在於輸出電路14與雜訊抑制電路16之設置位置不同。第二A圖至第二B圖與第三A圖至第三B圖之實施例相較於第四A圖與第四B圖之實施例與第六A圖與第六B圖之實施例具較窄的非顯示區域A的寬度，第六A圖與第六B圖之實施例相較於第二A圖至第二B圖與第三A圖至第三B圖之實施例與第四A圖與第四B圖之實施例具較低之線路匹配度，其在於匯流排電路12實為多條匯流排線路，而具較多數量之第一輸出訊號SO1，而輸出電路14之第二輸出訊號SO2少於第一輸入訊號SI1，而雜訊抑制電路16之第二輸入訊號SI2較少於第一輸入訊號SI1，因此輸出電路14之第一輸入訊號SI1的數量會較匹配於第一輸出訊號SO1的數量，因而改善匯流排電路12、輸出電路14與雜訊抑制電路16之線路匹配度，也就是匯流排電路12的第一輸出訊號SO1的數量接近於輸出電路14的第一輸入訊號SI1的數量，因而具較佳之線路匹配度，而輸出電路14之第二輸出訊號SO2的數量較接近於雜訊抑制電路16之第二輸入訊號SI1的數量，因而具較佳之線路匹配度，因此第六A圖與第六B圖的閘極驅動電路30具有較佳之線路匹配度。

綜上所述，本創作之閘極驅動電路，其藉由匯流排電路、輸出電路與雜訊抑制電路之設置順序而調整非顯示區域A之整體寬度，以及調整體之線路匹配度，藉此因應於不同使用條件而設置對應之設置順序，因而達成不同效果(例如: 改善線路匹配度、總寬度降低)，因而讓非顯示區域的線路布局呈現較佳的線路匹配度，且進一步讓整體電路寬度符合基板之區域規劃。

故本創作實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出新型專利申請，祈鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本創作之較佳實施例而已，並非用來限定本創作實施之範圍，舉凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。

10、10A、10B、10C:閘極驅動電路 12:匯流排電路 14:輸出電路 142:第一輸出單元 144:第二輸出單元 16:雜訊抑制電路 162:第一抗雜訊單元 164:第二抗雜訊單元 20:框膠 30:邊框 A:非顯示區域 AA:畫素結構區域 B:基板 SI1:第一輸入訊號 SI2:第二輸入訊號 SO1:第一輸出訊號 SO2:第二輸出訊號 SO3:第三輸出訊號 W:整體電路寬度

第一A圖與第一B圖：其為本創作之一實施例之示意圖；第二A圖：其為本創作之一實施例之設置閘極驅動電路之剖面示意圖；第二B圖：其為本創作之一實施例之設置閘極驅動電路之佈局示意圖；第三A圖與第三B圖：其為本創作之一實施例之設置邊框之示意圖；第四A圖：其為本創作之另一實施例之設置閘極驅動電路之剖面示意圖；第四B圖：其為本創作之另一實施例之設置閘極驅動電路之佈局示意圖；第五A圖與第五B圖：其為本創作之另一實施例之設置邊框之示意圖；第六A圖：其為本創作之再一實施例之設置閘極驅動電路之剖面示意圖；第六B圖：其為本創作之再一實施例之設置閘極驅動電路之佈局示意圖；以及第七A圖與第七B圖：其為本創作之再一實施例之設置邊框之示意圖。

10B:閘極驅動電路

12:匯流排電路

14:輸出電路

142:第一輸出單元

144:第二輸出單元

16:雜訊抑制電路

162:第一抗雜訊單元

164:第二抗雜訊單元

A:非顯示區域

SO1:第一輸出訊號

SO2:第二輸出訊號

SO3:第三輸出訊號

Claims

一種閘極驅動電路，其包括：一基板，具有一非顯示區域；一雜訊抑制電路，設置於該非顯示區域之外側；一匯流排電路，設置於該雜訊抑制電路之一側；以及一輸出電路，設置於該非顯示區域之一輸出側，該匯流排電路位於該雜訊抑制電路與該輸出電路之間；其中，該匯流排電路、該輸出電路與該雜訊抑制電路之設置順序對應於該非顯示區域上之一整體電路寬度與一線路匹配度。
如請求項1所述的閘極驅動電路，更包含: 一框膠，設置於該雜訊抑制電路之上；以及一邊框，設置於該框膠之上並位於該匯流排電路、該輸出電路與該雜訊抑制電路之上方。
一種閘極驅動電路，其包括：一基板，具有一非顯示區域；一匯流排電路，設置於該非顯示區域之外側；一雜訊抑制電路，設置於該匯流排電路之一側；以及一輸出電路，設置於該非顯示區域之一輸出側，該雜訊抑制電路位於該匯流排電路與該輸出電路之間；其中，該匯流排電路、該輸出電路與該雜訊抑制電路之設置順序對應於該非顯示區域上之一整體電路寬度與一線路匹配度。
如請求項3所述的閘極驅動電路，更包含: 一框膠，設置於該匯流排電路之上；以及一邊框，設置於該框膠之上並位於該匯流排電路、該輸出電路與該雜訊抑制電路之上方。
一種閘極驅動電路，其包括：一基板，具有一非顯示區域；一匯流排電路，設置於該非顯示區域之外側；一輸出電路，設置於該匯流排電路之一側；以及一雜訊抑制電路，設置於該非顯示區域之一輸出側，該輸出電路位於該匯流排電路與該雜訊抑制電路之間；其中，該匯流排電路、該輸出電路與該雜訊抑制電路之設置順序對應於該非顯示區域上之一整體電路寬度與一線路匹配度。
如請求項5所述的閘極驅動電路，更包含: 一框膠，設置於該匯流排電路之上；以及一邊框，設置於該框膠之上並位於該匯流排電路、該輸出電路與該雜訊抑制電路之上方。
如請求項1、3或5之任一項所述的閘極驅動電路，其中該輸出電路之一輸出端的輸出線路數量小於該輸出電路之一輸入端的輸入線路數量，該輸出電路之該輸入端的輸入線路數量小於該匯流排電路之線路數量。
如請求項1、3或5之任一項所述的閘極驅動電路，其中該輸出電路設有一第一輸出單元與一第二輸出單元。
如請求項8所述的閘極驅動電路，其中該雜訊抑制電路設有一第一抗雜訊單元與一第二抗雜訊單元。
如請求項9所述的閘極驅動電路，其中該第一輸出單元與該第二輸出單元以及該第一抗雜訊單元與該第二抗雜訊單元分別接收該匯流排電路之複數個第一輸出訊號，該第一輸出單元與該第二輸出單元對應產生複數個第二輸出訊號，該第一抗雜訊單元與該第二抗雜訊單元對應產生複數個第三輸出訊號，該第一輸出單元與該第二輸出單元進一步依據該些個第三輸出訊號產生該些個第二輸出訊號。