TWM537289U - 全時段抗雜訊的顯示器 - Google Patents

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TWM537289U
TWM537289U TW105213203U TW105213203U TWM537289U TW M537289 U TWM537289 U TW M537289U TW 105213203 U TW105213203 U TW 105213203U TW 105213203 U TW105213203 U TW 105213203U TW M537289 U TWM537289 U TW M537289U
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TW105213203U
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劉柏村
鄭光廷
黃望哲
周凱茹
吳哲耀
陳辰恩
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凌巨科技股份有限公司
國立交通大學
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  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

全時段抗雜訊的顯示器
本創作是關於一種顯示器，尤其是關於全時段抗雜訊的顯示器。
隨著科技產業的演進，應用在電視、電腦螢幕、手機上的液晶顯示器(Liquid Crystal Display, LCD)已經扮演著非常重要的角色。近年來，液晶顯示器蓬勃發展，在顯示技術上逐漸追求更細緻的畫面呈現，與更大的顯示畫面，為了實現這樣的需求，市場逐漸聚焦於「高解析度」與「窄邊框」等關鍵技術。
但是，在具備窄邊框與高解析度的面板中，大量且緊密排列的金屬線容易彼此干擾，而且，為了達到窄邊框的需求，將許多訊號設計為共用下，驅動面板顯示畫面時容易產生電路的誤動作。
因此，為了於減少各種雜訊的干擾，本創作提供一種應用於顯示器的全時段抗雜訊技術。
本創作之目的在於提供一種全時段抗雜訊的顯示器，其全時段降低資料線對閘極線的干擾及共用時脈訊號下的干擾。
本創作之目的在於提供一種全時段抗雜訊的顯示器，其改善動態功率消耗及提升電路與元件可靠度。
本創作之目的在於提供一種全時段抗雜訊的顯示器，其包含一種無電容設計的掃描驅動電路。
為達到上述所指稱之各目的與功效，本創作係提供一種全時段抗雜訊的顯示器，其包含複數級閘極驅動電路及一抗雜訊電路。其中，一第n級閘極驅動電路包含一第m掃描驅動電路、一第m+1掃描驅動電路、一第m+2掃描驅動電路及一第m+3掃描驅動電路；第m掃描驅動電路接收一第一時脈訊號，依據第一時脈訊號與一第一控制電壓而產生一第v掃描訊號；第m+1掃描驅動電路接收一第二時脈訊號，依據第二時脈訊號與一第二控制電壓而產生一第v+1掃描訊號；第m+2掃描驅動電路接收一第三時脈訊號，依據第三時脈訊號與一第三控制電壓而產生一第v+2掃描訊號；第m+3掃描驅動電路接收一第四時脈訊號，依據第四時脈訊號與一第四控制電壓而產生一第v+3掃描訊號；及抗雜訊電路耦接第m掃描驅動電路、第m+1掃描驅動電路、第m+2掃描驅動電路及第m+3掃描驅動電路，於第m掃描驅動電路輸出第v掃描訊號之前，抗雜訊電路停止運作一抗雜訊工作，於第m+3掃描驅動電路停止輸出第v+3掃描訊號後，抗雜訊電路運作抗雜訊工作。
為達到上述所指稱之各目的與功效，本創作係提供一種全時段抗雜訊的顯示器，其更包含一第一反相器及一第二反相器，第一反相器包含一第一電晶體及一第二電晶體，第二反相器包含一第三電晶體及一第四電晶體；第一電晶體的一第一汲極耦接第一電晶體的一第一閘極，第三電晶體的一第三汲極耦接第三電晶體的一第三閘極；第一反相器及第二反相器分別接收抗雜訊時序訊號與反相抗雜訊時序訊號。
為達到上述所指稱之各目的與功效，本創作係提供一種全時段抗雜訊的顯示器，其更包含一升壓單元及一抑制單元，升壓單元包含一第一寄生電容，抑制單元包含一第二寄生電容，藉由第一寄生電容與第二寄生電容而提升控制電壓的準位。
本創作謹佐以實施例及配合圖式作說明，說明如後：
請參閱第一圖其係為本創作全時段抗雜訊的顯示器之一實施例的電路圖。如圖所示，本創作係提供一種全時段抗雜訊的顯示器，本創作舉例的顯示器包含一閘極驅動單元10及一源極驅動器20，源極驅動器20藉由複數資料線耦接顯示區的複數像素30，而輸出資料訊號至該些像素30；閘極驅動單元10藉由複數掃描線耦接該些像素30，且控制該些像素30是否接收源極驅動器20的資料訊號，閘極驅動單元10包含複數級閘極驅動電路n。
每一級閘極驅動電路n包含複數掃描驅動電路m~m+3及一抗雜訊電路11，於第一圖中，抗雜訊電路11耦接四個掃描驅動電路m~m+3，而改善雜訊對四個掃描驅動電路m~m+3的影響，而且，四個掃描驅動電路m~m+3共用一個抗雜訊電路11可以節省電路面積而達到窄邊框的需求。但是，本創作的抗雜訊電路11也可以耦接偶數個或三個以上的掃描驅動電路，換言之，抗雜訊電路11可以耦接兩個掃描驅動電路m、m+1或五個掃描驅動電路，此變化設計者可以按照需求自行修改，本創作未限制共用抗雜訊電路11的掃描驅動電路數量。
請參閱第二圖，其係本創作第n級閘極驅動電路n之一實施例的電路圖。如圖所示，本創作之第n級閘極驅動電路n包含第m掃描驅動電路m、第m+1掃描驅動電路m+1、第m+2掃描驅動電路m+2及第m+3掃描驅動電路m+3，換言之，每一級閘極驅動電路n具有四個輸出，同樣的，本創作也未限制每一級閘極驅動電路n的輸出數，設計者可以自行修改。
復參閱第二圖，每一個掃描驅動電路m~m+3的電路結構相同，所以，本實施例以第m掃描驅動電路m作為舉例說明。第m掃描驅動電路m包含一第一控制單元M1、一第二控制單元M2、一升壓單元M3及一抑制單元M4。第一控制單元M1耦接一第m-3掃描驅動電路的一第v-3掃描訊號OUTv-3，且第一控制單元M1耦接一順向驅動訊號VDDF，如此，第v-3掃描訊號OUTv-3控制第一控制單元M1而使順向驅動訊號VDDF對第m掃描驅動電路充電，以產生一第一控制電壓A，且第一控制電壓A從一低電壓改變為高電壓，即第一控制電壓A從一低電壓改變為順向驅動訊號VDDF的準位。換言之，第v-3掃描訊號OUTv-3控制第一控制單元M1而使第一控制電壓A改變為順向驅動訊號VDDF的準位。此外，高電壓的準位高於低電壓的準位。
承接上述，第一控制單元M1可以為一電晶體，例如：NMOS電晶體或PMOS電晶體，所以，第一控制單元M1包含一第一輸入端I 1、一第一控制端C 1及一第一輸出端O 1，第一輸入端I 1耦接順向驅動訊號VDDF，第一控制端C 1耦接第m-3掃描驅動電路而受第m-3掃描驅動電路的控制，第一輸出端O 1耦接第一控制電壓A而使順向驅動訊號VDDF改變第一控制電壓A的準位。
升壓單元M3耦接第一控制電壓A（高電壓）及一第一時脈訊號CLK1，第一控制電壓A控制升壓單元M3而使第一時脈訊號CLK1藉由升壓單元M3提升第v掃描訊號OUTv的準位，此時的第v掃描訊號OUTv對像素30驅動力仍不足夠，所以，當第一時脈訊號CLK1為高準位時，第一時脈訊號CLK1藉由升壓單元M3的寄生電容來提升第一控制電壓A準位，即第一時脈訊號CLK1使第一控制電壓A從高電壓提升至一第一準位。此時，第一控制電壓A（第一準位）控制升壓單元M3而將第v掃描訊號OUTv提升至更高的準位（例如：近似於第一時脈訊號CLK1的準位）而增加驅動力，以正確的驅動像素30。
反之，第一時脈訊號CLK1為一低準位時，第v掃描訊號OUTv藉由升壓單元M3而降低至第一時脈訊號CLK1的低準位，所以，升壓單元M3可以作為第m掃描驅動電路m的一充放電路徑。再者，當第一時脈訊號CLK1改變為低準位時，第一控制電壓A的準位也會隨著第一時脈訊號CLK1的變化，而從第一準位改變為高電壓，其中，第一準位高於高電壓的準位。
再者，升壓單元M3同樣可以為一電晶體，例如：NMOS電晶體或PMOS電晶體，升壓單元M3包含一第三輸入端I 3、一第三控制端C 3及一第三輸出端O 3；第三輸入端I 3接收第一時脈訊號CLK1，第三控制端C 3耦接第一控制電壓A，第三輸出端O 3輸出第v掃描訊號OUTv。如此，第一控制電壓A控制升壓單元M3依據第一時脈訊號CLK1而輸出第v掃描訊號OUTv。換言之，第m掃描驅動電路接收第一時脈訊號CLK1，而依據第一時脈訊號CLK1與第一控制電壓A而產生第v掃描訊號OUTv。
同樣的運作方式，第m+1掃描驅動電路接收一第二時脈訊號CLK2，且依據第二時脈訊號CLK2與一第二控制電壓B而產生一第v+1掃描訊號OUTv+1；第m+2掃描驅動電路接收一第三時脈訊號CLK3，且依據第三時脈訊號CLK3與一第三控制電壓C而產生一第v+2掃描訊號OUTv+2；第m+3掃描驅動電路接收一第四時脈訊號CLK4，且依據第四時脈訊號CLK4與一第四控制電壓D而產生一第v+3掃描訊號OUTv+3。而且，第m+1掃描驅動電路m+1、第m+2掃描驅動電路m+2及第m+3掃描驅動電路m+3同樣分別包含第一控制單元M5、M9、M13、第二控制單元M6、M10、M14及升壓單元M7、M11、M15，其控制如同第m掃描驅動電路m的第一控制單元M1、第二控制單元M2及升壓單元M3，於此不再覆述。
復參閱第二圖，第m掃描驅動電路m的抑制單元M4同樣可以為一電晶體而包含一第四輸入端I 4、一第四控制端C 4及一第四輸出端O 4；第四輸入端I 4耦接升壓單元M3的第三控制端C 3，第四控制端C 4耦接升壓單元M3的第三輸入端I 3，第四輸出端O 4耦接升壓單元M3的第三輸出端O 3，即第四輸出端O 4耦接第m掃描驅動電路m的輸出端。如此，升壓單元M3於第三輸入端I 3與第三控制端C 3之間的一第一寄生電容CP1，及抑制單元M4於第四控制端C 4與第四輸入端I 4之間的一第二寄生電容CP2為相互串聯，換言之，第一寄生電容CP1的兩端耦接於第一時脈訊號CLK1與第一控制電壓A之間，第二寄生電容CP2也耦接於第一時脈訊號CLK1與第一控制電壓A之間，所以，當第一時脈訊號CLK1為高準位時，第一時脈訊號CLK1藉由第一寄生電容CP1與第二寄生電容CP2而提升第一控制電壓A的準位。
承接上述，將抑制單元M4設置於第m掃描驅動電路m內可以使第m掃描驅動電路m成為無電容設計，即第一時脈訊號CLK1可以不用透過一個電容器，例如：自舉（Bootstrap）電容器，來提升第一控制電壓A的準位。如此，第m掃描驅動電路m可以省略電容器的使用，而達到節省元件的目的。
此外，當第m掃描驅動電路m需要產生第v掃描訊號OUTv驅動像素30時，第一控制電壓A從低電壓改變為高電壓及第一時脈訊號CLK1為高準位，如此，第一時脈訊號CLK1藉由抑制單元M4的第二寄生電容CP2而使第一控制電壓A從高電壓提升至第一準位，以控制第m掃描驅動電路m產生第v掃描訊號OUTv。換言之，設計者可以藉由第一控制電壓A欲達到的準位來決定此無電容設計的變化，即針對寄生電容進行設計。
反之，當第m掃描驅動電路m無需產生第v掃描訊號OUTv驅動像素30，而改為一第m+4掃描驅動電路需要產生第v+4掃描訊號OUTv+4，且第一時脈訊號CLK1為第m掃描動電路與第m+4掃描驅動電路共用的情況下，第一時脈訊號CLK1驅動第m+4掃描驅動電路時會造成第一控制電壓A的準位跟著第一時脈訊號CLK1變化，換言之，第m掃描驅動電路m有可能驅動像素30接收資料訊號。
因此，為了避免上述誤動作的現象發生，當第一控制電壓A從高電壓改變為低電壓，第m掃描驅動電路m的抑制單元M4在第一時脈訊號CLK1為高準位時會使第一控制電壓A維持在低電壓，換言之，第一時脈訊號CLK1控制抑制單元M4而使第一控制電壓A維持於低電壓。如此，第一時脈訊號CLK1控制抑制單元M4而減少升壓單元M3的第三控制端C 3的雜訊（第一時脈訊號CLK1的耦合雜訊）。
復參閱第二圖，第二控制單元M2耦接第m+3掃描驅動電路m+3的一第v+3掃描訊號OUTv+3，且第二控制單元M2耦接一反向驅動訊號VDDR，當第m+3掃描驅動電路m+3產生第v+3掃描訊號OUTv+3時，第v+3掃描訊號OUTv+3控制第二控制單元M2而使第m掃描驅動電路m藉由第二控制單元M2進行放電，如此，第一控制電壓A會從高電壓改變為低電壓，即第一控制電壓A會從高電壓改變為反向驅動訊號VDDR的準位，換言之，第v+3掃描訊號OUTv+3控制第二控制單元M2而使第一控制電壓A改變為反向驅動訊號VDDR的準位。
承接上述，第二控制單元M2可以為一電晶體，例如：NMOS電晶體或PMOS電晶體，所以，第二控制單元M2包含一第二輸入端I 2、一第二控制端C 2及一第二輸出端O 2，第二輸入端I 2耦接第一控制單元M1的第一輸出端O 1，第一控制電壓A經由第二輸入端I 2放電至反向驅動訊號VDDR的準位，第二控制端C 2耦接第m+3掃描驅動電路m+3而受第m+3掃描驅動電路m+3的控制，第二輸出端O 2耦接反向驅動訊號VDDR。
再者，第m掃描驅動電路m的輸出、第m+1掃描驅動電路m+1的輸出、第m+2掃描驅動電路m+2的輸出及第m+3掃描驅動電路m+3的輸出分別耦接複數掃描線，第m掃描驅動電路m的抗雜訊電路11耦接第m掃描驅動電路m的輸出、第m+1掃描驅動電路m+1的輸出、第m+2掃描驅動電路m+2的輸出及第m+3掃描驅動電路m+3的輸出，於第m掃描驅動電路m輸出第v掃描訊號OUTv之前，抗雜訊電路11停止運作一抗雜訊工作，於第m+3掃描驅動電路m+3停止輸出第v+3掃描訊號OUTv+3後，抗雜訊電路11開始運作抗雜訊工作。簡言之，當第n級閘極驅動電路n需要產生掃描訊號時，抗雜訊電路11會停止運作抗雜訊工作，當第n級閘極驅動電路n無需產生掃描訊號時，抗雜訊電路11開始運作抗雜訊工作，如此，第n級閘極驅動電路n達到全時段抗雜訊的目的；換言之，當資料線與掃描線太緊密下，抗雜訊電路11會改善資料線對掃描線的耦合雜訊，而達到全時段抗雜訊的顯示器。
復參閱第二圖，抗雜訊電路11接收一抗雜訊時序訊號CLKA及一反相抗雜訊時序訊號CLK/A，抗雜訊電路11包含一第一反相器及一第二反相器，抗雜訊時序訊號CLKA及反相抗雜訊時序訊號CLK/A分別控制第一反相器及第二反相器，以執行抗雜訊工作。第一反相器包含一第一電晶體M17及一第二電晶體M18，第一電晶體M17接收抗雜訊時序訊號CLKA，第二電晶體M18接收一參考準位VSS；第二反相器包含一第三電晶體M19及一第四電晶體M20，第三電晶體M17接收反相抗雜訊時序訊號CLK/A，第四電晶體M20接收參考準位VSS。
承接上述，於每一個畫面的一圖框起始時間至一圖框1/2時間抗雜訊時序訊號CLKA為高準位（亦可以為低準位）而反相抗雜訊時序訊號CLK/A為低準位（亦可以為高準位），於每一個畫面的圖框1/2時間至一圖框結束時間反相抗雜訊時序訊號CLK/A為高準位（亦可以為低準位）而抗雜訊時序訊號CLKA為低準位（亦可以為高準位），換言之，第一反相器（或第二反相器）運作抗雜訊工作的時間是從圖框起始時間至圖框1/2時間，第二相器（或第一反相器）運作抗雜訊工作的時間是從圖框1/2時間至圖框結束時間。即抗雜訊時序訊號CLKA為高準位時，反相抗雜訊時序訊號CLK/A為低準位，而抗雜訊時序訊號CLKA為低準位時，反相抗雜訊時序訊號CLK/A為高準位。
因此，除了每一級閘極驅動電路n產生掃描訊號的期間，本創作利用兩個互補式的交流驅動方式使抗雜訊電路11從圖框起始時間至圖框結束時間皆運作抗雜訊工作，而達到全時段抗雜訊的目的，而且，第一反相器的第一電晶體M17與第二反相器的第三電晶體M19承受應力的時間各為一半的圖框時間（圖框1/2時間）。如此，第一電晶體M17與第三電晶體M19藉由交流訊號（抗雜訊時序訊號CLKA及反相抗雜訊時序訊號CLK/A）的驅動方式來減緩一半的應力效應，而提升電路及元件的可靠度。
再者，於上述說明中，抗雜訊時序訊號CLKA的準位及反相抗雜訊時序訊號CLK/A的準位於圖框起始時間至圖框結束時間僅變化一次，所以，抗雜訊時序訊號CLKA及反相抗雜訊時序訊號CLK/A是以低頻的方式驅動第一反相器與第二反相器，則第一反相器與第二反相器於運作上可以改善動態功率消耗。此外，本創作未限制抗雜訊時序訊號CLKA及反相抗雜訊時序訊號CLK/A的切換頻率，即設計者針對驅動顯示器的需求而於動態功率消耗與元件承受應力之間取捨之下，可以改變抗雜訊時序訊號CLKA及反相抗雜訊時序訊號CLK/A的切換頻率，例如：每一個畫面的每一個圖框1/4時間就改變一次抗雜訊時序訊號CLKA的準位及反相抗雜訊時序訊號CLK/A的準位。
復參閱第二圖，第一電晶體M17的一第一汲極耦接第一電晶體M17的一第一閘極，第一電晶體M17的第一汲極接收抗雜訊時序訊號CLKA，第二電晶體M18的一第二汲極耦接第一電晶體M17的一第一源極，第二電晶體M18的一第二閘極耦接第二控制電壓B，第二電晶體M18的一第二源極耦接參考準位VSS，抗雜訊時序訊號CLKA與第二控制電壓B控制第一反相器輸出一第五控制電壓X。再者，抗雜訊電路11包含複數第一抗雜訊電晶體M1a-M1d，該些第一抗雜訊電晶體M1a-M1d的閘極及源極分別耦接第五控制電壓X及參考準位VSS，且該些第一抗雜訊電晶體M1a-M1d的汲極分別耦接第m掃描驅動電路m的輸出、第m+1掃描驅動電路m+1的輸出、第m+2掃描驅動電路m+2的輸出及第m+3掃描驅動電路m+3的輸出。
承接上述，第五控制電壓X控制該些第一抗雜訊電晶體M1a-M1導通而使第v掃描訊號OUTv、該第v+1掃描訊號OUTv+1、第v+2掃描訊號OUTv+2及第v+3掃描訊號OUTv+3耦接參考準位VSS，而維持於參考準位VSS，如此，每個掃描驅動電路的輸出不易受到資料線耦合雜訊的影響。再者，抑制單元M4的第四輸出端O 4耦接抗雜訊電路11，而將位於升壓單元M3的第三控制端C 3的第一時脈訊號CLK1耦合雜訊導引至抗雜訊電路11，以改善第一時脈訊號CLK1對升壓單元M3的第三控制端C 3的影響。如此，抑制單元M4可以達到取代一般電容器與具有抗雜訊的功效。同樣的，第m+1掃描驅動電路m+1、第m+2掃描驅動電路m+2及第m+3掃描驅動電路m+3的抑制單元M8、M12、M16也如同第m掃描驅動電路m的抑制單元M4的運作方式，而具有取代一般電容器與具有抗雜訊的功效。
復參閱第二圖，第三電晶體M19的一第三汲極耦接第三電晶體M19的一第三閘極，第三電晶體M19的第三汲極接收反相抗雜訊時序訊號CLK/A，第四電晶體M20的一第四汲極耦接第三電晶體M19的一第三源極，第四電晶體M20的一第四閘極耦接第三控制電壓C，第四電晶體M20的一第四源極耦接參考準位VSS，反相抗雜訊時序訊號CLK/A與第三控制電壓C控制第二反相器輸出一第六控制電壓Y。
再者，抗雜訊電路11包含複數第二抗雜訊電晶體M2a-M2d，該些第二抗雜訊電晶體M2a-M2d的閘極與源極分別耦接第六控制電壓Y及參考準位VSS，且該些第二抗雜訊電晶體M2a-M2d的汲極分別耦接第m掃描驅動電路m的輸出、第m+1掃描驅動電路m+1的輸出、第m+2掃描驅動電路m+2的輸出、第m+3掃描驅動電路m+3的輸出，如此，第六控制電壓Y控制該些第二抗雜訊電晶體M2a-M2d導通而使第m掃描驅動電路m的輸出、第m+1掃描驅動電路m+1的輸出、第m+2掃描驅動電路m+2的輸出、第m+3掃描驅動電路m+3的輸出耦接參考準位VSS，而維持於參考準位VSS，如此，每個掃描驅動電路的輸出不易受到資料線耦合雜訊的影響。
復參閱第二圖，當第m-3掃描驅動電路的掃描訊號OUTv-3、第m-2掃描驅動電路的掃描訊號OUTv-2、第m-1掃描驅動電路的掃描訊號OUTv-1及第m掃描驅動電路m的掃描訊號OUTv控制第n級閘極驅動電路n產生該些掃描訊號OUTv~OUTv+3後，第m+3掃描驅動電路m+3的掃描訊號OUTv+3、第m+4掃描驅動電路的掃描訊號OUTv+4、第m+5掃描驅動電路的掃描訊號OUTv+5及第m+6掃描驅動電路的掃描訊號OUTv+6控制第n級閘極驅動電路n的每個第二控制單元M2、M6、M10、M14，而將第一控制電壓A、第二控制電壓B、第三控制電壓C及第四控制電壓D放電至反向驅動訊號VDDR的準位。
請一併參閱第二圖及第三圖，第三圖係本創作正向掃描時序之一實施例的時序圖。如圖所示，第n級閘極驅動電路n進入工作週期W1，在時間P1，第m-3掃描驅動電路產生第v-3掃描訊號OUTv-3，所以，第v-3掃描訊號OUTv-3控制第一控制單元M1導通，順向驅動訊號VDDF充電第m掃描驅動電路，第一控制電壓A從低電壓逐漸上升，此外，因抗雜訊時序訊號CLKA為高準位，所以，抗雜訊電路11的第一抗雜訊電晶體M1a~M1d在運作抗雜訊工作；在時間P2，第一控制電壓A上升至高電壓並維持於高電壓，且在時間P2時第m-2掃描驅動電路產生第v-2掃描訊號OUTv-2，同理，第v-2掃描訊號OUTv-2控制第m+1掃描驅動電路m+1而第二控制電壓B從低電壓逐漸上升，再者，因第二控制電壓B的準位逐漸上升，第二控制電壓B控制第二電晶體M18導通，使第五控制電壓X降低為參考準位VSS，如此，抗雜訊電路11的第一抗雜訊電晶體M1a~M1d停止運作抗雜訊工作。
承接上述，在時間P3，第二控制電壓B上升至高電壓並維持於高電壓，且在時間P3時第m-1掃描驅動電路產生第v-1掃描訊號OUTv-1，同理，第v-1掃描訊號OUTv-1控制第m+2掃描驅動電路m+2而第三控制電壓C從低電壓逐漸上升；在時間P4，第三控制電壓C上升至高電壓並維持於高電壓，第一時脈訊號CLK1改變為高準位，而透過升壓單元M3的第一寄生電容CP1與抑制單元M4的第二寄生電容CP2將第一控制電壓A提升至第一準位，所以，第m掃描驅動電路m產生第v掃描訊號OUTv，再者，第v掃描訊號OUTv控制第m+3掃描驅動電路m+3，使第四控制電壓D從低電壓逐漸上升；在時間P5，第二時脈訊號CLK2改變為高準位，同理，第二控制電壓B提升至第一準位，第m+1掃描驅動電路m+1產生第v+1掃描訊號OUTv+1，再者，第一時脈訊號CLK1改變為低準位，第一控制電壓A降低為高電壓，第m掃描驅動電路m停止產生第v掃描訊號OUTv。
在時間P6，第三時脈訊號CLK3改變為高準位，同理，第三控制電壓C提升至第一準位，第m+2掃描驅動電路m+2產生第v+2掃描訊號OUTv+2，再者，第二時脈訊號CLK2改變為低準位，第二控制電壓B降低為高電壓，第m+1掃描驅動電路m+1停止產生第v+1掃描訊號OUTv+1；在時間P7，第四時脈訊號CLK4改變為高準位，同理，第四控制電壓D提升至第一準位，第m+3掃描驅動電路m+3產生第v+3掃描訊號OUTv+3，再者，第三時脈訊號CLK3改變為低準位，第三控制電壓C降低為高電壓，第m+2掃描驅動電路m+2停止產生第v+2掃描訊號OUTv+2，此外，第一控制電壓A降低為低電壓。
復參閱第三圖，第n級閘極驅動電路n從工作週期W1轉變到非工作週期W2，在時間P8，第四控制電壓D降低為高電壓，所以，第m+3掃描驅動電路m+3停止產生第v+3掃描訊號OUTv+3。而且，第二控制電壓B降低為低電壓，所以，第二電晶體M18為截止狀態，則抗雜訊時脈訊號CLKA提升第五控制電壓X的準位，第一抗雜訊電晶體M1a~M1d開始執行抗雜訊工作。於非工作期間W2，在時間P8、時間P9及時間P10，抗雜訊電路11先由第一抗雜訊電晶體M1a~M1d開始執行抗雜訊工作，直到時間P11，抗雜訊時脈訊號CLKA改變為低準位，反相抗雜訊時脈訊號CLK/A改變為高準位，抗雜訊電路11內改由第二抗雜訊電晶體M2a~M2d執行抗雜訊工作。
請參閱第四圖，其係本創作反向掃描時序之一實施例的時序圖。如圖所示，第四圖的工作時序與第三圖的工作時序恰為相反，而第n級閘極驅動電路n的第一控制單元M1、M5、M9、M13分別改為耦接第v+3掃描訊號OUTv+3、第v+掃描訊號OUTv+4、第v+5掃描訊號OUTv+5、第v+6掃描訊號OUTv+6，第n級閘極驅動電路n的第二控制單元M2、M6、M10、M14分別改為耦接第v-3掃描訊號OUTv-3、第v-2掃描訊號OUTv-2、第v-1掃描訊號OUTv-1、第v掃描訊號OUTv，其餘運作方式相同，所以，於此不再覆述。
綜上所述，本創作係提供一種全時段抗雜訊的顯示器，其包含複數級閘極驅動電路，其中，一第n級閘極驅動電路包含一第m掃描驅動電路、一第m+1掃描驅動電路、一第m+2掃描驅動電路、一第m+3掃描驅動電路及一抗雜訊電路；第m掃描驅動電路接收一第一時脈訊號，依據第一時脈訊號與一第一控制電壓而產生一第v掃描訊號；第m+1掃描驅動電路接收一第二時脈訊號，依據第二時脈訊號與一第二控制電壓而產生一第v+1掃描訊號；第m+2掃描驅動電路接收一第三時脈訊號，依據第三時脈訊號與一第三控制電壓而產生一第v+2掃描訊號；第m+3掃描驅動電路接收一第四時脈訊號，依據第四時脈訊號與一第四控制電壓而產生一第v+3掃描訊號；及抗雜訊電路耦接第m掃描驅動電路、第m+1掃描驅動電路、第m+2掃描驅動電路及第m+3掃描驅動電路，於第m掃描驅動電路輸出第v掃描訊號之前，抗雜訊電路停止運作一抗雜訊工作，於第m+3掃描驅動電路停止輸出第v+3掃描訊號後，抗雜訊電路開始運作抗雜訊工作。
故本創作實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出新型專利申請，祈  鈞局早日賜准專利，至感為禱。
惟以上所述者，僅為本創作一實施例而已，並非用來限定本創作實施之範圍，故舉凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。
10‧‧‧閘極驅動單元
11‧‧‧抗雜訊電路
20‧‧‧源極驅動器
30‧‧‧像素
A‧‧‧第一控制電壓
B‧‧‧第二控制電壓
C‧‧‧第三控制電壓
C1‧‧‧第一控制端
C2‧‧‧第二控制端
C3‧‧‧第三控制端
C4‧‧‧第四控制端
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CLK3‧‧‧第三時脈訊號
CLK4‧‧‧第四時脈訊號
CLKA‧‧‧抗雜訊時序訊號
CLK/A‧‧‧反相抗雜訊時序訊號
CP1‧‧‧第一寄生電容
CP2‧‧‧第二寄生電容
D‧‧‧第四控制電壓
I1‧‧‧第一輸入端
I2‧‧‧第二輸入端
I3‧‧‧第三輸入端
I4‧‧‧第四輸入端
m‧‧‧第m掃描驅動電路
m-1‧‧‧第m-1掃描驅動電路
m-2‧‧‧第m-2掃描驅動電路
m-3‧‧‧第m-3掃描驅動電路
m-4‧‧‧第m-4掃描驅動電路
m+1‧‧‧第m+1掃描驅動電路
m+2‧‧‧第m+2掃描驅動電路
m+3‧‧‧第m+3掃描驅動電路
m+4‧‧‧第m-4掃描驅動電路
m+5‧‧‧第m-5掃描驅動電路
m+6‧‧‧第m-6掃描驅動電路
m+7‧‧‧第m-7掃描驅動電路
M1‧‧‧第一控制單元
M1a‧‧‧第一抗雜訊電晶體
M1b‧‧‧第一抗雜訊電晶體
M1c‧‧‧第一抗雜訊電晶體
M1d‧‧‧第一抗雜訊電晶體
M2‧‧‧第二控制單元
M2a‧‧‧第二抗雜訊電晶體
M2b‧‧‧第二抗雜訊電晶體
M2c‧‧‧第二抗雜訊電晶體
M2d‧‧‧第二抗雜訊電晶體
M3‧‧‧升壓單元
M4‧‧‧抑制單元
M5‧‧‧第一控制單元
M6‧‧‧第二控制單元
M7‧‧‧升壓單元
M8‧‧‧抑制單元
M9‧‧‧第一控制單元
M10‧‧‧第二控制單元
M11‧‧‧升壓單元
M12‧‧‧抑制單元
M13‧‧‧第一控制單元
M14‧‧‧第二控制單元
M15‧‧‧升壓單元
M16‧‧‧抑制單元
M17‧‧‧第一電晶體
M18‧‧‧第二電晶體
M19‧‧‧第三電晶體
M20‧‧‧第四電晶體
n‧‧‧第n級閘極驅動電路
O1‧‧‧第一輸出端
O2‧‧‧第二輸出端
O3‧‧‧第三輸出端
O4‧‧‧第四輸出端
OUTv‧‧‧第v掃描訊號
OUTv+1‧‧‧第v+1掃描訊號
OUTv-1‧‧‧第v-1掃描訊號
OUTv+2‧‧‧第v+2掃描訊號
OUTv-2‧‧‧第v-2掃描訊號
OUTv+3‧‧‧第v+3掃描訊號
OUTv-3‧‧‧第v-3掃描訊號
OUTv+4‧‧‧第v+4掃描訊號
OUTv-4‧‧‧第v-4掃描訊號
OUTv+5‧‧‧第v+5掃描訊號
OUTv+6‧‧‧第v+6掃描訊號
OUTv+7‧‧‧第v+7掃描訊號
P1‧‧‧時間
P2‧‧‧時間
P3‧‧‧時間
P4‧‧‧時間
P5‧‧‧時間
P6‧‧‧時間
P7‧‧‧時間
P8‧‧‧時間
P9‧‧‧時間
P10‧‧‧時間
P11‧‧‧時間
VDDF‧‧‧順向驅動訊號
VDDR‧‧‧反向驅動訊號
VSS‧‧‧參考準位
W1‧‧‧工作週期
W2‧‧‧非工作週期
X‧‧‧第五控制電壓
Y‧‧‧第六控制電壓
第一圖：其係本創作全時段抗雜訊的顯示器之一實施例的電路圖； 第二圖：其係本創作第n級閘極驅動電路之一實施例的電路圖； 第三圖：其係本創作正向掃描時序之一實施例的時序圖；及 第四圖：其係本創作反向掃描時序之一實施例的時序圖。
11‧‧‧抗雜訊電路
A‧‧‧第一控制電壓
B‧‧‧第二控制電壓
C‧‧‧第三控制電壓
C1‧‧‧第一控制端
C2‧‧‧第二控制端
C3‧‧‧第三控制端
C4‧‧‧第四控制端
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CLK3‧‧‧第三時脈訊號
CLK4‧‧‧第四時脈訊號
CLKA‧‧‧抗雜訊時序訊號
CLK/A‧‧‧反相抗雜訊時序訊號
CP1‧‧‧第一寄生電容
CP2‧‧‧第二寄生電容
D‧‧‧第四控制電壓
I1‧‧‧第一輸入端
I2‧‧‧第二輸入端
I3‧‧‧第三輸入端
I4‧‧‧第四輸入端
m‧‧‧第m掃描驅動電路
m+1‧‧‧第m+1掃描驅動電路
m+2‧‧‧第m+2掃描驅動電路
m+3‧‧‧第m+3掃描驅動電路
M1‧‧‧第一控制單元
M1a‧‧‧第一抗雜訊電晶體
M1b‧‧‧第一抗雜訊電晶體
M1c‧‧‧第一抗雜訊電晶體
M1d‧‧‧第一抗雜訊電晶體
M2‧‧‧第二控制單元
M2a‧‧‧第二抗雜訊電晶體
M2b‧‧‧第二抗雜訊電晶體
M2c‧‧‧第二抗雜訊電晶體
M2d‧‧‧第二抗雜訊電晶體
M3‧‧‧升壓單元
M4‧‧‧抑制單元
M5‧‧‧第一控制單元
M6‧‧‧第二控制單元
M7‧‧‧升壓單元
M8‧‧‧抑制單元
M9‧‧‧第一控制單元
M10‧‧‧第二控制單元
M11‧‧‧升壓單元
M12‧‧‧抑制單元
M13‧‧‧第一控制單元
M14‧‧‧第二控制單元
M15‧‧‧升壓單元
M16‧‧‧抑制單元
M17‧‧‧第一電晶體
M18‧‧‧第二電晶體
M19‧‧‧第三電晶體
M20‧‧‧第四電晶體
O1‧‧‧第一輸出端
O2‧‧‧第二輸出端
O3‧‧‧第三輸出端
O4‧‧‧第四輸出端
OUTv‧‧‧第v掃描訊號
OUTv+1‧‧‧第v+1掃描訊號
OUTv-1‧‧‧第v-1掃描訊號
OUTv+2‧‧‧第v+2掃描訊號
OUTv-2‧‧‧第v-2掃描訊號
OUTv+3‧‧‧第v+3掃描訊號
OUTv-3‧‧‧第v-3掃描訊號
OUTv+4‧‧‧第v+4掃描訊號
OUTv+5‧‧‧第v+5掃描訊號
OUTv+6‧‧‧第v+6掃描訊號
VDDF‧‧‧順向驅動訊號
VDDR‧‧‧反向驅動訊號
VSS‧‧‧參考準位
X‧‧‧第五控制電壓
Y‧‧‧第六控制電壓

Claims (9)

  1. 一種全時段抗雜訊的顯示器，其包含複數級閘極驅動電路，其中一第n級閘極驅動電路包含： 一第m掃描驅動電路，接收一第一時脈訊號，依據該第一時脈訊號與一第一控制電壓而產生一第v掃描訊號； 一第m+1掃描驅動電路，接收一第二時脈訊號，依據該第二時脈訊號與一第二控制電壓而產生一第v+1掃描訊號； 一第m+2掃描驅動電路，接收一第三時脈訊號，依據該第三時脈訊號與一第三控制電壓而產生一第v+2掃描訊號； 一第m+3掃描驅動電路，接收一第四時脈訊號，依據該第四時脈訊號與一第四控制電壓而產生一第v+3掃描訊號；及 一抗雜訊電路，耦接該第m掃描驅動電路、該第m+1掃描驅動電路、該第m+2掃描驅動電路及該第m+3掃描驅動電路，於該第m掃描驅動電路輸出該第v掃描訊號之前，該抗雜訊電路停止運作一抗雜訊工作，於該第m+3掃描驅動電路停止輸出該第v+3掃描訊號後，該抗雜訊電路開始運作該抗雜訊工作。
  2. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中當該第二控制電壓的準位逐漸上升時，該抗雜訊電路停止運作該抗雜訊工作。
  3. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中該抗雜訊電路接收一抗雜訊時序訊號及一反相抗雜訊時序訊號，該抗雜訊時序訊號於一畫面的一圖框起始時間至一圖框1/2時間為一高準位，該反相抗雜訊時序訊號於該畫面的該圖框1/2時間至一圖框結束時間為該高準位，以從該圖框起始時間至該圖框結束時間皆運作該抗雜訊工作。
  4. 如申請專利範圍第3項所述之全時段抗雜訊的顯示器，其中該抗雜訊電路包含： 一第一反相器，包含一第一電晶體及一第二電晶體，該第一電晶體的一第一汲極耦接該第一電晶體的一第一閘極，該第一電晶體的該第一汲極接收該抗雜訊時序訊號，該第二電晶體的一第二汲極耦接該第一電晶體的一第一源極，該第二電晶體的一第二閘極耦接該第二控制電壓，該第二電晶體的一第二源極耦接一參考準位，該抗雜訊時序訊號與該第二控制電壓控制該第一反相器輸出一第五控制電壓；及 複數第一抗雜訊電晶體，耦接該第五控制電壓、該參考準位及分別耦接該第m掃描驅動電路、該第m+1掃描驅動電路、該第m+2掃描驅動電路、該第m+3掃描驅動電路，該第五控制電壓控制該些第一抗雜訊電晶體導通而使該第v掃描訊號、該第v+1掃描訊號、該第v+2掃描訊號及該第v+3掃描訊號耦接該參考準位。
  5. 如申請專利範圍第4項所述之全時段抗雜訊的顯示器，其中該抗雜訊電路包含： 一第二反相器，包含一第三電晶體及一第四電晶體，該第三電晶體的一第三汲極耦接該第三電晶體的一第三閘極，該第三電晶體的該第三汲極接收該反相抗雜訊時序訊號，該第四電晶體的一第四汲極耦接該第三電晶體的一第三源極，該第四電晶體的一第四閘極耦接該第三控制電壓，該第四電晶體的一第四源極耦接該參考準位，該反相抗雜訊時序訊號與該第三控制電壓控制該第二反相器輸出一第六控制電壓；及 複數第二抗雜訊電晶體，耦接該第六控制電壓、該參考準位及分別耦接該第m掃描驅動電路的輸出、該第m+1掃描驅動電路的輸出、該第m+2掃描驅動電路的輸出、該第m+3掃描驅動電路的輸出，該第六控制電壓控制該些第二抗雜訊電晶體導通而使該第m掃描驅動電路的輸出、該第m+1掃描驅動電路的輸出、該第m+2掃描驅動電路的輸出、該第m+3掃描驅動電路的輸出耦接該參考準位。
  6. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中該第m掃描驅動電路包含： 一第一控制單元，包含一第一輸入端、一第一控制端及一第一輸出端，該第一輸入端耦接一順向驅動訊號，該第一控制端耦接一第m-3掃描驅動電路的一第v-3掃描訊號，該第v-3掃描訊號控制該第一控制單元而使該第一控制電壓改變為該順向驅動訊號的準位； 一第二控制單元，包含一第二輸入端、一第二控制端及一第二輸出端，該第二輸入端耦接該第一輸出端，該第二控制端耦接該第v+3掃描訊號，該第二輸出端耦接一反向驅動訊號，該第v+3掃描訊號控制該第二控制單元而使該第一控制電壓改變為該反向驅動訊號的準位； 一升壓單元，包含一第三輸入端、一第三控制端及一第三輸出端，該第三輸入端接收該第一時脈訊號，該第三控制端耦接該第一控制電壓，該第三輸出端輸出該第v掃描訊號，該第一控制電壓控制該升壓單元依據該第一時脈訊號而輸出該第v掃描訊號；及 一抑制單元，包含一第四輸入端、一第四控制端及一第四輸出端，該第四輸入端耦接第三控制端，該第四控制端耦接該第三輸入端，該第四輸出端耦接該第三輸出端與該抗雜訊電路，該第一時脈訊號控制該抑制單元而減少該第三控制端的雜訊。
  7. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中該第m掃描驅動電路包含： 一升壓單元，包含一第一寄生電容，該第一寄生電容耦接於該第一時脈訊號與該第一控制電壓之間；及 一抑制單元，包含一第二寄生電容，該第二寄生電容耦接於該第一時脈訊號與該第一控制電壓之間，該第二寄生電容與該第一寄生電容串聯，該第一時脈訊號藉由該第一寄生電容與該第二寄生電容而提升該第一控制電壓的準位。
  8. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中該第m掃描驅動電路包含一升壓單元與一抑制單元，該升壓單元接收該第一時脈訊號與該第一控制電壓，依據該第一時脈訊號與該第一控制電壓輸出該第v掃描訊號；當該第一控制電壓從一低電壓改變為一高電壓及該第一時脈訊號為一高準位時，該第一時脈訊號藉由該抑制單元而使該第一控制電壓從該高電壓提升至一第一準位，當該第一控制電壓從該高電壓改變為該低電壓及該第一時脈訊號為該高準位時，該第一時脈訊號控制該抑制單元而使該第一控制電壓維持於該低電壓；該第一準位高於該高電壓的準位，該高電壓的準位高於該低電壓的準位。
  9. 如申請專利範圍第1項所述之全時段抗雜訊的顯示器，其中該第m掃描驅動電路包含一升壓單元，該升壓單元接收該第一時脈訊號；當該第一時脈訊號為一高準位時，該第一時脈訊號藉由該升壓單元而提升該第v掃描訊號的準位，當該第一時脈訊號為一低準位時，該第v掃描訊號的準位藉由該升壓單元而降低，該高準位高於該低準位。
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