TWI899397B - 半導體裝置 - Google Patents

半導體裝置

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丁海建
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Abstract

本發明提供一種半導體裝置。半導體裝置包含：基底；第一基礎鰭片，自基底突出且在第一方向上延伸；以及第一鰭型圖案，自第一基礎鰭片突出且在第一方向上延伸。第一基礎鰭片包含第一側壁及第二側壁，第一側壁及第二側壁在第一方向上延伸，第一側壁與第二側壁相對，第一基礎鰭片的第一側壁至少部分地界定第一深溝渠，第一基礎鰭片的第二側壁至少部分地界定第二深溝渠，且第一深溝渠的深度大於第二深溝渠的深度。

Description

半導體裝置
一些實例實施例是關於半導體裝置。
作為用於增加半導體裝置的密度的縮放技術中的一者，建議包含多閘極電晶體，其中具有鰭片及/或奈米線形狀的多通道主動圖案（例如，矽主體）形成於基底上，且閘極形成於多通道主動圖案的表面上。
由於此類多閘極電晶體利用三維通道，因此更易於進行縮放。另外或替代地，可甚至在不增加多閘極電晶體的閘極長度時改良電流控制能力。另外或替代地，可更有效地抑制通道區的電位受汲極電壓影響的短通道效應（SCE；short channel effect）。
一些實例實施例提供一種能夠改良元件效能及可靠性的半導體裝置。
另外或替代地，一些實例實施例提供一種用於製造能夠改良元件效能及可靠性的半導體裝置的方法。
根據一些實例實施例，提供一種半導體裝置，包括：基底；第一基礎鰭片，自基底突出且在第一方向上延伸；以及第一鰭型圖案，自第一基礎鰭片突出且在第一方向上延伸。第一基礎鰭片包含第一側壁及第二側壁，第一側壁及第二側壁在第一方向上延伸，第一側壁與第二側壁相對，第一基礎鰭片的第一側壁至少部分地限定第一深溝渠，第一基礎鰭片的第二側壁至少部分地限定第二深溝渠，且第一深溝渠的深度大於第二深溝渠的深度。
根據一些實例實施例，提供一種半導體裝置，包括：基底；第一基礎鰭片及第二基礎鰭片，第一基礎鰭片及第二基礎鰭片自基底突出且在第一方向上藉由深溝渠彼此分離；第一鰭型圖案，自第一基礎鰭片突出，第一鰭型圖案至少部分地限定第一鰭片溝渠；以及第二鰭型圖案，自第二基礎鰭片突出，第二鰭型圖案至少部分地限定第二鰭片溝渠。深溝渠包含上部溝渠及上部溝渠的底部表面上的下部溝渠，且第一基礎鰭片的側壁及第二基礎鰭片的側壁限定上部溝渠。
根據一些實例實施例，提供一種半導體裝置，包括：基底；第一基礎鰭片及第二基礎鰭片，第一基礎鰭片及第二基礎鰭片自基底突出且在第一方向上藉由第一深溝渠彼此分離；第三基礎鰭片，自基底突出且在第一方向上藉由第二深溝渠與第二基礎鰭片分離；第一鰭型圖案，自第一基礎鰭片突出且在垂直於第一方向的第二方向上延伸；第二鰭型圖案，自第二基礎鰭片突出且在第二方向上延伸；第三鰭型圖案，自第三基礎鰭片突出且在第二方向上延伸；以及場絕緣膜，填充第一深溝渠及第二深溝渠且覆蓋第一鰭型圖案至第三鰭型圖案的側壁的一部分。第一鰭型圖案位於第一導電型的電晶體區中，第二鰭型圖案及第三鰭型圖案位於與第一導電型不同的第二導電型的電晶體區中，且第一深溝渠的深度大於第二深溝渠的深度。
然而，實例實施例不限於本文中所闡述的一個實例實施例。藉由參考下文給出的詳細描述，實例實施例的上述及其他態樣對於在實例實施例所涉及的領域中具通常知識者將變得更顯而易見。
儘管根據一些實例實施例的半導體裝置的圖繪示包含鰭型圖案形狀的通道區的鰭型電晶體（fin-type transistor；FinFET）、包含奈米線或奈米薄片的電晶體以及多橋接器通道場效電晶體（Multi-Bridge Channel Field Effect Transistor；MBCFETTM），但實例實施例不限於此。當然，根據一些實例實施例的半導體裝置可包含穿隧FET或三維（three-dimensional；3D）電晶體。當然，根據一些實例實施例的半導體裝置可包含平面電晶體。替代或另外地，實例實施例的一些特徵可應用於基於二維材料及其異質結構的電晶體（基於FET的2D材料）。
替代或另外地，根據一些實例實施例的半導體裝置亦可包含雙極接面電晶體、橫向擴散金屬氧化物半導體（laterally diffused metal oxide semiconductor；LDMOS）或類似者中的至少一者。
將參考圖1至圖9描述根據一些實例實施例的半導體裝置。
圖1為根據一些實例實施例的用於解釋半導體裝置的實例佈局圖。圖2為沿圖1的A-A截取的實例橫截面視圖。圖3為圖2的部分P的放大視圖。圖4為圖2的部分Q的放大視圖。圖5至圖7為繪示圖2的部分R的放大實例視圖。圖8及圖9為沿圖1的B-B及C-C截取的實例橫截面視圖。為方便解釋起見，圖1中未繪示佈線線路195。
參考圖1至圖9，根據一些實例實施例的半導體裝置可包含第一基礎鰭片110BS、第二基礎鰭片210BS、第三基礎鰭片310BS以及第四基礎鰭片410BS、第一鰭型圖案110、第二鰭型圖案210、第三鰭型圖案310以及第四鰭型圖案410、第一深溝渠DT1、第二深溝渠DT2以及多個閘極電極120、閘極電極220以及閘極電極320。
基底100可包含第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1、第二n型主動區RXN2、第一場區FX1以及第二場區FX2。第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1、第二n型主動區RXN2、第一場區FX1以及第二場區FX2可置放於高電壓操作區中、可置放於低電壓操作區中或可置放於標稱電壓操作區中。
第一p型主動區RXP1及第二p型主動區RXP2可各自為其中形成有第一導電型的電晶體的區。舉例而言，第一p型主動區RXP1及第二p型主動區RXP2可為或對應於PMOS形成區。形成於第一p型主動區RXP1中的電晶體的例如臨限電壓的某些電特性可與形成於第二p型主動區RXP2中的電晶體的其他電特性相同或不同。第一n型主動區RXN1及第二n型主動區RXN2可各自為其中形成有與第一導電型不同的第二導電型的電晶體的區。第一n型主動區RXN1及第二n型主動區RXN2可各自為或對應於NMOS形成區。形成於第一n型主動區RXN1中的電晶體的例如臨限電壓的某些電特性可與形成於第二n型主動區RXN2中的電晶體的其他電特性相同或不同。
第一場區FX1及第二場區FX2可形成為緊鄰第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1以及第二n型主動區RXN2。第一場區FX1可在PMOS形成區與NMOS形成區之間形成邊界。舉例而言，第一場區FX1置放於不同導電型的電晶體形成區之間。第二場區FX2可與PMOS形成區及PMOS形成區形成邊界。替代或另外地，第二場區FX2可與NMOS形成區及NMOS形成區形成邊界。舉例而言，第二場區FX2位於相同導電型的電晶體形成區之間。
第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1以及第二n型主動區RXN2彼此間隔開。第一p型主動區RXP1及第一n型主動區RXN1可由第一場區FX1分離。第一p型主動區RXP1及第二p型主動區RXP2可由第二場區FX2分離。第一n型主動區RXN1及第二n型主動區RXN2可由第二場區FX2分離。
舉例而言，元件分離膜可置放於彼此間隔開的第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1以及第二n型主動區RXN2周圍。此時，存在或置放於主動區RXP1、主動區RXP2、主動區RXN1以及主動區RXN2之間的元件分離膜的一部分可為或對應於場區FX1及場區FX2。舉例而言，其中形成可為半導體裝置的實例的電晶體的通道區的部分可為主動區，且劃分形成於主動區中的電晶體的通道區的部分可為場區。替代或另外地，主動區對應於其中形成用作電晶體的通道區的鰭型圖案或奈米薄片的部分，且場區可為其中不形成用作通道區的鰭型圖案或奈米薄片的區。
基底100可為或可包含矽基底或絕緣層上矽（silicon-on-insulator；SOI）。替代或另外地，基底100可包含但不限於矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵。在以下描述中，基底100將描述為矽基底。基底100可為單晶基底，且可經摻雜（例如，經輕微摻雜）；然而，實例實施例不限於此。
第一基礎鰭片110BS及至少一或多個第一鰭型圖案110可置放於第一p型主動區RXP1中。第一基礎鰭片110BS可自基底100突出，例如可在垂直於基底100的表面的第三方向D3上突出。第一基礎鰭片110BS可沿第一方向D1延長。第一鰭型圖案110可自第一基礎鰭片110BS突出。第一鰭型圖案110可沿第一方向D1延長。第一鰭型圖案110可包含在第一方向D1上延伸的長側及在第二方向D2上延伸的短側。此處，第一方向D1可與第二方向D2及第三方向D3相交。此外，第二方向D2可與第三方向D3相交。第三方向D3可為基底100的厚度方向，且可稱為豎直方向。
第一鰭型圖案110可由在第一方向D1上延伸的第一鰭片溝渠FT1限定或至少部分地限定所述第一鰭片溝渠FT1。第一鰭片溝渠FT1可置放於第一鰭型圖案110的任一側上。第一鰭型圖案110的側壁可由第一鰭片溝渠FT1限定或至少部分地限定所述第一鰭片溝渠FT1。第一鰭片溝渠FT1的深度可為第一鰭片深度D_FT1。舉例而言，第一鰭型圖案110的高度可為第一鰭片深度D_FT1。
第一基礎鰭片110BS可包含第一側壁110BS_SW1及與第一基礎鰭片的第一側壁110BS_SW1相對的第二側壁110BS_SW2。第一基礎鰭片的第一側壁110BS_SW1及第一基礎鰭片的第二側壁110BS_SW2在第二方向D2上彼此相對。第一基礎鰭片的第一側壁110BS_SW1及第一基礎鰭片的第二側壁110BS_SW2各自在第一方向D1上延伸。
第一基礎鰭片110BS可由在第二方向D2上彼此間隔開的第一深溝渠DT1及第二深溝渠DT2限定或至少部分地限定所述第一深溝渠DT1及第二深溝渠DT2。第一基礎鰭片的第一側壁110BS_SW1可由第一深溝渠DT1限定或至少部分地限定所述第一深溝渠DT1。第一基礎鰭片的第二側壁110BS_SW2可由第二深溝渠DT2限定或至少部分地限定所述第二深溝渠DT2。
第一鰭型圖案110可具有複合膜結構。此處，術語「複合膜結構」意謂/對應於包含由彼此不同的材料形成或具有彼此不同的材料的多個半導體材料圖案的結構。第一鰭型圖案110可包含例如第一下部鰭型圖案110LP及第一上部鰭型圖案110UP。第一上部鰭型圖案110UP置放於第一下部鰭型圖案110LP上。第一上部鰭型圖案110UP可直接連接至第一下部鰭型圖案110LP。
第一下部鰭型圖案110LP連接至第一基礎鰭片110BS，例如直接連接至第一基礎鰭片110BS。第一下部鰭型圖案110LP可由與第一基礎鰭片110BS相同的材料形成或包含與第一基礎鰭片110BS相同的材料。舉例而言，第一基礎鰭片110BS及第一下部鰭型圖案110LP可為在第一基礎鰭片110BS與第一下部鰭型圖案110LP之間不具有邊界的整合結構。
第一上部鰭型圖案110UP可具有單一膜結構。此處，術語「單一膜結構」意謂或對應於由單一半導體材料，例如單晶半導體材料或均質半導體材料形成的結構。
舉例而言，第一下部鰭型圖案110LP及第一上部鰭型圖案110UP可包含彼此不同的材料。第一下部鰭型圖案110LP及第一基礎鰭片110BS可由例如單晶矽的矽形成。第一上部鰭型圖案110UP可包含矽-鍺。第一鰭型圖案110可具有包含矽圖案及矽-鍺圖案的複合膜結構。
限定置放於第一p型主動區RXP1的最外部部分中的第一鰭型圖案110的第一鰭片溝渠FT1與第一深溝渠DT1可緊鄰彼此置放，例如其間無需任何介入溝渠。替代或另外地，限定置放於第一p型主動區RXP1的最外部部分中的第一鰭型圖案110的第一鰭片溝渠FT1與第二深溝渠DT2可緊鄰彼此置放。此處，緊鄰的含義為其中另一第一鰭片溝渠FT1不置放於第一深溝渠DT1與第一鰭片溝渠FT1之間及第二深溝渠DT2與第一鰭片溝渠FT1之間的組態。
舉例而言，限定置放於第一p型主動區RXP1的最外部部分處的第一鰭型圖案110的第一鰭片溝渠FT1可連接至或直接連接至第一深溝渠DT1。在第一鰭片溝渠FT1與第一深溝渠DT1連接的點處，第一基礎鰭片的第一側壁110BS_SW1對於第一深溝渠DT1的傾斜度與第一基礎鰭片110BS的上部表面對於第一鰭片溝渠FT1的傾斜度不同。
第一深溝渠DT1可限定第一場區FX1。第一深溝渠DT1可置放於第一場區FX1中。第二深溝渠DT2可限定第二場區FX2。第二深溝渠DT2可置放於第二場區FX2中。下文將使用圖3及圖4提供對第一深溝渠DT1及第二深溝渠DT2的描述。
第二基礎鰭片210BS及至少一或多個第二鰭型圖案210可置放於第一n型主動區RXN1中。第二基礎鰭片210BS可自基底100突出。第二基礎鰭片210BS可沿第一方向D1延長。第二鰭型圖案210可自第二基礎鰭片210BS突出。第二鰭型圖案210可沿第一方向D1延長。
第二鰭型圖案210可由在第一方向D1上延伸的第二鰭片溝渠FT2限定。第二鰭片溝渠FT2可置放於第二鰭型圖案210的任一側上。第二鰭型圖案210的側壁可由第二鰭片溝渠FT2限定。第二鰭片溝渠FT2的深度可為第二鰭片深度D_FT2。舉例而言，第二鰭型圖案210的高度可為第二鰭片深度D_FT2。
作為實例，第二鰭片溝渠FT2的深度D_FT2可與第一鰭片溝渠FT1的深度D_FT1相同。作為另一實例，第二鰭片溝渠FT2的深度D_FT2可比第一鰭片溝渠FT1的深度D_FT1更深。作為又另一實例，第二鰭片溝渠FT2的深度D_FT2可比第一鰭片溝渠FT1的深度D_FT1更淺。
第二基礎鰭片210BS可包含第一側壁210BS_SW1及與第二基礎鰭片的第一側壁210BS_SW1相對的第二側壁210BS_SW2。第二基礎鰭片的第一側壁210BS_SW1及第二基礎鰭片的第二側壁210BS_SW2在第二方向D2上彼此相對。第二基礎鰭片的第一側壁210BS_SW1面向第一基礎鰭片的第一側壁110BS_SW1。第二基礎鰭片的第一側壁210BS_SW1及第二基礎鰭片的第二側壁210BS_SW2各自在第一方向D1上延伸。
第二基礎鰭片210BS可由在第二方向D2上彼此間隔開的第一深溝渠DT1及第二深溝渠DT2限定。第二基礎鰭片的第一側壁210BS_SW1可由第一深溝渠DT1限定。第二基礎鰭片的第二側壁210BS_SW2可由第二深溝渠DT2限定。
限定置放於第一n型主動區RXN1的最外部部分處的第二鰭型圖案210的第二鰭片溝渠FT2與第一深溝渠DT1可緊鄰彼此置放。替代或另外地，限定置放於第一n型主動區RXN1的最外部部分處的第二鰭型圖案210的第二鰭片溝渠FT2與第二深溝渠DT2可緊鄰彼此置放。
第二鰭型圖案210可具有單一膜結構，例如可具有均質單晶結構。第二鰭型圖案210可直接連接至第二基礎鰭片210BS。第二鰭型圖案210可由與第二基礎鰭片210BS相同的材料形成。舉例而言，第二基礎鰭片210BS及第二鰭型圖案210可為整合結構。舉例而言，第二鰭型圖案210可為矽鰭型圖案，諸如磊晶矽鰭型圖案。
第三基礎鰭片310BS及至少一或多個第三鰭型圖案310可置放於第二p型主動區RXP2中。第三基礎鰭片310BS可自基底100突出，例如在第三方向D3上自基底100突出。第三鰭型圖案310可自第三基礎鰭片310BS突出，例如在第三方向D3上自第三基礎鰭片310BS突出。第三鰭型圖案310可包含例如第三下部鰭型圖案310LP及第三上部鰭型圖案310UP。第三鰭型圖案310可由在第一方向D1上延伸的第三鰭片溝渠FT3限定。第三基礎鰭片310BS可由在第二方向D2上彼此間隔開的第一深溝渠DT1及第二深溝渠DT2限定。第三基礎鰭片的側壁310BS_SW可由第一深溝渠DT1及第二深溝渠DT2限定。對第三基礎鰭片310BS及第三鰭型圖案310的描述可與對第一基礎鰭片110BS及第一鰭型圖案110的描述實質上相同。
第四基礎鰭片410BS及至少一或多個第四鰭型圖案410可置放於第二n型主動區RXN2中。第四基礎鰭片410BS可在第三方向D3上自基底100突出。第四鰭型圖案410可自第四基礎鰭片410BS突出。第四鰭型圖案410可由在第一方向D1上延伸的第四鰭片溝渠FT4限定。第四基礎鰭片410BS可由在第二方向D2上彼此間隔開的第一深溝渠DT1及第二深溝渠DT2限定。第四基礎鰭片的側壁410BS_SW可由第一深溝渠DT1及第二深溝渠DT2限定。對第四基礎鰭片410BS及第四鰭型圖案410的描述可與對第二基礎鰭片210BS及第二鰭型圖案210的描述實質上相同。
儘管第一鰭型圖案110、第二鰭型圖案210、第三鰭型圖案310以及第四鰭型圖案410中的每一者的數目繪示為兩個，但此僅出於方便解釋起見，且數目不限於此。可存在第一鰭型圖案110、第二鰭型圖案210、第三鰭型圖案310以及第四鰭型圖案410中的每一者中的一或多者。
在根據一些實例實施例的半導體裝置中，基於/如自第一鰭片溝渠FT1的底部表面所量測，第一深溝渠DT1比第二深溝渠DT2更深。第一深溝渠DT1的深度DP1大於第二深溝渠DT2的深度DP2。舉例而言，可基於第一深溝渠DT1的底部表面的最深部分量測或自第一深溝渠DT1的底部表面的最深部分量測第一深溝渠DT1的深度DP1。類似地，可基於第二深溝渠DT2的底部表面的最深部分量測或自第二深溝渠DT2的底部表面的最深部分量測第二深溝渠DT2的深度DP2。
第二深溝渠DT2將第一基礎鰭片110BS與第三基礎鰭片310BS分離。第二深溝渠DT2將第二基礎鰭片210BS與第四基礎鰭片410BS分離。在根據一些實例實施例的半導體裝置中，第二深溝渠DT2的底部表面可如圖4中所繪示為平坦的。換言之，第二深溝渠DT2的深度DP2在第一基礎鰭片的第二側壁110BS_SW2與第三基礎鰭片的側壁310BS_SW之間可為恆定的。
在圖3中，第一深溝渠DT1可包含具有第一寬度的上部溝渠UDT及具有窄於第一寬度的第二寬度的下部溝渠LDT。下部溝渠LDT可形成於上部溝渠UDT的底部表面上。舉例而言，下部溝渠LDT的側壁及上部溝渠UDT的側壁由上部溝渠UDT的底部表面連接。
第一深溝渠DT1將第一基礎鰭片110BS與第二基礎鰭片210BS分離。舉例而言，第一基礎鰭片110BS與第二基礎鰭片210BS可由上部溝渠UDT分離。第一基礎鰭片的第一側壁110BS_SW1及第二基礎鰭片的第一側壁210BS_SW1可由上部溝渠UDT限定。舉例而言，上部溝渠UDT的側壁可為第一基礎鰭片的第一側壁110BS_SW1及第二基礎鰭片的第一側壁210BS_SW1。
舉例而言，第一基礎鰭片的第一側壁110BS_SW1可為例如相對於平行於基底100的上部表面的方向傾斜的傾斜表面。第一基礎鰭片的第一側壁110BS_SW1的最下部部分可為第一基礎鰭片的第一側壁110BS_SW1的傾斜度（正切斜率）變為零的點。舉例而言，上部溝渠UDT的側壁及上部溝渠UDT的底部表面可基於第一基礎鰭片的第一側壁110BS_SW1的傾斜度變為0的點而彼此分開。類似地，第二深溝渠DT2的側壁及第二深溝渠DT2的底部表面可基於第一基礎鰭片的第二側壁110BS_SW2的傾斜度（或正切斜率）變為0的點而彼此分開。
在根據一些實例實施例的半導體裝置中，基於自第一鰭片溝渠FT1的底部表面所量測，上部溝渠UDT比下部溝渠LDT更淺。基於自第一鰭片溝渠FT1的底部表面或自第一鰭片溝渠FT1的底部表面所量測，上部溝渠UDT的深度DP11小於下部溝渠LDT的深度DP1。下部溝渠LDT可比上部溝渠UDT更深第一深度差DP12。第一深溝渠DT1的深度DP1可為下部溝渠LDT的深度。
第一深溝渠DT1可包含第一深溝渠的中心部分DT1_CP及第一深溝渠的邊緣部分DT1_EP。第一深溝渠的中心部分DT1_CP可限定於第一深溝渠的邊緣部分DT1_EP之間。下部溝渠LDT可位於第一深溝渠的中心部分DT1_CP中。
作為實例，當邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1時，第一深溝渠的邊緣部分DT1_EP的深度可為恆定的。作為另一實例，當邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1時，第一深溝渠的邊緣部分DT1_EP的深度可減小。作為又另一實例，當邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1時，第一深溝渠的邊緣部分DT1_EP的深度可減小且接著保持恆定。在圖3中，當邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1時，第一深溝渠的邊緣部分DT1_EP的深度可保持恆定。
當中心部分DT1_CP遠離第一基礎鰭片的第一側壁110BS_SW1時，第一深溝渠的中心部分DT1_CP的深度可增大且接著再次減小。類似地，當中心部分DT1_CP遠離第二基礎鰭片的第一側壁210BS_SW1時，第一深溝渠的中心部分DT1_CP的深度可增大且接著再次減小。
場絕緣膜105可形成於基底100上。場絕緣膜105可形成於第一p型主動區RXP1、第二p型主動區RXP2、第一n型主動區RXN1、第二n型主動區RXN2、第一場區FX1以及第二場區FX2上方或上。
場絕緣膜105可填充第一深溝渠DT1及第二深溝渠DT2。場絕緣膜105可填充第一鰭片溝渠FT1、第二鰭片溝渠FT2、第三鰭片溝渠FT3以及第四鰭片溝渠FT4中的一些。場絕緣膜105可形成於第一鰭型圖案110的側壁的一部分、第二鰭型圖案210的側壁的一部分、第三鰭型圖案310的側壁的一部分以及第四鰭型圖案410的側壁的一部分上。
第一鰭型圖案110、第二鰭型圖案210、第三鰭型圖案310以及第四鰭型圖案410可各自在第三方向上自場絕緣膜105的上部表面向上突出。場絕緣膜105可包含例如諸如氧化矽的氧化物膜、諸如氮化矽的氮化物膜、諸如氮氧化矽的氮氧化物膜或其組合膜。
在圖5中，場絕緣膜105可完全覆蓋第一下部鰭型圖案110LP的側壁。然而，場絕緣膜105不覆蓋第一上部鰭型圖案110UP的側壁。
在圖6中，場絕緣膜105覆蓋第一下部鰭型圖案110LP的側壁的一部分，且不覆蓋第一下部鰭型圖案110LP的側壁的剩餘部分。第一下部鰭型圖案110LP包含自場絕緣膜105的上部表面向上突出的一部分。
在圖7中，場絕緣膜105可完全覆蓋第一下部鰭型圖案110LP的側壁。此外，場絕緣膜105可覆蓋第一上部鰭型圖案110UP的側壁的一部分。
第一閘極電極120、第二閘極電極220以及第三閘極電極320可各自在第二方向D2上延伸。第一閘極電極120、第二閘極電極220以及第三閘極電極320可各自置放於場絕緣膜105上。
第一閘極電極120可與第一鰭型圖案110及第二鰭型圖案210相交。第二閘極電極220可與第三鰭型圖案310相交。第三閘極電極320可與第四鰭型圖案410相交。然而，閘極電極與鰭型圖案之間的相交關係僅出於方便解釋起見，且不限於此。舉例而言，配置在第一方向D1上的多個第一閘極電極120中的至少一者可連接或直接連接至第二閘極電極220及/或第三閘極電極320。替代或另外地，配置在第一方向D1上的多個第一閘極電極120中的至少一者可分成兩個部分。分成兩個部分的第一閘極電極120中的一者與第一鰭型圖案110相交，且其另一者可與第二鰭型圖案210相交。
第一閘極電極120、第二閘極電極220以及第三閘極電極320可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）以及其組合。第一閘極電極120、第二閘極電極220以及第三閘極電極320可由彼此相同或不同的材料形成或包含彼此相同或不同的材料。
第一閘極電極120、第二閘極電極220以及第三閘極電極320可分別各自包含導電金屬氧化物、導電金屬氮氧化物及/或其類似者。替代或另外地，第一閘極電極120、第二閘極電極220以及第三閘極電極320亦可包含上述材料的氧化形式。
第一閘極電極120及第二閘極電極220可藉由閘極分離圖案GCS分離。第一閘極電極120及第三閘極電極320可藉由閘極分離圖案GCS分離。閘極分離圖案GCS可置放於場絕緣膜105上。在根據一些實例實施例的半導體裝置中，閘極分離圖案GCS可不回縮至場絕緣膜105中。
閘極分離圖案GCS可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）、氧化鋁（AlO）以及其組合中的至少一者。儘管每一閘極分離圖案GCS繪示為單一膜，但實例實施例不限於此。
第一閘極間隔物140可置放於第一閘極電極120的側壁上。第一閘極間隔物140可在第二方向D2上延伸。第一閘極間隔物140可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合中的至少一者。儘管未繪示，但閘極間隔物亦可形成於第二閘極電極220及第三閘極電極320的側壁上。
第一閘極絕緣膜130可沿第一閘極電極120的側壁及底部表面延伸。第二閘極絕緣膜230可沿第二閘極電極220的側壁及底部表面延伸。第三閘極絕緣膜330可沿第三閘極電極320的側壁及底部表面延伸。第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330可沿場絕緣膜105的上部表面延伸。
用第一閘極絕緣膜130作為實例，第一閘極絕緣膜130可沿自場絕緣膜105向上突起的第一鰭型圖案110的輪廓、第二鰭型圖案210的輪廓以及場絕緣膜105的上部表面形成。儘管未繪示，但第一閘極絕緣膜130可包含沿自場絕緣膜105向上突起的第一鰭型圖案110的輪廓及第二鰭型圖案210的輪廓的界面膜。舉例而言，界面膜可包含氧化矽。
在根據一些實例實施例的半導體裝置中，第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330各自可不沿閘極分離圖案GCS的側壁延伸。閘極分離圖案GCS可與第一閘極電極120、第二閘極電極220以及第三閘極電極320接觸。
第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330可包含氧化矽、氮氧化矽、氮化矽或具有比氧化矽更高的介電常數的高介電常數材料中的至少一者。高介電常數材料可包含例如氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的一或多者。
根據一些實例實施例的半導體裝置可包含使用負電容器的負電容（Negative Capacitance；NC）FET。舉例而言，第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330中的每一者可包含具有鐵電特性的鐵電材料膜以及具有順電特性的順電材料膜。
鐵電材料膜可具有負電容，且順電材料膜可具有正電容。舉例而言，若兩個或大於兩個電容器串聯連接且每一電容器的電容具有正值，則串聯的總電容自每一個別電容器的電容減小。另一方面，若串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值，則串聯的總電容可大於個別電容中的每一者的絕對值，同時具有正值。
當具有負電容的鐵電材料膜與具有正電容的順電材料膜串聯連接時，串聯連接的鐵電材料膜及順電材料膜的總電容值可增大。利用增大的總電容值，包含鐵電材料膜的電晶體在室溫下可具有小於每十進位60毫伏的次臨界擺動（subthreshold swing；SS）。
鐵電材料膜可具有鐵電特性。鐵電材料膜可包含例如氧化鉿、氧化鉻鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦中的至少一者。此處，作為實例，氧化鉿鋯可為藉由將氧化鉿與鋯（Zr）摻雜獲得的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）以及氧（O）的化合物。
替代或另外地，鐵電材料膜可更包含摻雜的摻雜劑。舉例而言，摻雜劑可包含鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鎂（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）中的至少一者。鐵電材料膜中所含有的摻雜劑的類型可不同，此取決於鐵電材料膜中所含有的鐵電材料是哪一種類型。
當鐵電材料膜包含氧化鉿時，鐵電材料膜中所含有的摻雜劑可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）中的至少一者。
當摻雜劑為鋁（Al）時，鐵電材料膜可包含3原子%至8原子%（atomic %；at%）鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
當摻雜劑為矽（Si）時，鐵電材料膜可包含2原子%至10原子%矽。當摻雜劑為釔（Y）時，鐵電材料膜可包含2原子%至10原子%釔。當摻雜劑為釓（Gd）時，鐵電材料膜可包含1原子%至7原子%釓。當摻雜劑為鋯（Zr）時，鐵電材料膜可包含50原子%至80原子%鋯。
順電材料膜可具有順電特性。順電材料膜可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者。順電材料膜中所含有的金屬氧化物可包含但不限於例如氧化鉿、氧化鋯以及氧化鋁中的至少一者。
鐵電材料膜及順電材料膜可包含相同材料。鐵電材料膜具有鐵電特性，但順電材料膜可不具有鐵電特性。舉例而言，當鐵電材料膜及順電材料膜包含氧化鉿時，鐵電材料膜中所含有的氧化鉿的晶體結構不同於順電材料膜中所含有的氧化鉿的晶體結構。
鐵電材料膜可具有帶鐵電特性的厚度。鐵電材料膜的厚度可為例如但不限於0.5奈米至10奈米。由於每一鐵電材料可具有呈現鐵電特性的不同臨界厚度，因此鐵電材料膜的厚度可視鐵電材料而變化。
作為實例，第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330中的每一者可包含一個鐵電材料膜。作為另一實例，第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330可各自包含彼此間隔開的多個鐵電材料膜。第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330可各自具有堆疊膜結構，其中多個鐵電材料膜及多個順電材料膜交替地堆疊。
第一閘極封蓋圖案145、第二閘極封蓋圖案245以及第三閘極封蓋圖案345可置放於第一閘極電極120、第二閘極電極220以及第三閘極電極320的上部表面上。此外，第一閘極封蓋圖案145可置放於第一閘極間隔物140的上部表面上。儘管未示出，但第二閘極封蓋圖案245及第三閘極封蓋圖案345亦可具有類似於第一閘極封蓋圖案145的形狀。第一閘極封蓋圖案145、第二閘極封蓋圖案245以及第三閘極封蓋圖案345可各自包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合中的至少一者。
不同於所示出，第一閘極封蓋圖案145可置放於第一閘極間隔物140之間。在此情況下，第一閘極封蓋圖案145的上部表面可置放於與第一閘極間隔物140的上部表面相同的平面上。儘管未示出，但第二閘極封蓋圖案245及第三閘極封蓋圖案345亦可具有類似於第一閘極封蓋圖案145的形狀。
不同於所示出，第一閘極封蓋圖案145、第二閘極封蓋圖案245以及第三閘極封蓋圖案345可不置放於第一閘極電極120、第二閘極電極220以及第三閘極電極320上。
第一源極/汲極圖案150可形成於第一鰭型圖案110上。第一源極/汲極圖案150可置放於第一閘極電極120的任一側上。第一源極/汲極圖案150可連接至第一上部鰭型圖案110UP。第一源極/汲極圖案150可包含p型雜質，例如可包含諸如硼的雜質。
第二源極/汲極圖案250可形成於第二鰭型圖案210上。第二源極/汲極圖案250可置放於第一閘極電極120的任一側上。第二源極/汲極圖案250可包含n型雜質，例如可包含磷或砷中的至少一者。第一源極/汲極圖案150及第二源極/汲極圖案250可各自包含但不限於經由諸如均質或異質磊晶製程的磊晶製程形成的磊晶圖案。
儘管未示出，但源極/汲極圖案可形成於第二閘極電極220及第三閘極電極320的兩側上。
蝕刻擋止膜155可置放於第一閘極電極120的側壁上及第一源極/汲極圖案150及第二源極/汲極圖案250上。蝕刻擋止膜155可包含相對於稍後將描述的下部層間絕緣膜191具有蝕刻選擇性的材料。蝕刻擋止膜155可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、硼氮化矽（SiBN）、氧硼氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合中的至少一者。
下部層間絕緣膜191可置放於蝕刻擋止膜155上。下部層間絕緣膜191可不覆蓋第一閘極封蓋圖案145、第二閘極封蓋圖案245以及第三閘極封蓋圖案345的上部表面。舉例而言，下部層間絕緣膜191的上部表面可置放於與第一閘極封蓋圖案145的上部表面相同的平面上。
上部層間絕緣膜190可置放於下部層間絕緣膜191上。
上部層間絕緣膜190及下部層間絕緣膜191可各自包含例如氧化矽、氮化矽、氮氧化矽以及低介電常數材料中的至少一者。低介電常數材料可包含但不限於例如氟化的正矽酸四乙酯（Fluorinated TetraEthylOrthoSilicate；FTEOS）、三氧化矽烷（Hydrogen SilsesQuioxane；HSQ）、雙苯并環丁烯（BCB）、四甲基正矽酸鹽（TetraMethylOrthoSilicate；TMOS）、八甲基環四矽氧烷（OctaMethyleyCloTetraSiloxane；OMCTS）、六甲基二矽氧烷（HexaMethylDiSiloxane；HMDS）、三甲基甲矽烷基硼酸鹽（TriMethylSilyl Borate；TMSB）、二醯氧基二三級丁基矽氧烷（DiAcetoxyDitertiaryButoSiloxane；DADBS）、三甲基矽烷基磷酸鹽（TriMethylSilil Phosphate；TMSP）、聚四氟乙烯（PolyTetraFluoroEthylene；PTFE）、東燃矽氮烷（Tonen SilaZen；TOSZ）、氟矽酸鹽玻璃（Fluoride Silicate Glass；FSG）、諸如聚氧化丙烯的聚醯亞胺奈米泡沫、摻碳氧化矽（Carbon Doped silicon Oxide；CDO）、有機矽酸鹽玻璃（Organo Silicate Glass；OSG）、SiLK、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、中孔二氧化矽或其組合。
佈線線路205可置放於上部層間絕緣膜190內部。儘管佈線線路205繪示為置放於在第三方向D3上與第二場區FX2重疊的位置處，但此僅出於方便解釋起見，且實例實施例不限於此。佈線線路205可置放於在第三方向D3上與第一場區FX1及主動區RXP1、主動區RXP2、主動區RXN1以及主動區RXN2重疊的位置處。佈線線路205可包含例如金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電半導體材料、導電金屬矽化物以及其組合中的至少一者。
圖10為根據一些實例實施例的用於解釋半導體裝置的圖。圖11及圖12為圖10的部分P及部分Q的放大視圖。出於方便解釋起見，將主要描述不同於使用圖1至圖9描述的彼等內容的點。
參考圖10至圖12，在半導體裝置中，根據一些實例實施例，上部溝渠UDT可更包含形成於上部溝渠UDT側壁與上部溝渠UDT的底部表面會聚的點處的第一底部凹槽DT1_RCS。
舉例而言，可基於第一底部凹槽DT1_RCS的最深部分量測或自第一底部凹槽DT1_RCS的最深部分量測上部溝渠UDT的深度DP11。隨著第一底部凹槽DT1_RCS遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1，第一底部凹槽DT1_RCS的深度可減小。
第一底部凹槽DT1_RCS可形成於第一深溝渠的邊緣部分DT1_EP處。舉例而言，隨著邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1，第一深溝渠的邊緣部分DT1_EP的深度可減小且接著保持恆定。
不同於所繪示，第一深溝渠的邊緣部分DT1_EP的深度可持續減小，此是由於邊緣部分DT1_EP遠離第一基礎鰭片的第一側壁110BS_SW1或第二基礎鰭片的第一側壁210BS_SW1。
第二深溝渠DT2可更包含形成於第二深溝渠DT2的側壁與第二深溝渠DT2的底部表面會聚的點處的第二底部凹槽DT2_RCS。
舉例而言，可基於第二底部凹槽DT2_RCS的最深部分量測第二深溝渠DT2的深度DP2。
隨著第二底部凹槽DT2_RCS遠離第一基礎鰭片的第二側壁110BS_SW2或第三基礎鰭片的側壁310BS_SW，第二底部凹槽DT2_RCS的深度可減小。
舉例而言，隨著第二深溝渠DT2遠離第一基礎鰭片的第二側壁110BS_SW2，第二深溝渠DT2的深度可減小、保持恆定且接著再次增大。不同於所繪示，隨著第二深溝渠DT2遠離第一基礎鰭片的第二側壁110BS_SW2，第二深溝渠DT2的深度可減小且接著再次增大。
在圖10中，上部溝渠UDT的深度DP11可為但不限於與第二深溝渠DT2的深度DP2相同。
圖13為根據一些實例實施例的用於解釋半導體裝置的圖。圖14及圖15各自為圖13的部分P的放大視圖。出於方便解釋起見，將主要描述不同於使用圖10至圖12描述的彼等內容的點。
參考圖13至圖15，在根據一些實例實施例的半導體裝置中，基於第一鰭片溝渠FT1的底部表面，第一深溝渠DT1的深度DP1可與第二深溝渠DT2的深度DP2相同。
舉例而言，上部溝渠UDT的深度DP11可與第二深溝渠DT2的深度DP2相同。
在圖14中，上部溝渠UDT的深度可與下部溝渠LDT的深度相同。舉例而言，基於第一鰭片溝渠FT1的底部表面，至第一底部凹槽DT1_RCS的最下部部分的深度可與至下部溝渠LDT的最下部部分的深度相同。
在圖15中，上部溝渠UDT的深度可大於下部溝渠LDT的深度。上部溝渠UDT可比下部溝渠LDT更深第一深度差DP12。舉例而言，基於第一鰭片溝渠FT1的底部表面，至第一底部凹槽DT1_RCS的最下部部分的深度可大於至下部溝渠LDT的最下部部分的深度。第一深溝渠DT1的深度DP1可為上部溝渠UDT的深度。
圖16為根據一些實例實施例的用於解釋半導體裝置的圖。圖17A及圖17B為根據一些實例實施例的分別用於解釋半導體裝置的圖。出於方便解釋起見，將主要描述不同於使用圖1至圖9描述的彼等內容的點。
參考圖16，在根據一些實例實施例的半導體裝置中，第一基礎鰭片110BS、第二基礎鰭片210BS、第三基礎鰭片310BS以及第四基礎鰭片410BS可經限定為自第二深溝渠DT2的底部表面向上突起的部分。
第二深溝渠DT2的深度DP2可為第一基礎鰭片110BS、第二基礎鰭片210BS、第三基礎鰭片310BS以及第四基礎鰭片410BS的高度。
第一深溝渠DT1的一部分限定第一基礎鰭片的第一側壁110BS_SW1。隨著第一深溝渠DT1遠離場絕緣膜105的上部表面，第一深溝渠DT1在第二方向D2上的寬度持續減小。
參考圖17A及圖17B，根據一些實例實施例的半導體裝置更包含置放於第一深溝渠DT1內部的突起圖案PFF。
突起圖案PFF可自第一深溝渠DT1的底部表面突起。第一深溝渠DT1的底部表面可由基底100限定。突起圖案PFF可自基底100突起。
在圖17A中，基於第一鰭片溝渠FT1的底部表面，第一深溝渠DT1的深度DP1小於第二深溝渠DT2的深度DP2。
第一基礎鰭片110BS、第二基礎鰭片210BS、第三基礎鰭片310BS以及第四基礎鰭片410BS可經限定為自第一深溝渠DT1的底部表面向上突起的部分。第一深溝渠DT1的深度DP1可為第一基礎鰭片110BS、第二基礎鰭片210BS、第三基礎鰭片310BS以及第四基礎鰭片410BS的高度。
在圖17B中，基於/自第一鰭片溝渠FT1的底部表面所量測，第一深溝渠DT1的深度DP1可與第二深溝渠DT2的深度DP2實質上相同。
突起圖案PFF的高度H_PFF小於第一基礎鰭片110BS的高度DP1。
圖18為根據一些實例實施例的用於解釋半導體裝置的圖。圖19為根據一些實例實施例的用於解釋半導體裝置的圖。圖20為根據一些實例實施例的用於解釋半導體裝置的圖。圖21為根據一些實例實施例的用於解釋半導體裝置的圖。圖22A及圖22B為根據一些實例實施例的分別用於解釋半導體裝置的圖。出於方便解釋起見，將主要描述不同於使用圖1至圖9描述的彼等內容的點。
參考圖18，在根據一些實例實施例的半導體裝置中，第一上部鰭型圖案110UP及第三上部鰭型圖案310UP可各自具有複合膜結構。
第一上部鰭型圖案110UP可包含依序置放於第一下部鰭型圖案110LP上的第一_1上部鰭型圖案110UP_1及第一_2上部鰭型圖案110UP_2。最下部第一_1上部鰭型圖案110UP_1可直接連接至第一下部鰭型圖案110LP。第一_2上部鰭型圖案110UP_2可直接連接至第一_1上部鰭型圖案110UP_1。
第一_1上部鰭型圖案110UP_1及第一_2上部鰭型圖案110UP_2可由彼此不同的材料形成。舉例而言，第一_1上部鰭型圖案110UP_1可由矽-鍺形成或包含矽-鍺。第一_2上部鰭型圖案110UP_2可由與第一下部鰭型圖案110LP的材料相同的材料形成或包含與第一下部鰭型圖案110LP的材料相同的材料。舉例而言，第一_2上部鰭型圖案110UP_2可由矽製成或包含矽。
第三上部鰭型圖案310UP可包含依序置放於第三下部鰭型圖案310LP上的第三_1上部鰭型圖案310UP_1及第三_2上部鰭型圖案310UP_2。對第三上部鰭型圖案310UP的描述可與對第一上部鰭型圖案110UP的描述實質上相同。
儘管第一上部鰭型圖案110UP繪示為包含多個第一_1上部鰭型圖案110UP_1及單個第一_2上部鰭型圖案110UP_2，但實例實施例不限於此。
作為實例，不同於所示出，第一上部鰭型圖案110UP可包含單個第一_1上部鰭型圖案110UP_1及單個第一_2上部鰭型圖案110UP_2。
作為另一實例，不同於所示出，第一上部鰭型圖案110UP可包含多個第一_1上部鰭型圖案110UP_1及多個第一_2上部鰭型圖案110UP_2。
參考圖19，在根據一些實例實施例的半導體裝置中，第二鰭型圖案210及第四鰭型圖案410可各自具有複合膜結構。
第二鰭型圖案210可包含例如第二下部鰭型圖案210LP及第二上部鰭型圖案210UP。第二上部鰭型圖案210UP置放於第二下部鰭型圖案210LP上。第二上部鰭型圖案210UP可直接連接至第二下部鰭型圖案210LP。第二下部鰭型圖案210LP連接，例如直接連接至第二基礎鰭片210BS。第二下部鰭型圖案210LP可由與第二基礎鰭片210BS的材料相同的材料形成或包含與第二基礎鰭片210BS的材料相同的材料。
舉例而言，第二下部鰭型圖案210LP及第二上部鰭型圖案210UP包含彼此不同的材料，且可不包含任何共同材料。第二下部鰭型圖案210LP及第二基礎鰭片210BS可由矽形成。第二上部鰭型圖案210UP可包含具有大於矽的電子移動率的半導體材料。
第四鰭型圖案410可包含例如第四下部鰭型圖案410LP及第四上部鰭型圖案410UP。對第四鰭型圖案410的描述可與對第二鰭型圖案210的描述實質上相同。
參考圖20，根據一些實例實施例的半導體裝置可更包含突起結構PRT。
舉例而言，突起結構PRT可經形成以自第一鰭片溝渠FT1的底部突起，且形成為低於場絕緣膜105的上部表面。突起結構PRT可位於第一鰭片溝渠FT1與第一深溝渠DT1之間的邊界處。突起結構PRT可位於第一鰭片溝渠FT1與第二深溝渠DT2之間的邊界處。儘管突起結構PRT繪示為形成於第一p型主動區RXP1的兩個邊界處，但實例實施例不限於此。突起結構PRT亦可形成於第一p型主動區RXP1的僅一個邊界處。
突起結構PRT可位於鰭片溝渠FT1、鰭片溝渠FT2、鰭片溝渠FT3以及鰭片溝渠FT4與深溝渠DT1及深溝渠DT2之間的邊界處。突起結構PRT的一個側壁可由鰭片溝渠FT1、鰭片溝渠FT2、鰭片溝渠FT3以及鰭片溝渠FT4限定，且突起結構PRT的另一側壁可由深溝渠DT1及深溝渠DT2限定。突起結構PRT可位於主動區RXP1、主動區RXP2、主動區RXN1以及主動區RXN2的邊界處。
參考圖21，第一閘極絕緣膜130、第二閘極絕緣膜230以及第三閘極絕緣膜330可各自沿閘極分離圖案GCS的側壁延伸。
閘極分離圖案GCS可不與第一閘極電極120、第二閘極電極220以及第三閘極電極320接觸。
參考圖22A，在根據一些實例實施例的半導體裝置中，閘極分離圖案GCS的一部分可插入至場絕緣膜105中。
參考圖22B，根據一些實例實施例的半導體裝置可更包含第一置放於場區FX1及場區FX2中的第一虛設鰭型圖案DPF1及第二虛設鰭型圖案DPF2。
第一場區FX1及第二場區FX2中的每一者可為其中置放第一虛設鰭型圖案DPF1及第二虛設鰭型圖案DPF2的區。舉例而言，第一場區FX1及第二場區FX2不由上文所描述的第一深溝渠DT1及第二深溝渠DT2限定。
比第一鰭片溝渠FT1及第二鰭片溝渠FT2更深的第一_1深溝渠DT1_1可形成於第一場區FX1中。第一_1深溝渠DT1_1不形成於第二場區FX2中。比第一鰭片溝渠FT1及第二鰭片溝渠FT2更深的第一_1深溝渠DT1_1置放於第一場區FX1中，但不置放於第二場區FX2中。
儘管兩個虛設鰭型圖案DPF1及虛設鰭型圖案DPF2繪示為置放於第一場區FX1及第二場區FX2中，但此僅出於方便解釋起見，且實例實施例不限於此。舉例而言，一或多個虛設鰭型圖案可置放於相鄰主動區RXP1、主動區RXP2、主動區RXN1以及主動區RXN2之間的場區FX1及場區FX2中。
作為實例，不同於所示出，第一_1深溝渠DT1_1可緊鄰第一鰭型圖案110。舉例而言，第一虛設鰭型圖案DPF1可不置放於第一_1深溝渠DT1_1與第一鰭型圖案110之間。
作為另一實例，不同於所示出，第一_1深溝渠DT1_1可緊鄰第二鰭型圖案210。舉例而言，第二虛設鰭型圖案DPF2可不置放於第一_1深溝渠DT1_1與第二鰭型圖案210之間。
圖23為根據一些實例實施例的用於解釋半導體裝置的電路圖。圖24為繪示圖23的半導體裝置的佈局圖。圖25為沿圖24的D-D截取的橫截面視圖。出於參考目的，圖25僅繪示第五鰭型圖案510、第六鰭型圖案520、第七鰭型圖案530、第八鰭型圖案540以及第九鰭型圖案550。
參考圖23及圖24，根據一些實例實施例的半導體裝置可包含並聯連接於電源節點VCC與接地節點VSS之間的一對反相器INV1及反相器INV2，以及連接至相應反相器INV1及反相器INV2的輸出節點的第一通道電晶體PS1及第二通道電晶體PS2。第一通道電晶體PS1及第二通道電晶體PS2可分別連接至位元線BL及互補位元線/BL。第一通道電晶體PS1及第二通道電晶體PS2的閘極可連接至字線WL。半導體裝置可包含例如靜態隨機存取記憶體（static random access memory；SRAM），且一對反相器INV1及反相器INV2、第一通道電晶體PS1及第二通道電晶體PS2可對應於SRAM胞元的電晶體。SRAM胞元可為六個電晶體（six-transistor；6T）胞元，或可包含比圖23至圖25中所示出的電晶體更少或更多的電晶體。
第一反相器INV1包含串聯連接的第一上拉電晶體PU1及第一下拉電晶體PD1，且第二反相器INV2包含串聯連接的第二上拉電晶體PU2及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。此外，為了第一反相器INV1及第二反相器INV2形成單個鎖存電路，第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點。
此處，參考圖23及圖24，彼此間隔開的第五鰭型圖案510、第六鰭型圖案520、第七鰭型圖案530、第八鰭型圖案540以及第九鰭型圖案550形成為在第一方向D1上延長。第六鰭型圖案520及第七鰭型圖案530可具有比第五鰭型圖案510、第八鰭型圖案540以及第九鰭型圖案550的延伸部長度更短的延伸部長度。
此外，第一導電線561、第二導電線562、第三導電線563、第四導電線564以及第五導電線565在第二方向D2上延長，且經形成與第五鰭型圖案510、第六鰭型圖案520、第七鰭型圖案530、第八鰭型圖案540以及第九鰭型圖案550相交。具體言之，第一導電線561完全與第五鰭型圖案510及第六鰭型圖案520相交，且可與第七鰭型圖案530的端部部分重疊。第三導電線563完全與第八鰭型圖案540及第七鰭型圖案530相交，且可與第六鰭型圖案520的端部部分重疊。第二導電線562完全與第五鰭型圖案510及第九鰭型圖案550相交。第四導電線564經形成以與第八鰭型圖案540相交，且第五導電線565經形成以與第九鰭型圖案550相交。
如所繪示，第一上拉電晶體PU1限定於第一導電線561與第六鰭型圖案520相交的區周圍，第一下拉電晶體PD1限定於第一導電線561與第五鰭型圖案510相交的區周圍，且第一通道電晶體PS1限定於第二導電線562與第五鰭型圖案510相交的區周圍。第二上拉電晶體PU2限定於第三導電線563與第七鰭型圖案530相交的區周圍，第二下拉電晶體PD2限定於第三導電線563與第八鰭型圖案540相交的區周圍，且第二通道電晶體PS2限定於第四導電線564與第八鰭型圖案540相交的區周圍。此外，第三下拉電晶體PD3限定於第五導電線565與第九鰭型圖案550相交的區周圍，且第三通道電晶體PS3限定於第二導電線562與第九鰭型圖案550相交的區周圍。
儘管未示出，但源極/汲極可形成於第一導電線561至第五導電線565與第五鰭型圖案510、第六鰭型圖案520、第七鰭型圖案530、第八鰭型圖案540以及第九鰭型圖案550相交的區的兩側上。此外，可形成大量接點。此外，接點575及接點576由第一共用接點581連接。此外，接點571及接點574由第二共用接點582連接。接點572及接點573由第三共用接點583連接。
參考圖25，第六鰭型圖案520及第七鰭型圖案530可置放於PMOS形成區中。第五鰭型圖案510、第八鰭型圖案540以及第九鰭型圖案550可置放於NMOS形成區中。
第六鰭型圖案520以及第七鰭型圖案530可由第五鰭片溝渠FT5限定。第六鰭型圖案520可包含第六下部鰭型圖案520LP以及第六上部鰭型圖案520UP。第七鰭型圖案530可包含第七下部鰭型圖案530LP以及第七上部鰭型圖案530UP。對第六鰭型圖案520及第七鰭型圖案530的描述與對第一鰭型圖案110的描述實質上相同。
第五鰭型圖案510、第八鰭型圖案540以及第九鰭型圖案550可由第六鰭片溝渠FT6限定。對第五鰭型圖案510、第八鰭型圖案540以及第九鰭型圖案550的描述與對第二鰭型圖案210的描述實質上相同。
第三深溝渠DT3可形成於置放於NMOS形成區中的第五鰭型圖案510與置放於PMOS形成區中的第六鰭型圖案520之間。此外，第三深溝渠DT3可形成於置放於NMOS形成區中的第八鰭型圖案540與置放於PMOS形成區中的第七鰭型圖案530之間。
實例實施例不限於上文所描述的實施例。此外，除非自上下文瞭解，否則實例實施例未必彼此互斥。舉例而言，一些實例實施例可包含參考一個圖所描述的特徵，且亦可包含參考另一圖所描述的特徵。
圖26為根據一些實例實施例的用於解釋半導體裝置的實例佈局圖。圖27至圖29為沿圖26的F-F、G-G、以及H-H截取的橫截面視圖。
出於參考目的，圖26為圖1中所繪示的佈局圖的一部分。舉例而言，沿圖26的E-E截取的橫截面視圖可為對應於圖2、圖10以及圖16至圖22中的一者的第一p型主動區RXP1及第一n型主動區RXN1的一部分。對圖26的第一區I的描述可與使用圖1至圖14所描述的實質上相同。因此，以下描述將聚焦於與圖26的第二區II相關的內容。
參考圖26至圖29，在根據一些實例實施例的半導體裝置中，基底100包含第一區I及第二區II。
第一區I可為或對應於高電壓操作區。第二區II可為或對應於低電壓操作區。舉例而言，第一區I可為I/O區。第二區II可為邏輯區及/或SRAM區。
第四閘極電極620、第一下部圖案BP1、第二下部圖案BP2、第一薄片圖案NS1以及第二薄片圖案NS2可置放於第二區II中。第一下部圖案BP1及第一薄片圖案NS1可置放於PMOS形成區中。第二下部圖案BP2及第二薄片圖案NS2可置放於NMOS形成區中。
第一下部圖案BP1及第二下部圖案BP2可各自自基底100突起。第一下部圖案BP1及第二下部圖案BP2可各自在第一方向D1上延長。第一下部圖案BP1及第二下部圖案BP2可由第七鰭片溝渠FT7分離。
多個第一薄片圖案NS1可置放於第一下部圖案BP1上。多個第一薄片圖案NS1可在第三方向D3上與第一下部圖案BP1間隔開。多個第二薄片圖案NS2可置放於第二下部圖案BP2上。多個第二薄片圖案NS2可在第三方向D3上與第二下部圖案BP2間隔開。儘管第一薄片圖案NS1及第二薄片圖案NS2的數目繪示為三個，但其數目不限於此。
在根據一些實例實施例的半導體裝置中，第一下部圖案BP1及第二下部圖案BP2可各自為包含矽的矽下部圖案。第一薄片圖案NS1及第二薄片圖案NS2可各自為包含矽的矽薄片圖案。
場絕緣膜105可覆蓋第一下部圖案BP1及第二下部圖案BP2的側壁。場絕緣膜105不形成於第一下部圖案BP1的上部表面及第二下部圖案BP2的上部表面上。
第四閘極電極620可在第二方向D2上延伸。第四閘極電極620可形成於第一下部圖案BP1及第二下部圖案BP2上。第四閘極電極620可與第一下部圖案BP1及第二下部圖案BP2相交。第四閘極電極620可包覆第一薄片圖案NS1及第二薄片圖案NS2。
第四閘極絕緣膜630可沿場絕緣膜105的上部表面、第一下部圖案BP1的上部表面以及第二下部圖案BP2的上部表面延伸。第四閘極絕緣膜630可包覆第一薄片圖案NS1及第二薄片圖案NS2。第四閘極絕緣膜630可沿第一薄片圖案NS1的周邊及第二薄片圖案NS2的周邊置放。第四閘極電極620置放於第四閘極絕緣膜630上。第四閘極絕緣膜630置放於第四閘極電極620與第一薄片圖案NS1之間以及第四閘極電極620與第二薄片圖案NS2之間。
第二閘極間隔物640可置放於第四閘極電極620的側壁上。
在圖28中，置放於第一下部圖案BP1上的第二閘極間隔物640可僅包含外部間隔物641。無內部間隔物置放於第一下部圖案BP1與第一薄片圖案NS1之間以及相鄰第一薄片圖案NS1之間。
在圖29中，置放於第二下部圖案BP2上的第二閘極間隔物640可包含外部間隔物641及內部間隔物642。內部間隔物642可置放於第二下部圖案BP2與第二薄片圖案NS2之間以及相鄰第二薄片圖案NS2之間。
第四閘極封蓋圖案645可置放於第四閘極電極620及第二閘極間隔物640上。
第三源極/汲極圖案650可形成於第一下部圖案BP1上。第三源極/汲極圖案650連接至第一薄片圖案NS1。第三源極/汲極圖案650可包含p型雜質。
第四源極/汲極圖案750可形成於第二下部圖案BP2上。第四源極/汲極圖案750連接至第二薄片圖案NS2。第四源極/汲極圖案750可包含n型雜質。
圖30至圖36為根據一些實例實施例的用於解釋用於製造半導體裝置的方法的中間階段圖。出於參考目的，圖30至圖36可為沿圖1的A-A截取的橫截面視圖的一部分。
參考圖30，磊晶圖案EPI_P形成於基底100內部。舉例而言，基底100的一部分經蝕刻以在基底100內部形成圖案溝渠。磊晶圖案EPI_P經由磊晶製程形成於圖案溝渠內部。磊晶圖案EPI_P可為均質磊晶圖案，或可為異質磊晶圖案。磊晶圖案EPI_P可包含諸如硼的雜質；然而，實例實施例不限於此。
隨後，第一鰭型硬式罩幕HM_PF形成於與磊晶圖案EPI_P重疊的位置處。第二鰭型硬式罩幕HM_NF形成於不與磊晶圖案EPI_P重疊的位置處。
隨後，第一蝕刻罩幕MASK_ET1形成於基底100上。第一蝕刻罩幕MASK_ET1不與磊晶圖案EPI_P重疊。
參考圖31，使用第一蝕刻罩幕MASK_ET1及第一鰭型硬式罩幕HM_PF形成第一鰭型圖案110。
第一鰭型圖案110可由第一鰭片溝渠FT1限定。
參考圖31及圖32，在移除第一蝕刻罩幕MASK_ET1之後，第二蝕刻罩幕MASK_ET2形成於第一鰭型圖案110上。
第一鰭片溝渠FT1的一部分由第二蝕刻罩幕MASK_ET2暴露。暴露的第一鰭片溝渠FT1可最接近第二鰭型硬式罩幕HM_NF。
參考圖33，使用第二蝕刻罩幕MASK_ET2及第二鰭型硬式罩幕HM_NF形成第二鰭型圖案210。
第二鰭型圖案210可由第二鰭片溝渠FT2限定。
比第一鰭片溝渠FT1及第二鰭片溝渠FT2更深的邊界溝渠形成於彼此最接近的第一鰭型圖案110與第二鰭型圖案210之間。
參考圖34及圖35，移除第二蝕刻罩幕MASK_ET2。
隨後，填充第一鰭片溝渠FT1及第二鰭片溝渠FT2的預場絕緣膜105p_A可形成於基底100上。
隨後，深溝渠罩幕MASK_DT可形成於預場絕緣膜105p_A上。深溝渠罩幕MASK_DT可不與第一鰭型圖案110的一部分及第二鰭型圖案210的一部分豎直地重疊。
參考圖36，可使用深溝渠罩幕MASK_DT形成第一深溝渠DT1及第二深溝渠DT2。
在形成第一深溝渠DT1及第二深溝渠DT2時，亦移除不與深溝渠罩幕MASK_DT重疊的第一鰭型圖案110及第二鰭型圖案210。
下部溝渠LDT可形成於對應於圖33中所描述的邊界溝渠的位置處。
隨後，移除深溝渠罩幕MASK_DT。此外，移除第一鰭型硬式罩幕HM_PF及第二鰭型硬式罩幕HM_NF。可形成填充第一深溝渠DT1及第二深溝渠DT2的額外場絕緣膜。隨後，可移除額外場絕緣膜及預場絕緣膜105p_A的一部分以形成場絕緣膜（圖2的105）。
圖37至圖41為根據一些實例實施例的用於解釋用於製造半導體裝置的方法的中間階段圖。
參考圖37，與磊晶圖案EPI_P的一部分重疊的第一蝕刻罩幕MASK_ET1形成於基底100上。
參考圖38，使用第一蝕刻罩幕MASK_ET1及第一鰭型硬式罩幕HM_PF形成第一鰭型圖案110。磊晶圖案EPI_P的剩餘部分可保持在基底100上，同時第一鰭型圖案110形成。
參考圖38及圖39，在移除第一蝕刻罩幕MASK_ET1之後，第二蝕刻罩幕MASK_ET2形成於第一鰭型圖案110上。
第二蝕刻罩幕MASK_ET2可覆蓋磊晶圖案EPI_P的剩餘部分。
參考圖40及圖41，使用第二蝕刻罩幕MASK_ET2及第二鰭型硬式罩幕HM_NF形成第二鰭型圖案210。
在第二鰭型圖案210形成時，插入鰭型圖案INS_FP可形成於第一鰭型圖案110與第二鰭型圖案210之間。第一鰭型硬式罩幕HM_PF及第二鰭型硬式罩幕HM_NF未置放於插入鰭型圖案INS_FP上。
隨後，移除第二蝕刻罩幕MASK_ET2。
隨後，可以類似圖35及圖36中所描述的方式形成第一深溝渠DT1及第二深溝渠DT2。由於鰭型硬式罩幕HM_PF及鰭型硬式罩幕HM_NF不保持在插入鰭型圖案INS_FP上，因此插入鰭型圖案INS_FP可比第一鰭型圖案110及第二鰭型圖案210更快移除。舉例而言，下部溝渠（圖36的LDT）可形成於對應於插入鰭型圖案INS_FP的位置處。
不同於上文所提及，一些實例實施例可具有在形成第二鰭型圖案210之後形成的第一鰭型圖案110。
綜上所述，所屬領域中具通常知識者應瞭解，在實質上不背離本發明概念的情況下，可對實施例作出許多變化及修改。因此，本發明概念的實例實施例僅用於一般及描述性意義，且不出於限制性目的。
100:基底 105:場絕緣膜 105p_A:預場絕緣膜 110:第一鰭型圖案 110BS:第一基礎鰭片 110BS_SW1、210BS_SW1:第一側壁 110BS_SW2、210BS_SW2:第二側壁 110LP:第一下部鰭型圖案 110UP:第一上部鰭型圖案 110UP_1:第一_1上部鰭型圖案 110UP_2:第一_2上部鰭型圖案 120:第一閘極電極 130:第一閘極絕緣膜 140:第一閘極間隔物 145:第一閘極封蓋圖案 150:第一源極/汲極圖案 155:蝕刻擋止膜 190:上部層間絕緣膜 191:下部層間絕緣膜 195、205:佈線線路 210:第二鰭型圖案 210BS:第二基礎鰭片 210LP:第二下部鰭型圖案 210UP:第二上部鰭型圖案 220:第二閘極電極 230:第二閘極絕緣膜 245:第二閘極封蓋圖案 250:第二源極/汲極圖案 310:第三鰭型圖案 310BS:第三基礎鰭片 310BS_SW、410BS_SW:側壁 310LP:第三下部鰭型圖案 310UP:第三上部鰭型圖案 310UP_1:第三_1上部鰭型圖案 310UP_2:第三_2上部鰭型圖案 320:第三閘極電極 330:第三閘極絕緣膜 345:第三閘極封蓋圖案 410:第四鰭型圖案 410BS:第四基礎鰭片 410LP:第四下部鰭型圖案 410UP:第四上部鰭型圖案 510:第五鰭型圖案 520:第六鰭型圖案 520LP:第六下部鰭型圖案 520UP:第六上部鰭型圖案 530:第七鰭型圖案 530LP:第七下部鰭型圖案 530UP:第七上部鰭型圖案 540:第八鰭型圖案 550:第九鰭型圖案 561:第一導電線 562:第二導電線 563:第三導電線 564:第四導電線 565:第五導電線 571、572、573、574、575、576:接點 581:第一共用接點 582:第二共用接點 583:第三共用接點 620:第四閘極電極 630:第四閘極絕緣膜 640:第二閘極間隔物 641:外部間隔物 642:內部間隔物 645:第四閘極封蓋圖案 650:第三源極/汲極圖案 750:第四源極/汲極圖案 /BL:互補位元線 A-A、B-B、C-C、D-D、E-E、F-F、G-G、H-H:線 BL:位元線 BP1:第一下部圖案 BP2:第二下部圖案 D_FT1:第一鰭片深度 D_FT2:第二鰭片深度 D1:第一方向 D2:第二方向 D3:第三方向 DP1、DP2、DP11:深度 DP12:第一深度差 DPF1:第一虛設鰭型圖案 DPF2:第二虛設鰭型圖案 DT1:第一深溝渠 DT1_1:第一_1深溝渠 DT1_CP:中心部分 DT1_EP:邊緣部分 DT1_RCS:第一底部凹槽 DT2:第二深溝渠 DT2_RCS:第二底部凹槽 DT3:第三深溝渠 EPI_P:磊晶圖案 FT1:第一鰭片溝渠 FT2:第二鰭片溝渠 FT3:第三鰭片溝渠 FT4:第四鰭片溝渠 FT5:第五鰭片溝渠 FT6:第六鰭片溝渠 FT7:第七鰭片溝渠 FX1:第一場區 FX2:第二場區 GCS:閘極分離圖案 H_PFF:高度 HM_NF:第二鰭型硬式罩幕 HM_PF:第一鰭型硬式罩幕 I:第一區 II:第二區 INS_FP:插入鰭型圖案 INV1、INV2:反相器 LDT:下部溝渠 MASK_DT:深溝渠罩幕 MASK_ET1:第一蝕刻罩幕 MASK_ET2:第二蝕刻罩幕 NS1:第一薄片圖案 NS2:第二薄片圖案 P、Q、R:部分 PD1:第一下拉電晶體 PD2:第二下拉電晶體 PD3:第三下拉電晶體 PFF:突起圖案 PRT:突起結構 PS1:第一通道電晶體 PS2:第二通道電晶體 PS3:第三通道電晶體 PU1:第一上拉電晶體 PU2:第二上拉電晶體 RXN1:第一n型主動區 RXN2:第二n型主動區 RXP1:第一p型主動區 RXP2:第二p型主動區 UDT:上部溝渠 VCC:電源節點 VSS:接地節點 WL:字線
圖1為根據一些實例實施例的用於解釋半導體裝置的實例佈局圖。 圖2為沿圖1的A-A截取的實例橫截面視圖。 圖3為圖2的部分P的放大視圖。 圖4為圖2的部分Q的放大視圖。 圖5至圖7為繪示圖2的部分R的放大實例視圖。 圖8及圖9為沿圖1的B-B及C-C截取的實例橫截面視圖。 圖10為根據一些實例實施例的用於解釋半導體裝置的圖。 圖11及圖12為圖10的部分P及部分Q的放大視圖。 圖13為根據一些實例實施例的用於解釋半導體裝置的圖。 圖14及圖15各自為圖13的部分P的放大視圖。 圖16為根據一些實例實施例的用於解釋半導體裝置的圖。 圖17A及圖17B為根據一些實例實施例的分別用於解釋半導體裝置的圖。 圖18為根據一些實例實施例的用於解釋半導體裝置的圖。 圖19為根據一些實例實施例的用於解釋半導體裝置的圖。 圖20為根據一些實例實施例的用於解釋半導體裝置的圖。 圖21為根據一些實例實施例的用於解釋半導體裝置的圖。 圖22A及圖22B為根據一些實例實施例的分別用於解釋半導體裝置的圖。 圖23為根據一些實例實施例的用於解釋半導體裝置的電路圖。 圖24為繪示圖23的半導體裝置的佈局圖。 圖25為沿圖24的D-D截取的橫截面視圖。 圖26為根據一些實例實施例的用於解釋半導體裝置的實例佈局圖。 圖27至圖29為沿圖26的F-F、G-G、以及H-H截取的橫截面視圖。 圖30至圖36為根據一些實例實施例的用於解釋用於製造半導體裝置的方法的中間階段圖。 圖37至圖41為根據一些實例實施例的用於解釋用於製造半導體裝置的方法的中間階段圖。
100:基底
105:場絕緣膜
110:第一鰭型圖案
110BS:第一基礎鰭片
110BS_SW1、210BS_SW1:第一側壁
110BS_SW2、210BS_SW2:第二側壁
110LP:第一下部鰭型圖案
110UP:第一上部鰭型圖案
120:第一閘極電極
130:第一閘極絕緣膜
145:第一閘極封蓋圖案
190:上部層間絕緣膜
195:佈線線路
210:第二鰭型圖案
210BS:第二基礎鰭片
220:第二閘極電極
230:第二閘極絕緣膜
245:第二閘極封蓋圖案
310:第三鰭型圖案
310BS:第三基礎鰭片
310BS_SW、410BS_SW:側壁
310LP:第三下部鰭型圖案
310UP:第三上部鰭型圖案
320:第三閘極電極
330:第三閘極絕緣膜
345:第三閘極封蓋圖案
410:第四鰭型圖案
410BS:第四基礎鰭片
A-A:線
D_FT1:第一鰭片深度
D_FT2:第二鰭片深度
D1:第一方向
D2:第二方向
D3:第三方向
DP1、DP2:深度
DT1:第一深溝渠
DT2:第二深溝渠
FT1:第一鰭片溝渠
FT2:第二鰭片溝渠
FT3:第三鰭片溝渠
FT4:第四鰭片溝渠
GCS:閘極分離圖案
LDT:下部溝渠
P、Q、R:部分
UDT:上部溝渠

Claims (19)

  1. 一種半導體裝置，包括：基底；第一基礎鰭片，自所述基底突出且在第一方向上延伸；第一鰭型圖案，自所述第一基礎鰭片突出且在所述第一方向上延伸；場絕緣膜，在所述基底上；以及閘極電極，在所述場絕緣膜上與所述第一鰭型圖案相交，且在垂直於所述第一方向的第二方向上延伸，其中所述第一基礎鰭片包含第一側壁及第二側壁，所述第一側壁及所述第二側壁在所述第一方向上延伸，所述第一側壁與所述第二側壁相對，所述第一基礎鰭片的所述第一側壁至少部分地界定第一深溝渠，所述第一基礎鰭片的所述第二側壁至少部分地界定第二深溝渠，所述第一深溝渠的深度大於所述第二深溝渠的深度，所述第一鰭型圖案包含下部鰭型圖案及直接連接至所述下部鰭型圖案上的上部鰭型圖案，所述下部鰭型圖案包含與所述第一基礎鰭片相同的材料，所述下部鰭型圖案包含與所述上部鰭型圖案不同的材料，所述上部鰭型圖案連接至所述下部鰭型圖案的界面在第三方向上高於所述閘極電極的面對所述場絕緣膜的底表面的水平處，所述第三方向垂直於所述第一方向和所述第二方向。
  2. 如請求項1所述的半導體裝置，其中所述第一深溝渠包含上部溝渠及所述上部溝渠的底部表面上的下部溝渠，所述上部溝渠的寬度大於所述下部溝渠的寬度，且所述第一基礎鰭片的所述第一側壁至少部分地限定所述上部溝渠。
  3. 如請求項2所述的半導體裝置，更包括：第二基礎鰭片，自所述基底突出且在所述第一方向上延伸；以及第二鰭型圖案，自所述第二基礎鰭片突出且在所述第一方向上延伸，其中所述第二深溝渠將所述第一基礎鰭片與所述第二基礎鰭片分隔開，且所述第一基礎鰭片及所述第二基礎鰭片在第一導電型的電晶體區中。
  4. 如請求項2所述的半導體裝置，更包括：第二基礎鰭片，自所述基底突出且在所述第一方向上延伸；以及第二鰭型圖案，自所述第二基礎鰭片突出且在所述第一方向上延伸，其中所述第一深溝渠將所述第一基礎鰭片與所述第二基礎鰭片分隔開，且所述第一基礎鰭片及所述第二基礎鰭片在不同導電型的電晶體區中。
  5. 如請求項2所述的半導體裝置，其中所述上部溝渠 在所述上部溝渠的側壁與所述上部溝渠的底部表面相接的點處具有凹槽。
  6. 如請求項1所述的半導體裝置，其中所述上部鰭型圖案具有單一膜結構。
  7. 如請求項1所述的半導體裝置，其中所述上部鰭型圖案包含直接連接至所述下部鰭型圖案的第一上部圖案，及直接連接至所述第一上部圖案的第二上部圖案，且所述第一上部圖案包含與所述第二上部圖案不同的材料。
  8. 如請求項7所述的半導體裝置，其中所述第二上部圖案包含與所述下部鰭型圖案相同的材料。
  9. 如請求項1所述的半導體裝置，其中所述第一鰭型圖案具有單一膜結構，以及所述第一鰭型圖案包含與所述第一基礎鰭片相同的材料。
  10. 如請求項1所述的半導體裝置，更包括：場絕緣膜，填充所述第一深溝渠及所述第二深溝渠，且覆蓋所述第一鰭型圖案的側壁的一部分；以及閘極電極，與所述場絕緣膜上的所述第一鰭型圖案相交，且在垂直於所述第一方向的第二方向上延伸。
  11. 一種半導體裝置，包括：基底；第一基礎鰭片及第二基礎鰭片，所述第一基礎鰭片及所述第二基礎鰭片自所述基底突出且在第一方向上藉由深溝渠彼此分隔開；第一鰭型圖案，自所述第一基礎鰭片突出且在垂直於所述第 一方向的第二方向上延伸，所述第一鰭型圖案至少部分地界定第一鰭片溝渠；第二鰭型圖案，自所述第二基礎鰭片突出，所述第二鰭型圖案至少部分地界定第二鰭片溝渠；場絕緣膜，在所述基底上；以及閘極電極，在所述場絕緣膜上與所述第一鰭型圖案和所述第二鰭型圖案相交，且在所述第一方向上延伸，其中所述深溝渠包含上部溝渠及所述上部溝渠的底部表面上的下部溝渠，所述第一基礎鰭片的側壁及所述第二基礎鰭片的側壁至少部分地界定所述上部溝渠，所述第一鰭型圖案包含下部鰭型圖案及直接連接至所述下部鰭型圖案上的上部鰭型圖案，所述下部鰭型圖案包含與所述第一基礎鰭片相同的材料，所述下部鰭型圖案包含與所述上部鰭型圖案不同的材料，所述上部鰭型圖案連接至所述下部鰭型圖案的界面在第三方向上高於所述閘極電極的面對所述場絕緣膜的底表面的水平處，所述第三方向垂直於所述第一方向和所述第二方向。
  12. 如請求項11所述的半導體裝置，其中所述上部溝渠的深度小於所述下部溝渠的深度，所述上部溝渠的所述深度自所述第一鰭片溝渠的底部表面量測。
  13. 如請求項11所述的半導體裝置，其中所述第一基礎鰭片及所述第一鰭型圖案在PMOS區中，且所述第二基礎鰭片及所述第二鰭型圖案在NMOS區中。
  14. 如請求項13所述的半導體裝置，其中所述第一鰭型圖案具有包含矽膜及矽-鍺膜的複合膜結構，且所述第二鰭型圖案包含矽鰭型圖案。
  15. 如請求項11所述的半導體裝置，其中所述上部溝渠更具有在所述上部溝渠的側壁與所述上部溝渠的底部表面相接的點處的凹槽。
  16. 一種半導體裝置，包括：基底；第一基礎鰭片及第二基礎鰭片，所述第一基礎鰭片及所述第二基礎鰭片自所述基底突出且在第一方向上藉由第一深溝渠彼此分隔開；第三基礎鰭片，自所述基底突出且在所述第一方向上藉由第二深溝渠與所述第二基礎鰭片分隔開；第一鰭型圖案，自所述第一基礎鰭片突出且在垂直於所述第一方向的第二方向上延伸；第二鰭型圖案，自所述第二基礎鰭片突出且在所述第二方向上延伸；第三鰭型圖案，自所述第三基礎鰭片突出且在所述第二方向上延伸；場絕緣膜，填充所述第一深溝渠及所述第二深溝渠，且覆蓋所述第一鰭型圖案至第三鰭型圖案的側壁的一部分；以及閘極電極，在所述場絕緣膜上與所述第一鰭型圖案和所述第二鰭型圖案相交，且在所述第一方向上延伸，其中所述第一鰭型圖案在第一導電型的電晶體區中， 所述第二鰭型圖案及所述第三鰭型圖案在與所述第一導電型不同的第二導電型的電晶體區中，所述第一深溝渠的深度大於所述第二深溝渠的深度，且所述閘極電極在垂直於所述第一方向和所述第二方向的第三方向上與所述第一鰭型圖案和所述第二鰭型圖案重疊。
  17. 如請求項16所述的半導體裝置，其中所述第一鰭型圖案為矽鰭型圖案，且所述第二鰭型圖案及所述第三鰭型圖案各自具有包含矽圖案及矽-鍺圖案的複合膜結構。
  18. 如請求項16所述的半導體裝置，其中所述第一鰭型圖案具有包含矽圖案及矽-鍺圖案的複合膜結構，且所述第二鰭型圖案及所述第三鰭型圖案各自為矽鰭型圖案。
  19. 如請求項16所述的半導體裝置，其中所述第一深溝渠包含上部溝渠及所述上部溝渠的底部表面上的下部溝渠，所述上部溝渠的寬度大於所述下部溝渠的寬度，且所述第一基礎鰭片的側壁及所述第二基礎鰭片的側壁至少部分地界定所述上部溝渠。
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