TWI849419B - 半導體結構及其形成方法 - Google Patents
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Abstract
一種半導體結構的形成方法，包括提供基板。於基板上形成磊晶層。進行第一蝕刻製程，於磊晶層中形成第一溝槽。進行第一摻雜製程，以於相鄰第一溝槽的側壁和底面的部分磊晶層中形成通道摻雜區。進行第二蝕刻製程，從第一溝槽的底面移除部分通道摻雜區和部分磊晶層，以於磊晶層中形成貫穿通道摻雜區的第二溝槽。於第二溝槽中形成閘極結構。
Description
本發明是關於半導體結構及其形成方法，特別是關於垂直式電晶體裝置及其形成方法，其在通道方向上具有均勻摻質濃度分佈的通道摻雜區。
對於水平式電晶體而言，現行技術通過離子佈植形成通道摻雜區，使通道摻雜區在水平通道方向上的摻質輪廓(dopant profile)得到良好控制，且具有均勻的摻質濃度(dopant concentration)，以進一步控制水平式電晶體的電特性以及可靠度。
然而，對於垂直式電晶體來說，通過離子佈植形成的通道摻雜區的摻質濃度分佈，會因為離子佈植本質上的摻質輪廓在垂直通道方向上具有急劇變化。不均勻的通道摻質濃度分佈會導致電特性不穩定，包括臨界電壓擾動(Vth fluctuation)、崩潰電壓下降(breakdown lowering)、和漏電(leakage)等問題。
因此，有必要尋求一種新穎的半導體結構及其形成方法，以解決或改善上述的問題。
鑒於上述問題，本揭露藉由其藉由雙重溝槽製程及擴散製程形成在垂直通道方向上具有均勻摻質濃度分佈的通道摻雜區，以改善臨界電壓擾動、崩潰電壓下降、和漏電等問題，進而提升垂直式電晶體裝置的電特性以及可靠度。
根據一些實施例，提供半導體結構的形成方法，半導體結構的形成方法包括提供基板；於基板上形成磊晶層；進行第一蝕刻製程，於磊晶層中形成第一溝槽；進行第一摻雜製程，以於相鄰第一溝槽的側壁和底面的部分磊晶層中形成通道摻雜區；進行第二蝕刻製程，從第一溝槽的底面移除部分通道摻雜區和部分磊晶層，以於磊晶層中形成貫穿通道摻雜區的第二溝槽；以及於第二溝槽中形成閘極結構。
根據一些實施例，提供半導體結構。半導體結構包括基板；磊晶層，設置於基板上；第一溝槽，設置於磊晶層中；第一閘極結構，設置於第一溝槽中；以及第一通道摻雜區，設置於磊晶層中，且鄰接第一閘極結構的上部，其中第一通道摻雜區具上寬下窄的摻雜輪廓。
100:方法
102,104,106,108,110,112:操作
200:基板
201:頂面
203,212A,212B,222A,222B,236B:底面
204:磊晶層
208A,208B:第一溝槽
206:硬遮罩圖案
210A,210B,220A,220B:側壁
214A,214B,254A,254B:通道摻雜區
216A,216B:摻雜氧化矽材料層
214A1,214B1,254A1,254B1:邊界
218A,218B:第二溝槽
220A1,220B1:上側壁部分
220A2,220B2:下側壁部分
226A,226B:閘極介電層
228A,228B:閘極電極
230A,230B:閘極結構
230A1,230B1,254A2,254B2:上部
230A2,230B2,254A3,254B3:下部
231:氧化層
232:源極摻雜區
234:通道接觸摻雜區
236:體摻雜區
238A,238B:層間介電質
240:源極電極
242:汲極電極
250:半導體結構
250A,250B:半導體結構單元
1000:第一蝕刻製程
1005:第一摻雜製程
1010:第二蝕刻製程
1015:第二摻雜製程
1120:第三摻雜製程
D1,D2,D3,D4,D5:深度
L1,S:距離
以下將配合所附圖式詳述本揭露實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖為根據本揭露一些實施例之半導體結構的形成方法的流程圖。
第2至10圖為根據本揭露一些實施例之半導體結構於各個製造階段的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
第1圖為根據本揭露一些實施例之形成半導體結構的方法100的流程圖。第1圖所示的操作將以第2至10圖所示的半導體結構的示例製程作為說明。第2至10圖為根據本揭露一些實施例之半導體結構250於各個製造階段的剖面示意圖。在一些實施例中，半導體結構250可包括溝槽閘極式半導體裝置(例如，垂直式電晶體裝置)。應注意的是，方法100可不製成完整的半導體結構250。因此，可以了解可於方法100之前、之中、之後提供額外製程，且在以下的揭露內容可僅簡要說明一些其他製程。
請參考第1圖，在操作102中，提供半導體結構的基板。舉例來說，如第2圖所示，提供半導體結構的基板200，其具有一頂面201和一底面203。基板200可為一部分的半導體晶圓，例如為矽晶圓。基板200可為塊材(bulk)半導體、或絕緣上覆半導體
(semiconductor-on-insulation，SOI)基板。一般而言，絕緣上覆半導體基板包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide，BOX)層、氧化矽層或類似的材料，其提供絕緣層在矽或玻璃基板上。基板200也可為其他的基板種類，例如為多重膜層基底或漸變(gradient)基底。在其他實施例中，基板200可為元素半導體(例如，矽、鍺)、化合物半導體(例如，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其組合)。
接著，請參考第1圖，在操作104中，於基板上形成磊晶層。舉例來說，請參考第2圖，磊晶層204設置於基板200的頂面201上。在一些實施例中，磊晶層204可包括矽、鍺、矽鍺、III-V族化合物或上述之組合。再者，磊晶層204可藉由磊晶成長(epitaxial growth)製程形成，例如分子束磊晶(molecular beam epitax,y MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition,MOCVD)製程、氣相磊晶(vapor-phase epitaxy,VPE)、超高真空化學氣相沉積(ultra-high vacuum,CVD UHV-CVD))及/或其他合適的磊晶生長製程。
在一些實施例中，基板200與磊晶層204具有相同的導電類型。舉例來說，若最終形成的半導體結構(例如溝槽閘極式半導體裝置)為N型電晶體裝置，基板200與磊晶層204的導電類型為N型。反之，若半導體結構(例如溝槽閘極式半導體裝置)為P型電
晶體裝置，基板200與磊晶層204的導電類型則為P型。在一些實施例中，基板200與磊晶層204的導電類型為N型。再者，基板200與一部分的磊晶層204可作為半導體結構(例如溝槽閘極式半導體裝置)的汲極區。在此情形中，基板200的摻雜濃度可大於汲極區中的磊晶層204。再者，基板200中相對於磊晶層204的底面203上可設置金屬層，其可稱為背側金屬層或汲極電極，將說明如後。
接著，請參考第1圖，在操作106中，進行第一蝕刻製程，於磊晶層中形成第一溝槽。舉例來說，請參考第3圖，進行第一蝕刻製程1000，於磊晶層204中形成相鄰的第一溝槽208A、208B。在一些實施例中，在進行第一蝕刻製程1000之前，可於磊晶層204上形成硬遮罩圖案206。硬遮罩圖案206覆蓋部分磊晶層204，以定義後續形成於磊晶層204中的第一溝槽208A、208B的形成位置。硬遮罩圖案206可包括氮化物、氧化物或其組合。在一些實施例中，氮化物可包括氮化矽(SiN)、氮氧化矽(SiON)、氮化鈦(TiN)、氮化鉭(TaN)、或其他適合的氮化物。氧化物層可包括由四乙氧基矽烷(tetraethyl orthosilicate，TEOS)作為前驅物的氧化物或其他適合的氧化物。在本實施例中，硬遮罩圖案206可包括氮化矽(SiN)。可理解的是，能夠依據製程條件搭配適合的硬遮罩圖案的材料，因此本揭露之實施例並不限於此。在一些實施例中，可利用沉積製程(例如，化學氣相沉積(chemical vapor deposition，CVD))沉積硬遮罩材料層(圖未顯示)，接著對硬遮罩材料層進行圖案化製程(例如，微影及蝕刻製程)形成硬遮罩圖案206。在一些其他實施例中，沉積硬遮罩材料層之後，可進行微影製程，以圖案化光阻(圖未顯示)定義後續第一溝槽208A、208B的形成位置，並於第一蝕刻製
程1000期間形成硬遮罩圖案206。
請參考第3圖，利用硬遮罩圖案206作為蝕刻遮罩，在進行第一蝕刻製程1000期間，移除從硬遮罩圖案206暴露出來的部分磊晶層204，以形成第一溝槽208A、208B。在一些實施例中，第一溝槽208A、208B設置於磊晶層204中，第一溝槽208A、208B的底面212A、212B停止於磊晶層204內(意即，第一溝槽208A、208B的底面212A、212B的下方至少留有部分磊晶層204)，且第一溝槽208A、208B的兩相對側壁210A、210B各自具有線形輪廓。在其他實施例中，第一溝槽208A、208B可貫穿磊晶層204，使其底面212A、212B露出基板200的頂面201。或者，第一溝槽208A、208B可進一步向下延伸，使其底面212A、212B停止於基板200內。在一些實施例中，根據使用者的不同需求決定第一溝槽的數量，以及各個第一溝槽的形狀、深度、以及寬度。為使便於理解，在下文的實施例中，第一溝槽208A、208B可具有相同的深度D1。在一些實施例中，第一蝕刻製程1000可包括乾蝕刻、或其他合適的蝕刻方式。乾蝕刻可包括但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。
接著，請參考第1圖，在操作108中，進行第一摻雜製程，以於相鄰第一溝槽的側壁和底面的部分磊晶層中形成通道摻雜區。舉例來說，請參考第4圖，進行第一摻雜製程1005，以分別於相鄰第一溝槽208A、208B的側壁210A、210B和底面212A、212B的部分磊晶層204中形成通道摻雜區214A、214B。通道摻雜區214A沿著第一溝槽208A的側壁210A和底面212A設置於磊晶層
204中，通道摻雜區214B沿著第一溝槽208B的側壁210B和底面212B設置於磊晶層204中。在一些實施例中，通道摻雜區214A、214B的導電類型與基板200、磊晶層204的導電類型相反。舉例來說，當基板200、磊晶層204的導電類型導電類型為N型，通道摻雜區214A、214B的導電類型為P型。
在一些實施例中，第一摻雜製程1005可為擴散製程，例如固態源擴散製程(solid state diffusion)、氣體擴散製程(Gaseous diffusion)或其它合適的擴散製程。在一些實施例中，第一摻雜製程1005可實施為固態源擴散製程，其包括預置(predeposition)步驟和驅入(drive-in)步驟。如第4圖所示，可進行第一摻雜製程1005的預置步驟，分別於第一溝槽208A、208B中填充摻雜氧化矽材料層216A、216B。在一些實施例中，摻雜氧化矽材料層216A、216B包括含有摻質(impurity)的氧化矽材料層，例如為硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)，且摻質的導電類型與磊晶層204的導電類型相反(例如，磊晶層204的導電類型為N型，則摻質的導電類型為P型)。在一些實施例中，可利用旋塗(spin-on)、化學氣相沉積(CVD)、流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)、物理氣相沉積法(physical vapor deposition,PVD)、或任何適當的沉積技術，於第一溝槽208A、208B中填滿摻雜氧化矽材料層(圖未顯示)。然後，進行回流製程(reflow)以平坦化摻雜氧化矽材料層的表面。接著，對氧化矽材料層進行蝕刻製程(例如乾蝕刻製程)，移除硬遮罩圖案206上方和位於第一溝槽208A、208B外部的摻雜氧化矽材料層，以
分別於第一溝槽208A、208B中形成摻雜氧化矽材料層216A、216B。摻雜氧化矽材料層216A、216B的頂面可與硬遮罩圖案206的頂面齊平。
然後，如第4圖所示，進行第一摻雜製程1005的驅入步驟，使摻雜氧化矽材料層216A、216B中的摻質擴散至第一溝槽208A、208B的側壁210A、210B和底面212A、212B以外的部分磊晶層204中，以形成通道摻雜區214A、214B。在一些實施例中，於800℃至1000℃之間(例如為900℃)的製程溫度條件下進行驅入步驟，以形成通道摻雜區214A、214B。在第一摻雜製程1005的驅入步驟期間，摻雜氧化矽材料層216A、216B中的摻質會等向且均勻擴散至第一溝槽208A、208B外的部分磊晶層204中。因此，通道摻雜區214A、214B會分別包圍第一溝槽208A、208B的側壁210A、210B和底面212A、212B。在第4圖所示之剖面圖中，通道摻雜區214A、214B具等向性的摻質輪廓，且通道摻雜區214A、214B內具均勻的摻質濃度。因此，通道摻雜區214A的邊界214A1與第一溝槽208A具有對應且相似的輪廓(例如為U型輪廓)，且通道摻雜區214A的邊界214A1與第一溝槽208A之間的距離S實質上為均一。類似地，通道摻雜區214B的邊界214B1與第一溝槽208B具有相似的輪廓(例如為U型輪廓)，且通道摻雜區214B的邊界214B1與第一溝槽208B之間的距離S實質上為均一。
然後，如第5圖所示，形成通道摻雜區214A、214B之後，從第一溝槽208A、208B移除摻雜氧化矽材料層216A、216B。在一些實施例中，可利用濕蝕刻方式移除摻雜氧化矽材料層216A、216B，且同時清潔第一溝槽208A、208B的側壁210A、210B和底
面212A、212B。在一些實施例中，前述濕蝕刻對例如為氮化矽的硬遮罩圖案206具有蝕刻選擇比，因此，移除摻雜氧化矽材料層216A、216B期間不會移除硬遮罩圖案206。
接著，請參考第1圖，在操作110中，進行第二蝕刻製程，從第一溝槽的底面移除部分通道摻雜區和部分磊晶層，以於磊晶層中形成貫穿通道摻雜區的第二溝槽。舉例來說，請參考第6圖，以硬遮罩圖案206作為蝕刻遮罩，對磊晶層204進行第二蝕刻製程1010，分別從第一溝槽208A、208B的底面212A、212B移除部分通道摻雜區214A、214B和部分磊晶層204，以於磊晶層204中分別形成貫穿通道摻雜區214A、214B的第二溝槽218A、218B。在一些實施例中，第二溝槽218A、218B設置於磊晶層204中，第二溝槽218A、218B的底面222A、222B停止於磊晶層204內(意即，第二溝槽218A、218B的底面222A、222B的下方至少留有部分磊晶層204)，且第二溝槽218A、218B的兩相對側壁220A、220B各自具有線形輪廓。在其他實施例中，第二溝槽218A、218B可貫穿磊晶層204，使其底面222A、222B露出基板200的頂面201。或者，第二溝槽218A、218B可進一步向下延伸，使其底面222A、222B停止於基板200內。在一些實施例中，根據使用者的不同需求決定第二溝槽的數量，以及各個第二溝槽的形狀、深度、以及寬度。為使便於理解，在下文的實施例中，第二溝槽218A、218B可具有相同的深度D2，且大於第一溝槽208A、208B的深度D1(第3圖)。在一些實施例中，第二蝕刻製程1010與第一蝕刻製程1000為相同或類似的蝕刻製程，例如乾蝕刻製程。
在一些實施例中，第二溝槽218A的側壁220A具有
接近於磊晶層204頂面的上側壁部分220A1，以鄰接底面222A的下側壁部分220A2。類似地，第二溝槽218B的側壁220B具有接近於磊晶層204頂面的上側壁部分220B1，以鄰接底面222B的下側壁部分220B2。進行第二蝕刻製程1010期間，位於第一溝槽208A、208B(第5圖)的底面212A、212B下方的部分通道摻雜區214A、214B會被移除，通道摻雜區的剩餘部分會分別圍繞且鄰接第二溝槽218A、218B的上側壁部分220A1、220B1，且分別標示為通道摻雜區254A、254B。在如第6圖的剖面圖中，通道摻雜區254A、254B具上寬下窄(錐形)的摻雜輪廓，且具有相同的深度D3。而第二溝槽218A、218B的下側壁部分220A2、220B2和底面222A、222B分別位於通道摻雜區254A、254B的邊界254A1、254B1之外。在一些實施例中，通道摻雜區254A、254B的深度D3小於第二溝槽218A、218B的深度D2。
接著，請參考第1圖，在操作112中，於第二溝槽中形成閘極結構。舉例來說，請參考第7-8圖，於第二溝槽218A、218B中形成閘極結構230A、230B。請參考第7圖，可進行成長製程(例如，熱氧化製程)，分別於第二溝槽218A、218B的側壁220A、220B和底面222A、222B上(第6圖)選擇性形成閘極介電層226A、226B(其也稱作閘極氧化層)。在一些實施例中，閘極介電層226A、226B沿著第二溝槽218A、218B的側壁220A、220B和底面222A、222B順應性(conformally)形成。在一些實施例中，閘極介電層226A、226B可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。高介電常數介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、
過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。在一些實施例中，上述成長製程的製程溫度可約在800℃至1100℃的範圍，製程時間可約在5分鐘至100分鐘的範圍。在其他實施例中，可藉由化學氣相沉積(CVD)沉積製程、原子層沉積製程(ALD)或其他合適的製程形成閘極介電層226A、226B。
接著，請參考第8圖，可進行沈積製程，於第二溝槽218A、218B(第7圖)中形成導電材料層(圖未顯示)，並覆蓋閘極介電層226A、226B。在一些實施例中，導電材料層填充第二溝槽218A、218B且延伸覆蓋第二溝槽218A、218B外的硬遮罩圖案206。上述導電材料層可包含多晶矽(polycrystalline silicon)、金屬、金屬氮化物、導電金屬氧化物、或其他合適的材料。在一些實施例中，導電材料層可為多晶矽，且可包括化學氣相沉積(CVD)製程、濺鍍製程、電子束蒸鍍製程、原子層沉積製程(ALD)或其它任何適合的沈積製程形成導電材料層。
接著，請參考第8圖，可進行回蝕刻製程，移除第二溝槽218A、218B(第7圖)外的導電材料層，直到露出閘極介電層226A、226B，以分別於第二溝槽218A、218B中形成閘極電極228A、228B。在一些實施例中，閘極電極228A、228B的頂面可與閘極介電層226A、226B的頂面齊平，或稍低於閘極介電層226A、226B的頂面(具有凹陷部)。在一些實施例中，回蝕刻製程為乾蝕刻製程或其他合適的蝕刻製程，且硬遮罩圖案206和閘極介電層226A、226B作為回蝕刻製程的蝕刻遮罩。如第8圖所示，第二溝槽218A中的閘極介電層226A及位於閘極介電層226A上的閘極電極
228A可視為閘極結構230A，第二溝槽218B中的閘極介電層226B及位於閘極介電層226B上的閘極電極228B可視為閘極結構230B。如第8圖的剖面圖所示，閘極結構230A、230B分別設置於第二溝槽218A、218B中，通道摻雜區254A、254B分別圍繞且鄰接閘極結構230A、230B的上部230A1、230B1，且具上寬下窄(錐形)的摻雜輪廓。
在其他實施例中，可於形成閘極介電層226A、226B之前，移除硬遮罩圖案206。接著，可進行成長製程(例如，熱氧化製程)，分別於第二溝槽218A、218B的側壁220A、220B和底面222A、222B(第6圖)上，且於磊晶層204的頂面上選擇性形成閘極介電材料層(圖未顯示)。接著，可進行沈積製程(例如化學氣相沉積(CVD)製程、濺鍍製程、電子束蒸鍍製程、原子層沉積製程(ALD)或其它任何適合的沈積製程)，於第二溝槽218A、218B中形成導電材料層(圖未顯示)，並覆蓋閘極介電材料層。然後，可進行回蝕刻製程(例如，化學機械研磨(CMP)製程)，依序移除第二溝槽218A、218B外的導電材料層和閘極介電材料層，直到露出磊晶層204的頂面，以分別於第二溝槽218A中形成閘極介電層226A及位於閘極介電層226A上的閘極電極228A，且於第二溝槽218B中形成閘極介電層226B及位於閘極介電層226B上的閘極電極228B。
接著以第9圖說明體摻雜區(body doped region)236之形成方式。由於圍繞閘極結構230A、230B的通道摻雜區254A、254B具上寬下窄(錐形)的摻雜輪廓，因此當相鄰通道摻雜區254A、254B之間的距離L1為0時，通道摻雜區254A、254B的上部254A2、254B2會彼此相連，而通道摻雜區254A、254B的
下部254A3、254B3仍會隔開不互連。當相鄰通道摻雜區254A、254B之間的距離L1大於0時(意即通道摻雜區254A、254B的上部254A2、254B2彼此隔開不互連)，可根據設計需要選擇性形成體摻雜區，以橫向連接通道摻雜區254A、254B。另外，第9圖也一併說明源極摻雜區(source doped region)232及通道接觸摻雜區(channel pickup doped region)234之形成方式。
請參考第9圖，形成閘極結構230A、230B之後，從磊晶層204移除硬遮罩圖案206。移除硬遮罩圖案206之後，可進行熱氧化製程，以於閘極結構230A、230B的頂面和磊晶層204的頂面形成氧化層231。在一些實施例中，氧化層231為一薄層，其作為後續摻雜製程(用於形成體摻雜區、源極摻雜區和通道接觸摻雜區之類似摻雜區)的散射層，可保護磊晶層204不會因例如為離子佈植的第二摻雜製程產生的通道效應而造成佈植離子通過晶格間隙，產生佈植過深效應。
如第9圖所示，在通道摻雜區254A、254B未彼此相連的情形下，可根據設計需要，選擇性進行第二摻雜製程1015，將摻質(dopant)植入第二溝槽218A、218B(第6圖)外側及閘極結構230A、230B之間的部分磊晶層204中，於通道摻雜區254A、254B上形成體摻雜區(body doped region)236，以橫向(實質沿X軸方向)連接通道摻雜區254A的上部254A2和通道摻雜區254B的上部254B2。在一些實施例中，由於通道摻雜區254A、254B具上寬下窄摻雜輪廓(上部254A2、254B2沿X軸方向的寬度大於下部254A3、254B3的寬度)，因此，可控制體摻雜區236的深度D5，使其橫向(實質沿X軸方向)連接通道摻雜區254A的上部254A2和通
道摻雜區254B的上部254B2即可。因此，通道摻雜區254A的下部254A3和通道摻雜區254B的下部254B3會凸出於體摻雜區236的底面236B，且彼此隔開。在一些實施例中，體摻雜區236深度D5小於通道摻雜區254A、254B的深度D3。
在一些實施例中，第二摻雜製程1015與第一摻雜製程1005為不同類型的摻雜製程，兩者形成的摻雜區的摻質分佈方式完全不同。舉例來說，第一摻雜製程1005為固態源擴散製程，其形成的通道摻雜區214A、214B相應第一溝槽208A、208B具等向性摻質濃度分佈；第二摻雜製程1015為離子佈植製程，因而形成的體摻雜區236具非等向性的摻質濃度分佈(例如在沿X軸的水平方向上為均勻分佈，在沿Y軸的垂直方向上為高斯分佈)。在一些實施例中，體摻雜區236和通道摻雜區254A、254B具有相同的導電類型(例如為P型)，且與磊晶層204的導電類型(例如為N型)相反。形成體摻雜區236之後，可進行退火製程(例如，快速熱退火(RTA)及/或雷射退火)，以活化體摻雜區236中的摻質及修復第二摻雜製程1015可能造成磊晶層204的晶格損傷。
如第9圖所示，形成氧化層231後，進行第三摻雜製程1120，將摻質植入第二溝槽218A、218B(第6圖)外側的部分磊晶層204中，以於通道摻雜區254A、254B上的形成源極摻雜區232和通道接觸摻雜區234。源極摻雜區232位於通道摻雜區254A、254B上的磊晶層204中，且接近磊晶層204的頂面(磊晶層204與氧化層231的界面)。源極摻雜區232可圍繞且鄰接閘極結構230A、230B，且源極摻雜區232可鄰接通道接觸摻雜區234和通道摻雜區254A、254B(和體摻雜區236)。如第9圖所示，體摻雜區236的頂面(體摻
雜區236與源極摻雜區232之間的界面)與磊晶層204的頂面(磊晶層204與氧化層231的界面)相距的第一距離等於源極摻雜區232在Y方向上的深度)，通道摻雜區254A、254B的頂面(通道摻雜區254A、254B與源極摻雜區232之間的界面)與磊晶層204的頂面(磊晶層204與氧化層231的界面)相距的第二距離也等於源極摻雜區232在Y方向上的深度。因此，在一些實施例中，上述第一距離等於上述第二距離。在一些實施例中，第三摻雜製程1120與第一摻雜製程1005為不同類型的摻雜製程。舉例來說，第一摻雜製程1005為固態源擴散製程，第三摻雜製程1120為離子佈植製程。在一些實施例中，第三摻雜製程1120可包括多道摻雜步驟，以分別形成源極摻雜區232和通道接觸摻雜區234。在一些實施例中，源極摻雜區232與基板200、磊晶層204具有相同的導電類型(例如為N型)，且與通道摻雜區254A、254B的導電類型相反。並且，源極摻雜區232的摻質濃度大於磊晶層204的摻質濃度。在一些實施例中，通道接觸摻雜區234與通道摻雜區254A、254B具有相同的導電類型(例如為P型)。並且，通道接觸摻雜區234的摻質濃度大於通道摻雜區254A、254B(和體摻雜區236)的摻質濃度。形成源極摻雜區232和通道接觸摻雜區234之後，可進行退火製程(例如，快速熱退火(RTA)及/或雷射退火)，以活化源極摻雜區232和通道接觸摻雜區234中的摻質及修復第三摻雜製程1120可能造成磊晶層204的晶格損傷。形成源極摻雜區232和通道接觸摻雜區234之後，可使用蝕刻製程(包含濕蝕刻或乾蝕刻)從閘極結構230A、230B的頂面和磊晶層204的頂面去除氧化層231。
接著以第10圖說明層間介電質(ILD)238A和
238B、源極電極240和汲極電極242之形成方式。形成源極摻雜區232和通道接觸摻雜區234之後，可依序進行沉積製程及圖案化製程，於磊晶層204上形成層間介電質238A、238B。如第10圖所示，層間介電質238A、238B分別位於閘極結構230A、230B的正上方，且覆蓋閘極結構230A、230B的頂面，使閘極電極228A、228B分別被層間介電質238A、238B與相應的閘極介電層226A、226B完全包覆。因此，閘極電極228A、228B可與後續形成的源極電極240電性隔絕。在一些實施例中，層間介電質238A、238B包括氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料、其他適當的介電材料、或上述之組合。在一些實施例中，沉積製程包括旋塗(spin-on)、化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、電漿輔助化學氣相沉積(PECVD)、物理氣相沉積法(PVD)、或任何適當的沉積技術。在一些實施例中，圖案化製程包括微影及蝕刻製程。
如第10圖所示，形成形成層間介電質238A、238B之後，於基板200的頂面201上方及磊晶層204的頂面上形成源極電極240。另外，於基板200的底面203上形成汲極電極242。源極電極240覆蓋源極摻雜區232、通道接觸摻雜區234、閘極電極228A、228B和層間介電質238A、238B，且與源極摻雜區232電性連接。汲極電極242覆蓋基板200的底面203，且與基板200和磊晶層204電性連接，其中基板200和磊晶層204可一起作為最終形成的半導體結構250的汲極摻雜區。在一些實施例中，源極電極240和汲極電極242包括多晶矽(polycrystalline silicon)、金屬、金屬氮化物、導電金屬氧化物、或其他合適的導電材料。在一些實施例中，可利用化學氣相沉積(CVD)、濺鍍、電阻加熱蒸鍍、電子束蒸鍍、或其它
任何適合的沈積製程形成源極電極240和汲極電極242。經過前述製程之後，形成本揭露之一些實施例之半導體結構250。
如第10圖所示，半導體結構250包括彼此相鄰且具相同結構的半導體結構單元250A及250B，設置於基板200上的磊晶層204中。半導體結構單元250A包括設置於第二溝槽218A(第6圖)中的閘極結構230A、設置於磊晶層204中且鄰接閘極結構230A的上部230A1(第8圖)的通道摻雜區254A，且通道摻雜區254A具上寬下窄(錐形)的摻雜輪廓。半導體結構單元250B包括設置於第二溝槽218B(第6圖)中的閘極結構230B、設置於磊晶層204中且鄰接閘極結構230B的上部230B1(第8圖)的通道摻雜區254B，且通道摻雜區254B具上寬下窄(錐形)的摻雜輪廓。並且，半導體結構單元250A及250B的源極電極240和汲極電極242分別設置於基板200的頂面201和底面203上。
本揭露一些實施例之半導體結構的形成方法(方法100)用以形成例如為垂直式電晶體裝置的溝槽閘極式半導體裝置，其藉由雙重溝槽製程(第一蝕刻製程1000、第二蝕刻製程1010)及擴散製程(第一摻雜製程1005)形成自對準且具均勻摻質濃度分佈的通道摻雜區，詳細來說，提供基板200；然後於基板200上形成磊晶層204；接著進行第一道溝槽製程(第一蝕刻製程1000)，於磊晶層204中形成第一溝槽208A、208B；然後進行第一摻雜製程1005(例如固態源擴散製程)，沿第一溝槽208A、208B的側壁和底面形成具等向性摻質濃度分佈的通道摻雜區214A、214B；接著進行第二道溝槽製程(第二蝕刻製程1010)，從第一溝槽208A、208B的底面移除部分通道摻雜區214A、214B和部分磊晶層204，以於磊晶層中形
成貫穿通道摻雜區的第二溝槽218A、218B。此時通道摻雜區的剩餘部分(通道摻雜區254A、254B)會自對準形成於第二溝槽218A、218B的上側壁部分220A1、220B1；之後再於第二溝槽218A、218B中設置閘極結構230A、230B。相較於使用離子佈植形成的通道摻雜區，藉由雙重溝槽製程及擴散製程形成的通道摻雜區254A、254B在垂直通道方向(實質上沿Y軸方向)上具有更均勻的摻質濃度分佈，可避免習知垂直式電晶體裝置因不均勻的通道摻質濃度分佈而造成的臨界電壓擾動(Vth fluctuation)、崩潰電壓下降(breakdown lowering)、和漏電(leakage)等問題，進而提升垂直式電晶體裝置的電特性以及可靠度。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾與組合上述各種實施例。
100:方法
102,104,106,108,110,112:操作
Claims (11)
- 一種半導體結構的形成方法，包括：提供一基板；於該基板上形成一磊晶層；進行一第一蝕刻製程，於該磊晶層中形成一第一溝槽；進行一第一摻雜製程，以於相鄰該第一溝槽的一側壁和一底面的部分該磊晶層中形成一通道摻雜區，其中該通道摻雜區接近該磊晶層的一頂面的一上表面為一平面；進行一第二蝕刻製程，從該第一溝槽的該底面移除部分該通道摻雜區和部分該磊晶層，以於該磊晶層中形成貫穿該通道摻雜區的一第二溝槽；於該第二溝槽中形成一閘極結構；以及於該通道摻雜區外側的部分該磊晶層中形成一體摻雜區，其中該體摻雜區與鄰接的該通道摻雜區具有相同的導電類型，且其中該體摻雜區的一第一頂面與該磊晶層的該頂面相距一第一距離，該通道摻雜區的一第二頂面與該磊晶層的該頂面相距一第二距離，該第一距離等於該第二距離。
- 如請求項1之半導體結構的形成方法，其中進行該第一摻雜製程包括：進行一預置步驟，於該第一溝槽中填充一摻雜氧化矽材料層，該摻雜氧化矽材料層中的摻質的導電類型與該磊晶層的導電類型相反；進行一驅入步驟，使該摻雜氧化矽材料層中的該些摻質擴散至該 第一溝槽的該側壁和該底面以外的部分該磊晶層中；以及形成該通道摻雜區之後，移除該摻雜氧化矽材料層。
- 如請求項1之半導體結構的形成方法，更包括：形成該第二溝槽之後，進行一第二摻雜製程，將摻質植入該第二溝槽外側的部分該磊晶層中，以於該通道摻雜區上形成該體摻雜區，其中該第一摻雜製程與該第二摻雜製程為不同類型的摻雜製程。
- 如請求項3之半導體結構的形成方法，其中該第一摻雜製程為固態源擴散製程，該第二摻雜製程為離子佈植製程。
- 如請求項1之半導體結構的形成方法，其中進行該第一蝕刻製程之前包括於該磊晶層上形成一硬遮罩圖案，其中進行該第一蝕刻製程期間，移除從該硬遮罩圖案暴露出來的部分該磊晶層，以形成該第一溝槽。
- 一種半導體結構，包括：一基板；以及一第一半導體結構單元，設置於該基板上，該第一半導體結構單元包括：一磊晶層，設置於該基板上；一溝槽，設置於該磊晶層中；一閘極結構，設置於該溝槽中；一通道摻雜區，設置於該磊晶層中，且鄰接該閘極結構的一上部，其中該通道摻雜區具上寬下窄的摻雜輪廓，其中該通道摻雜區接近該磊晶層的一頂面的一上表面為一平面；以及一體摻雜區，位於該通道摻雜區外側的部分該磊晶層中，其 中該體摻雜區與鄰接的該通道摻雜區具有相同的導電類型，且其中該體摻雜區的一第一頂面與該磊晶層的該頂面相距一第一距離，該通道摻雜區的一第二頂面與該磊晶層的該頂面相距一第二距離，該第一距離等於該第二距離。
- 如請求項6之半導體結構，更包括一第二半導體結構單元，設置於該基板上，該第二半導體結構單元與該第一半導體結構單元彼此相鄰，且與該第一半導體結構單元具有相同的結構。
- 如請求項7之半導體結構，其中第一半導體結構單元的該通道摻雜區的一下部和該第二半導體結構單元的一通道摻雜區的一下部彼此隔開。
- 如請求項7之半導體結構，其中該體摻雜區位於該第一半導體結構單元的該閘極結構和該第二半導體結構單元的一閘極結構之間的該磊晶層中，且其中該體摻雜區橫向連接該第一半導體結構單元的該通道摻雜區的一上部和該第二半導體結構單元的一通道摻雜區的一上部。
- 如請求項9之半導體結構，其中該第一半導體結構單元的該通道摻雜區、該第二半導體結構單元的該通道摻雜區和該體摻雜區的導電類型與該磊晶層的導電類型相反。
- 如請求項6之半導體結構，更包括：一源極摻雜區，位於該第一半導體結構單元的該通道摻雜區上的該磊晶層中；一源極電極，設置於該基板的一頂面上方及該磊晶層上；以及一汲極電極，設置於該基板的一底面上。
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