TWI842076B - 半導體封裝結構及其製造方法 - Google Patents

半導體封裝結構及其製造方法 Download PDF

Info

Publication number
TWI842076B
TWI842076B TW111133122A TW111133122A TWI842076B TW I842076 B TWI842076 B TW I842076B TW 111133122 A TW111133122 A TW 111133122A TW 111133122 A TW111133122 A TW 111133122A TW I842076 B TWI842076 B TW I842076B
Authority
TW
Taiwan
Prior art keywords
chip
coupler
chips
interconnect
substrate
Prior art date
Application number
TW111133122A
Other languages
English (en)
Other versions
TW202327008A (zh
Inventor
張任遠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202327008A publication Critical patent/TW202327008A/zh
Application granted granted Critical
Publication of TWI842076B publication Critical patent/TWI842076B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本揭露有關積體電路(IC)晶片封裝及其製造方法。IC晶片封裝包括在一相同的表面水平上的第一及第二內連接基底、分別設置在第一及第二內連接基底上的第一及第二積體電路(IC)晶片、設置在第一及第二內連接基底上的一IC晶片耦合器並且配置為提供一訊號傳輸路徑在第一及第二IC晶片之間、以及設置在第一及第二IC晶片以及IC晶片耦合器上的一重佈結構。IC晶片耦合器包括與第一內連接基底重疊的一第一耦合器區域、與第二內連接基底重疊的一第二耦合器區域、與第一及第二內連接基底之間的一間隔重疊的一第三耦合器區域、以及具導電線及導電孔的一內連接結構。

Description

半導體封裝結構及其製造方法
本發明實施例涉及一種半導體封裝結構及其製造方法。
隨著半導體技術的進步，更高的儲存容量、更快的處理系統、更高的性能和更低的成本的需求是不斷地增加。為了滿足這些需求，半導體工業不斷地縮小半導體元件的尺寸，例如積體電路(IC)晶片中的金屬氧化物半導體場效電晶體(MOS場效電晶體)，包括平面MOS場效電晶體、鰭式場效電晶體(fin場效電晶體)和環閘(GAA)場效電晶體。這種按比例縮小增加了製造IC晶片的複雜性和封裝所製造的IC晶片的複雜性。
本揭露有關一種半導體封裝結構，包括：第一及第二內連接基底，在一相同的表面水平上；第一及第二積體電路(IC)晶片，分別設置在第一及第二內連接基底上；一IC晶片耦合器，設置在第一及第二內連接基底上並且配置為提供一訊號傳輸路徑在第一及第二IC晶片之間；以及一重佈結構，設置在第一及第二IC晶片以及IC晶片耦合器上。IC晶片耦合器包括：一第一耦合 器區域，與第一內連接基底重疊；一第二耦合器區域，與第二內連接基底重疊；一第三耦合器區域，與第一及第二內連接基底之間的一間隔重疊；以及一內連接結構，具導電線及導電孔。
本揭露另關於一種半導體封裝結構，包括：第一及第二內連接基底，在一相同的表面水平上；第一及第二積體電路(IC)晶片，分別設置在第一及第二內連接基底上；一IC晶片耦合器，設置在第一及第二IC晶片上並且配置為提供一訊號傳輸路徑在第一及第二IC晶片之間；以及一重佈結構，設置在IC晶片耦合器上。IC晶片耦合器包括：一第一耦合器區域，與第一IC晶片重疊；一第二耦合器區域，與第二IC晶片重疊；一第三耦合器區域，與該等第一及第二IC晶片之間的一間隔重疊；以及一內連接結構，具導電線及導電孔。
本揭露還關於一種半導體封裝結構的製造方法，包括：結合第一及第二積體電路(IC)晶片以及一IC晶片耦合器在一載體基底上；形成一密封層在第一及第二IC晶片以及IC晶片耦合器上；移除載體基底；結合第一IC晶片至一第一內連接基底；結合第二IC晶片至一第二內連接基底；結合IC晶片耦合器至第一及第二內連接基底；以及結合第一及第二內連接基底至一封裝基底。
100、200:IC晶片封裝
101A、101B:區域
102:封裝基底
103A、323:導電線
103B、126、326、336、344、344a、344b:導電孔
104A-104I:內連接基底
105A:半導體基底
105B、319、319b:導電通孔
105C、110:重佈層結構
105D、111A:介電層
105E、111B:重佈層
106:晶片層
107A-107K:IC晶片
108、208:IC晶片耦合器
109A-109C:訊號傳輸路徑
112:金屬接點墊
114A-114D:導電結合結構
116A-116D:密封層
118A、218A:重疊區域
118B、218B:非重疊區域
122、322、322b:導電墊
312:基底
312a:前側表面
312b:後側表面
314:元件層
316:內連接結構
316b:後側內連接結構
318、340、340b、418A-418C:層間介電層
320、321:鈍化層
320b、321b:後側鈍化層
322b、322:後側導電墊
324:應力緩衝層
326:孔
338、338b、417A-417C:蝕刻停止層
342、342a、342b:金屬線
346:障壁結構
350:去耦合電容
352:場效電晶體
353:頂部電極
354:底部電極
356:絕緣層
360:光子電路
362:輻射發射元件
364:輻射感測元件
366:偵測電路
406:鰭結構
410A-410C:S/D區域
412:閘極結構
413:內間隔物
414:閘極間隔物
416:STI區域
420:奈米結構通道區
422:界面氧化物層
424:高K閘極介電層
426:功函數金屬層
428:閘極金屬填充層
430:接點結構
432:矽化物層
434:接觸插頭
500、1400:方法
505、510、515、520、525、530、1405、1410、1415、1420、1425、1430、1435、1440:操作
670:載體基底
672:剝離層
D1-D3:距離
H1-H5:高度
M1-M5:內連接層
Mb1-Mb3:內連接層
當結合所附圖式而閱讀時自以下詳細描述最佳理解本揭露之態樣。
圖1A至圖1F說明根據一些實施例的具積體電路晶片耦合器之積體電路封裝的剖面圖及上視圖。
圖2A至圖2F說明根據一些實施例的另一具積體電路晶片耦合器之積體電路封裝的剖面圖及上視圖。
圖3A至圖3E及圖3G至圖3K說明根據一些實施例的積體電路晶片耦合器的不同的剖面圖。
圖3F說明根據一些實施例的積體電路晶片耦合器的上視圖。
圖4A至圖4C說明根據一些實施例的在積體電路晶片耦合器中的元件層的立體圖及剖面圖。
圖5是根據一些實施例的具積體電路晶片耦合器之積體電路封裝的製造方法的流程圖。
圖6至圖13說明根據一些實施例的具積體電路晶片耦合器之積體電路封裝在其製造過程的各階段的剖面圖。
圖14是根據一些實施例的另一具積體電路晶片耦合器之積體電路封裝的製造方法的流程圖。
圖15至圖24說明根據一些實施例的另一具積體電路晶片耦合器之積體電路封裝在其製造過程的各階段的剖面圖。
現在將參考所附圖式描述例示的實施例。於圖式中，相似的元件符號通常表示相同的、功能類似的、及/或結構類似的元件。
如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中， 第一特徵在第二特徵之上的形成過程可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。如本文所描述，第一特徵在第二特徵上的形成即表示直接接觸地形成第一特徵以及第二特徵。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複本身並不決定所討論的各種實施例及/或組構之間的關係。
為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本揭露中使用之空間相對描述同樣可相應地解釋。
需要注意的是，說明書中提到的「一個實施例」、「實施例」、「一個示範性實施例」、「示範例」等表示所描述的實施例可能包含特定的特徵、結構或特性，但每個實施例不一定包含該特定的特徵、結構或特性。此外，這些短語不一定指的是同一個實施例。此外，當一個特定的特徵、結構或特性被描述與一個實施例相關時，在本技術領域中具有通常知識者的知識範圍內，無論是否明確描述，在與其他實施例相關的情況下，都可實現這樣的特徵、結構或特性。
應當理解，此處的措辭或術語是為了描述而不是限制，因此本說明書的術語或措辭應由相關本技術領域中具有通常知識者根據此處的教示來解釋。
在一些實施例中，術語「約」以及「實質上」可表示在該值的5%內變化的給定數量的值(例如該值的±1%、±2%、±3%、±4%、±5%)。這些數值僅僅是例子，並不意味著是限制性的。術語「約」以及「實質上」可指相關本技術領域中具有通常知識者根據本文的教示所解釋的數值的百分比。
在此揭露的鰭結構可藉由任何合適的方法來圖案化。舉例來說，鰭結構可使用包括雙圖案化或多圖案化製程的一或複數個微影製程來圖案化。雙圖案化或多圖案化製程可結合微影及自對齊製程，讓圖案被塑造有，舉例來說，比使用一單一直接微影製程可獲得的間距還更小的間距。舉例來說，一犧牲層形成在一基底之上並且使用一微影製程來圖案化。使用自對齊製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，剩餘的間隔物可然後用來圖案化鰭結構。
IC晶片可包括具有不同的功能性的層的彙編，比如內連接結構、配電網路、邏輯晶片、記憶體晶片、射頻(RF)晶片等。IC晶片封裝(也稱為「半導體封裝」)可包括多個IC晶片設置在並且電性連接至不同的內連接基底上，比如中介結構，其可設置在並且電性連接至一封裝基底上。內連接基底及封裝基底可提供電性連接(也稱為「訊號傳輸路徑」或「金屬佈線」)在相同的內連接基底上的IC晶片之間及/或在不同的內連接基底上的IC晶片之間。從在內連接基底上的IC晶片的電訊號可以通過封裝基底傳輸至另一內連接基底上的IC晶片。然而，對高速IC晶片封裝的需求增加，增加了設計和製造高速互連在不同的內連接基底上IC晶片之間的挑戰。
本揭露提供具IC晶片耦合器的IC晶片封裝的示例結構及其製造的示例方法來降低在不同的內連接基底上的IC晶片之間的訊號傳輸路徑長度。 在一些實施例中，IC晶片耦合器可設置在並且電性連接至二或更多的內連接結構上，並且可電性連接在不同的內連接基底上的IC晶片。在一些實施例中，在不同的內連接基底上的IC晶片之間的電訊號可被傳輸通過IC晶片耦合器及不同的內連接基底，卻沒有通過封裝基底。因此，在不同的內連接基底上的IC晶片之間的訊號傳輸路徑長度可以降低，因而減少訊號傳輸路徑阻抗並且增加訊號傳輸速度及IC晶片封裝的頻寬。
圖1A說明根據一些實施例的一IC晶片封裝100的剖面圖。在一些實施例中，IC晶片封裝100可有一基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)結構。在一些實施例中，IC晶片封裝100可包括(i)一封裝基底102、(ii)內連接基底104A-104B、(iii)一晶片層106、(iv)一重佈層(redistribution layer，RDL)結構110、(v)金屬接點墊112、(vi)導電結合結構114A-114C、以及(vii)密封層116A-116C。
在一些實施例中，封裝基底102可以是一層壓基底(無核)或可以具有核(未顯示)。封裝基底102可包括導電線103A及導電孔103B，其係電性連接至導電結合結構114A。封裝基底102可具有比各內連接基底104A-104B的表面積還大的一表面積。在一些實施例中，封裝基底102可設置在並且電性連接至一電路板(未顯示)上，並且可以通過電路板電性連接IC晶片封裝100至外部的裝置。
在一些實施例中，各內連接基底104A-104B可包括一中介結構，其具有一半導體基底105A、導電通孔105B、及一重佈層結構105C。在一些實施例中，各內連接基底104A-104B可包括類似於那些在封裝基底102的導電線及導電孔，而非導電通孔105B及重佈層結構105C。在一些實施例中，半導體基底105A 可包括一矽基底。在一些實施例中，重佈層結構105C可包括設置在基底105A上的一介電層105D、以及設置在介電層105D中的重佈層105E。在一些實施例中，導電通孔105B及重佈層105E可包括金屬(比如銅和鋁)、金屬合金(比如銅合金和鋁合金)、或其組合。在一些實施例中，介電層105D可包括一疊的介電層。
各內連接基底104A-104B可通過導電結合結構114A電性連接至封裝基底102，而且可以通過導電結合結構114B電性連接至晶片層106的組件。在一些實施例中，導電結合結構114A-114B可包括焊料凸點。在一些實施例中，導電結合結構114A可包括焊料凸塊或銅(Cu)凸塊，導電結合結構114B可包括銅柱或微凸塊，以形成比起導電結合結構114A的結合間距具有一較小的結合間距的導電結合結構114B。結合間距於此是用來定義相鄰的導電結合結構之間的一距離。
在一些實施例中，各導電結合結構114A可具有大約20μm至大約50μm的直徑，各導電結合結構114B可具有大約2μm至大約20μm的直徑。在一些實施例中，導電結合結構114A可具有大約30μm至大約1000μm的結合間距，導電結合結構114B可具有大約4μm至大約40μm的結合間距。這些導電結合結構114A-114B的尺寸提供可靠的電性連接在晶片層106和內連接基底104A-104B之間、以及在內連接基底104A-104B和封裝基底102之間，卻沒有包含IC晶片封裝100的尺寸。在一些實施例中，密封層116A可設置在封裝基底102及內連接基底104A-104B之間，並且可圍繞導電結合結構114A。在一些實施例中，密封層116B可設置在內連接基底104A-104B及晶片層106之間，並且可圍繞導電結合結構114B。在一些實施例中，密封層116A-116B可包括模塑料、模塑底部填充物、環氧樹脂、或樹脂。
在一些實施例中，晶片層106可包括IC晶片107A-107D及一IC晶片耦合器108。在一些實施例中，IC晶片耦合器可稱為「連動IC晶片」、「IC晶片連接器」、或「互連IC晶片」。在一些實施例中，IC晶片107A-107D及一IC晶片耦合器108可藉由密封層116C彼此分開。在一些實施例中，密封層116C可包括模塑料、模塑底部填充物、環氧樹脂、或樹脂。在一些實施例中，IC晶片耦合器108可包括一IC晶片並且具有一結構相似於或不同的IC晶片107A-107D的任一者，如下文詳述。在一些實施例中，IC晶片耦合器108可包括一訊號佈線晶片而沒有任何主動元件，如下文詳述。除非另有說明，用語「訊號」使用於此是指電訊號。IC晶片107A-107D及IC晶片耦合器108的結構沒有在圖1A中詳細說明，但將於下文參考圖3A至圖3K及圖4A至圖4C詳述。
IC晶片107A-107B可通過導電結合結構114B設置在並且電性連接至內連接基底104A上。IC晶片107C-107D可通過導電結合結構114B設置在並且電性連接至內連接基底104B上。在一些實施例中，IC晶片耦合器108可通過導電結合結構114B設置在並且電性連接至內連接基底104A-104B上。因此，IC晶片耦合器108可電性連接在內連接基底104A上的一或複數個IC晶片(例如IC晶片107A及/或IC晶片107B)至在內連接基底104B上的一或複數個IC晶片(例如IC晶片107C及/或IC晶片107D)，並且可作用為一訊號傳輸橋梁在內連接基底104A及內連接基底104B上的一或複數個IC晶片之間。在一些實施例中，IC晶片耦合器108可也可作用為用於從IC晶片耦合器108至封裝基底102的電壓輸入及供電的一終端。
隨著使用IC晶片耦合器108在IC晶片封裝100中，訊號可藉由傳播通過基底的一單一水平，比如內連接基底104A及內連接基底104B，而傳輸在相 同的表面水平但在不同的內連接基底上的IC晶片(例如IC晶片107A-107B、107C-107D)之間。舉例來說，隨著使用IC晶片耦合器108，訊號可藉著沿著訊號傳輸路徑109A及訊號傳輸路徑109B通過內連接基底104A及內連接基底104B傳播而從IC晶片107B傳輸至IC晶片107C。另一方面，在缺少IC晶片耦合器108之下，訊號可從IC晶片107B傳輸至IC晶片107C藉著沿著一訊號傳輸路徑109C傳播，其係延伸通過基底的多個水平，比如內連接基底104A-104B及封裝基底102。因此，訊號傳輸路徑109C的路徑長度係大於訊號傳輸路徑109A-109B的全部路徑長度。
因此，隨著使用IC晶片耦合器108，在相同的表面水平上但在不同的內連接基底上的IC晶片之間的訊號傳輸路徑長度可以降低，其係降低訊號傳輸路徑阻抗並且增加訊號傳輸速度及在IC晶片封裝100中的IC晶片的頻寬。在一些實施例中，比起沒有IC晶片耦合器108的IC晶片封裝，在IC晶片封裝100中的訊號傳輸路徑阻抗可降低大約30%至大約50%。另外，隨著使用IC晶片耦合器108，內連接基底104A-104B的每單位面積的電性連接的總數可以增加卻沒有增加IC晶片封裝100的尺寸。
在一些實施例中，IC晶片耦合器108的一高度H1可實質上等於IC晶片107A-107D的高度H2-H5，高度H2-H5可實質上彼此相等。在一些實施例中，高度H2-H5之任一者和高度H1之間的一高度差可小於大約1000μm。在一些實施例中，高度H2-H5之任一者和高度H1之間的一高度差可在從大約0μm至大約10μm的範圍。在一些實施例中，IC晶片107A-107D及IC晶片耦合器108的頂部表面可實質上共面，IC晶片107A-107D及IC晶片耦合器108的底部表面可實質上共面。在一些實施例中，最小化IC晶片耦合器108和IC晶片107A-107D之間的高度 差以及IC晶片耦合器108和IC晶片107A-107D之間的非共面性，會增加在IC晶片耦合器108及內連接基底104A-104B之間的導電結合結構114B的結合可靠性和結合穩定性。
在一些實施例中，內連接基底104A-104B係以大約10μm至大約200μm的距離D1彼此分開。此尺寸範圍的距離D1最小化在IC晶片封裝100的製造期間的內連接基底104A-104B之間的碰撞機率，並且最大化IC晶片耦合器108及內連接基底104A-104B之間的結合表面積，卻沒有包含IC晶片封裝100的尺寸。在一些實施例中，IC晶片耦合器108及IC晶片107A-107D可以大約5μm至大約80μm的距離D2彼此分開。此尺寸範圍的距離D2最小化在IC晶片封裝100的製造期間的IC晶片耦合器108及IC晶片107A-107D之間的碰撞機率，並且最小化IC晶片耦合器108及IC晶片107A-107D之間的耦合效應，卻沒有包含IC晶片封裝100的尺寸。
在一些實施例中，重佈層結構110可設置在並且電性連接至IC晶片耦合器108及IC晶片107A-107D上。重佈層結構110可包括一介電層111A以及設置在介電層111A中的重佈層111B。重佈層111B可配置為將IC晶片耦合器108及IC晶片107A-107D扇出，使得在各IC晶片耦合器108及IC晶片107A-107D的電性連接可重佈至相較於個別IC晶片的一較大面積，於是增加了電性連接的數量。在一些實施例中，重佈層111B可通過金屬接點墊112電性連接至導電結合結構114C。在一些實施例中，金屬接點墊112及重佈層111B可包括類似於或不同於彼此的材料。在一些實施例中，金屬接點墊112及重佈層111B可包括金屬(比如銅和鋁)、金屬合金(比如銅合金和鋁合金)、或其組合。在一些實施例中，介電層111A可包括一疊的介電層。
圖1B至圖1F說明根據一些實施例的IC晶片封裝100的沿著圖1A的線A-A及沿著XY平面的不同的上視圖。圖1A的剖面圖可以是根據一些實施例的沿著圖1B的線B-B、沿著圖1C的線C-C、沿著圖1D的線D-D、沿著圖1E的線E-E、或沿著圖1F的線F-F者。在圖1B至圖1F中，顯示了IC晶片封裝100的IC晶片耦合器108及內連接基底104A-104I，為了簡單起見，沿著線A-A可見於上視圖的IC晶片封裝100的其他元件並未顯示。除非另有說明，圖1A至圖1F中具有相同標示的元件的討論可彼此適用。
在一些實施例中，IC晶片耦合器108可以電性連接至二內連接基底104A-104B(如圖1B所示)、三內連接基底104A-104C(如圖1C所示)、四內連接基底104A-104B、104D-104E(如圖1D所示)、六內連接基底104A-104B、104F-104I(如圖1E所示)、或任何數量的具導電結合結構114B(未顯示在圖1B至圖1F)的IC晶片封裝100的內連接基底。IC晶片耦合器108可充當為電性連接至內連接基底104A-104I的IC晶片(未顯示在圖1B至圖1F)之間的訊號傳輸橋梁。在一些實施例中，二IC晶片耦合器108(如圖1F所示)、或任何數量的IC晶片耦合器108可電性連接至內連接基底。在一些實施例中，二或更多的IC晶片耦合器108可具有實質上彼此等於(如圖1F所示)或彼此不同於(未顯示)的表面積。在一些實施例中，各個二或更多的IC晶片耦合器108可電性連接至相同數量的內連接基底(如圖1F所示)、或不同數量的內連接基底(未顯示)。
請參考圖1B，在一些實施例中，IC晶片耦合器108可包括(i)重疊區域118A，與內連接基底104A-104B重疊、以及(ii)I型非重疊區域118B，與內連接基底104A-104B沒有重疊。請參考圖1C，在一些實施例中，IC晶片耦合器108可包括(i)重疊區域118A，與內連接基底104A-104C重疊、以及(ii)T 型非重疊區域118B，與內連接基底104A-104C沒有重疊。請參考圖1D，在一些實施例中，IC晶片耦合器108可包括(i)重疊區域118A，與內連接基底104A-104B、104D-104E重疊、以及(ii)+號型非重疊區域118B，與內連接基底104A-104B、104D-104E沒有重疊。
請參考圖1E，在一些實施例中，IC晶片耦合器108可包括(i)重疊區域118A，與內連接基底104A-104B、104F-104I重疊、以及(ii)H型非重疊區域118B，與內連接基底104A-104B、104F-104I沒有重疊。請參考圖1F，在一些實施例中，IC晶片耦合器108可各包括類似於圖1D所示的重疊區域118A及非重疊區域118B。請參考圖1B至圖1F，重疊區域118A係電性連接至具導電結合結構114B(未顯示在圖1B至圖1F)的內連接基底。非重疊區域118B係實體上接觸密封層116B(未顯示在圖1B至圖1F)。在一些實施例中，對於如圖1B至圖1F所示的各IC晶片耦合器108，重疊區域118A的表面積可彼此相等或不同。
在一些實施例中，IC晶片耦合器108的表面積、IC晶片耦合器108與下層的內連接基底(例如內連接基底104A-104I)的相對位置、及/或下層的內連接基底(如圖1A至圖1F所示)之間的距離D1可基於一或複數個準則。這些一或複數個準則可設來達到足夠的結合可靠性和結合穩定性在IC晶片耦合器108及具導電結合結構114B的內連接基底104A-104I之間。
在一些實施例中，對於如圖1B至圖1F所示的各IC晶片耦合器108，這些準則可包括(i)各重疊區域118A沿著X軸或Y軸的最小尺寸大於大約10μm並且在從大約11μm至大約200μm的範圍、(ii)重疊區域118A的全部表面積等於或大於非重疊區域118B的全部表面積的大約50%、(iii)重疊區域118A全部表面積等於或大於IC晶片耦合器108的全部表面積的大約20%、(iv)各重 疊區域118A的表面積大於重疊區域118A的全部表面積的大約5%、(v)如果重疊區域118A表面積彼此不相等，具最小的表面積的重疊區域118A的表面積等於或大於具最大的表面積的重疊區域118A的表面積的大約10%、及/或(vi)如果重疊區域118A的表面積彼此不相等，任二重疊區域118A的表面積的差距等於或小於重疊區域118A的全部表面積的大約80%。
圖2A說明根據一些實施例的一IC晶片封裝200的剖面圖。除非另有說明，IC晶片封裝100的討論可適用於IC晶片封裝200。除非另有說明，圖1A至圖1F和圖2A中具有相同標示的元件的討論可彼此適用。
在一些實施例中，IC晶片封裝200可包括設置在可類似於密封層116C的密封層116D中的一IC晶片耦合器208、以及可設置在IC晶片耦合器208及密封層116D上的重佈層結構110。在一些實施例中，IC晶片耦合器208可設置在並且電性連接至在相同的表面水平但在不同的具可類似於導電結合結構114B的導電結合結構114D的內連接基底(例如內連接基底104A-104B)的IC晶片上(例如IC晶片107B-107C)。在一些實施例中，不像IC晶片封裝100，IC晶片封裝200的晶片層106沒有包括與IC晶片107A-107D在相同的表面水平的IC晶片耦合器。
類似於IC晶片耦合器108，IC晶片耦合器208可作用為一訊號傳輸橋梁在IC晶片107B-107C之間，並且使訊號能夠傳輸在IC晶片107B-107C之間通過IC晶片耦合器208而沒有傳播通過訊號傳輸路徑109C，如以上參考圖1A所述。訊號傳輸路徑109C的路徑長度係大於在IC晶片107B-107C之間通過IC晶片耦合器208的訊號傳輸的全部路徑長度。因此，隨著使用IC晶片耦合器208，在IC晶片之間在相同的表面水平卻在不同的內連接基底的訊號傳輸路徑長度可以降 低，其係降低訊號傳輸路徑阻抗並且增加訊號傳輸速度及在IC晶片封裝100中的IC晶片的頻寬。
圖2B至圖2F說明根據一些實施例的IC晶片封裝200的沿著圖2A的線A'-A'及沿著XY平面的不同的上視圖。圖2A的剖面圖可以是根據一些實施例的沿著圖2B的線B'-B'、沿著圖2C的線C'-C'、沿著圖2D的線D'-D'、沿著圖2E的線E'-E'、或沿著圖2F的線F'-F'者。在圖2B至圖2F中，顯示了IC晶片封裝200的IC晶片耦合器208、IC晶片107B-107C、IC晶片107E-107K、及內連接基底104A-104I，為了簡單起見，沿著線A'-A'可見於上視圖的IC晶片封裝200的其他元件並未顯示。除非另有說明，圖1A至圖1F和圖2A至圖2F中具有相同標示的元件的討論可彼此適用。
在一些實施例中，IC晶片耦合器208可電性連接至(i)二IC晶片107B-107C在二不同的內連接基底104A-104B上(如圖2B所示)、(ii)三IC晶片107B-107C、107E在三不同的內連接基底104A-104C上(如圖2C所示)、(iii)四IC晶片107B-107C、107F-107G在四不同的內連接基底104A-104B、104D-104E上(如圖2D所示)、(v)六IC晶片107B-107C、107H-107K在六不同的內連接基底104A-104B、104F-104I上(如圖2E所示)、或(vi)任何數量的具導電結合結構114D(未顯示在圖2B至圖2F)的IC晶片封裝200的內連接基底。在一些實施例中，IC晶片107B-107C、107E-107K可電性連接至具導電結合結構114B(未顯示在圖2B至圖2F)的內連接基底104A-104I。
在一些實施例中，二IC晶片耦合器208(如圖2F所示)、或任何數量的IC晶片耦合器208可電性連接至IC晶片。在一些實施例中，二或更多的IC晶片耦合器208可具有實質上彼此等於(如圖1F所示)或彼此不同於(未顯示) 的表面積。在一些實施例中，各個二或更多的IC晶片耦合器208可電性連接至相同數量的IC晶片(如圖2F所示)或不同數量的IC晶片(未顯示)。在一些實施例中，IC晶片耦合器208的表面積可實質上等於或不同於IC晶片107B-107C、107H-107K。
請參考圖2B，在一些實施例中，IC晶片耦合器208可包括(i)重疊區域218A，與IC晶片107B-107C重疊、以及(ii)I型非重疊區域218B，與IC晶片107B-107C沒有重疊。請參考圖2C，在一些實施例中，IC晶片耦合器208可包括(i)重疊區域218A，與IC晶片107B-107C、107E重疊、以及(ii)T型非重疊區域218B，與IC晶片107B-107C、107E沒有重疊。請參考圖2D，在一些實施例中，IC晶片耦合器208可包括(i)重疊區域218A，與IC晶片107B-107C、107F-107G重疊、以及(ii)+號型非重疊區域218B，與IC晶片107B-107C、107F-107G沒有重疊。
請參考圖2E，在一些實施例中，IC晶片耦合器208可包括(i)重疊區域218A，與IC晶片107B-107C、107H-107K重疊、以及(ii)H型非重疊區域218B，與IC晶片107B-107C、107H-107K沒有重疊。請參考圖2F，在一些實施例中，IC晶片耦合器208可各包括類似於如圖2D所示的重疊區域218A以及非重疊區域218B。請參考圖2B至圖2F，重疊區域218A係電性連接至具導電結合結構114D(未顯示在圖2B至圖2F)的IC晶片。非重疊區域218B係實體上接觸密封層116D(未顯示在圖2B至圖2F)。在一些實施例中，對於如圖2B至圖2F所示的各IC晶片耦合器208，重疊區域218A的表面積可彼此相等或不同。
在一些實施例中，IC晶片耦合器208的表面積、IC晶片耦合器208與下層的IC晶片(例如IC晶片107B-107C、107E-107K)的相對位置、及/或下 層的IC晶片之間的距離D2可基於一或複數個準則。這些一或複數個準則可設來達到足夠的結合可靠性和結合穩定性在IC晶片耦合器208及具導電結合結構114D的IC晶片107B-107C、107E-107K之間。
在一些實施例中，對於如圖2B至圖2F所示的各IC晶片耦合器208，這些準則可包括(i)各重疊區域218A沿著X軸或Y軸的最小尺寸大於大約10μm並且在從大約11μm至大約200μm的範圍、(ii)重疊區域218A的全部表面積等於或大於非重疊區域218B的全部表面積的大約50%、(iii)重疊區域218A的全部表面積等於或大於IC晶片耦合器208的全部表面積的大約20%、(iv)各重疊區域218A的表面積大於重疊區域218A的全部表面積的大約5%、(v)如果重疊區域218A的表面積彼此不相等，具最小的表面積的重疊區域218A的表面積等於或大於具最大的表面積的重疊區域218A的表面積的大約10%及/或(vi)如果重疊區域218A的表面積彼此不相等，任二重疊區域218A的表面積的差距等於或小於重疊區域218A的全部表面積的大約80%。
在圖1A至圖1F及圖2A至圖2G中說明的內連接基底、IC晶片、及IC晶片耦合器的數量是示例的。IC晶片封裝100及/或IC晶片封裝200可包括任何數量的內連接基底、IC晶片、及IC晶片耦合器。
圖3A至圖3E及圖3G至圖3J是根據一些實施例的圖1A的區域101A的放大圖，圖3K是根據一些實施例的圖1A的區域101B的放大圖。圖3A至圖3E及圖3G至圖3K說明根據一些實施例的IC晶片耦合器108的不同的剖面圖以及具導電結合結構114B和重佈層111B的IC晶片耦合器108的不同的電性連接組態。圖3F說明根據一些實施例的IC晶片耦合器108沿著圖3D的線G-G的上視圖。除非另 有說明，圖1A至圖1F、圖2A至圖2F、及圖3A至圖3K中具有相同標示的元件的討論可彼此適用。
請參考圖3A至圖3C，在一些實施例中，IC晶片耦合器108可以是一功能性IC晶片，並且可包括一或複數個具主動元件(例如場效電晶體352)的電路、以及佈線結構，比如內連接結構316及/或導電通孔319。
請參考圖3A，在一些實施例中，IC晶片耦合器108可包括(i)一基底312，具一前側表面312a及一後側表面312b、(ii)一元件層314，設置在基底312的前側表面312a上、(iii)一前側內連接結構316，設置在元件層314上、(iv)一導電通孔319，設置在基底312及元件層314中、(v)鈍化層320-321，設置在前側內連接結構316上、(vi)導電墊122，設置在鈍化層320-321之內並且在前側內連接結構316上、(vii)一應力緩衝層324，設置在鈍化層321及導電墊322上、(vii)導電孔326，設置在應力緩衝層324之內並且在導電墊322上、(viii)障壁結構346，設置在元件層314及前側內連接結構316中。
在一些實施例中，基底312可以是半導體材料，比如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(SOI)結構，其他合適的半導體材料及其組合。再者，基底312可摻雜p型摻雜物(例如硼、銦、鋁或鎵)或n型摻雜物(例如磷或砷)。
在一些實施例中，元件層314可包括半導體元件，比如GAA場效電晶體(例如GAA場效電晶體352如圖4B所示)、鰭式場效電晶體(例如鰭式場效電晶體352如圖4C所示)、以及MOS場效電晶體、導電孔336、及層間介電(interlayerdielectric，ILD)層318。半導體元件可通過導電孔336電性連接至前 側內連接結構316，並且可通過前側內連接結構316、導電墊322、及導電孔326電性連接至重佈層結構110。
在一些實施例中，前側內連接結構316可包括內連接層M1-M5。通過五內連接層M1-M5係可參考圖3A至圖3E以及圖3G至圖3K的討論，前側內連接結構316可具有任何數量的內連接層。各內連接層M1-M5可包括一蝕刻停止層(etch stop layer，ESL)338以及一層間介電層340。蝕刻停止層338可包括介電材料，比如氧化鋁(AlxOy)、氮摻雜碳化矽(SiCN)、及介電常數範圍從大約4到大約10的和氧摻雜碳化矽(SiCO)。
在一些實施例中，層間介電層340可包括低k(low-k，LK)或具介電常數低於氧化矽(例如介電常數在大約2及大約3.7之間)的特低k(extra low-k，ELK)介電材料。在一些實施例中，LK或ELK介電材料可包括碳氧化矽(SiOC)、氮摻雜碳化矽(SiCN)、碳氧化矽(SiCON)、或氧摻雜碳化矽。在一些實施例中，層間介電層340可包括一或多層的具小於大約2(例如範圍從大約1到大約1.9)的低介電常數的絕緣碳材料。在一些實施例中，一或多層的絕緣碳材料可包括一或複數個具介電常數範圍從大約1到大約1.5的氟化石墨烯層、或可包括一或複數個氧化石墨烯層。
在一些實施例中，各內連接層M1-M5可進一步包括一或複數個金屬線342及一或複數個導電孔344。金屬線342及導電孔344的佈局和數量是示例的並非限制性，金屬線342及導電孔344的其他佈局變化仍是在本揭露的範圍內。可以有金屬佈線在場效電晶體352及內連接層M1-M5之間、以及在導電通孔319及內連接層M1-M5之間，其在圖3A的剖面圖中未見。
各金屬線342可設置在層間介電層340中，各導電孔344可設置在層間介電層340及蝕刻停止層338中。導電孔344提供電性連接在相鄰的內連接層的金屬線342之間。在一些實施例中，導電孔344可包括一電性導電材料，比如銅、釕、鈷、鉬、銅合金(例如銅釕、銅鋁、或銅錳(CuMn))、碳奈米管、石墨烯層、及任何其他合適的導電材料。在一些實施例中，金屬線342可包括電性導電材料，比如銅、釕、鈷、鉬、碳奈米管、石墨烯層、及任何其他合適的導電材料。
在一些實施例中，障壁結構346可配置為保護在元件層314及前側內連接結構316中的元件免於加工化學品(例如蝕刻物)及/或製造過程中的濕氣及/或IC晶片耦合器108的封裝。障壁結構346可包括類似於金屬線342材料的導電材料。
在一些實施例中，鈍化層320可包括一氧化層。氧化層可包括氧化矽(SiO2)或另一合適的氧化物基礎的介電材料。在一些實施例中，鈍化層321可包括氮化層。氮化層可包括氮化矽(SiN)或另一合適的氮化物基礎的介電材料，其可提供濕氣控制到前側內連接結構316及元件層314在結構上覆鈍化層321的形成期間及/或在IC晶片耦合器108的封裝期間。在一些實施例中，導電墊322可包括鋁。
在一些實施例中，應力緩衝層324設置在鈍化層321上可減輕在IC晶片耦合器108的製造期間誘發的機械及/或熱應力，比如在重佈層結構110的形成期間及/或在導電結合結構114C(如圖1A所示)的形成期間。在一些實施例中，應力緩衝層324可包括一介電材料，比如具介電常數(k)小於大約3.5的低k介電材料、摻雜的矽酸鹽玻璃(USG)、及氟化石英玻璃(FSG)。在一些 實施例中，應力緩衝層324可包括聚合材料，比如聚酰亞胺、聚苯並噁唑(PBO)、環氧基聚合物、苯酚基聚合物、及苯並環丁烯(BCB)。
在一些實施例中，導電孔326設置在應力緩衝層324之內可電性連接前側內連接結構316至重佈層111B。在一些實施例中，導電孔326可包括(i)一導電材料，比如銅(Cu)、鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、及氮化鎢(WN)；(ii)一金屬合金，比如銅合金及鋁合金；以及(iii)其組合。在一些實施例中，導電孔126可包括一鈦(Ti)襯墊及一銅(Cu)填充物。鈦襯墊可設置在導電孔326的底部表面及側壁上。
在一些實施例中，導電通孔319可包括一金屬(比如銅和鋁)、一金屬合金(比如銅合金和鋁合金)、或其組合。在一些實施例中，導電通孔319可包括一鈦襯墊及一銅填充物。鈦襯墊可設置在導電通孔319的底部表面及側壁上。
在一些實施例中，IC晶片耦合器108可藉面向導電結合結構114B的IC晶片耦合器108的後側(也稱為「IC晶片耦合器108的基底側」)來定位。在此定位，IC晶片耦合器108可用一或複數個導電通孔319電性連接至導電結合結構114B，並且可用一或複數個導電墊322及孔326電性連接至重佈層結構110。可以有一或複數個導電通孔319電性連接前側內連接結構316至導電結合結構114B，其在圖3A的剖面圖中未見。
除非另有說明，圖3A的結構的討論可適用於圖3B的結構。請參考圖3B，在一些實施例中，IC晶片耦合器108可藉面向導電結合結構114B的IC晶片耦合器108的前側(也稱為「IC晶片耦合器108的內連接側」)來定位。在此定 位，IC晶片耦合器108可電性連接至具一或複數個導電墊322的導電結合結構114B，並且可電性連接至具一或複數個導電通孔319及導電孔326的重佈層結構110。一或複數個導電墊322可電性連接前側內連接結構316至導電結合結構114B。在一些實施例中，應力緩衝層324及導電孔326可設置在基底312的後側表面312b上，而非在鈍化層321及導電墊322上，如圖3A所示。
除非另有說明，圖3A的結構的討論可適用於圖3C的結構。請參考圖3C，在一些實施例中，IC晶片耦合器108可藉面向導電結合結構114B的IC晶片耦合器108的後側來定位，類似於在圖3A中，但IC晶片耦合器108可電性連接至具一或複數個後側導電墊322b的導電結合結構114B，而非導電通孔319，如圖3A所示。請參考圖3C，在一些實施例中，IC晶片耦合器108可進一步包括(i)一後側內連接結構316b，設置在基底312的後側表面312b上、(ii)導電通孔319b，設置在基底312中並且電性連接至場效電晶體352的源極/汲極(source/drain)區域、(iii)後側鈍化層320b-321b，設置在後側內連接結構316b上、以及(iv)後側導電墊322b，設置在後側鈍化層320b-321b中並且在後側內連接結構316b上。一或複數個後側導電墊322可電性連接後側內連接結構316b至導電結合結構114B。
在一些實施例中，後側內連接結構316b可包括內連接層Mb1-Mb3。討論了通過三個內連接層Mb1-Mb3，後側內連接結構316b可具有任何數量的內連接層。各內連接層Mb1-Mb3可包括一蝕刻停止層(etch stop layer，蝕刻停止層)338b以及一層間介電層340b。在一些實施例中，各內連接層Mb1-Mb3可進一步包括一或複數個金屬線342b及一或複數個導電孔344b。金屬線342b及導電孔344b的佈局是示例的並非限制性，金屬線342b及導電孔344b的 其他佈局變化仍是在本揭露的範圍內。在一些實施例中，導電墊322b、蝕刻停止層338b、層間介電340b、金屬線342b、及導電孔344b可分別包括類似於導電墊322、蝕刻停止層338、層間介電340、金屬線342、及導電孔344的材料。
請參考圖3D至圖3E，在一些實施例中，IC晶片耦合器108可以是一訊號佈線晶片並且可包括佈線結構，比如內連接結構316及/或導電通孔319，但沒有包括主動及/或被動元件。圖3F說明根據一些實施例的IC晶片耦合器108沿著圖3D的線G-G的上視圖。
除非另有說明，圖3A及圖3B的結構的討論可適用於圖3D及圖3E的結構。請參考圖3D至圖3E，在一些實施例中，IC晶片耦合器108沒有包括場效電晶體352及導電孔336。請參考圖3F，在一些實施例中，導電墊322可電性連接至導電線323，其可包括類似於導電墊322的一材料。在一些實施例中，內連接結構316、導電通孔319、導電墊322、及/或導電線323可充當訊號傳播路徑用來傳輸訊號在不同的內連接基底104A-104I上的IC晶片之間，如以上參考圖1A至圖1F的討論。
請參考圖3G至圖3H，在一些實施例中，IC晶片耦合器108可包括一或複數個具被動元件的電路，比如一去耦合電容350、及佈線結構，比如內連接結構316及/或導電通孔319，但可沒有包括主動元件，比如場效電晶體352。
除非另有說明，圖3A及圖3B的結構的討論可適用於圖3G及圖3H的結構。請參考圖3G及圖3H，在一些實施例中，IC晶片耦合器108可包括設置在內連接結構316中並且電性連接至金屬線342及導電孔344的去耦合電容350，但沒有包括場效電晶體352及導電孔336。在一些實施例中，去耦合電容350可具 有金屬絕緣體金屬(MIM)電容結構。去耦合電容350可減輕電源線漣波(例如電流波動)並且可對於從相鄰的元件的EM排放提供電磁(EM)屏蔽。
在一些實施例中，去耦合電容350可設置在內連接層M1-M5的其中之一者的中層間介電層340。去耦合電容350可具有平行板電容的結構，並且可包括一頂部電極353、一底部電極354、及設置在頂部電極353及底部電極354之間的一絕緣層356。在一些實施例中，頂部電極353可通過導電孔344a電性連接至金屬線342a，同時底部電極354可通過導電孔344b電性連接至金屬線342b。在一些實施例中，金屬線342a-342b可電性連接至相同的電壓位準或不同的電壓位準。在一些實施例中，頂部電極353及底部電極354可包括鋁銅合金、氮化鉭、鋁、銅、鎢、金屬矽化物、或其他合適的導電材料。在一些實施例中，在頂部電極353及金屬線342a之間的一距離D3可以是大約0.1μm至大約0.7μm。
請參考圖3I，在一些實施例中，IC晶片耦合器108可包括主動元件比如場效電晶體352、以及被動元件比如去耦合電容350二者、還有佈線結構比如內連接結構316及/或導電通孔319。
請參考圖3J，在一些實施例中，IC晶片耦合器108可包括一光子電路360、以及佈線結構比如內連接結構316及/或導電通孔319。在一些實施例中，圖3J的IC晶片耦合器108也可包括主動元件比如場效電晶體352、及/或被動元件比如去耦合電容350，為了簡單起見其未顯示在圖3J。在一些實施例中，光子電路360可包括一輻射發射元件362、一輻射感測元件364、及一偵測電路366。在一些實施例中，輻射發射元件362可包括發光二極體(LED)、雷射二極體、紅外線發光二極體、或其他合適的半導體光源。在一些實施例中，輻射感測元件364可包括光電二極體、光電電晶體、或光電管。在一些實施例中，偵測電路 366可從輻射感測元件364轉換光學訊號為電訊號。在一些實施例中，輻射感測元件364及偵測電路366可包括在IC晶片耦合器108中，但輻射發射元件362可包括在相鄰於IC晶片耦合器108的一IC晶片(例如IC晶片107C)，如圖3K所示。
在圖3A至圖3I中的IC晶片耦合器108、導電結合結構114B、及密封層116B的以上討論可分別適用於IC晶片耦合器208、導電結合結構114D、及密封層116D。
在一些實施例中，一或複數個IC晶片107A-107K可具有剖面圖類似於IC晶片耦合器108的剖面圖如圖3A至圖3C及圖3I至圖3K所示。
圖4A說明根據一些實施例的在元件層314中的場效電晶體352以及在圖3A的區域301中的前側內連接結構316的內連接層M1的立體圖。圖4B至圖4C說明根據一些實施例的沿著圖4A的線H-H其中為了簡單起見在圖4A未顯示的附加結構的不同的剖面圖。除非另有說明，圖3A至圖3C、圖3I、及圖4A至圖4C中具有相同標示的元件的討論可彼此適用。為了簡單起見，前側內連接結構316的元件在圖4A中未顯示。在一些實施例中，場效電晶體352可表示n型場效電晶體352(NFET352)或p型場效電晶體352(PFET352)，除非另有說明，場效電晶體352的討論可適用於NFET352及PFET352。在一些實施例中，場效電晶體352可形成在基底312上，並且可包括設置在一鰭結構406上的一陣列的閘極結構412、以及設置在鰭結構406未被閘極結構412覆蓋的部分上的一陣列的S/D區域410A-410C(S/D區域410A可見於圖4A；S/D區域410A-410C可見於圖4B至圖4C)。在一些實施例中，鰭結構406可包括類似於基底312的一材料並且沿著X軸延伸。在一些實施例中，場效電晶體352可進一步包括閘極間隔物414、STI區域416、蝕刻停止層417A-417C、及層間介電層418A-418C。在一些實施例中， 閘極間隔物414、STI區域416、蝕刻停止層417A、及層間介電層418A-418B可包括一絕緣材料，比如氧化矽、氮化矽(SiN)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)、及矽鍺氧化物。
請參考圖4B，在一些實施例中，場效電晶體352可以是一GAA場效電晶體352並且可包括(i)S/D區域410A-410C、(ii)接點結構430，設置在S/D區域410A-410C的前側表面上、(iii)導電孔336，設置在接點結構430上、(iv)奈米結構通道區420，設置在鰭結構406上、以及(v)閘極結構412，圍繞奈米結構通道區420。如本文所用，用語「奈米結構」定義結構、層、及/或區域為具有一水平尺寸(例如沿著X軸及/或Y軸)及/或一垂直尺寸(例如沿著Z軸)小於大約100nm，舉例來說大約90nm、大約50nm、或大約10nm；其他小於大約100nm的值也是在本揭露的範圍內。在一些實施例中，場效電晶體352可以是鰭式場效電晶體352，如圖4C所示。
在一些實施例中，奈米結構通道區420可包括類似於或不同於基底312的半導體材料。在一些實施例中，奈米結構通道區420可包括Si、SiAs、磷化矽(SiP)、SiC、SiCP、SiGe、矽鍺硼(SiGeB)、鍺硼(GeB)、矽鍺錫硼(SiGeSnB)、III-V半導體化合物、或其他合適的半導體材料。雖然是顯示奈米結構通道區420的長方形剖面，奈米結構通道區420可具有其他幾何形狀(例如圓形、橢圓形、三角形、或多邊形)的剖面。閘極結構412的閘極部分圍繞奈米結構通道區420可藉由內間隔物413而與相鄰的S/D區域410A-410C電性隔離。內間隔物413可包括一絕緣材料，比如SiOx、SiN、SiCN、SiOCN、及其他合適的絕緣材料。
各閘極結構412可包括(i)一界面氧化物(interfacial oxide，IO)層422、(ii)一高K(high-k，HK)閘極介電層424，設置在界面氧化物層422上、(iii)一功函數金屬(work function metal，WFM)層426，設置在高K閘極介電層424上、以及(iv)一閘極金屬填充層428，設置在功函數金屬層426上。界面氧化物層422可包括氧化矽(SiO2)、氧化矽鍺(SiGeOx)、氧化鍺(GeOx)、或其他合適的氧化物材料。HK閘極介電層424可包括一高k介電材料，比如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、及其他合適的高k介電材料。
對於NFET352，功函數金屬層426可包括鈦鋁(TiAl)、鈦碳化鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、Al摻雜Ti、Al摻雜TiN、Al摻雜Ta、Al摻雜TaN、其他合適的鋁基導電材料、或其組合。對於PFET352，功函數金屬層426可包括實質上不含鋁(例如無鋁)鈦基或鉭基氮化物或合金，比如氮化鈦(TiN)、氮化矽鈦(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、鉭氮化矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)、其他合適的實質上不含鋁的導電材料、或其組合。閘極金屬填充層428可包括一導電材料，比如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、Al、銥(Ir)、鎳(Ni)、金屬合金、其他合適的導電材料、及其組合。
對於NFET352，各S/D區域410A-410C可包括一磊晶成長半導體材料，比如Si、及n型摻雜物，比如磷及其他合適的n型摻雜物。對於PFET352，各S/D區域410A-410C可包括一磊晶成長半導體材料，比如Si及SiGe、及p型摻雜 物，比如硼及其他合適的p型摻雜物。在一些實施例中，各接點結構430可包括(i)一矽化物層432，設置在各S/D區域410A-410C之內、以及(ii)一接觸插頭434，設置在矽化物層432上。在一些實施例中，矽化物層432可包括一金屬矽化物。在一些實施例中，接觸插頭434可包括一導電材料，比如鈷(Co)、鎢(W)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、其他合適的導電材料、及其組合。在一些實施例中，導電孔336可包括導電材料，比如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu、及Pt。接點結構430可通過導電孔336電性連接至上覆導電孔344。
圖5是根據一些實施例的用於製造具有如圖1A所示的剖面圖的IC晶片封裝100的方法500的一示例的流程圖。出於說明目的，在圖5說明的操作將參考用於製造如圖6至圖13說明的IC晶片封裝100的示例製造程序來描述。圖6至圖13是根據一些實施例的IC晶片封裝100在製造的各階段的剖面圖。操作可進行在不同的順序或因視特定應用而不進行。應注意的是，方法500可不生產一完整的IC晶片封裝100。據此，應當理解的是，附加的製程可提供在方法500之前、期間、及之後，一些其他製程可於此處僅作簡要介紹。圖6至圖13中的元件具有與圖1A至圖1F及圖3A至圖3K中的元件相同的標示係如先前所述。
請參考圖5，在操作505中，IC晶片及一IC晶片耦合器係結合至一載體基底。舉例來說，如圖6所示，IC晶片107A-107D及IC晶片耦合器108係結合至具一剝離層672的一載體基底670。
請參考圖5，在操作510中，一密封層係形成在IC晶片及IC晶片耦合器上。舉例來說，如圖7所示，密封層116C係形成在IC晶片107A-107D及IC晶 片耦合器108上。密封層116C的形成包括沉積一密封材料在圖6的結構並且進行一化學機械拋光(CMP)製程在密封材料上以形成圖7的結構。
請參考圖5，在操作515中，一重佈層結構及導電結合結構係形成在IC晶片及IC晶片耦合器上。舉例來說，如圖8所示，重佈層結構110及導電結合結構114C係形成在IC晶片107A-107D及IC晶片耦合器108上。
請參考圖5，在操作520中，載體基底係剝離。舉例來說，如圖9所示，載體基底670係從IC晶片107A-107D及IC晶片耦合器108剝離。剝離製程可包括投射UV光或雷射在剝離層672以分解剝離層672的材料並且將載體基底670從IC晶片107A-107D及IC晶片耦合器108分離。
請參考圖5，在操作525中，IC晶片及IC晶片耦合器係結合至內連接基底。舉例來說，如圖10所示，IC晶片107A-107B係結合至內連接基底104A，IC晶片107C-107D係結合至內連接基底104B，IC晶片耦合器108係結合至具導電結合結構114B的內連接基底104A-104B。在一些實施例中，導電結合結構114B可包括銅柱或微焊料凸塊。結合製程之後可進行一間隙填充製程以密封層116B填充在內連接基底104A-104B和IC晶片107A-107D及IC晶片耦合器108之間的間隙，如圖11所示。
請參考圖5，在操作530中，內連接基底係結合至一封裝基底。舉例來說，如圖12所示，內連接基底104A-104B係結合至具導電結合結構114A的封裝基底102。在一些實施例中，導電結合結構114A可包括銅或焊料凸塊。結合製程之後可進行一間隙填充製程以密封層116A填充在封裝基底102及內連接基底104A-104B之間的間隙，如圖13所示。
圖14是根據一些實施例的用於製造具有如圖2A所示的剖面圖的IC晶片封裝200的方法1400的一示例的流程圖。出於說明目的，在圖14說明的操作將參考用於製造如圖15至圖24說明的IC晶片封裝200的示例製造程序來描述。圖15至圖24是根據一些實施例的IC晶片封裝200在製造的各階段的剖面圖。操作可進行在不同的順序或因視特定應用而不進行。應注意的是，方法1400可不生產一完整的IC晶片封裝200。據此，應當理解的是，附加的製程可提供在方法1400之前、期間、及之後，一些其他製程可於此處僅作簡要介紹。圖15至圖24中的元件具有與圖1A至圖1F、圖2A至圖2F、圖3A至圖3K、及圖6至圖13中的元件相同的標示係如先前所述。
請參考圖14，在操作1405中，IC晶片係結合至一載體基底。舉例來說，如圖15所示，IC晶片107A-107D係結合至具剝離層672的載體基底670。
請參考圖14，在操作1410中，一密封層係形成在IC晶片上。舉例來說，如圖16所示，密封層116C係形成在IC晶片107A-107D上。密封層116C的形成包括沉積一密封材料在圖15的結構上，並且進行一CMP製程在密封材料上以形成圖16的結構。
請參考圖14，在操作1415中，一IC晶片耦合器係結合至IC晶片。舉例來說，如圖17所示，IC晶片耦合器208係結合至具導電結合結構114D的IC晶片107B-107C。在一些實施例中，導電結合結構114D可包括銅柱或微焊料凸塊。
請參考圖14，在操作1420中，一密封層係形成在IC晶片耦合器上。舉例來說，如圖18所示，密封層116D係形成在IC晶片耦合器208上以圍繞IC晶片耦合器208，並且填充在導電結合結構114D之間的間隙。密封層116D的形 成包括沉積一密封材料在圖17的結構，並且進行CMP製程在密封材料上以形成圖18的結構。
請參考圖14，在操作1425中，一重佈層結構及導電結合結構係形成在IC晶片耦合器上。舉例來說，如圖19所示，重佈層結構110及導電結合結構114C係形成在IC晶片耦合器208上。
請參考圖14，在操作1430中，載體基底係剝離。舉例來說，如圖20所示，載體基底670係從IC晶片107A-107D剝離。剝離製程可包括投射UV光或雷射在剝離層672以分解剝離層672的材料並且將載體基底670從IC晶片107A-107D分離。
請參考圖14，在操作1435中，IC晶片係結合至內連接基底。舉例來說，如圖21所示，IC晶片107A-107B係結合至內連接基底104A，IC晶片107C-107D係結合至具導電結合結構114B的內連接基底104B。在一些實施例中，導電結合結構114B可包括銅柱或微焊料凸塊。結合製程之後可進行一間隙填充製程以密封層116B填充在內連接基底104A-104B、107A-107D之間的間隙，如圖22所示。
請參考圖14，在操作1440中，內連接基底係結合至一封裝基底。舉例來說，如圖23所示，內連接基底104A-104B係結合至具導電結合結構114A的封裝基底102。在一些實施例中，導電結合結構114A可包括銅或焊料凸塊。結合製程之後可進行一間隙填充製程以密封層116A填充在封裝基底102及內連接基底104A-104B之間的間隙，如圖24所示。
本揭露提供具IC晶片耦合器(例如IC晶片耦合器108及IC晶片耦合器208)的IC晶片封裝(例如IC晶片封裝100及IC晶片封裝200)的示例結構及 其製造的示例方法(例如方法500及方法1400)來降低在不同的內連接基底(例如內連接基底104A-104B)上的IC晶片(例如IC晶片107A-107D)之間的訊號傳輸路徑長度(例如訊號傳輸路徑109A-109B)。在一些實施例中，一IC晶片耦合器可設置在並且電性連接至二或更多的內連接結構上，並且可電性連接IC晶片在不同的內連接基底上。在一些實施例中，在不同的內連接基底(例如內連接基底104A-104B)上的IC晶片(例如IC晶片107C、107D)之間的電訊號可被傳輸通過IC晶片耦合器(例如IC晶片耦合器108)及不同的內連接基底，卻沒有通過封裝基底(例如封裝基底102)。因此，在不同的內連接基底上的IC晶片之間的訊號傳輸路徑長度可以降低(例如訊號傳輸路徑109A-109B)，因而減少訊號傳輸路徑阻抗並且增加訊號傳輸速度及IC晶片封裝的頻寬。
在一些實施例中，一種結構包括在一相同的表面水平上的第一及第二內連接基底、分別設置在第一及第二內連接基底上的第一及第二積體電路(IC)晶片、設置在第一及第二內連接基底上的一IC晶片耦合器並且配置為提供一訊號傳輸路徑在第一及第二IC晶片之間、以及設置在第一及第二IC晶片以及IC晶片耦合器上的一重佈結構。IC晶片耦合器包括與第一內連接基底重疊的一第一耦合器區域、與第二內連接基底重疊的一第二耦合器區域、與第一及第二內連接基底之間的一間隔重疊的一第三耦合器區域、以及具導電線及導電孔的一內連接結構。
在一些實施例中，一種結構包括在一相同的表面水平上的第一及第二內連接基底、分別設置在第一及第二內連接基底上的第一及第二積體電路(IC)晶片、設置在第一及第二IC晶片上的一IC晶片耦合器並且配置為提供一訊號傳輸路徑在第一及第二IC晶片之間、以及設置在IC晶片耦合器上的一重佈 結構。IC晶片耦合器包括與第一IC晶片重疊的一第一耦合器區域、與第二IC晶片重疊的一第二耦合器區域、與該等第一及第二IC晶片之間的一間隔重疊的一第三耦合器區域、以及具導電線及導電孔的一內連接結構。
在一些實施例中，一種方法包括結合第一及第二積體電路(IC)晶片以及一IC晶片耦合器在一載體基底上、形成一密封層在第一及第二IC晶片以及IC晶片耦合器上、移除載體基底、結合第一IC晶片至一第一內連接基底、結合第二IC晶片至一第二內連接基底、結合IC晶片耦合器至第一及第二內連接基底、以及結合第一及第二內連接基底至一封裝基底。
上述揭露內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各個方面。本技術領域中具有通常知識者應認識到，其可容易地將本揭露內容作為設計或修改其他製程和結構的基礎，以實現相同的目的及/或實現本揭露介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本揭露進行各種改變、替換和改動。
100:IC晶片封裝
101A、101B:區域
102:封裝基底
103A:導電線
103B:導電孔
104A-104B:內連接基底
105A:半導體基底
105B:導電通孔
105C、110:重佈層結構
105D、111A:介電層
105E、111B:重佈層
106:晶片層
107A-107D:IC晶片
108:IC晶片耦合器
109A-109C:訊號傳輸路徑
112:金屬接點墊
114A-114B:導電結合結構
116A-116C:密封層
D1、D2:距離
H1-H5:高度

Claims (10)

  1. 一種半導體封裝結構，包含：第一及第二內連接基底，在一相同的表面水平上；第一及第二積體電路(IC)晶片，分別設置在該等第一及第二內連接基底上；一IC晶片耦合器，設置在該等第一及第二內連接基底上，並且配置為提供一訊號傳輸路徑在該等第一及第二IC晶片之間，其中該IC晶片耦合器包含：一第一耦合器區域，與該第一內連接基底重疊，一第二耦合器區域，與該第二內連接基底重疊，一第三耦合器區域，與該等第一及第二內連接基底之間的一間隔重疊，以及一內連接結構，具導電線及導電孔；以及一重佈結構，設置在該等第一及第二IC晶片以及該IC晶片耦合器上。
  2. 如請求項1所述的結構，其中該等第一及第二IC晶片以及該IC晶片耦合器的垂直尺寸係實質上相等。
  3. 如請求項1所述的結構，其中該等第一及第二IC晶片以及該IC晶片耦合器的頂部面積係實質上共面。
  4. 如請求項1所述的結構，進一步包含第三及第四內連接基底設置在與該等第一及第二內連接基底的該相同的表面水平上，其中該IC晶片耦合器進一步包含第四及第五耦合器區域，其係分別與該第三及第四內連接基底重疊。
  5. 如請求項1所述的結構，其中該IC晶片耦合器進一步包含一主動元件層，電性連接至該內連接結構。
  6. 如請求項1所述的結構，其中該IC晶片耦合器進一步包含一去耦合電容，電性連接至該內連接結構。
  7. 一種半導體封裝結構，包含：第一及第二內連接基底，在一相同的表面水平上；第一及第二積體電路(IC)晶片，分別設置在該等第一及第二內連接基底上；一IC晶片耦合器，設置在該等第一及第二IC晶片上，並且配置為提供一訊號傳輸路徑在該等第一及第二IC晶片之間，其中該IC晶片耦合器包含：一第一耦合器區域，與該第一IC晶片重疊，一第二耦合器區域，與該第二IC晶片重疊，一第三耦合器區域，與該等第一及第二IC晶片之間的一間隔重疊，以及一內連接結構，具導電線及導電孔；以及一重佈結構，設置在該IC晶片耦合器上。
  8. 如請求項7所述的結構，其中該等第一及第二耦合器區域的一全部表面積係等於或大於該第三耦合器區域的一表面積的大約50%。
  9. 如請求項7所述的結構，其中該等第一及第二耦合器區域的一全部表面積係等於或大於該IC晶片耦合器的一全部表面積的大約20%。
  10. 一種半導體封裝結構的製造方法，包含： 結合第一及第二積體電路(IC)晶片以及一IC晶片耦合器在一載體基底上；形成一密封層在該等第一及第二IC晶片以及該IC晶片耦合器上；移除該載體基底；結合該第一IC晶片至一第一內連接基底；結合該第二IC晶片至一第二內連接基底；結合該IC晶片耦合器至該等第一及第二內連接基底；以及結合該等第一及第二內連接基底至一封裝基底，其中該IC晶片耦合器包含：一第一耦合器區域，與該第一內連接基底重疊，一第二耦合器區域，與該第二內連接基底重疊，一第三耦合器區域，與該等第一及第二內連接基底之間的一間隔重疊，以及一內連接結構，具導電線及導電孔。
TW111133122A 2021-12-30 2022-09-01 半導體封裝結構及其製造方法 TWI842076B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163295331P 2021-12-30 2021-12-30
US63/295,331 2021-12-30
US17/858,971 2022-07-06
US17/858,971 US20230215808A1 (en) 2021-12-30 2022-07-06 Semiconductor package with integrated circuit chip couplers

Publications (2)

Publication Number Publication Date
TW202327008A TW202327008A (zh) 2023-07-01
TWI842076B true TWI842076B (zh) 2024-05-11

Family

ID=86205241

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111133122A TWI842076B (zh) 2021-12-30 2022-09-01 半導體封裝結構及其製造方法

Country Status (5)

Country Link
US (1) US20230215808A1 (zh)
KR (1) KR20230103960A (zh)
CN (1) CN116093069A (zh)
DE (1) DE102022129701A1 (zh)
TW (1) TWI842076B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818458B (zh) * 2022-03-04 2023-10-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201812936A (zh) * 2016-07-20 2018-04-01 台灣積體電路製造股份有限公司 半導體元件及封裝方法
US20180102469A1 (en) * 2016-10-11 2018-04-12 Massachusetts Institute Of Technology Cryogenic electronic packages and methods for fabricating cryogenic electronic packages
TW201911503A (zh) * 2017-07-27 2019-03-16 台灣積體電路製造股份有限公司 半導體封裝
TW201946163A (zh) * 2018-04-30 2019-12-01 台灣積體電路製造股份有限公司 晶片封裝體
TW202029425A (zh) * 2018-12-26 2020-08-01 台灣積體電路製造股份有限公司 經封裝裝置及其形成方法
US20200278509A1 (en) * 2018-10-30 2020-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure for optical fiber and method for forming the same
TW202114080A (zh) * 2019-06-17 2021-04-01 聯發科技股份有限公司 半導體封裝結構
US20210320097A1 (en) * 2018-02-01 2021-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming same
TW202145469A (zh) * 2020-05-22 2021-12-01 台灣積體電路製造股份有限公司 半導體封裝

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201812936A (zh) * 2016-07-20 2018-04-01 台灣積體電路製造股份有限公司 半導體元件及封裝方法
US20190287911A1 (en) * 2016-07-20 2019-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System on Integrated Chips and Methods of Forming the Same
US20180102469A1 (en) * 2016-10-11 2018-04-12 Massachusetts Institute Of Technology Cryogenic electronic packages and methods for fabricating cryogenic electronic packages
TW201911503A (zh) * 2017-07-27 2019-03-16 台灣積體電路製造股份有限公司 半導體封裝
US20210320097A1 (en) * 2018-02-01 2021-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming same
TW201946163A (zh) * 2018-04-30 2019-12-01 台灣積體電路製造股份有限公司 晶片封裝體
US20200278509A1 (en) * 2018-10-30 2020-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure for optical fiber and method for forming the same
TW202029425A (zh) * 2018-12-26 2020-08-01 台灣積體電路製造股份有限公司 經封裝裝置及其形成方法
TW202114080A (zh) * 2019-06-17 2021-04-01 聯發科技股份有限公司 半導體封裝結構
TW202145469A (zh) * 2020-05-22 2021-12-01 台灣積體電路製造股份有限公司 半導體封裝

Also Published As

Publication number Publication date
TW202327008A (zh) 2023-07-01
DE102022129701A1 (de) 2023-07-06
KR20230103960A (ko) 2023-07-07
US20230215808A1 (en) 2023-07-06
CN116093069A (zh) 2023-05-09

Similar Documents

Publication Publication Date Title
TWI628758B (zh) 積體晶片及其製造方法
JP5377340B2 (ja) ダイ、スタック構造、及びシステム
US9275936B2 (en) BEOL structures incorporating active devices and mechanical strength
US8450206B2 (en) Method of forming a semiconductor device including a stress buffer material formed above a low-k metallization system
US20150076710A1 (en) Integrated semiconductor device and wafer level method of fabricating the same
JPWO2005101476A1 (ja) 半導体素子及び半導体素子の製造方法
TWI785475B (zh) 半導體結構及其形成方法
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
TWI842076B (zh) 半導體封裝結構及其製造方法
CN115528008A (zh) 三维装置结构
US9721883B1 (en) Integrated circuit and manufacturing method thereof
US9768132B2 (en) Semiconductor structure and method of forming the same
US10535576B2 (en) Semiconductor devices and methods of formation thereof
TW201417234A (zh) 半導體結構及其形成方法及半導體裝置
TWI832447B (zh) 積體電路晶片中的互連結構及其製造方法
TWI842071B (zh) 一種積體電路晶片的邊緣輪廓控制之方法及其裝置
US20240079353A1 (en) Passive Semiconductor Device
US12021048B2 (en) Semiconductor device
US20230411279A1 (en) Semiconductor device structure and methods of forming the same
US20230178475A1 (en) Delamination control of dielectric layers of integrated circuit chips
US20230420397A1 (en) Semiconductor chip and semiconductor package including the same
KR20240106372A (ko) 반도체 패키지 및 그 제조 방법
TW202412242A (zh) 半導體裝置結構及其形成方法