TWI842074B

TWI842074B - 線路板、接點排列、及電子總成

Info

Publication number: TWI842074B
Application number: TW111132833A
Authority: TW
Inventors: 張乃舜
Original assignee: 威盛電子股份有限公司
Filing date: 2022-08-31
Publication date: 2024-05-11

Abstract

一種線路板具有一表面及位於表面的一接點排列。接點排列包括多個接點。這些接點交錯地排列。這些接點包括多個第一接地接點、多個第一訊號接點以及多個第二訊號接點。這些接地接點沿著一第一直線排列。這些第一訊號接點排列在第一直線的一側，且相鄰的兩個第一訊號接點組成一第一訊號接點對。這些第二訊號接點排列在第一直線的另一側，且相鄰的兩個第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。

Description

線路板、接點排列、及電子總成

本發明是有關於一種線路板，且特別是有關於一種線路板、接點排列及電子總成。

半導體晶片封裝具有多種型態，包括平面網格陣列（Land grid array, 簡稱LGA）、插針網格陣列（Pin grid array, 簡稱PGA）以及球柵網格陣列（Ball grid array, 簡稱BGA），其皆為將多個接點以面陣列的形式排列在晶片封裝元件的底部。目前電腦的中央處理器（CPU）已廣泛地採用以上三種面陣列的封裝型態，其中LGA封裝型態及PGA封裝型態需經由對應的插座電連接器（socket electrical connector）來組裝在電腦的主機板上，而BGA封裝型態則直接銲接在電腦的主機板上。雖然面陣列可提供較高的接點密度，但訊號接點之間交錯排列容易造成訊號之間的串擾（Cross talk）。

本發明提供一種線路板，用以改善訊號傳輸的品質。

本發明提供一種電子總成，用以改善訊號傳輸的品質。

本發明提供一種接點排列，用以改善訊號傳輸的品質。

本發明的另一實施例的線路板包括一表面以及位於表面的一接點排列。接點排列包括多個接點。這些接點交錯地排列。這些接點包括多個第一接地接點、多個第一訊號接點以及多個第二訊號接點。這些接地接點沿著一第一直線排列。這些第一訊號接點排列在第一直線的一側，且相鄰的兩個第一訊號接點組成一第一訊號接點對。這些第二訊號接點排列在第一直線的另一側，且相鄰的兩個第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。

本發明的另一實施例的電子總成包括一主機板、組裝在主機板上的多個中央處理器元件及組裝在主機板上的多個非中央處理器元件。這些中央處理器元件的每一個具有一表面及位於表面的一接點排列。接點排列包括多個接點。這些接點交錯地排列。這些接點包括多個第一接地接點、多個第一訊號接點以及多個第二訊號接點。這些接地接點沿著一第一直線排列。這些第一訊號接點排列在第一直線的一側，且相鄰的兩個第一訊號接點組成一第一訊號接點對。這些第二訊號接點排列在第一直線的另一側，且相鄰的兩個第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。

本發明的一實施例的接點排列包括多個接點。這些接點交錯地排列。這些接點包括多個第一接地接點、多個第一訊號接點以及多個第二訊號接點。這些接地接點沿著一第一直線排列。這些第一訊號接點排列在第一直線的一側，且相鄰的兩個第一訊號接點組成一第一訊號接點對。這些第二訊號接點排列在第一直線的另一側，且相鄰的兩個第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。

基於上述，在本發明的上述實施例中，將多個第一訊號接點及多個第二訊號接點分別排列在多個第一接地接點的兩側，以降低訊號之間的串擾，藉以改善訊號傳輸的品質。

請參考圖1A及圖1B，接點排列100包括多個接點100a。這些接點100a交錯地排列（Staggered），所謂交錯排列是指在第一方向D1上的相鄰兩行的接點100a，在第二方向D2上的投影不會重疊。同樣的，在第二方向D2上的相鄰的兩個接點100a，在第一方向D1上的投影也不會重疊。這些接點100a包括多個第一接地接點110、多個第一訊號接點120以及多個第二訊號接點130。另外，這些接點100a的其中一個與其周圍的這些接點100a的另一個等距。也就是說，任一接點100a的中心點至其周圍的任一接點100a的中心點的距離相等。在本實施例中，第一訊號接點120可以是差動訊號傳送接點（以TX標示），且第二訊號接點130可以是差動訊號接收接點（以RX標示）。這些第一接地接點110沿著一第一直線L1排列。這些第一訊號接點120排列在第一直線L1的一側，且相鄰的兩個第一訊號接點120組成一第一訊號接點對121(例如圖1A的121a、121b、121c、121d、121e、121f的標示)。在本實施例中，每一第一訊號接點對121為差動訊號傳送接點對（以TX+/TX-標示）。這些第二訊號接點130排列在第一直線L1的另一側，且相鄰的兩個第二訊號接點130組成一第二訊號接點對131(例如圖1A的131a、131b、131c、131d、131e、131f的標示)。在本實施例中，每一第二訊號接點對131為差動訊號接收接點對（以RX+/RX-標示），其傳輸方向與每一第一訊號接點對121（以TX+/TX-標示）的傳輸方向不同(例如:方向相反)。也就是說，相較於以往將差動訊號傳送接點對和差動訊號接收接點對相鄰配置，本實施例是將這些第一訊號接點對121(差動訊號傳送接點對)及這些第二訊號接點對131(差動訊號接收接點對)以這些第一接地接點110(沿著第一直線L1排列)分隔開，透過這些第一接地接點110的配置可以降低第一訊號接點對121以及第二訊號接點對131之間的串擾。

這些接點100a還包括多個參考接點140，且這些參考接點140沿著一個或多個第二直線L2排列。這些第二直線L2垂直於第一直線L1。另一方面，這些第一訊號接點對121的相鄰兩對之間及這些第二訊號接點對131的相鄰兩對之間有這些參考接點140的其中一個。也就是說，這些參考接點140設置在相鄰的兩個第一訊號接點對121之間，以及設置在相鄰的兩個第二訊號接點對131之間。在本實施例中，沿著同一條第二直線L2排列的這些參考接點140可以是多個第二接地接點141或是多個電源接點142。也就是說，位於同一條第二直線L2上的參考接點140可以完全是第二接地接點141或完全是電源接點142。以圖1A為例，相鄰的兩個第一訊號接點對121a和121b之間有一電源接點(P)142；相鄰的兩個第二訊號接點對131a和131b之間有一電源接點(P)142。在圖1A的其他訊號接點對中，相鄰的兩個第一訊號接點對121c和121d之間有一第二接地接點(G)141；相鄰的兩個第二訊號接點對131c和131d之間有一第二接地接點(G)141。

這些第一訊號接點對121的其中一個與對應的第二訊號接點對131組成一通道LN(lane)。通道LN用以傳遞訊號，每一個通道LN由一對差動訊號傳送接點對和一對差動訊號接送接點對組成。值得一提的是，在本實施例中，這些第一訊號接點對121的其中一個與對應的第二訊號接點對131在配置上並沒有鏡像關係。也就是說，第一訊號接點對121至第一直線L1的距離與對應的第二訊號接點對131至第一直線L1的距離不同。例如: 第一訊號接點對(TX07+/TX07-)121a與第二訊號接點對(RX07+/RX07-)131e組成一通道LN，兩個訊號接點對分別配置在第一直線L1的兩側，但並非以第一直線L1為對稱軸做鏡像配置。類似地，第一訊號接點對(TX16+/TX16-)121b與第二訊號接點對(RX16+/RX16-)131f組成一通道LN；第一訊號接點對(TX00+/TX00-)121e與第二訊號接點對(RX00+/RX00-)131a組成一通道LN；第一訊號接點對(TX11+/TX11-)121f與第二訊號接點對(RX11+/RX11-)131b組成一通道LN。在其他實施例中，這些第一訊號接點對121的其中一個與對應的第二訊號接點對131在配置上可以有鏡像對稱關係(未繪示)。

請參考圖1A、圖1B及圖2，線路板10具有一表面10a及位於表面10a的一接點排列100，且本實施例中的接點排列100與上述接點排列100相同(圖2僅局部示意)。線路板10的表面10a具有一第一通道區A1及一第二通道區A2，且由第一訊號接點對121及第二訊號接點對131所組成的多個通道LN分別位於第一通道區A1及第二通道區A2內。位於第一通道區A1的通道LN的數量與位於第二通道區A2的通道LN的數量不同，且位於第一通道區A1的通道LN的數量大於位於第二通道區A2的通道LN的數量。在本實施例中，第一通道區A1的通道LN的數量例如是60個通道數，第二通道區A2的通道LN的數量例如是48個通道數。在本實施例中，第一通道區A1及第二通道區A2位於線路板10的表面10a的相對兩側，且位於線路板10的表面10a的邊緣。由於第一通道區A1及第二通道區A2內的通道LN的數量不同，因此第一通道區A1及第二通道區A2可提供的訊號傳輸寬度（即通道數量）不同。也就是說，線路板10的兩側提供非對稱訊號寬度的傳輸介面。在本實施例中，第一通道區A1的通道LN的數量例如是60個通道數，第二通道區A2的通道LN的數量例如是48通道數。在此設置下，本實施例的線路板10具有兩種不同訊號寬度的傳輸介面，可以在不同的使用需求下，同時電性連接兩種不同的電子元件，此兩種的電子元件的傳輸介面支援相同傳輸協議、但傳輸時的訊號傳輸寬度不同。另外，線路板10可以是晶片封裝基板或主機板。

請同時參考圖2和圖3，電子總成20包括一主機板21、組裝在主機板21上的多個中央處理器元件22以及組裝在主機板21上的多個非中央處理器元件23（例如PCIE設備，PCIE設備例如是圖形顯示卡）。在本實施例中，中央處理器元件22以及非中央處理器元件23皆支援相同的訊號傳輸介面，例如：PCIE傳輸介面，即中央處理器元件22以及非中央處理器元件23的至少一傳輸介面皆支援PCIE傳輸協議。中央處理器元件22具有一表面22a以及位於表面22a的一接點排列100，中央處理器元件22上的接點排列100可以是平面網格陣列（Land grid array, 簡稱LGA）、插針網格陣列（Pin grid array, 簡稱PGA）以及球柵網格陣列（Ball grid array, 簡稱BGA）。本實施例的接點排列100的位置分佈如同上述任一實施例的接點排列100的位置分佈(圖3僅為簡單示意)，且中央處理器元件22的表面22a如同上述線路板10的表面10a。主機板21還可具有多個插座電連接器24以及多個插槽電連接器25（slot electrical connector）。在模組化的情況下，中央處理器元件22可經由插座電連接器24組裝至主機板21，且非中央處理器元件23（例如PCIE設備，PCIE設備例如是圖形顯示卡）可經由插槽電連接器25組裝至主機板21。

請繼續參考圖3，在本實施例中，中央處理器元件22的數量為兩個，且每一中央處理器元件22有2種不同訊號寬度的傳輸介面，而這2種不同訊號寬度的傳輸介面都是支援相同的訊號傳輸協議，例如PCIE傳輸協議。此時，位於第一通道區A1內的這些通道LN用於非中央處理器元件23的訊號傳輸，而位於第二通道區A2內的這些通道LN用於中央處理器元件22的訊號傳輸。也就是說，對於每個中央處理器元件22而言，位於第一通道區A1內的這些通道LN電性連接主機板21上對應的這些非中央處理器元件23，而位於第二通道區A2內的這些通道LN電性連接主機板21上的另一個中央處理器元件22。在本實施例中，使用第二通道區A2內的較少的48個通道數做為中央處理器元件22之間的對內連接，而每一個中央處理器元件22透過第一通道區A1內提供的較多的60個通道數提供對外連接，兩個中央處理器元件22共可以提供120個通道數連接PCIE設備。

請參考圖4，圖4的本實施例的電子總成20’與圖3的上述實施例的電子總成20大致相同。不同的是，在本實施例中，中央處理器元件22的數量為四個，且每一中央處理器元件22有2種不同的訊號寬度的傳輸介面，而這2種不同訊號寬度的傳輸介面都是支援相同的訊號傳輸協議，例如PCIE傳輸協議。此時，位於第一通道區A1的這些通道LN用於與中央處理器元件22的訊號傳輸，而位於第二通道區A2內的這些通道LN用於與非中央處理器元件23的訊號傳輸。也就是說，對於每個中央處理器元件22而言，中央處理器元件22的第一通道區A1和第二通道區A2內的這些通道LN所連接的電子元件與前一實施例不同。詳細地說，對於每個中央處理器元件22而言，位於第一通道區A1內的這些通道LN電性連接主機板21上的其他三個中央處理器元件22，且位於第二通道區A2內的這些通道LN電性連接主機板21上對應的非中央處理器元件23。在本實施例中，使用第一通道區A1內的較多的60個通道數做為4個中央處理器元件22之間的對內連接，而每一個中央處理器元件22透過第二通道區A2內提供的較少的48個通道數提供對外連接，4個中央處理器元件22共可以提供192通道數連接PCIE設備。

圖3的實施例的電子總成20包括兩個中央處理器元件22。每個中央處理器元件22經由具有較少通道LN數量的第二通道區A2內的這些通道LN電性連接另一個中央處理器元件22，以形成這兩個中央處理器元件22之間的1個內部路徑（Way）。同時，具有較多通道LN數量的第一通道區A1內的這些通道LN電性連接對應的這些非中央處理器元件23，以形成中央處理器元件22與非中央處理器元件23之間的外部路徑。另一方面，圖4的實施例的電子總成20’包括四個中央處理器元件22。每個中央處理器元件22經由具有較多通道LN數量的第一通道區A1內的這些通道LN電性連接其他三個中央處理器元件22，以形成這四個中央處理器元件22之間的3個內部路徑。同時，每個中央處理器元件22經由具有較少通道LN數量的第二通道區A2內的這些通道LN電性連接多個非中央處理器元件23，以形成每個中央處理器元件22與對應的這些非中央處理器元件23之間的外部路徑。也就是說，在上述實施例中，由於線路板10兩側具有非對稱訊號寬度的傳輸介面，可以支援具有兩個中央處理器元件22的電子總成20以及具有四個中央處理器元件22的電子總成20’。因此，對於單一的中央處理器元件22而言，因為具有兩種訊號寬度（即通道數量），所以透過不同的連接方式，可以彈性應用於雙處理器的系統以及四處理器的系統。相較於以往需要設計雙處理器系統專用的中央處理器或是四處理器系統專用的中央處理器，以符合多處理器之間的內部路徑連接，本實施例可以節省成本。

請參考圖5，在本實施例中，中央處理器元件22是晶片封裝體的一部分，且一線路板10也是晶片封裝體的一部分，而主機板21可視為是一種線路板10。中央處理器元件22具有一表面22a以及位於表面22a的多個接點22b，且這些接點22b的位置分佈如同上述任一實施例的接點100a的位置分佈。中央處理器元件22上的接點22b的分佈方式可以是平面網格陣列（Land grid array, 簡稱LGA）、插針網格陣列（Pin grid array, 簡稱PGA）以及球柵網格陣列（Ball grid array, 簡稱BGA）。主機板21具有一表面21a以及位於表面21a的多個接點21b，且這些接點21b的位置分佈如同上述任一實施例的接點100a的位置分佈。中央處理器元件22的表面22a的多個接點22b的位置分布與主機板21的表面21a的多個接點21b的位置分布呈現鏡像關係。另一方面，插座電連接器24具有多個彈性端子24a，且這些彈性端子24a的一端焊接在主機板21的多個接點21b上，另一端接觸中央處理器元件22的這些接點22b。也就是說，主機板21和中央處理器元件22利用這些彈性端子24a電性連接。

綜上所述，在本發明的上述實施例中，接點排列將多個第一訊號接點及多個第二訊號接點分別排列在多個第一接地接點的兩側，以降低訊號之間的串擾，藉以改善訊號傳輸的品質。另一方面，線路板的非對稱訊號寬度設置，可以使用在具有不同數量的中央處理器元件的電子總成中，以使線路板上的各個接點能夠盡可能地被利用。

10: 線路板 10a: 表面 20、20’: 電子總成 21: 主機板 21a: 表面 21b: 接點 22: 中央處理器元件 22a: 表面 22b: 接點 23: 非中央處理器元件 24: 插座電連接器 24a: 彈性端子 25: 插槽電連接器 100: 接點排列 100a: 接點 110: 第一接地接點 120: 第一訊號接點 121、121a、121b、121c、121d、121e、121f: 第一訊號接點對 130: 第二訊號接點 131、131a、131b、131c、131d、131e、131f: 第二訊號接點對 140: 參考接點 141: 第二接地接點 142: 電源接點 A1: 第一通道區 A2: 第二通道區 D1: 第一方向 D2: 第二方向 L1: 第一直線 L2: 第二直線 LN: 通道

圖1A是依照本發明的一實施例的一種接點排列的示意圖。圖1B是圖1A的訊號接點對的示意圖。圖2是本發明的一實施例的一種線路板的示意圖。圖3是本發明的一實施例的一種電子總成的示意圖。圖4是本發明的另一實施例的一種電子總成的示意圖。圖5是圖3和圖4的中央處理器元件電性連接至主機板的局部示意圖。

100: 接點排列 100a: 接點 110: 第一接地接點 120: 第一訊號接點 121、121a、121b、121c、121d、121e、121f: 第一訊號接點對 130: 第二訊號接點 131、131a、131b、131c、131d、131e、131f: 第二訊號接點對 140: 參考接點 141: 第二接地接點 142: 電源接點 L1: 第一直線 L2: 第二直線 D1: 第一方向 D2: 第二方向

Claims

一種線路板，具有一表面及位於該表面的一接點排列，該接點排列包括：多個接點，交錯地排列，其中該些接點包括：多個第一接地接點，沿著一第一直線排列；多個第一訊號接點，排列在該第一直線的一側，且相鄰的兩個該第一訊號接點組成一第一訊號接點對；以及多個第二訊號接點，排列在該第一直線的另一側，且相鄰的兩個該第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。
如請求項1所述的線路板，其中該些第一訊號接點對的每一個與對應的該第二訊號接點對組成一通道（Lane）。
如請求項2所述的線路板，其中該表面具有一第一通道區及一第二通道區，該些通道分別位於該第一通道區及該第二通道區內，位於該第一通道區內的該些通道的數量大於位於該第二通道區內的該些通道的數量，當位於該第一通道區內的該些通道用於一中央處理器元件的訊號傳輸時，位於該第二通道區內的該些通道用於一非中央處理器元件的訊號傳輸，且當位於該第二通道區內的該些通道用於該中央處理器元件的訊號傳輸時，位於該第一通道區內的該些通道用於該非中央處理器元件的訊號傳輸。
如請求項3所述的線路板，其中該第一通道區及該第二通道區在該表面的相對兩側，且位在該表面的邊緣。
如請求項3所述的線路板，其中該中央處理器元件及該非中央處理器元件皆支援相同的一訊號傳輸介面。
如請求項5所述的線路板，其中該訊號傳輸介面為PCIE傳輸介面。
如請求項1所述的線路板，其中該第一訊號接點對至該第一直線的距離與對應的該第二訊號接點對至該第一直線的距離不同。
如請求項1所述的線路板，其中該些接點的分佈方式是平面網格陣列、插針網格陣列或球柵網格陣列。
如請求項1所述的線路板，其中該些接點其中的一個與其周圍的該些接點其中的另一個等距。
如請求項1所述的線路板，其中該些接點還包括：多個參考接點，沿著至少一第二直線排列，其中該至少一第二直線垂直於該第一直線。
如請求項10所述的線路板，其中該些第一訊號接點對的相鄰兩對之間及該些第二訊號接點對的相鄰兩對之間有該些參考接點的其中一個。
如請求項10所述的線路板，其中沿著相同的該第二直線排列的該些參考接點是多個第二接地接點或多個電源接點。
如請求項1所述的線路板，其中該線路板是晶片封裝基板或主機板。
一種電子總成，包括一主機板、組裝在該主機板上的多個中央處理器元件及組裝在該主機板上的多個非中央處理器元件，其中該些中央處理器元件的每一個具有一表面及位於該表面的一接點排列，該接點排列包括：多個接點，交錯地排列，其中該些接點包括：多個第一接地接點，沿著一第一直線排列；多個第一訊號接點，排列在該第一直線的一側，且相鄰的兩個該第一訊號接點組成一第一訊號接點對；以及多個第二訊號接點，排列在該第一直線的另一側，且相鄰的兩個該第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。
如請求項14所述的電子總成，其中該些第一訊號接點對的每一個與對應的該第二訊號接點對組成一通道。
如請求項15所述的電子總成，其中該表面具有一第一通道區及一第二通道區，該些通道分別設置在該第一通道區及該第二通道區，位於該第一通道區內的該些通道的數量與大於位於該第二通道區內的該些通道的數量，當該些中央處理器元件的數量為兩個時，位於該第一通道區內的該些通道用於與該些非中央處理器元件的訊號傳輸，而位於該第二通道區內的該些通道用於與該些中央處理器元件的訊號傳輸，且當該些中央處理器元件的數量為四個時，位於該第一通道區內的該些通道用於與該些中央處理器元件的訊號傳輸，而位於該第二通道區內的該些通道用於與該些非中央處理器元件的訊號傳輸。
如請求項16所述的電子總成，其中該第一通道區及該第二通道區在該表面的相對兩側，且位在該表面的邊緣。
如請求項16所述的電子總成，其中該些中央處理器元件及該些非中央處理器元件皆支援相同的一訊號傳輸介面。
如請求項18所述的電子總成，其中該訊號傳輸介面為PCIE傳輸介面。
如請求項14所述的電子總成，其中該些中央處理器元件的每一個的該些接點的分佈方式是平面網格陣列、插針網格陣列或球柵網格陣列。
如請求項14所述的電子總成，其中該第一訊號接點對至該第一直線的距離與對應的該第二訊號接點對至該第一直線的距離不同。
如請求項14所述的電子總成，其中該些接點其中的一個與其周圍的該些接點其中的另一個等距。
如請求項14所述的電子總成，其中該些接點還包括：多個參考接點，沿著至少一第二直線排列，其中該至少一第二直線垂直於該第一直線。
如請求項23所述的電子總成，其中該些該第一訊號接點對的相鄰兩對及該些第二訊號接點對的相鄰兩對之間有該些參考接點的其中一個。
如請求項23所述的電子總成，其中沿著相同的該第二直線排列的該些參考接點是多個第二接地接點或多個電源接點。
一種接點排列，包括：多個接點，交錯地排列，其中該些接點包括：多個第一接地接點，沿著一第一直線排列；多個第一訊號接點，排列在該第一直線的一側，且相鄰的兩個該第一訊號接點組成一第一訊號接點對；以及多個第二訊號接點，排列在該第一直線的另一側，且相鄰的兩個該第二訊號接點組成一第二訊號接點對，其中該第一訊號接點對的傳輸方向與該第二訊號接點對的傳輸方向不同。
如請求項26所述的接點排列，其中該些第一訊號接點對的每一個與對應的該第二訊號接點對組成一通道。
如請求項26所述的接點排列，其中該第一訊號接點對至該第一直線的距離與對應的該第二訊號接點對至該第一直線的距離不同。
如請求項26所述的接點排列，其中該些接點其中的一個與其周圍的該些接點其中的另一個等距。
如請求項26所述的接點排列，其中該些接點還包括：多個參考接點，沿著至少一第二直線排列，其中該至少一第二直線垂直於該第一直線。
如請求項30所述的接點排列，其中該些第一訊號接點對的相鄰兩對之間及該些第二訊號接點對的相鄰兩對之間有該些參考接點的其中一個。
如請求項30所述的接點排列，其中沿著相同的該第二直線排列的該些參考接點是多個第二接地接點或多個電源接點。