TWI841266B - 天線封裝 - Google Patents

天線封裝 Download PDF

Info

Publication number
TWI841266B
TWI841266B TW112107467A TW112107467A TWI841266B TW I841266 B TWI841266 B TW I841266B TW 112107467 A TW112107467 A TW 112107467A TW 112107467 A TW112107467 A TW 112107467A TW I841266 B TWI841266 B TW I841266B
Authority
TW
Taiwan
Prior art keywords
antenna
dielectric layer
antenna package
tsv
layer
Prior art date
Application number
TW112107467A
Other languages
English (en)
Other versions
TW202336980A (zh
Inventor
江忠信
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW202336980A publication Critical patent/TW202336980A/zh
Application granted granted Critical
Publication of TWI841266B publication Critical patent/TWI841266B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q15/00—Devices for reflection, refraction, diffraction or polarisation of waves radiated from an antenna, e.g. quasi-optical devices
    • H01Q15/0006—Devices acting selectively as reflecting surface, as diffracting or as refracting device, e.g. frequency filtering or angular spatial filtering devices
    • H01Q15/0013—Devices acting selectively as reflecting surface, as diffracting or as refracting device, e.g. frequency filtering or angular spatial filtering devices said selective devices working as frequency-selective reflecting surfaces, e.g. FSS, dichroic plates, surfaces being partly transmissive and reflective
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q15/00—Devices for reflection, refraction, diffraction or polarisation of waves radiated from an antenna, e.g. quasi-optical devices
    • H01Q15/0006—Devices acting selectively as reflecting surface, as diffracting or as refracting device, e.g. frequency filtering or angular spatial filtering devices
    • H01Q15/0086—Devices acting selectively as reflecting surface, as diffracting or as refracting device, e.g. frequency filtering or angular spatial filtering devices said selective devices having materials with a synthesized negative refractive index, e.g. metamaterials or left-handed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/064—Two dimensional planar arrays using horn or slot aerials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/0414—Substantially flat resonant element parallel to ground plane, e.g. patch antenna in a stacked or folded configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Details Of Aerials (AREA)
  • Waveguide Aerials (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種天線封裝，包括：再分佈層(RDL)結構，該再分佈層結構有頂面以及與頂面相對的底面；矽通孔(TSV)晶片，設置在該RDL結構的該頂面上，其中該TSV晶片包括主動側和後背側，其中該TSV晶片還包括複數個矽通孔，該複數個矽通孔包括穿過該TSV晶片的整個厚度的RF信號通孔和接地通孔。

Description

天線封裝
本公開一般涉及半導體封裝領域。更具體地，涉及具有矽通孔(Through-Silicon-Via，TSV)晶片的超高頻天線封裝。
由於物聯網(Internet-of-Things，IoT)和可穿戴設備數量的大幅增加，下一代通信系統和可穿戴技術旨在實現高資料速率、低能耗和大規模連接。這些設備將用於諸如蜂窩、環境監測、遠端醫療、生物醫療和智慧交通等的複數種服務。因此，當前的通信設備很難容納如此大量的服務。
封裝天線(Antenna in Package，AiP或Antenna on Package，AoP)已成為各種毫米波(mmWave)應用的主流天線封裝技術。AiP技術是一種天線封裝解決方案，其在可承載裸射頻晶片的IC封裝中實現一個或複數個天線。AiP可以進一步與前端元件(例如，功率放大器(Power Amplifier，PA)或低雜訊放大器(Low-Noise Amplifier，LNA))、開關、濾波器甚至電源管理積體電路(Power Management Integrated Circuit，PMIC)集成，以使用系統級封裝(System-in-Package，SiP)技術形成天線模組。
典型的AiP包括一個射頻(RF)晶片，該晶片連接到帶有焊球的封裝基板(substrate)，該焊球用於將該封裝基板連接到主機板(main board)。天線陣列位於封裝基板的上部，允許無線通訊和感測。使用倒裝晶片技術將RF晶片連接至基板，從而減少互連損耗。然而，由於RF晶片與天線之間傳輸線的佈線設計，傳統AiP中天線的佈線損耗較高。
本發明提供天線封裝，可減少路由損耗。
在一個實施例中，本發明提供的天線封裝可包括：再分佈層(RDL)結構，該再分佈層結構有頂面以及與頂面相對的底面；矽通孔(TSV)晶片，設置在該RDL結構的該頂面上，其中該TSV晶片包括主動側和後背側，其中該TSV晶片還包括複數個矽通孔，該複數個矽通孔包括穿過該TSV晶片的整個厚度的RF信號通孔和接地通孔。
ANT:天線結構
200:環氧樹脂模塑料
100a:RDL結構100的頂面
100b:RDL結構100的底面
100:RDL結構
210:無源元件
SB:焊球
320s:耦合槽
310:饋線
SW:側壁
12,13,420:矽通孔
11:電路區域
10:TSV晶片
10b:TSV晶片10的後背側
10a:TSV晶片10的主動側
320:接地元件層
1a,1b,1c,1d,1e,1f,1g,1h,1i:天線封裝
110b:焊盤圖案
110:再分佈導電層
110a:連接圖案
330,120,400,500,600:電介質層
410,510,710,710a,710b:貼片元件
400a:下電介質層
400b:上電介質層
610:平面結構
700,700a,700b:天線基板
720,720a,720b:導電元件
圖1為本發明一實施例的超高頻天線封裝的剖面示意圖。
圖2為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖3為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖4為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖5為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖6為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖7為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖8為本發明另一實施例的超高頻天線封裝的剖面示意圖。
圖9為本發明另一實施例的超高頻天線封裝的剖面示意圖。
在下面對本發明實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且其中通過說明的方式示出了可以在其中實踐本公開的特定優選實施例。
本公開足夠詳細地描述了這些實施例以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本公開的精神和範圍的情形下，可以實施其他實施例，以及可以進行機械、化學、電氣和程式更改。因此，以下詳細描述不應被理解為限制意義，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
應當理解，當元件或層相對於另一個元件或層被稱為“在上”、“連接到”或“耦合到”時，它可以直接位於該另一個元件或層上、連接或耦合到該另一個元件或層，或它們中間可能存在其他元素或層。相反，當一個元件相對於另一個元件或層被稱為“直接在上”、“直接連接到”或“直接耦合到”時，它們之間不存在中間元件或層。相同的數字始終指代相同的元素。如本文所用，術語“和/或”包括一個或複數個相關列出的項目的任何和所有組合。
100-300GHz的太赫茲頻段(THz frequency bands)被考慮用於6G通信。天線和晶片封裝設計的複雜性在如此高的頻率下會增加，這反過來又會在材料選擇、設計過程、製造技術和實驗驗證方面帶來許多挑戰。本公開提供了各種具有矽通孔(TSV)晶片的天線封裝，以減少路由損耗，適用於未來6G應用。
圖1為本發明一實施例的超高頻天線封裝的剖面示意圖。如圖1所示，天線封裝1a包括再分佈層(ReDistribution Layer，RDL)結構100，RDL結構100具有頂面100a以及與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a 上，並由諸如環氧樹脂模塑料200的絕緣材料封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側(active side)10a和後背側(rear side)10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是射頻(RF)晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，TSV晶片10可以包括複數個矽通孔(TSV)12和13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
儘管在天線封裝1a中僅示出了一個積體電路晶片，但是可以理解，在其他實施例中，取決於封裝設計，複數個積體電路晶片(例如，獨立的基帶晶片、處理器、記憶體等)可以集成在單個半導體封裝中。
根據一個實施例，TSV晶片10通過集成在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以是槽孔-耦合(slot-coupling)天線結構，該槽孔-耦合天線結構包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、以及電介質層330。
根據一個實施例，可選地，至少一個無源元件(passive element)210可以設置在RDL結構100的頂面100a上並圍繞TSV晶片10，並且該至少一個無源 元件210可以耦合到RDL結構100的頂面100a處的連接圖案110a。根據一個實施例，該至少一個無源元件210和TSV晶片10可以並排的方式(side-by side)佈置在RDL結構100上。根據一個實施例，該至少一個無源元件210可為表面貼裝元件，但不限於此。根據一個實施例，作為舉例，該至少一個無源元件210可以是去耦電容器、電感器或電阻器。
圖2為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖2所示，類似地，天線封裝1b包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是射頻(RF)晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV 晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過集成在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以是槽孔-耦合貼片(slot-coupled patch)天線結構，該槽孔-耦合貼片天線結構包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330、電介質層400和輻射元件410(例如電介質層400上的貼片元件)。根據一個實施例，電介質層400可以是環氧樹脂模塑料，但不限於此。
根據一個實施例，可選地，至少一個無源元件210可以設置在RDL結構100的頂面100a上並圍繞TSV晶片10，並且該至少一個無源元件210可以耦合到RDL結構100的頂面100a處的連接圖案110a。該至少一個無源元件210和TSV晶片10可以並排的方式(side-by side)佈置在RDL結構100上。根據一個實施例，該至少一個無源元件210可為表面貼裝元件，但不限於此。根據一個實施例，作為舉例，該至少一個無源元件210可以是去耦電容器、電感器或電阻器。
圖3為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖3所示，圖3中的天線封裝1c與圖2中的天線封裝1b的區別在於天線封裝1c的輻射元件410通過互連結構420直接連接到饋線310。根據一個實施例，作為舉例，互連結構420可包括銅柱或穿模通孔，但不限於此。
圖4為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖4所示，圖4中的天線封裝1d與圖3中的天線封裝1c的區別在於天線封裝體1d的電介質層400為多層結構，例如雙層結構。根據一個實施例，作為舉例，電介質層400可以包括下電介質層400a 和上電介質層400b。根據一個實施例，作為舉例，下電介質層400a和上電介質層400b可以具有不同的成分。根據一個實施例，作為舉例，下電介質層400a和上電介質層400b可以具有不同的介電常數。根據一個實施例，作為舉例，下電介質層400a的介電常數Dk可以低於上電介質層400b的介電常數Dk。在圖4中，天線封裝1d的輻射元件410通過互連結構420直接連接到饋線310。根據一個實施例，作為舉例，互連結構420可以包括導線、跡線、柱或穿模通孔，但不限於此。
圖5為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖5所示，類似地，天線封裝1e包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是射頻(RF)晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且 TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過集成在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以是槽孔-耦合堆疊貼片(slot-coupled,stacked patch)天線結構，該槽孔-耦合堆疊貼片天線結構包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330、電介質層330上的電介質層400、電介質層400上的貼片元件410、電介質層400上的電介質層500和電介質層500上的貼片元件510。槽孔-耦合堆疊貼片天線結構可以改善頻寬。
圖6為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖6所示，類似地，天線封裝1f包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是射頻(RF)晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。 根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過集成在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以是槽孔-耦合的(slot-coupled)天線結構，該槽孔-耦合的天線結構包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330、位於電介質層330上的電介質層600，位於電介質層600上的平面結構610。根據一個實施例，作為舉例，平面結構610可以包括頻率選擇表面(Frequency Selective Surface，FSS)結構。根據一個實施例，作為舉例，平面結構610可以包括超穎材料(Metamaterial)。
圖7為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖7所示，類似地，天線封裝1g包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據實施例，TSV晶片10可以是RF晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過集成在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以是槽孔-耦合的貼片(slot-coupled patch)天線結構，該槽孔-耦合的貼片天線結構包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330、電介質層400、輻射元件410(例如電介質層400上的貼片元件)、電介質層400上的電介質層600和電介質層600上的平面結構610。根據一個實施例，作為舉例，平面結構610可以包括頻率選擇表面(FSS)結構。根據一個實施例，作為舉例，平面結構610可以包括超穎材料。
圖8為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同 的區域、層或元件由相同的編號或標籤表示。如圖8所示，類似地，天線封裝1h包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，諸如C4凸塊的焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是RF晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過設置在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330和安 裝在接地元件層320上的天線基板700。根據一個實施例，天線基板700可以包括輻射元件710，例如天線基板700的上表面上的貼片元件。根據一個實施例，天線基板700可以通過複數個導電元件720(例如微凸塊)電連接到接地元件層320。根據一個實施例，天線基板700可以是單層基板或多層基板並且可以包括玻璃、陶瓷或有機材料。
圖9為本發明另一實施例的超高頻天線封裝的剖面示意圖，其中相同的區域、層或元件由相同的編號或標籤表示。如圖9所示，類似地，天線封裝1i包括RDL結構100，RDL結構100具有頂面100a和與頂面100a相對的底面100b。根據一個實施例，RDL結構100可以包括設置在一個或複數個電介質層120中的再分佈導電層110。根據一個實施例，再分佈導電層110可以包括在頂面100a處的連接圖案110a和在底面100b處的焊盤圖案110b。根據一個實施例，諸如C4凸塊的焊球SB可以設置在RDL結構100的底面100b處的焊盤圖案110b上。
根據一個實施例，TSV晶片10可以設置在RDL結構100的頂面100a上並且由環氧樹脂模塑料200封裝。根據一個實施例，TSV晶片10可以電連接到RDL結構100。TSV晶片10包括主動側10a和後背側10b。TSV晶片10的側壁SW覆蓋有環氧樹脂模塑料200。根據一個實施例，TSV晶片10可以是RF晶片，其可以包括基帶處理器或應用處理器，但不限於此。
根據一個實施例，TSV晶片10包括位於主動側10a上的電路區域11。根據一個實施例，在電路區域11內製造諸如電晶體(未示出)的積體電路器件。通過RDL結構100將電路區域11中的輸入/輸出(I/O)端子扇出晶片區域並進行重新分佈。
根據一個實施例，類似地，TSV晶片10可以包括複數個TSV 12和TSV 13。根據一個實施例，TSV 12可以是用於傳輸超高頻信號的RF信號通孔，並且TSV 13可以是用於傳輸接地信號的接地通孔。複數個TSV 12和TSV 13穿過TSV 晶片10的整個厚度以將電路區域11與集成在TSV晶片10的後背側10b上的天線結構ANT連接。
根據一個實施例，TSV晶片10通過設置在TSV晶片10的後背側10b上的天線結構ANT的一個或複數個天線元件發送和接收無線信號。例如，天線結構ANT可以包括連接到TSV 12的饋線310、連接到TSV 13的接地元件層320、設置在接地元件層320中並直接位於饋線310上方的耦合槽320s、電介質層330和安裝在接地元件層320上的複數個天線基板700a、700b。根據一個實施例，天線基板700a可以包括輻射元件710a，例如在天線基板700a的上表面上的貼片元件。根據一個實施例，天線基板700b可以包括輻射元件710b，例如在天線基板700b的上表面上的貼片元件。根據一個實施例，天線基板700a和700b可以通過諸如微凸塊的導電元件720a和720b電連接到接地元件層320。根據一個實施例，天線基板700a、700b可以是單層基板或多層基板並且可以包括玻璃、陶瓷或有機材料。
從前述內容可以理解，本文已經出於說明的目的描述了本公開的各種實施方式，並且在不脫離本公開的範圍和精神的情況下可以進行各種修改。因此，本文公開的各種實施方式不旨在是限制性的，真正的範圍和精神由所附申請專利範圍指示。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
ANT:天線結構
200:環氧樹脂模塑料
100a:RDL結構100的頂面
100b:RDL結構100的底面
100:RDL結構
210:無源元件
SB:焊球
320s:耦合槽
310:饋線
SW:側壁
12,13:矽通孔
11:電路區域
10:TSV晶片
10b:TSV晶片10的後背側
10a:TSV晶片10的主動側
320:接地元件層
1a:天線封裝
110b:焊盤圖案
110:再分佈導電層
110a:連接圖案
330:電介質層

Claims (27)

  1. 一種天線封裝，包括：再分佈層(RDL)結構，該再分佈層結構有頂面以及與頂面相對的底面；矽通孔(TSV)晶片，設置在該RDL結構的該頂面上，其中該TSV晶片包括主動側和後背側，其中該TSV晶片還包括複數個矽通孔，該複數個矽通孔包括穿過該TSV晶片的整個厚度的RF信號通孔和接地通孔；集成在該TSV晶片的該後背側上的天線結構，其中該天線結構包括連接到該RF信號通孔的饋線、連接到該接地通孔的接地元件層、設置在該接地元件層中並直接位於該饋線上方的耦合槽、第一電介質層、安裝在該接地元件層上的一個或複數個天線基板。
  2. 如請求項1所述的天線封裝，其中該RDL結構包括設置在一個或複數個電介質層中的再分佈導電層。
  3. 如請求項2所述的天線封裝，其中該再分佈導電層包括在該頂面處的連接圖案和在該底面處的焊盤圖案，且其中焊球設置在該RDL結構的該底面處的該焊盤圖案上。
  4. 如請求項1所述的天線封裝，其中該TSV晶片包括射頻(RF)晶片。
  5. 如請求項1所述的天線封裝，其中該TSV晶片包括位於該主動側上的電路區域，且其中通過該RDL結構將該電路區域中的輸入/輸出(I/O)端 子扇出晶片區域並進行重新分佈。
  6. 如請求項5所述的天線封裝，其中該複數個TSV將該電路區域與集成在該TSV晶片的該後背側上的該天線結構連接。
  7. 如請求項1所述的天線封裝，其中該天線結構進一步包括位於該第一電介質層上的第二電介質層，以及位於該第二電介質層上的第一貼片元件。
  8. 如請求項7所述的天線封裝，其中該第一貼片元件通過互連結構直接連接到該饋線。
  9. 如請求項8所述的天線封裝，其中該互連結構包括銅柱或穿模通孔。
  10. 如請求項7所述的天線封裝，其中該第二電介質層為多層結構。
  11. 如請求項10所述的天線封裝，其中該第二電介質層包括下電介質層和上電介質層。
  12. 如請求項11所述的天線封裝，其中該下電介質層和該上電介質層具有不同的成分。
  13. 如請求項11所述的天線封裝，其中該下電介質層和該上電介質層具有不同的介電常數。
  14. 如請求項11所述的天線封裝，其中該下電介質層的介電常數低於該上電介質層的介電常數。
  15. 如請求項1所述的天線封裝，其中該天線結構進一步包括位於該第一電介質層上的第二電介質層，位於該第二電介質層上的下貼片元件，位於該第二電介質層上的第三電介質層，以及位於該第三電介質層上的上貼片元件。
  16. 如請求項1所述的天線封裝，其中該天線結構進一步包括位於該第一電介質層上的第二電介質層，位於該第二電介質層上的平面結構。
  17. 如請求項1所述的天線封裝，其中該天線結構進一步包括位於該第一電介質層上的第二電介質層，位於該第二電介質層上的貼片元件，位於該第二電介質層上的第三電介質層，以及位於該第三電介質層上的平面結構。
  18. 如請求項16或17所述的天線封裝，其中該平面結構包括頻率選擇表面(FSS)結構。
  19. 如請求項16或17所述的天線封裝，其中該平面結構包括超穎材料(Metamaterial)。
  20. 如請求項1所述的天線封裝，其中該天線基板包括位於該天線基板的上表面上的貼片元件。
  21. 如請求項1所述的天線封裝，其中該天線基板通過複數個導電元件電連接到該接地元件層。
  22. 如請求項1所述的天線封裝，其中該天線基板包括單層基板或多層基板。
  23. 如請求項1所述的天線封裝，其中該天線基板包括玻璃、陶瓷或有機材料。
  24. 如請求項1所述的天線封裝，其中至少一個無源元件設置在該RDL結構的該頂面上並圍繞該TSV晶片，並且該至少一個無源元件耦合到該RDL結構的該頂面處的該連接圖案。
  25. 如請求項24所述的天線封裝，其中該至少一個無源元件包括去耦電容器、電感器或電阻器。
  26. 如請求項1所述的天線封裝，其中該TSV晶片由絕緣材料封裝，且該TSV晶片的側壁覆蓋有該絕緣材料。
  27. 如請求項26所述的天線封裝，其中該絕緣材料包括環氧樹脂模塑料。
TW112107467A 2022-03-08 2023-03-02 天線封裝 TWI841266B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263317562P 2022-03-08 2022-03-08
US63/317,562 2022-03-08
US18/109,266 2023-02-14
US18/109,266 US20230290700A1 (en) 2022-03-08 2023-02-14 Antenna package

Publications (2)

Publication Number Publication Date
TW202336980A TW202336980A (zh) 2023-09-16
TWI841266B true TWI841266B (zh) 2024-05-01

Family

ID=85462470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112107467A TWI841266B (zh) 2022-03-08 2023-03-02 天線封裝

Country Status (3)

Country Link
US (1) US20230290700A1 (zh)
EP (1) EP4243068A3 (zh)
TW (1) TWI841266B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292808A1 (en) * 2012-05-04 2013-11-07 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TW201434203A (zh) * 2013-01-14 2014-09-01 Intel Corp 背側有重分佈層的塊狀天線
TW201630153A (zh) * 2014-09-17 2016-08-16 英特爾股份有限公司 使用矽通孔（ｔｓｖ）的有整合麥克風裝置的晶粒
TW201705406A (zh) * 2015-05-20 2017-02-01 英特爾Ｉｐ公司 用於半導體裝置之貫穿具有高縱橫比的介電質之傳導路徑
TW201724408A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 半導體元件中之功能性晶片島狀部的積體堆疊層
TW202107639A (zh) * 2019-08-07 2021-02-16 聯發科技股份有限公司 半導體封裝
US20210343664A1 (en) * 2020-04-29 2021-11-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
TW202145492A (zh) * 2020-05-20 2021-12-01 南韓商愛思開海力士有限公司 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件
TW202201575A (zh) * 2020-06-24 2022-01-01 美商高通公司 採用分離雙面金屬化結構以促進採用堆疊式晶粒的半導體晶粒（「晶粒」）模組的積體電路（ｉ ｃ）封裝及相關製造方法
TW202209505A (zh) * 2020-05-20 2022-03-01 美商高通公司 將基板側壁部分遮罩件用於電磁干擾（ｅｍｉ）遮罩的射頻（ｒｆ）積體電路（ｉｃ）（ｒｆｉｃ）封裝及相關製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292808A1 (en) * 2012-05-04 2013-11-07 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TW201434203A (zh) * 2013-01-14 2014-09-01 Intel Corp 背側有重分佈層的塊狀天線
TW201630153A (zh) * 2014-09-17 2016-08-16 英特爾股份有限公司 使用矽通孔（ｔｓｖ）的有整合麥克風裝置的晶粒
TW201705406A (zh) * 2015-05-20 2017-02-01 英特爾Ｉｐ公司 用於半導體裝置之貫穿具有高縱橫比的介電質之傳導路徑
TW201724408A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 半導體元件中之功能性晶片島狀部的積體堆疊層
TW202107639A (zh) * 2019-08-07 2021-02-16 聯發科技股份有限公司 半導體封裝
US20210343664A1 (en) * 2020-04-29 2021-11-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
TW202145492A (zh) * 2020-05-20 2021-12-01 南韓商愛思開海力士有限公司 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件
TW202209505A (zh) * 2020-05-20 2022-03-01 美商高通公司 將基板側壁部分遮罩件用於電磁干擾（ｅｍｉ）遮罩的射頻（ｒｆ）積體電路（ｉｃ）（ｒｆｉｃ）封裝及相關製造方法
TW202201575A (zh) * 2020-06-24 2022-01-01 美商高通公司 採用分離雙面金屬化結構以促進採用堆疊式晶粒的半導體晶粒（「晶粒」）模組的積體電路（ｉ ｃ）封裝及相關製造方法

Also Published As

Publication number Publication date
TW202336980A (zh) 2023-09-16
EP4243068A2 (en) 2023-09-13
US20230290700A1 (en) 2023-09-14
EP4243068A3 (en) 2023-10-04

Similar Documents

Publication Publication Date Title
US8648454B2 (en) Wafer-scale package structures with integrated antennas
KR102314698B1 (ko) 안테나 모듈 및 안테나 패키지
US11469193B2 (en) Antenna module
US20230130259A1 (en) Radio frequency device packages
TWI716838B (zh) 天線結構以及封裝天線
US11031675B2 (en) Antenna module
US10103450B2 (en) Integration of area efficient antennas for phased array or wafer scale array antenna applications
US8917210B2 (en) Package structures to improve on-chip antenna performance
EP2253045B1 (en) Radio frequency (rf) integrated circuit (ic) packages with integrated aperture-coupled patch antenna(s)
TW201903994A (zh) 半導體封裝
US9305888B2 (en) Integrated antenna structure and array
US9728481B2 (en) System with a high power chip and a low power chip having low interconnect parasitics
US20140008773A1 (en) Integrated Antenna Structure
TWI723885B (zh) 半導體封裝
KR20150108147A (ko) 밀리미터파용 레이더 온 패키지 및 이를 구비하는 레이더 어셈블리
KR20090071443A (ko) 전자 장치 및 그 제조 방법과, 배선 기판 및 그 제조 방법
TW202207414A (zh) 半導體元件
US11600902B2 (en) Antenna-in-package device with chip embedding technologies
CN116742316A (zh) 一种天线封装
EP4312308A1 (en) Integrated antennas on side wall of 3d stacked die
TWI841266B (zh) 天線封裝
JP5681144B2 (ja) 集積化パッチアンテナ