TWI840791B - 記憶體裝置及用於搜索記憶體裝置的方法 - Google Patents
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Abstract
在一些實施例中，本發明實施例涉及一種記憶體裝置及用於
搜索記憶體裝置的方法。所述記憶體裝置包括排列成列及行且被配置成分別儲存多個資料狀態的多個內容可定址記憶體(CAM)單元。所述多個CAM單元中的一CAM單元包括：第一鐵電記憶元件；多個字元線，沿所述列延伸，且被配置成向所述多個CAM單元提供搜索查詢，以用於搜索查詢與所述多個CAM單元的資料狀態之間的逐位元比較；以及多個匹配線，沿所述行延伸，且被配置成分別從各CAM單元行輸出多個匹配信號。行的匹配信號在所述行的各CAM單元的資料狀態匹配搜索查詢的對應位元時被斷言。
Description
本發明的實施例是有關於記憶體技術，且尤其涉及一種具有內容可定址記憶體單元的記憶體裝置及用於搜索記憶體裝置的方法。
許多現代電子裝置包含被配置成儲存資料的電子記憶體。隨著技術的飛速發展，工程師們努力使記憶體裝置變得更小、但又更複雜，以改善及開發更高效、更可靠且具有更多能力的電子裝置。各別的記憶體細胞可垂直堆疊在三維(three-dimensional，3D)記憶體中，從而容許更大的位元密度，且因此容許更高效的電子裝置。
本發明實施例提供一種記憶體裝置，包括：多個內容可定址記憶體(CAM)單元，排列成多個列及多個行，且被配置成分別儲存多個資料狀態，所述多個內容可定址記憶體單元中的一內容可定址記憶體單元包括第一鐵電記憶元件；多個字元線，沿所述多個列延
伸，且被配置成向所述多個內容可定址記憶體單元提供搜索查詢，以用於所述搜索查詢與所述多個內容可定址記憶體單元的所述多個資料狀態之間的逐位元比較；以及多個匹配線，沿所述多個行延伸，且被配置成分別從各內容可定址記憶體單元行輸出多個匹配信號，其中一行的匹配信號在所述行的各內容可定址記憶體單元的所述多個資料狀態匹配所述搜索查詢的對應位元時被斷言，且在所述行的各內容可定址記憶體單元的所述多個資料狀態不同於所述搜索查詢的所述對應位元時被解除斷言。
本發明實施例提供一種記憶體裝置，包括：半導體基底；第一字元線，在所述半導體基底之上設置在第一高度處；第二字元線，在所述半導體基底之上設置在所述第一高度處，且在第一方向上與所述第一字元線側向間隔開，所述第一字元線及所述第二字元線在與所述第一方向正交的第二方向上延伸成使得所述第二字元線具有最靠近所述第一字元線的第一內側壁的第二內側壁；匹配線，設置在所述第一字元線與所述第二字元線之間，且在與所述第一方向和所述第二方向二者正交的第三方向上延伸；第一鐵電層，沿所述第一字元線的所述第一內側壁設置；第一通道層，設置在所述第一鐵電層與所述匹配線之間；第二鐵電層，沿所述第二字元線的所述第二內側壁設置；以及第二通道層，設置在所述第一鐵電層與所述匹配線之間。
本發明實施例提供一種用於搜索記憶體裝置的方法，包括：向字元線驅動器提供搜索查詢；由所述字元線驅動器向多個內容可定址記憶體(CAM)單元提供所述搜索查詢，以用於所述搜索查詢與
所述多個內容可定址記憶體單元的資料狀態之間的逐位元比較，其中所述多個內容可定址記憶體單元包括多個內容可定址記憶體單元行，其中所述多個內容可定址記憶體單元行中的每一行包括通過匹配線耦合在一起的第一數目個所述多個內容可定址記憶體單元；以及由解碼器輸出所述多個內容可定址記憶體單元行中具有分別匹配所述搜索查詢的位元的資料狀態的行的位址，其中第二數目個所述多個內容可定址記憶體單元包括通過第一字元線耦合在一起的第一鐵電記憶元件，其中所述第二數目等於所述多個內容可定址記憶體單元行中的行數目。
100,200,400,500:記憶體裝置
101,201:陣列
102,1021,N,1,1022,2,1,1022,N,1,1022,2,2,1023,2,1,1023,N,1,102M,1,1,102M,2,1,102M,N,1,2021,1,2,2021,2,2,2021,N,2,2022,1,2,2022,2,2,2022,N,2,2023,1,2,2023,2,2,2023,N,2,202M,1,2,202M,2,2,202M,N,2:內容可定址記憶體(CAM)單元
1021,1,1,1021,3,1:第一列CAM單元
1021,1,2:第一列CAM單元
1021,1,3:第一列CAM單元
1021,2,1:第一CAM單元
1022,1,1:第二列CAM單元
1022,1,2:第二列CAM單元
1022,1,3,1022,2,3,1022,3,3:第二列CAM單元
1023,1,1:第三列CAM單元
1023,1,2:第三列CAM單元
1023,1,3,1023,2,3,1023,3,3:第三列CAM單元
1024,1,1:第四列CAM單元
1024,1,2:第四列CAM單元
1024,1,3,1024,2,3,1024,3,3:第四列CAM單元
102a:第一鐵電記憶元件
102b:第二鐵電記憶元件
104:字元線驅動器
106:解碼器
108:位址
110:緩衝器
204:字元線驅動器
302:第一曲線
304:第二曲線
404:外絕緣結構
406a:第一鐵電層
406b:第二鐵電層
408a:第一通道層
408b:第二通道層
410:內絕緣層
412:隔離結構
502:半導體基底
504a:頁
504b:頁
504c:頁
A:線
D1:第一汲極端子
D2:第二汲極端子
G1:第一閘極端子
G2:第二閘極端子
ML1,1:第一匹配線
ML1,2,ML1,3,ML2,1,ML2,2,ML2,3,MLN,1,MLN,2:匹配線
S1:第一源極端子
S2:第二源極端子
SL1,1:第一源極線
SL1,2,SL2,1,SL2,2,SL2,3,SL3,1,SL3,2,SL3,3,SLN,1,SLN,2:源極線
ST1:第一字元線堆疊
ST2:第二字元線堆疊
ST3:第三字元線堆疊
ST4:第四字元線堆疊
ST5:第五字元線堆疊
ST6:第六字元線堆疊
T1,T2:厚度
Vsearch:搜索電壓
VT1:第一閾值電壓
VT2:第二閾值電壓
WL1,1:第一字元線
WL1,1’,WL2,1:第二字元線
WL1,2,WL3,1:第三字元線
WL1,2’,WL4,1:第四字元線
WL1,3:第五字元線
WL1,3’:第六字元線
WL2,1’,WL2,2,WL2,2’,WL2,3,WL2,3’,WL3,1’,WL3,2,WL3,2’,WL3,3,WL3,3’,WL4,1’,WL4,2,WL4,2’,WL4,3,WL4,3’,WLM,1,WLM,1’,WLM,2:字元線
圖1示出包括鐵電記憶元件的記憶體裝置的一些實施例的電路圖。
圖2示出圖1所示記憶體裝置的一些替代實施例的電路圖，其中字元線被配置成提供單端信號。
圖3示出圖1所示第一鐵電記憶元件及第二鐵電記憶元件的汲極電流與閘極電壓之間關係的圖形例示。
圖4示出第一鐵電記憶元件及第二鐵電記憶元件的一些實施例的俯視圖。
圖5A示出包括鐵電記憶元件的記憶體裝置的一些實施例的俯視圖。
圖5B到圖5C示出圖5A所示記憶體裝置的一些實施例的三維
(3D)圖。
以下揭示內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明實施例內容。當然，這些僅為實例且不旨在進行限制。舉例來說，在以下說明中在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明實施例內容可在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡明及清晰的目的，而非自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的定向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣據以加以解釋。
內容可定址記憶體(content addressable memory，CAM)
裝置用於將輸入搜索資料與儲存資料陣列進行比較。CAM裝置包括CAM單元陣列，其中所述陣列的CAM單元排列成列及行。在一些先前的方式中，所述陣列的每一各別的CAM單元可包括具有大約六個用於儲存資料的電晶體的靜態隨機存取記憶體(static random-access memory，SRAM)細胞。每一各別的CAM單元還包括包含至少兩個附加電晶體的比較器，所述比較器容許在SRAM細胞的資料狀態與輸入搜索資料之間進行比較。然而，因為每一CAM單元包括至少八個電晶體，因此CAM裝置作為整體具有大的佔用面積(footprint)和/或在功耗及每位元成本(cost per bit)方面是昂貴的。此阻礙了此種CAM陣列在利基(niche)及特殊用途系統之外的廣泛應用。
鑒於以上內容，本發明實施例涉及改善的CAM裝置。所述CAM裝置的各CAM單元各自具有不多於兩個用於儲存資料的鐵電電晶體。在一些語境中，這些鐵電電晶體可被稱為鐵電記憶元件。因此，由於每一CAM單元包括不多於兩個鐵電電晶體，因此與各自包括八個電晶體的先前的CAM單元相比，所揭示的記憶體裝置具有更小的佔用面積和/或在功耗及每位元成本方面更便宜。此外，由於鐵電電晶體是非揮發性的，因此記憶體裝置可在未有持續供電的應用中得到更寬範圍的使用。
圖1示出包括內容可定址記憶體(CAM)單元102的陣列101的記憶體裝置100的一些實施例的電路圖。陣列101的CAM單元排列成多個M列(字)及多個N行(位元)。儘管圖1僅示出頁平
面中的列及行，然而應理解，在一些其他實施例中，可包括多頁的列及行以產生三維陣列。如此，每一CAM單元在圖1中被標記為102列，行，頁，其中頁在圖1的實例中是1，且M及N可為任何整數值，且儘管原則上，N與M可作為另外一種選擇彼此相等，然而M與N通常不同。
如所示，每一CAM單元102包括協同儲存所述CAM單元102的資料狀態的一對鐵電記憶元件(例如，第一鐵電記憶元件102a及第二鐵電記憶元件102b)。每一第一鐵電記憶元件102a包括第一閘極端子(G1)、第一源極端子(S1)及第一汲極端子(D1)；並且每一第二鐵電記憶元件102b包括第二閘極端子(G2)、第二源極端子(S2)及第二汲極端子(D2)；這些元件如所示般可操作地耦合。為易於觀察，在圖1中僅標記了幾個第一鐵電記憶元件、第二鐵電記憶元件、閘極端子、源極端子及汲極端子。
字元線(word line，WL)對沿各列延伸，且耦合到各列的鐵電記憶元件的閘極。字元線對被標記為WL列，頁。舉例來說，第一字元線WL1,1耦合到列1中的每一CAM單元的第一鐵電記憶元件102a，且第二字元線WL1,1’耦合到列1中的每一CAM單元的第二鐵電記憶元件102b。匹配線(match line，ML)沿各行延伸，且耦合到各行的鐵電記憶元件的汲極端子；並且源極線(source line，SL)沿各行延伸，且耦合到各行的鐵電記憶元件的源極端子。匹配線及源極線被標記為ML列，頁及SL列，頁。舉例來說，第一匹配線ML1,1沿行1耦合到每一第一鐵電記憶元件102a及每一第二鐵電記憶元件102b的
汲極端子；並且第一源極線SL1,1沿行1耦合到每一第一鐵電記憶元件102a及每一第二鐵電記憶元件102b的源極端子。字元線驅動器104在讀取操作及寫入操作期間向字元線提供偏壓(voltage bias)，並且源極線驅動器及匹配線驅動器(未示出)相應地在讀取操作和/或寫入操作期間向源極線及匹配線提供偏壓。匹配線還耦合到解碼器106。在一些實施例中，緩衝器110(例如反相器)設置在解碼器106與所述陣列的CAM單元102之間的各匹配線上。緩衝器110將匹配線上的信號緩衝到解碼器106的輸入。
由於某給定CAM單元102的資料狀態是基於第一鐵電記憶元件102a及第二鐵電記憶元件102b的閾值電壓，因此所述給定CAM單元102的資料狀態是通過根據預先建立的慣例設定CAM單元的第一鐵電記憶元件102a及第二鐵電記憶元件102b的閾值電壓來程式化。舉例來說，給定CAM單元的“0”資料狀態可對應於CAM單元的第一鐵電記憶元件102a具有高閾值電壓及CAM單元的第二鐵電記憶元件102b具有低電壓閾值；而CAM單元的“1”資料狀態可“翻轉(flip)”這些閾值電壓(例如，“1”資料狀態對應於第一鐵電記憶元件102a具有低閾值電壓及第二鐵電記憶元件102b具有高閾值電壓)。通過根據此種慣例對CAM單元進行程式化，可將預定搜索結果寫入到陣列101中，進而使得每一CAM單元102儲存單獨的資料位元(資料狀態)。作為實例，行1可被程式化為儲存第一預定搜索結果“000...0”(例如，行1的每一第一鐵電記憶元件102a具有高電壓閾值，而行1的每一第二鐵電記憶元件102b具有低電壓
閾值)，行2可儲存第二預定搜索結果“111...1”(例如，行2的每一第一鐵電記憶元件102a具有低電壓閾值，而行2的每一第二鐵電記憶元件102b具有高電壓閾值)，而行N可儲存第三預定搜索結果“010...1”。為清晰起見，這些預定搜索結果被疊加到圖1上，但應理解，任何其他預定搜索結果也可被寫入到陣列101，且此種寫入可發生在提供搜索查詢之前和/或可在提供搜索查詢期間或之後被更新。
在這些預定搜索結果已被寫入到陣列101之後，可通過適當地偏壓匹配線、字元線和/或源極線來向陣列101提供搜索查詢。當搜索查詢匹配某給定行的預定搜索結果時，對應行的匹配線被斷言(asserted)以指示所述行的資料已發生匹配，而其資料不匹配所述搜索查詢的其他匹配線被解除斷言(de-asserted)。反應於所述給定行的匹配線被斷言，解碼器106可輸出對應於所述行的位址。因此，推進以上實例，考慮如下一種情形：在所述情形中，在開始搜索之前，匹配線各自被預充電到第一電壓，且源極線各自被接地。如果此時經由字元線提供搜索查詢“000...0”，則此搜索查詢匹配儲存在第一行的CAM單元中的預定搜索結果(例如，“000...0”)。據此，第一行的每一CAM單元的每一鐵電記憶元件保持去啟動，且第一匹配線ML1,1保持在預充電的第一電壓。對於每一其他行，存在至少一個不匹配字元線上提供的對應預定搜索結果位元的搜索查詢位元，且因此，此種不匹配對不匹配的CAM單元的鐵電記憶體單元進行致能，並將行2到行N的對應匹配線拉到地。因此，在此實例中，如果搜索查詢是“000...0”，則ML1,1保持在第一預充電電壓，而ML2,1到MLN,1
被拉到地；並且解碼器106返回行1的位址。此外，如果搜索查詢是“111...1”，則ML2,1保持在第一預充電電壓，而ML1,1及MLN,1被拉到地，並且解碼器106返回行2的位址。再者，如果搜索查詢是“101...0”，則MLN,1保持在第一預充電電壓，而ML1,1及ML2,1被拉到地，並且解碼器106返回行N的位址。
因此，記憶體裝置100容許大量預定搜索結果與特定資料查詢之間的快速逐位元比較，且提供發生匹配的位址。值得注意的是，由於記憶體裝置100的每一CAM單元102僅包括第一鐵電記憶元件及第二鐵電記憶元件(例如，比其他CAM單元的八個電晶體少得多)，因此此記憶體裝置100提供比先前可用的搜索更緊湊的搜索。應理解，儘管以上論述的實例是以二元內容可定址記憶體(binary content addressable memory)的措辭來表達，然而本發明實施例也適用於三元內容可定址記憶體(ternary content addressable memory)以及其他類型的內容可定址記憶體。
現在將參照圖1闡述另一實例。在此實例中，每一CAM單元的資料狀態是三元的，進而使得每一CAM單元可儲存第一狀態(例如，邏輯‘0’)、第二狀態(例如，邏輯‘1’)或第三狀態(例如，邏輯‘不關心(don’t care)’)。在此種實施例中的一些實施例中，當對應的第一鐵電記憶元件102a具有第一閾值電壓且對應的第二鐵電記憶元件102b具有第二閾值電壓時，CAM單元處於第一狀態。此外，當對應的第一鐵電記憶元件102a具有第二閾值電壓且對應的第二鐵電記憶元件102b具有第一閾值電壓時，CAM單元處於
第二狀態。再者，當對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者具有第二閾值電壓時，CAM單元處於第三狀態。在替代實施例中，所述多個CAM單元的各CAM單元可具有對應於第一狀態、第二狀態及第三狀態的替代組合。在進一步的替代實施例中，可據以調整向所述多個CAM單元寫入資料及在所述多個CAM單元中搜索資料的操作。
在操作期間，預定搜索結果最初經由所述多個字元線及所述多個匹配線被寫入到CAM單元。對預定搜索結果進行程式化是一個兩步式過程。對於所述兩步式過程的第一步，字元線驅動器104分別經由所述多個字元線的對應的第一字元線(例如，WL1,1)及對應的第二字元線(例如，WL1,1’)向對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者的閘極施加第一電壓，且經由對應的匹配線(例如，ML1,1)向對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者的汲極施加地電壓。因此，將對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者設定到第一閾值電壓，由此可通過所述兩步式過程的第二步將CAM單元的資料狀態設定到第一狀態、第二狀態或第三狀態。
對於兩步式過程的第二步，為將資料狀態設定到第一狀態，經由第二字元線向第二鐵電記憶元件102b的閘極施加具有相反極性且具有第一電壓的大約一半大小的第二電壓，且經由對應的匹配線向第二鐵電記憶元件102b的汲極施加具有相同極性且具有第一電壓的大約一半大小的第三電壓。因此，將第二鐵電記憶元件102b設定到
第二閾值電壓。為將資料狀態設定到第二狀態，經由第一字元線向第一鐵電記憶元件102a的閘極施加第二電壓，且經由對應的匹配線向第一鐵電記憶元件102a的汲極施加第三電壓。因此，將第一鐵電記憶元件102a設定到第二閾值電壓。為將資料狀態設定到第三狀態，分別經由第一字元線及對應的第二字元線向第一鐵電記憶元件102a與第二鐵電記憶元件102b二者的閘極施加第二電壓，且經由對應的匹配線向第一鐵電記憶元件102a與第二鐵電記憶元件102b二者的汲極施加第三電壓。因此，將第一鐵電記憶元件102a與第二鐵電記憶元件102b二者設定到第二閾值電壓。在無數據要被寫入到CAM單元的實施例中，向對應的第一字元線、對應的第二字元線及對應的匹配線施加大約0V的電壓。在第一閾值電壓大於第二閾值電壓的替代實施例中，第二電壓具有與第一電壓相同的極性，且第三電壓具有與第一電壓相反的極性。
在儲存預定搜索結果之後，向字元線驅動器104提供搜索查詢資料。為搜索所述多個CAM單元102的CAM單元的資料狀態，字元線驅動器104首先分別經由所述多個字元線的對應的第一字元線(例如，WL1,1)及對應的第二字元線(例如，WL1,1’)向對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者的閘極施加預充電電壓。經由對應的匹配線(例如，ML1,1)向對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者的汲極施加電源電壓。經由對應的源極線(例如，SL1,1)向對應的第一鐵電記憶元件102a與對應的第二鐵電記憶元件102b二者的源極施加地電壓。在
一些實施例中，預充電電壓小於第一閾值電壓。然後，字元線驅動器104可通過經由所述多對字元線中對應的一對向CAM單元施加差分信號來搜索第一資料狀態或第二資料狀態。
為在CAM單元中搜索第一資料狀態，字元線驅動器104經由對應的第一字元線向對應的第一鐵電記憶元件102a的閘極施加小於預充電電壓(例如，0V)的第一搜索電壓，且經由對應的第二字元線向對應的第二鐵電記憶元件102b的閘極施加在第一閾值電壓與第二閾值電壓之間的第二搜索電壓。如果CAM單元並未正在儲存第一資料狀態或第三資料狀態，則搜索電壓將導致對應的第二鐵電記憶元件102b的通道進行傳導，且對應的第二鐵電記憶元件102b的源極將向對應的匹配線提供輸出信號。作為另外一種選擇，如果CAM單元正在儲存第一資料狀態或第三資料狀態，則搜索電壓將不會導致對應的第二鐵電記憶元件102b的通道進行傳導，且對應的第二鐵電記憶元件102b的源極將不會向對應的匹配線提供輸出信號。為在CAM單元中搜索第二資料狀態，字元線驅動器104經由對應的第二字元線向對應的第二鐵電記憶元件102b的閘極施加第一搜索電壓，且經由對應的第一字元線向對應的第一鐵電記憶元件102a的閘極施加第二搜索電壓。如果CAM單元並未正在儲存第二資料狀態或第三資料狀態，則第二搜索電壓將導致對應的第一鐵電記憶元件102a的通道進行傳導，且對應的第一鐵電記憶元件102a的源極將向對應的匹配線提供輸出信號。作為另外一種選擇，如果CAM單元正在儲存第二資料狀態或第三資料狀態，則第二搜索電壓將不會導致對應的第
一鐵電記憶元件102a的通道進行傳導，且對應的第一鐵電記憶元件102a的源極將不會向對應的匹配線提供輸出信號。在一些實施例中，由於地電壓被施加到對應的源極線，因此輸出信號是地電壓，且因此將對應的匹配線拉到地。
當行的各CAM單元的資料狀態匹配搜索查詢的對應位元，且因此所述行的任何CAM單元均不會向匹配線施加輸出信號時，所述行的匹配信號被匹配線斷言。相似地，當所述行的各CAM單元的資料狀態不同於搜索查詢的對應位元，且因此所述行的各CAM單元向匹配線施加輸出信號時，所述行的匹配信號被解除斷言。匹配線上的信號由緩衝器110緩衝，並被輸入到解碼器106中。當所述行的匹配信號被斷言時，解碼器106輸出逐位元匹配所述搜索查詢的CAM單元行的位址108。
在一些實施例中，在操作期間，由字元線驅動器104及所述多個匹配線執行平行搜索，進而使得所述多個CAM單元102被同時搜索。在一些實施例中，當多個CAM單元行逐位元匹配搜索查詢時，僅輸出要斷言匹配信號的第一CAM單元行的位址108。在一些實施例中，記憶體裝置100可還包括單獨的陣列(未示出)，所述單獨的陣列包括與圖1所示陣列101不同的多個CAM單元、不同的多個字元線及不同的多個匹配線。在一些實施例中，記憶體裝置100可被配置成使用由陣列101輸出的位址108作為對所述單獨的陣列的搜索查詢。在一些實施例中，圖1所示陣列101可與所述單獨的陣列同時搜索。在進一步的實施例中，記憶體裝置100可被配置成搜索陣列
101並輸出位址108，位址108隨後由記憶體裝置100處理。在更進一步的實施例中，記憶體裝置100可被配置成同時搜索陣列101與所述單獨的陣列。在再進一步的實施例中，記憶體裝置100可被配置成同時處理由陣列101與所述單獨的陣列輸出的位址。在一些實施例中，由於鐵電記憶元件102a、102b是非揮發性的，因此所述記憶體裝置可在未有持續供電的應用中得到更寬範圍的使用。
由於所述多個CAM單元102包括鐵電記憶元件102a，字元線驅動器104能夠既經由所述多個字元線向CAM單元102提供輸入搜索查詢，又經由所述多個字元線對CAM單元102的資料狀態進行程式化。相似地，所述多個匹配線能夠從CAM單元102接收輸出信號、斷言匹配信號以及對CAM單元102的資料狀態進行程式化。因此，所述多個CAM單元102能夠使用不多於兩個電晶體在單個循環中對所有行執行平行搜索。與具有SRAM細胞及比較器的CAM單元的陣列相比，此使得所述記憶體裝置在功耗及每位元成本方面更密集且更便宜。
圖2示出圖1所示記憶體裝置100的一些替代實施例的電路圖，其中記憶體裝置200的字元線被配置成提供單端信號。CAM單元的陣列201被排列成多個M列(字)及多個N行(位元)。如圖1中一樣，圖2中僅示出單頁，但應理解，可包括多個頁以產生三維陣列。因此，每一CAM單元在圖2中被標記為202列，行，頁，其中頁在圖2的實例中是2，且M及N可為任何整數值，且儘管原則上N與M可作為另外一種選擇彼此相等，然而M與N通常不同。陣列201
的各CAM單元包括單個鐵電記憶元件。因此，陣列201的各CAM單元是二元記憶體細胞，其可處於具有第一閾值電壓的第一狀態(例如，邏輯‘0’)或具有大於第一閾值電壓的第二閾值電壓的第二狀態(例如，邏輯‘1’)。
在操作期間，資料狀態經由所述多個字元線及所述多個匹配線被寫入到陣列201的CAM單元。為將CAM單元的資料狀態程式化到第一狀態，字元線驅動器204首先經由對應的字元線(例如，WL1,1)向CAM單元的閘極施加第一設定電壓。因此，將鐵電記憶元件設定到第一閾值電壓。為將資料狀態程式化到第二狀態，經由字元線向CAM單元的閘極施加具有相反極性且具有第一設定電壓的大約一半大小的第二設定電壓，且經由對應的匹配線向CAM單元的汲極施加具有相同極性且具有第一設定電壓的大約一半大小的第三設定電壓。因此，將鐵電記憶元件設定到第二閾值電壓。
在與圖2一致的一些實施例中，僅搜索第二狀態，這是因為僅單個字元線無法在多個狀態之間進行區分。因此，在搜索查詢包括對應於第一狀態的位元的情況下，字元線驅動器204不經由對應的字元線向CAM單元的閘極施加電壓，且假設所述位元匹配第一資料狀態。因此，將CAM單元的陣列201的各行與搜索查詢進行比較，以確保所述行所具有的儲存第二狀態的CAM單元的數目大於或等於搜索查詢中對應於第二狀態的對應位元的數目。
為搜索CAM單元的第二狀態，經由對應的源極線(例如，SL1,1)向CAM單元的源極施加地電壓，且經由對應的匹配線(例如，
ML1,1)向CAM單元的汲極施加電源電壓。此外，經由對應的字元線向CAM單元的閘極施加小於第一閾值電壓的預充電電壓。經由對應的字元線向CAM單元施加在第一閾值電壓與第二閾值電壓之間的第二搜索電壓。當CAM單元不儲存第二狀態時，第二搜索電壓將導致CAM單元的通道進行傳導，且從源極向對應的匹配線施加輸出信號(例如，地電壓)。作為另外一種選擇，當CAM單元儲存第二狀態時，第二搜索電壓將不會導致CAM單元的通道進行傳導，且不會從源極向對應的匹配線施加輸出信號。
當CAM單元行所具有的儲存第二狀態的CAM單元的數目大於或等於搜索查詢中對應於第二狀態的對應位元的數目，且因此所述行的CAM單元均不會向對應於所述行的匹配線施加輸出信號時，匹配信號被所述匹配線斷言。當匹配信號被斷言時，解碼器106輸出CAM單元行的位址108。在兩個或更多個行所具有的儲存第二狀態的CAM單元的數目大於或等於搜索查詢中對應於第二狀態的對應位元的數目的實施例中，由解碼器106輸出所述兩個或更多個行中的所具有的儲存第二狀態的CAM單元的數目最少的行的位址108。在其中兩個或更多個行所具有的儲存第二狀態的CAM單元的數目最少的進一步的實施例中，輸出所述兩個或更多個行中的第一行的位址108。
在一些實施例中，如所示，以從上到下的次序搜索CAM單元行。舉例來說，如果搜索查詢包括對應於第二狀態的四個位元(例如，‘1111’)，則字元線驅動器204首先向第一字元線WL1,1施加搜索電壓，然後向第二字元線WL2,1施加搜索電壓，然後向第三字元
線WL3,1施加搜索電壓，然後向第四字元線WL4,1施加搜索電壓。在一些實施例中，字元線驅動器204是如圖1中所述的字元線驅動器104。在替代實施例中，記憶體裝置200可包括圖1所示陣列101與圖2所示陣列201二者。在進一步的實施例中，記憶體裝置200可被配置成執行管線化操作(pipelined operation)。舉例來說，由圖2所示字元線驅動器204所使用的搜索查詢可為由圖1所示記憶體裝置100的解碼器106輸出的位址108。儘管所述列被示出為在水平方向上延伸且所述行被示出為在垂直方向上延伸，然而應理解，只要所述列與所述行在彼此正交的方向上延伸，所述列及所述行就可作為另外一種選擇在任何方向上延伸。
圖3示出圖1所示第一鐵電記憶元件及第二鐵電記憶元件的汲極電流與閘極電壓之間的關係的圖形例示。第一曲線302對應於在第一閾值電壓VT1下接通的鐵電記憶元件，且第二曲線304對應於在第二閾值電壓VT2下接通的鐵電記憶元件。對於曲線302、304，隨著施加到閘極的電壓增加到高於第一閾值電壓及第二閾值電壓，汲極電流也增加。為確保第一鐵電記憶元件及第二鐵電記憶元件可被正確搜索，搜索電壓Vsearch(其被施加到第一鐵電記憶元件及第二鐵電記憶元件的閘極)應在第一閾值電壓與第二閾值電壓之間。因此，如果記憶元件具有第一(例如，低)電壓閾值VT1，則當搜索電壓被施加到記憶元件的閘極時，記憶元件將在其源極與汲極之間傳導電流。相反，如果記憶元件具有第二(例如，高)電壓閾值VT2，則當搜索電壓被施加到記憶元件的閘極時，記憶元件將不會在其源極與汲極之
間傳導電流。因此，選擇搜索電壓以在具有第一電壓閾值或第二電壓閾值的記憶元件之間進行區分。在一些實施例中，在搜索電壓Vsearch下，第一曲線302的汲極電流與第二曲線304的汲極電流之間的比率(例如，接通/關斷電流(ON/OFF current))大於108。在一些實施例中，如果在搜索電壓Vsearch下，第一曲線302的汲極電流與第二曲線304的汲極電流之間的比率過小(例如，小於108)，則第一閾值電壓可能不容易與第二閾值電壓區分，且因此搜索過程將會是慢的。
圖4示出包括第一鐵電記憶元件102a及第二鐵電記憶元件102b的記憶體裝置400的一些實施例的俯視圖。第一鐵電記憶元件102a與第二鐵電記憶元件102b在第一方向上彼此相鄰。第一鐵電記憶元件102a包括耦合到第一字元線WL1,1的閘極、耦合到源極線SL2,1的源極及耦合到匹配線ML2,1的汲極。第二鐵電記憶元件102b包括耦合到第二字元線WL1,1’的閘極、耦合到源極線SL2,1的源極及耦合到匹配線ML2,1的汲極。
第一字元線WL1,1沿外絕緣結構404的第一側壁設置。第二字元線WL1,1’沿外絕緣結構404的第二側壁設置。在一些實施例中，第一字元線WL1,1及第二字元線WL1,1’耦合到字元線驅動器(未示出)，且被配置成分別搜索第一鐵電記憶元件102a及第二鐵電記憶元件102b的資料狀態。第一字元線WL1,1及第二字元線WL1,1’被進一步配置成施加資料信號以分別對第一鐵電記憶元件102a及第二鐵電記憶元件102b的閾值電壓進行程式化。在一些實施例中，第一鐵電記憶元件102a及第二鐵電記憶元件102b定義CAM單元102。在此
種實施例中的一些實施例中，第一字元線WL1,1及第二字元線WL1,1’被進一步配置成向CAM單元102提供差分信號。在進一步的實施例中，第一字元線WL1,1及第二字元線WL1,1’被配置成施加資料信號以對CAM單元102的資料狀態進行程式化。在一些實施例中，第一字元線WL1,1及第二字元線WL1,1’被配置成分別向第一鐵電記憶元件102a及第二鐵電記憶元件102b提供單端信號。
第一鐵電層406a沿第一字元線WL1,1的內側壁設置。第二鐵電層406b沿第二字元線WL1,1’的內側壁設置。在一些實施例中，鐵電層406a、406b具有可對應於所儲存的資料狀態的非揮發性剩餘極化(non-volatile remanent polarization)。在一些實施例中，第一鐵電層406a被配置成儲存第一鐵電記憶元件102a的資料狀態，且第二鐵電層406b被配置成儲存第二鐵電記憶元件102b的資料狀態。在其中第一鐵電記憶元件102a及第二鐵電記憶元件102b定義CAM單元102的實施例中，CAM單元102的資料狀態相依於第一鐵電記憶元件102a的資料狀態及第二鐵電記憶元件102b的資料狀態。
第一通道層408a沿第一鐵電層406a的內側壁設置。第二通道層408b沿第二鐵電層406b的內側壁設置。源極線SL2,1夾在第一通道層408a與第二通道層408b之間，且被配置成如果搜索查詢不匹配第一鐵電記憶元件102a和/或第二鐵電記憶元件102b的資料狀態，則向匹配線ML2,1提供輸出信號。匹配線ML2,1也夾在第一通道層408a與第二通道層408b之間，且被配置成斷言匹配信號。內絕緣層410夾在匹配線ML2,1與源極線SL2,1之間，且在其間提供電隔離。
隔離結構412沿匹配線ML2,1的背離內絕緣層410的側壁及源極線SL2,1的背離內絕緣層410的側壁設置。隔離結構412在垂直於第一方向的第二方向上提供鐵電記憶元件之間的隔離。在一些實施例中，隔離結構412接觸第一通道層408a的相對表面及第二通道層408b的相對表面。在一些實施例中，鐵電層406a、406b在第二方向上連續延伸。
在一些實施例中，鐵電層406a、406b可各自具有範圍介於大約1奈米到大約20奈米、大約1奈米到大約15奈米、大約15奈米到大約20奈米或者為一些其他適合的值的厚度T1。在一些實施例中，如果厚度T1過小(例如，小於大約1奈米)，則鐵電層406a、406b可能具有過低的剩餘極化，以至於無法有效地儲存資料。在一些實施例中，如果厚度T1過大(例如，大於大約20奈米)，則鐵電層406a、406b的正交相可能具有不穩定的鐵電性，進而使得鐵電層406a、406b具有過低的剩餘極化，以至於無法有效地儲存資料。
在一些實施例中，通道層408a、408b可各自具有範圍介於大約1奈米到大約20奈米、大約1奈米到大約5奈米、大約5奈米到大約20奈米或者為一些其他適合的值的厚度T2。在一些實施例中，如果厚度T2過小(例如，小於大約1奈米)，則通道層408a、408b可能不能夠在操作期間有效地進行傳導。在一些實施例中，如果厚度T2過大(例如，大於大約20奈米)，則鐵電記憶元件102a、102b的閘極電容可能不夠大，從而導致短通道效應(short channel effect)及差的通道控制。
圖5A示出包括圖4所示鐵電記憶元件102a、102b的記憶體裝置500的一些實施例的俯視圖。在一些實施例中，第一CAM單元1021,2,1如針對圖4所示記憶體裝置400所述。在一些實施例中，第一CAM單元1021,2,1在操作上相似於圖1所示CAM單元102。在一些實施例中，鐵電記憶元件102a、102b在第一方向上彼此相鄰。在一些實施例中，隔離結構412在與第一方向正交的第二方向上將第一CAM單元1021,2,1與所述一個或多個CAM單元側向分開，從而定義第一CAM單元行。在一些實施例中，第一字元線WL1,1及第二字元線WL1,1’可在第二方向上側向延伸，進而使得所述一個或多個CAM單元的鐵電記憶元件的閘極包括第一字元線WL1,1及第二字元線WL1,1’。在一些實施例中，記憶體裝置500還包括第二CAM單元行，所述第二CAM單元行在結構上相似於第一CAM單元行，且通過外絕緣結構404與第一CAM單元行分開。第二CAM單元行的鐵電記憶元件的閘極通過第三字元線WL1,2及第四字元線WL1,2’耦合在一起。在一些實施例中，記憶體裝置500還包括第三CAM單元行，所述第三CAM單元行在結構上相似於第一CAM單元行，且通過外絕緣結構404與第二CAM單元行分開。第三CAM單元行的鐵電記憶元件的閘極通過第五字元線WL1,3及第六字元線WL1,3’耦合在一起。記憶體裝置500的各CAM單元包括在與第一方向及第二方向正交的第三方向上延伸的匹配線及源極線，進而使得記憶體裝置500包括多個匹配線ML1,1、ML1,2、ML1,3、ML2,1、ML2,2、ML2,3及多個源極線SL2,1、SL2,2、SL2,3、SL3,1、SL3,2、SL3,3。
在替代實施例中，第一CAM單元1021,2,1可改為僅包括第一鐵電記憶元件102a，進而使得第一字元線WL1,1被配置成向第一鐵電記憶元件102a的閘極提供單端信號。在此種替代實施例中的一些替代實施例中，第二CAM單元包括第二鐵電記憶元件102b，且第二字元線WL1,1’被配置成向第二鐵電記憶元件102b的閘極提供單端信號。
在一些實施例中，隔離結構412可為或以其他方式包含例如碳氧化矽、碳氮氧化矽、氧化鋁、二氧化鉿、氧化鑭、一些其他適合的摻雜氧化物的材料或金屬氧化物材料、或者一些其他適合的材料。在一些實施例中，隔離結構412包含與內絕緣層410的材料不同的材料。在一些實施例中，內絕緣層410及外絕緣結構404可為或以其他方式包含例如氧化物或一些其他適合的材料。在一些實施例中，第一通道層408a及第二通道層408b可為或以其他方式包含例如氧化銦鎵鋅、氧化銦鋅、氧化銦錫、氧化銦鎢、氧化鋅錫、氧化鋅、氧化鎵、氧化錫或一些其他適合的氧化物半導體材料。在一些實施例中，第一鐵電層406a及第二鐵電層406b可為或以其他方式包含例如鐵電材料(氧化鉿鋯、氧化鉿或一些其他適合的鐵電材料)。在一些實施例中，鐵電材料可進一步摻雜有鑭、鈰、矽、鋁或一些其他適合的材料以改善鐵電性。在一些實施例中，第一字元線WL1,1、第二字元線WL1,1’、第三字元線WL1,2、第四字元線WL1,2’、第五字元線WL1,3及第六字元線WL1,3’是傳導性的，且可為或以其他方式包含例如鎢、氮化鈦、鋁銅或一些其他適合的材料。在一些實施例中，所述多個匹配線
ML1,1、ML1,2、ML1,3、ML2,1、ML2,2、ML2,3及所述多個源極線SL2,1、SL2,2、SL2,3、SL3,1、SL3,2、SL3,3是傳導性的，且可為或以其他方式包含氮化鈦、鎢、釕或一些其他適合的材料。剖視圖500A可沿圖5B及圖5C所示的線A截取。
圖5B到圖5C示出圖5A所示記憶體裝置500的一些實施例的三維(3D)圖。
如由圖5B所示3D圖示出，在一些實施例中，記憶體裝置500包括上覆在半導體基底502上的多個字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6。所述多個字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6在第一方向上彼此側向分開。各字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6包括在與第一方向正交的第二方向上延伸的多個字元線。舉例來說，第一字元線堆疊ST1包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,1、WL2,1、WL3,1及WL4,1。第二字元線堆疊ST2包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,1’、WL2,1’、WL3,1’、WL4,1’。第三字元線堆疊ST3包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,2、WL2,2、WL3,2、WL4,2。第四字元線堆疊ST4包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,2’、WL2,2’、WL3,2’、WL4,2’。第五字元線堆疊ST5包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,3、WL2,3、WL3,3、WL4,3。第六字元線堆疊ST6包括通過外絕緣結構404的部分彼此分開的多個字元線WL1,3’、WL2,3’、WL3,3’、WL4,3’。在一些實施例中，對於如圖5A中所述的耦合到第一鐵電記
憶元件的字元線，所述多個字元線中的字元線被標記為WL列，頁，或者對於如圖5A中所述的耦合到第二鐵電記憶元件的字元線，所述多個字元線中的字元線被標記為WLL列，頁’。具有相同列值的字元線設置在同一列(例如，列1、列2、列3、列4)處，且具有相同頁值的字元線設置在同一頁(例如，圖5C所示頁504a、504b、504c)中。在一些實施例中，半導體基底502包括互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置，進而使得記憶體裝置500包括陣列下CMOS(CMOS under array，CuA)以改善密度。
鐵電層406a、406b沿所述多個字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6的相對的側壁設置。通道層408a、408b分別沿鐵電層406a、406b的相對側壁設置。內絕緣層410設置在通道層408a、408b的各相對的側壁之間。多個匹配線及多個源極線在與第一方向及第二方向正交的第三方向上延伸，且設置在內絕緣層410的相對的側上。在一些實施例中，所述多個匹配線的匹配線及所述多個源極線的源極線分別被標記為ML行，頁及SL行，頁。具有相同行值的匹配線和/或源極線設置在同一行(例如，行1、行2、行3)處。具有相同頁值的匹配線和/或搜索線設置在同一頁(例如，圖5C所示頁504a、504b、504c)中。所述多個匹配線的各匹配線與所述多個源極的對應源極線通過內絕緣層410在第二方向上彼此側向分開。儘管所述多個匹配線中的一些匹配線被示出為不具有對應的源極線，然而應理解，所述多個匹配線中的各匹配線將具有對應的源極線。儘管所
述多個源極線中的一些源極線被示出為不具有對應的匹配線，然而應理解，所述多個源極線中的各源極線將具有對應的匹配線。隔離結構412設置在鐵電層406a、406b的各相對的側壁之間。在一些實施例中，所述多個字元線的內側壁是平坦的(例如，由於刻蝕工藝而不彎曲)，以使通道層408a、408b及鐵電層406a、406b保持平坦，從而改善性能。
在一些實施例中，半導體基底502可為或以其他方式包括例如塊狀矽基底、塊狀鍺基底、III-V族基底或一些其他適合的半導體基底。在一些實施例中，所述多個字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6的各字元線是傳導性的，且可為或以其他方式包含例如鎢、氮化鈦、鋁、銅或一些其他適合的材料。在一些實施例中，如圖1中所述的字元線驅動器104及圖2所示字元線驅動器204設置在半導體基底502中，且位元於所述多個字元線堆疊ST1、ST2、ST3、ST4、ST5、ST6下方。
如由圖5C所示3D圖示出，記憶體裝置500包括多個CAM單元。在一些實施例中，CAM單元可在結構上相似於圖5A中所述的CAM單元1021,2,1，且在操作上相似於如圖1中所述的CAM單元102。所述多個CAM單元被分成多個CAM單元列。在一些實施例中，兩個或更多個CAM單元可彼此垂直堆疊。所述多個記憶體細胞被進一步分成第一CAM單元頁504a(例如，頁1)、第二CAM單元頁504b(例如，頁2)及第三CAM單元頁504c(例如，頁3)，所述第一頁、所述第二頁及所述第三頁在第一方向上彼此分開且在與
第一方向正交的第二方向上側向延伸。CAM單元102排列成多個列(例如，列1、列2、列3、列4)及多個行(例如，行1、行2、行3)。所述多個CAM單元102中的各別CAM單元被標記為102列，行，頁。舉例來說，第一CAM單元頁504a對應於頁值1，第二CAM單元頁504b對應於頁值2，且第三CAM單元頁504c對應於頁值3。
在所述多個列中的第一列內，第一CAM單元頁504a包括第一多個第一列CAM單元1021,1,1、1021,2,1、1021,3,1，第二CAM單元頁504b包括第二多個第一列CAM單元1021,1,2、1021,2,2、1021,3,2，且第三CAM單元頁504c包括第三多個第一列CAM單元1021,1,3、1021,2,3、1021,3,3。在一些實施例中，第一列是所述多個列中的最頂列。所述多個列中的第二列在第一列之下，且實質上相似於第一列。在一些實施例中，第二列可包括例如第一多個第二列CAM單元1022,1,1、第二多個第二列CAM單元1022,1,2以及第三多個第二列CAM單元1022,1,3、1022,2,3、1022,3,3。所述多個列中的第三列在第二列之下，且實質上相似於第一列。在一些實施例中，第三列可包括例如第一多個第三列CAM單元1023,1,1、第二多個第三列CAM單元1023,1,2以及第三多個第三列CAM單元1023,1,3、1023,2,3、1023,3,3。所述多個垂直堆疊層中的第四層在第四列之下，且實質上相似於第一列。在一些實施例中，第四列可包括例如第一多個第四列CAM單元1024,1,1，第二多個第四列CAM單元1024,1,2，以及第三多個第四列CAM單元1024,1,3、1024,2,3、1024,3,3。儘管所述多個CAM單元被示出為包括大約24個CAM單元，然而應理解，存在不可見的其他相
似的CAM單元。
在一些替代實施例中，所述多個CAM單元可在操作上相似於圖2所示鐵電記憶元件102a、102b。在此種替代實施例中的一些替代實施例中，所述多個CAM單元的各CAM單元改為包括單個鐵電記憶元件，進而使得所述多個字元線中的一字元線被配置成向所述單個鐵電記憶元件的閘極提供單端信號。在此種替代實施例中的一些替代實施例中，CAM單元頁504a、504b、504c改為包括在第一方向上彼此相鄰的CAM單元對。
據此，在一些實施例中，本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括排列成列及行且被配置成分別儲存多個資料狀態的多個內容可定址記憶體(CAM)單元。所述多個CAM單元中的一CAM單元包括：第一鐵電記憶元件；多個字元線，沿所述列延伸，且被配置成向所述多個CAM單元提供搜索查詢，以用於搜索查詢與所述多個CAM單元的資料狀態之間的逐位元比較；以及多個匹配線，沿所述行延伸，且被配置成分別從各CAM單元行輸出多個匹配信號。行的匹配信號在所述行的各CAM單元的資料狀態匹配搜索查詢的對應位元時被斷言，且在所述行的各CAM單元的資料狀態不同於搜索查詢的對應位元時被解除斷言。
在一些實施例中，所述第一鐵電記憶元件包括：第一閘極，耦合到所述多個字元線中的第一字元線；第一源極，耦合到源極線；以及第一汲極，耦合到所述多個匹配線中的一匹配線。在一些實施例中，所述第一字元線被配置成向所述內容可定址記憶體單元提供單端
信號。在一些實施例中，所述內容可定址記憶體單元還包括第二鐵電記憶元件，所述第二鐵電記憶元件包括：第二閘極，耦合到所述多個字元線中的第二字元線；第二源極，耦合到所述源極線；以及第二汲極，耦合到所述匹配線。在一些實施例中，所述第一字元線及所述第二字元線各自被配置成向所述內容可定址記憶體單元提供差分信號。在一些實施例中，所述的記憶體裝置還包括：字元線驅動器，耦合到所述多個字元線，且被配置成經由所述多個字元線向所述多個內容可定址記憶體單元提供所述搜索查詢。在一些實施例中，所述多個內容可定址記憶體單元中的各內容可定址記憶體單元包括不多於兩個電晶體。在一些實施例中，所述的記憶體裝置還包括：解碼器，耦合到所述多個匹配線，且被配置成輸出匹配所述搜索查詢的內容可定址記憶體單元行的位址。在一些實施例中，當內容可定址記憶體單元行不逐位元匹配所述搜索查詢時，從所述內容可定址記憶體單元行的一個或多個內容可定址記憶體單元向與所述內容可定址記憶體單元行對應的匹配線提供輸出信號。
在其他實施例中，本發明實施例涉及一種記憶體裝置，所述記憶體裝置包括：半導體基底；第一字元線，在半導體基底之上設置在第一高度處；第二字元線，在半導體基底之上設置在第一高度處，且在第一方向上與第一字元線側向間隔開，第一字元線及第二字元線在與第一方向正交的第二方向上延伸，進而使得第二字元線具有最靠近第一字元線的第一內側壁的第二內側壁；匹配線，設置在第一字元線與第二字元線之間，且在與第一方向和第二方向二者正交的第三方
向上延伸；第一鐵電層，沿第一字元線的第一內側壁設置；第一通道層，設置在第一鐵電層與匹配線之間；第二鐵電層，沿第二字元線的第二內側壁設置；以及第二通道層，設置在第一鐵電層與匹配線之間。
在一些實施例中，所述匹配線被配置成當所述記憶體裝置的資料狀態匹配搜索查詢的位元時輸出匹配信號，其中所述記憶體裝置的所述資料狀態相依於第一鐵電記憶元件及第二鐵電記憶元件的閾值電壓，其中所述第一字元線及所述第二字元線被配置成施加資料信號以對所述記憶體裝置的所述資料狀態進行程式化，並向所述記憶體裝置提供所述搜索查詢的所述位元，以用於所述搜索查詢的所述位元與所述記憶體裝置的所述資料狀態的逐位元比較。在一些實施例中，所述的記憶體裝置還包括：源極線，夾在所述第一通道層與所述第二通道層之間，且被配置成當所述記憶體裝置的所述資料狀態不匹配所述搜索查詢的所述位元時向所述匹配線提供輸出信號；以及內絕緣層，將所述源極線與所述匹配線分開。在一些實施例中，所述第一鐵電記憶元件具有第一閾值電壓，且所述第二鐵電記憶元件具有第二閾值電壓，其中所述第一閾值電壓小於所述第二閾值電壓。在一些實施例中，字元線驅動器耦合到所述第一字元線及所述第二字元線，且被配置成：向所述第二字元線施加第一搜索電壓且向所述第一字元線施加第二搜索電壓，以搜索所述記憶體裝置的第一資料狀態；或者向所述第一字元線施加所述第一搜索電壓且向所述第二字元線施加所述第二搜索電壓，以搜索所述記憶體裝置的第二資料狀態，其中所述第一搜索電壓小於所述第二閾值電壓，且其中所述第二搜索電壓在所述第一閾值電
壓與所述第二閾值電壓之間。在一些實施例中，所述第一通道層及所述第二通道層包含氧化物半導體材料。
在又一些其他實施例中，本發明實施例涉及一種用於搜索記憶體裝置的方法，所述方法包括：向字元線驅動器提供搜索查詢；由字元線驅動器向多個內容可定址記憶體(CAM)單元提供搜索查詢，以用於搜索查詢與所述多個CAM單元的資料狀態之間的逐位元比較；以及由解碼器輸出所述多個行中具有分別匹配搜索查詢的位元的資料狀態的行的位址。所述多個CAM單元包括多個CAM單元行，其中所述多個CAM單元行中的每一行包括通過匹配線耦合在一起的第一數目個所述多個CAM單元。第二數目個所述多個CAM單元包括通過第一字元線耦合在一起的第一鐵電記憶元件。第二數目等於所述多個CAM單元行中的行數目。
在一些實施例中，所述第二數目個所述多個內容可定址記憶體單元還包括通過第二字元線耦合在一起的第二鐵電記憶元件，且其中向所述多個內容可定址記憶體單元提供所述搜索查詢包括：向所述第二字元線施加第一搜索電壓且向所述第一字元線施加第二搜索電壓，以搜索所述第二數目個所述多個內容可定址記憶體單元的第一資料狀態；或者向所述第一字元線施加所述第一搜索電壓且向所述第二字元線施加所述第二搜索電壓，以搜索所述第二數目個所述多個內容可定址記憶體單元的第二資料狀態。在一些實施例中，所述多個內容可定址記憶體單元的資料狀態是基於所述第一鐵電記憶元件及所述第二鐵電記憶元件的閾值電壓，其中所述第一鐵電記憶元件及所述第二
鐵電記憶元件能夠具有第一閾值電壓或第二閾值電壓，其中所述第一閾值電壓小於所述第二閾值電壓，其中所述第一搜索電壓小於所述第一閾值電壓，且其中所述第二搜索電壓在所述第一閾值電壓與所述第二閾值電壓之間。在一些實施例中，所述第一數目等於所述搜索查詢中的位元數目。在一些實施例中，所述多個內容可定址記憶體單元行中的一行的匹配信號在所述行的各內容可定址記憶體單元的所述資料狀態匹配所述搜索查詢的對應位元時被斷言，且在所述行的各內容可定址記憶體單元的所述資料狀態不同於所述搜索查詢的所述對應位元時被解除斷言。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
400:記憶體裝置
102:內容可定址記憶體(CAM)單元
102a:第一鐵電記憶元件
102b:第二鐵電記憶元件
404:外絕緣結構
406a:第一鐵電層
406b:第二鐵電層
408a:第一通道層
408b:第二通道層
410:內絕緣層
412:隔離結構
ML2,1:匹配線
SL2,1:源極線
T1,T2:厚度
WL1,1:第一字元線
WL1,1’:第二字元線
Claims (7)
- 一種記憶體裝置，包括：多個內容可定址記憶體(CAM)單元，排列成多個列、多個行及多個頁，且被配置成分別儲存多個資料狀態，所述多個內容可定址記憶體單元中的一內容可定址記憶體單元包括第一鐵電記憶元件，其中所述第一鐵電記憶元件對應於一個列、一個行及一個頁的交叉點，且其中所述列及所述行的各所述內容可定址記憶體單元位於第一平面，所述列及所述頁的各所述內容可定址記憶體單元位於正交於所述第一平面的第二平面，所述行及所述頁的各所述內容可定址記憶體單元位於正交於所述第一平面及所述第二平面的第三平面；多個字元線，沿所述多個列延伸且沿所述第一平面延伸或平行於所述第一平面，且被配置成向所述多個內容可定址記憶體單元提供搜索查詢，以用於所述搜索查詢與所述多個內容可定址記憶體單元的所述多個資料狀態之間的逐位元比較；以及多個匹配線，沿所述多個行延伸且沿所述第一平面延伸或平行於所述第一平面，且被配置成分別從各內容可定址記憶體單元行輸出多個匹配信號，其中一行的匹配信號在所述行的各內容可定址記憶體單元的所述多個資料狀態匹配所述搜索查詢的對應位元時被斷言，且在所述行的各內容可定址記憶體單元的所述多個資料狀態不同於所述搜索查詢的所述對應位元時被解除斷言。
- 如請求項1所述的記憶體裝置，其中所述第一鐵電記憶元件包括： 第一閘極，耦合到所述多個字元線中的第一字元線；第一源極，耦合到源極線；以及第一汲極，耦合到所述多個匹配線中的一匹配線。
- 如請求項2所述的記憶體裝置，其中所述第一字元線被配置成向所述內容可定址記憶體單元提供單端信號。
- 如請求項2所述的記憶體裝置，其中所述內容可定址記憶體單元還包括第二鐵電記憶元件，所述第二鐵電記憶元件包括：第二閘極，耦合到所述多個字元線中的第二字元線；第二源極，耦合到所述源極線；以及第二汲極，耦合到所述匹配線，其中所述第一字元線及所述第二字元線各自被配置成向所述內容可定址記憶體單元提供差分信號。
- 如請求項1所述的記憶體裝置，還包括：字元線驅動器，耦合到所述多個字元線，且被配置成經由所述多個字元線向所述多個內容可定址記憶體單元提供所述搜索查詢，其中所述多個內容可定址記憶體單元中的各內容可定址記憶體單元包括不多於兩個電晶體，所述的記憶體裝置還包括：解碼器，耦合到所述多個匹配線，且被配置成輸出匹配所述搜索查詢的內容可定址記憶體單元行的位址，其中當內容可定址記憶體單元行不逐位元匹配所述搜索查詢時，從所述內容可定址記憶體單元行的一個或多個內容可定址記憶體單元向與所述內容可定址記憶體單元行對應的匹配線提供輸出信號。
- 一種用於搜索記憶體裝置的方法，包括： 向字元線驅動器提供搜索查詢；由所述字元線驅動器向排列成多個列、多個行及多個頁的多個內容可定址記憶體(CAM)單元提供所述搜索查詢，以用於所述搜索查詢與所述多個內容可定址記憶體單元的資料狀態之間的逐位元比較，其中所述多個內容可定址記憶體單元包括多個內容可定址記憶體單元行，其中所述多個內容可定址記憶體單元行中的每一行包括通過匹配線耦合在一起的第一數目個所述多個內容可定址記憶體單元；以及由解碼器輸出所述多個內容可定址記憶體單元行中具有分別匹配所述搜索查詢的位元的資料狀態的行的位址，其中第二數目個所述多個內容可定址記憶體單元包括通過第一字元線耦合在一起的第一鐵電記憶元件，其中所述第二數目等於所述多個內容可定址記憶體單元行中的行數目，其中所述第一鐵電記憶元件對應於一個列、一個行及一個頁的交叉點，且其中所述列及所述行的各所述內容可定址記憶體單元位於第一平面，所述列及所述頁的各所述內容可定址記憶體單元位於正交於所述第一平面的第二平面，所述行及所述頁的各所述內容可定址記憶體單元位於正交於所述第一平面及所述第二平面的第三平面，且其中所述第一字元線沿所述第一平面延伸或平行於所述第一平面，所述匹配線沿所述第一平面延伸或平行於所述第一平面。
- 如請求項6所述的方法，其中所述第二數目個所述多個內容可定址記憶體單元還包括通過第二字元線耦合在一起的第二鐵電 記憶元件，且其中向所述多個內容可定址記憶體單元提供所述搜索查詢包括：向所述第二字元線施加第一搜索電壓且向所述第一字元線施加第二搜索電壓，以搜索所述第二數目個所述多個內容可定址記憶體單元的第一資料狀態；或者向所述第一字元線施加所述第一搜索電壓且向所述第二字元線施加所述第二搜索電壓，以搜索所述第二數目個所述多個內容可定址記憶體單元的第二資料狀態，其中所述多個內容可定址記憶體單元的資料狀態是基於所述第一鐵電記憶元件及所述第二鐵電記憶元件的閾值電壓，其中所述第一鐵電記憶元件及所述第二鐵電記憶元件能夠具有第一閾值電壓或第二閾值電壓，其中所述第一閾值電壓小於所述第二閾值電壓，其中所述第一搜索電壓小於所述第一閾值電壓，且其中所述第二搜索電壓在所述第一閾值電壓與所述第二閾值電壓之間，其中所述第一數目等於所述搜索查詢中的位元數目，其中所述多個內容可定址記憶體單元行中的一行的匹配信號在所述行的各內容可定址記憶體單元的所述資料狀態匹配所述搜索查詢的對應位元時被斷言，且在所述行的各內容可定址記憶體單元的所述資料狀態不同於所述搜索查詢的所述對應位元時被解除斷言。
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| US20190325963A1 (en) | 2018-04-23 | 2019-10-24 | Ferroelectric Memory Gmbh | Ternary memory cell and ternary memory cell arrangement |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190325963A1 (en) | 2018-04-23 | 2019-10-24 | Ferroelectric Memory Gmbh | Ternary memory cell and ternary memory cell arrangement |
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