TWI835376B - 半導體裝置及形成屏蔽結構的方法 - Google Patents

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Abstract

本揭露提供一種半導體裝置及一種形成屏蔽結構的方法。半導體裝置包括基底、多個屏蔽結構以及多個閘極結構。屏蔽結構設置在基底的胞元區中且自基底的第一表面延伸至基底中。相鄰的兩個屏蔽結構在胞元區中界定具有第一導電型的漂移區。漂移區在鄰近屏蔽結構的側壁形成有基體區。基體區在鄰近屏蔽結構的側壁形成有摻雜區。基體區具有不同於第一導電型的第二導電型。摻雜區具有第一導電型。閘極結構設置在所述漂移區上且各自包括與基體區重疊的部分。通道形成於基體區的與閘極結構重疊的部分中，且通道在平行於基底的第一表面的方向上延伸。屏蔽結構中的每一者包括第一導電圖案、第一介電襯裡以及介電圖案。第一介電襯裡環繞第一導電圖案，且介電圖案設置在第一導電圖案以及第一介電襯裡上。

Description

半導體裝置及形成屏蔽結構的方法
本發明是有關於一種半導體裝置及一種形成屏蔽結構的方法。
功率金屬氧化物半導體場效電晶體（metal oxide semiconductor field Effect transistor，MOSFET）是一種常應用於類和/或數位電路的功率元件，其可設計為在低壓（例如約10伏特）下或是在高壓（例如約200伏特）下工作。一般而言，垂直式功率MOSFET可作為在低壓下工作的功率MOSFET，其可包括溝渠式功率MOSFET（trench gate power MOSFET，或稱為UMOSFET）或是分離式閘極功率MOSFET（split gate power MOSFET）等。
在垂直式功率MOSFET中，決定閘極與汲極之間的電荷量（Qgd）的區域一般是受到蝕刻製程的控制，亦即，Qgd的穩定性是藉由蝕刻來控制的。然而，在元件尺寸不斷縮小的趨勢下，已難以藉由控制蝕刻條件來使功率MOSFET的Qgd具有良好的穩定性。
本發明提供一種半導體裝置及形成屏蔽結構的方法，其中通道設計為形成於基體區的與閘極結構重疊的部分中且在平行於基底的第一表面的方向上延伸，如此一來，決定閘極與汲極之間的電荷量（Qgd）的區域可藉由微影製程來控制，使得半導體裝置的Qgd具有良好的穩定性。
本發明一實施例提供一種半導體裝置，其包括基底、多個屏蔽結構以及多個閘極結構。基底包括胞元區以及與胞元區鄰接的連接區。屏蔽結構設置在胞元區中且自基底的第一表面延伸至基底中。相鄰的兩個屏蔽結構在胞元區中界定具有第一導電型的漂移區。漂移區在鄰近屏蔽結構的側壁形成有基體區。基體區在鄰近屏蔽結構的側壁形成有摻雜區。基體區具有不同於第一導電型的第二導電型，而摻雜區具有第一導電型。閘極結構設置在漂移區上且各自包括與基體區重疊的部分。通道形成於基體區的與閘極結構重疊的部分中，且通道在平行於基底的第一表面的方向上延伸。屏蔽結構中的每一者包括第一導電圖案、第一介電襯裡以及介電圖案。第一介電襯裡環繞第一導電圖案。介電圖案設置在第一導電圖案以及第一介電襯裡上。
在一些實施例中，半導體裝置更包括絕緣層、源極層以及汲極層。絕緣層設置在基底的第一表面上且覆蓋多個閘極結構。源極層設置在絕緣層上且與屏蔽結構電性連接。汲極層設置在基底的與第一表面相對的第二表面上。
在一些實施例中，源極層包括延伸至絕緣層中的一部分。源極層的所述部分與屏蔽結構的介電圖案接觸。
在一些實施例中，第一導電圖案與源極層的所述部分被設置在兩者之間的介電圖案間隔開來。
在一些實施例中，半導體裝置更包括多個導電結構以及配線結構。導電結構設置在連接區中且自基底的第一表面延伸至基底中。導電結構中的每一者包括第二導電圖案以及第二介電襯裡，且第二介電襯裡環繞第二導電圖案。配線結構設置在導電結構上且將導電結構電性連接至源極層。
在一些實施例中，設置在胞元區中的屏蔽結構通過設置在連接區中的導電結構與源極層電性連接。
在一些實施例中，第一導電圖案以及第二導電圖案彼此連接形成連續的導電層。
在一些實施例中，第一介電襯裡以及第二介電襯裡彼此連接形成連續的介電襯裡層。
在一些實施例中，配線結構包括設置在絕緣層上的配線層以及自配線層延伸至絕緣層中的通孔，且通孔與第二導電圖案直接接觸。
本發明一實施例提供一種形成屏蔽結構的方法，其包括以下步驟：提供基底，其中基底包括胞元區以及與胞元區鄰接的連接區；在基底中形成自胞元區延伸至連接區的多個溝渠；在胞元區和連接區的溝渠中分別形成第一介電襯裡以及第二介電襯裡，其中第一介電襯裡的頂表面的水平高度低於基底的頂表面的水平高度，且第二介電襯裡的頂表面的水平高度約等於基底的頂表面的所述水平高度；在第一介電襯裡和第二介電襯裡上分別形成第一導電圖案和第二導電圖案，其中第一導電圖案的頂表面的水平高度低於基底的頂表面的水平高度，且第二導電圖案的頂表面的水平高度約等於基底的頂表面的水平高度；以及於第一導電圖案和第一介電襯裡上形成介電圖案。
在一些實施例中，形成第一介電襯裡、第二介電襯裡、第一導電圖案和第二導電圖案的步驟包括：在形成溝渠之後，於基底上形成介電材料層，其中介電材料層共形地形成於胞元區和連接區的溝渠中；於溝渠中的介電材料層上形成導電材料層；於連接區上形成罩幕圖案以覆蓋連接區的導電材料層；以罩幕圖案為罩幕，移除胞元區的溝渠中的導電材料層的一部分，以形成第一導電圖案；移除罩幕圖案；移除介電材料層的位於基底的頂表面上方的一部分以及位於第一導電圖案的頂表面上方的一部分，以形成第一介電襯裡和第二介電襯裡；以及移除導電材料層的位於連接區的溝渠中的基底的頂表面上方的一部分，以形成第二導電圖案。
在一些實施例中，介電圖案的頂表面的水平高度約等於基底的頂表面的水平高度。
在一些實施例中，介電圖案未形成於第二導電圖案和第二介電襯裡上。
基於上述，在上述半導體裝置及形成屏蔽結構的方法中，通道設計為形成於基體區的與閘極結構重疊的部分中且在平行於基底的第一表面的方向上延伸，如此一來，決定閘極與汲極之間的電荷量（Qgd）的區域可藉由微影製程來控制，使得半導體裝置的Qgd具有良好的穩定性。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1為本發明一實施例的半導體裝置的剖面示意圖。圖2A到圖2F是本發明一實施例的形成屏蔽結構的方法的剖面示意圖。圖3為圖2F在一實施例的上視圖。
請參照圖1，半導體裝置10包括基底100、多個屏蔽結構110a以及多個閘極結構GE1、GE2。
基底100包括胞元區CR以及與胞元區CR鄰接的連接區PR。基底100可包括經摻雜的半導體基底以及形成於半導體基底上的磊晶層。在一些實施例中，經摻雜的半導體基底和磊晶層可具有相同的導電類型（例如N型）。在一些實施例中，經摻雜的半導體基底可為N型重摻雜（N +）的矽基底。如此一來，在半導體裝置10為功率MOSFET的情況下，N型重摻雜（N +）的矽基底可作為功率MOSFET的汲極，但不以此為限。在另一些實施例中，半導體裝置10的汲極（即後續將提到的汲極層150）可設置在基底100的與第一表面100a相對的第二表面100b上。磊晶層可為N型輕摻雜（N -）的磊晶層，且其形成方式可包括對經摻雜的半導體基底進行磊晶生長（epitaxy growth）製程。
在一些實施例中，基底100可包括具有第一導電類型的漂移區102、具有第二導電類型的基體區104以及具有第一導電類型的摻雜區106。漂移區102可為基底100中包含N型輕摻雜（N -）的磊晶層的部分。基體區104可設置在漂移區102中的鄰近後續將提到之屏蔽結構110a的側壁處並鄰近基底100的第一表面100a。在一些實施例中，在形成後續將提到之屏蔽結構110a和導電結構110b之後，可藉由對基底100的第一表面100a上執行毯覆式（blanket）植入製程以於漂移區102中形基體區104。摻雜區106可設置在基體區104中鄰近屏蔽結構110a的所述側壁處。在一些實施例中，在形成後續將提到之屏蔽結構110a和、導電結構110b和閘極結構GE1、GE2之後，可藉由植入製程來於基體區104中形成摻雜區106。第一導電類型不同於第二導電類型。在一些實施例中，第一導電類型可為N型，而第二導電類型可為P型，但並不限於此。在另一些實施例中，第一導電類型可為P型，而第二導電類型可為N型。
屏蔽結構110a設置在胞元區CR中且自基底100的第一表面100a延伸至基底100中。相鄰的兩個屏蔽結構110a在胞元區CR中界定漂移區102，其中漂移區102在鄰近屏蔽結構110a的側壁處形成有基體區104，且基體區104在鄰近屏蔽結構110a的所述側壁處形成有摻雜區106。
在本實施例中，屏蔽結構110a中的每一者包括第一導電圖案112a、第一介電襯裡114a以及介電圖案116。第一介電襯裡114a環繞第一導電圖案112a。介電圖案116設置在第一導電圖案112a以及第一介電襯裡114a上。第一導電圖案112a可包括導電材料（例如經摻雜之多晶矽）。第一介電襯裡114a可包括介電材料（例如氧化物）。介電圖案116可包括介電材料（例如氧化物）。在一些實施例中，第一介電襯裡114a和介電圖案116可由相同的材料製成。在另一些實施例中，第一介電襯裡114a和介電圖案116可由不同的材料製成。
閘極結構GE1、GE2設置在漂移區102上且各自包括與基體區104重疊的部分。通道CH1、CH2形成於基體區104的與閘極結構GE1、GE2重疊的部分中，且在平行於基底100的第一表面100a的方向上延伸。如此一來，決定閘極與汲極之間的電荷量（Qgd）的區域（如圖1所示之區域Qgd）可藉由微影製程來控制，使得半導體裝置的Qgd具有良好的穩定性。閘極結構GE1、GE2可各自包括閘極、閘介電層以及閘極間隙壁。閘極可包括導電材料，例如經摻雜之多晶矽。閘介電層可包括如氧化物等的介電材料。閘極間隙壁可包括如氧化物、氮化物等的介電材料。在一些實施例中，半導體裝置10可包括設置在基底100的第一表面100a上的介電層120，其中閘極結構GE1、GE2可形成於介電層120上，且介電層120的與閘極結構GE1、GE2重疊的部分可作為閘極結構GE1、GE2的閘介電層。介電層120可包括如氧化矽等的介電材料。
在一些實施例中，半導體裝置10可包括設置在基底100的第一表面100a上且覆蓋閘極結構GE1、GE2的絕緣層130。在一些實施例中，絕緣層130設置在介電層120上。絕緣層130可包括絕緣材料（例如氧化物）。
在一些實施例中，半導體裝置10可包括設置在絕緣層130上且與屏蔽結構110a電性連接的源極層140。源極層140可包括導電材料，例如金屬材料（例如鋁或鎢）、導電金屬氮化物（例如WN、TiSiN、WSiN、TiN或TaN）或其組合。
在一些實施例中，半導體裝置10可包括設置在基底100的與第一表面100a相對的第二表面100b上的汲極層150。汲極層150可包括導電材料，例如金屬材料（例如鋁或鎢）、導電金屬氮化物（例如WN、TiSiN、WSiN、TiN或TaN）或其組合。
在一些實施例中，源極層140可包括延伸至絕緣層130中的一部分140a。源極層140的所述部分140a與屏蔽結構110a的介電圖案116接觸（例如直接接觸）。在一些實施例中，源極層140的一部分140a可為導電通孔（後稱為導電通孔140a）。導電通孔140a可與源極層140由不同製程步驟中形成。舉例而言，導電通孔140a可藉由在絕緣層130中形成暴露出介電圖案116的開孔，並接著在開孔中填入導電材料形成。源極層140可藉由化學氣相沉積或物理氣相沉積等沉積製程形成於絕緣層130上。
在一些實施例中，第一導電圖案112a與源極層140的所述部分140a被設置在兩者之間的介電圖案116間隔開來，如此可有助於改善閘極與源極之間的電荷量（Qgs）。
在一些實施例中，半導體裝置10可包括多個導電結構110b，其設置在連接區PR中且自基底100的第一表面100a延伸至基底100中。導電結構110b中的每一者包括第二導電圖案112b以及環繞第二導電圖案112b的第二介電襯裡114b。在一些實施例中，導電結構110b與屏蔽結構110a可具有不同的結構。舉例而言，如圖1所示，導電結構110b並未包括形成在第二導電圖案112b和第二介電襯裡114b上的介電圖案。在此實施例中，第二導電圖案112b和第二介電襯裡114b的頂表面的水平高度約等於基底100的頂表面（即第一表面100a）的水平高度，而第一導電圖案112a和第一介電襯裡114a的頂表面的水平高度低於基底100的頂表面（即第一表面100a）的水平高度。第二導電圖案112b可包括導電材料（例如經摻雜之多晶矽）。第二介電襯裡114b可包括介電材料（例如氧化物）。
在一些實施例中，設置在胞元區CR中的屏蔽結構110a可通過設置在連接區PR中的導電結構110b與源極層140電性連接。換句話說，屏蔽結構110a並非是通過與源極層140或與源極層140的一部分140a（在一些實施例中，其可稱為導電通孔140a）直接接觸來與源極層140電性連接。在一些實施例中，屏蔽結構110a的第一導電圖案112a以及導電結構110b的第二導電圖案112b可彼此連接形成連續的導電層（如圖3所示）。在一些實施例中，屏蔽結構110a的第一介電襯裡114a以及導電結構110b的第二介電襯裡114b可彼此連接形成連續的介電襯裡層（如圖3所示）。
在一些實施例中，半導體裝置10可包括配線結構142，其設置在導電結構110b上且將導電結構110b電性連接至源極層140。在一些實施例中，配線結構142可包括設置在絕緣層130上的配線層142a以及自配線層142a延伸至絕緣層130中的通孔142b。通孔142b可與第二導電圖案112b直接接觸。配線層142a與通孔142b可各自包括導電材料，例如金屬材料（例如鋁或鎢）、導電金屬氮化物（例如WN、TiSiN、WSiN、TiN或TaN）或其組合。
基於上述，半導體裝置10的通道CH1、CH2形成於基體區104的與閘極結構GE1、GE2重疊的部分中且在平行於基底100的第一表面100a的方向上延伸。如此一來，決定閘極與汲極之間的電荷量（Qgd）的區域（如圖1所示出之區域Qgd）可藉由微影製程來控制，使得半導體裝置的Qgd具有良好的穩定性。
以下，將藉由圖2A到圖2F來舉例說明屏蔽結構110a和導電結構110b的形成方法，但是圖1所示出之屏蔽結構110a和導電結構110b的形成方法並不以此為限。
首先，請參照圖2A，提供基底100。基底100包括胞元區CR以及與胞元區CR鄰接的連接區PR。接著，於基底100上形成硬罩幕圖案HM，以定義出後續欲形成之溝渠T的區域。接著，通過上述區域移除硬罩幕圖案HM所暴露出之基底100的一部分，以在基底100中形成自胞元區CR延伸至連接區PR的多個溝渠T（可參考圖3）。
接著，請參照圖2A和圖2B，在形成溝渠T之後，於基底100上形成介電材料層DL1。介電材料層DL1共形地形成於胞元區CR和連接區PR的所述溝渠中。而後，於胞元區CR和連接區PR的溝渠T中分別形成位於介電材料層DL1上的導電材料層Poly1和導電材料層Poly2。
然後，請參照圖2B和圖2C，於連接區PR上形成罩幕圖案PM以覆蓋連接區PR的導電材料層Poly2。在一些實施例中，罩幕圖案PM可為光阻圖案。之後，以罩幕圖案PM為罩幕，移除胞元區CR的溝渠T中的導電材料層Poly1的一部分，以形成第一導電圖案112a。
而後，請參照圖2C和圖2D，將罩幕圖案PM移除之後，移除介電材料層DL1的位於基底100的頂表面上方的一部分以及位於第一導電圖案112a的頂表面上方的一部分，以於胞元區CR中形成第一介電襯裡114a，並於連接區PR中形成第二介電襯裡114b。如圖2D所示，第一介電襯裡114a以及第二介電襯裡114b分別形成在胞元區CR和連接區PR的溝渠T中。第一介電襯裡114a的頂表面的水平高度低於基底100的頂表面（如圖1所示的第一表面100a）的水平高度，且第二介電襯裡114b的頂表面的水平高度約等於基底100的頂表面的水平高度。在一些實施例中，可採用濕蝕刻的方式移除介電材料層DL1的所述部分。
之後，移除導電材料層Poly2的位於連接區PR的溝渠T中的基底100的頂表面上方的一部分，以形成第二導電圖案112b。如圖2D所示，第一導電圖案112a以及第二導電圖案112b分別形成在第一介電襯裡114a和第二介電襯裡114b上。第一導電圖案112a的頂表面的水平高度低於基底100的頂表面（如圖1所示的第一表面100a）的水平高度，且第二導電圖案112b的頂表面的水平高度約等於基底100的頂表面的水平高度。
然後，請參照圖2E，於基底100的胞元區CR和連接區PR上形成介電材料層DL2。介電材料層DL2形成於第一導電圖案112a和第二導電圖案112b上以及第一介電襯裡114a和第二介電襯裡114b上，且介電材料層DL2填入胞元區CR的溝渠T中（如圖2A所示）。
接著，起參照圖2E和圖2F，移除介電材料層DL2的位於基底100的頂表面上方的部分，以於胞元區CR的溝渠T中形成介電圖案116。如此一來，包括第一導電圖案112a、第一介電襯裡114a和介電圖案116的屏蔽結構110a可形成於胞元區CR中，並且包括第二導電圖案112b和第二介電襯裡114b的導電結構110b可形成於連接區PR中。
在一些實施例中，介電圖案116的頂表面的水平高度約等於基底100的頂表面的水平高度。在一些實施例中，介電圖案116未形成於第二導電圖案112b和第二介電襯裡114b上。
綜上所述，在上述半導體裝置及形成屏蔽結構的方法中，通道設計為形成於基體區的與閘極結構重疊的部分中且在平行於基底的第一表面的方向上延伸，如此一來，決定閘極與汲極之間的電荷量（Qgd）的區域可藉由微影製程來控制，使得半導體裝置的Qgd具有良好的穩定性。。
10:半導體裝置 100:基底 100a:第一表面 100b:第二表面 102:漂移區 104:基體區 106:摻雜區 110a:屏蔽結構 110b:導電結構 112a:第一導電圖案 112b:第二導電圖案 114a:第一介電襯裡 114b:第二介電襯裡 116:介電圖案 120:介電層 130:絕緣層 140:源極層 140a:部分/導電通孔 142:配線結構 142a:配線層 142b:通孔 150:汲極層 CR:胞元區 CH1、CH2:通道 DL1、DL2:介電材料層 GE1、GE2:閘極結構 HM:硬罩幕圖案 PR:連接區 Poly1、Poly2:導電材料層 PM:罩幕圖案 Qgd:區域 T:溝渠
圖1為本發明一實施例的半導體裝置的剖面示意圖。 圖2A到圖2F是本發明一實施例的形成屏蔽結構的方法的剖面示意圖。 圖3為圖2F在一實施例的上視圖。
10:半導體裝置
100:基底
100a:第一表面
100b:第二表面
102:漂移區
104:基體區
106:摻雜區
110a:屏蔽結構
110b:導電結構
112a:第一導電圖案
112b:第二導電圖案
114a:第一介電襯裡
114b:第二介電襯裡
116:介電圖案
120:介電層
130:絕緣層
140:源極層
140a:部分/導電通孔
142:配線結構
142a:配線層
142b:通孔
150:汲極層
CR:胞元區
CH1、CH2:通道
GE1、GE2:閘極結構
PR:連接區
Qgd:區域

Claims (12)

  1. 一種半導體裝置，包括：基底，包括胞元區以及與所述胞元區鄰接的連接區；多個屏蔽結構，設置在所述胞元區中且自所述基底的第一表面延伸至所述基底中，其中相鄰的兩個屏蔽結構在所述胞元區中界定具有第一導電型的漂移區，其中所述漂移區在鄰近所述屏蔽結構的側壁形成有基體區，所述基體區在鄰近所述屏蔽結構的所述側壁形成有摻雜區，所述基體區具有不同於所述第一導電型的第二導電型，所述摻雜區具有所述第一導電型；多個閘極結構，設置在所述漂移區上且各自包括與所述基體區重疊的部分，其中通道形成於所述基體區的與所述閘極結構重疊的部分中，且所述通道在平行於所述基底的所述第一表面的方向上延伸；絕緣層，設置在所述基底的所述第一表面上且覆蓋多個所述閘極結構；源極層，設置在所述絕緣層上且與多個所述屏蔽結構電性連接；以及汲極層，設置在所述基底的與所述第一表面相對的第二表面上，其中多個所述屏蔽結構中的每一者包括第一導電圖案、第一介電襯裡以及介電圖案，所述第一介電襯裡環繞所述第一導電圖案，且所述介電圖案設置在所述第一導電圖案以及所述第一介電 襯裡上。
  2. 如請求項1所述的半導體裝置，其中所述源極層包括延伸至所述絕緣層中的一部分，所述源極層的所述部分與所述屏蔽結構的所述介電圖案接觸。
  3. 如請求項2所述的半導體裝置，其中所述第一導電圖案與所述源極層的所述部分被設置在兩者之間的所述介電圖案間隔開來。
  4. 如請求項1所述的半導體裝置，更包括：多個導電結構，設置在所述連接區中且自所述基底的第一表面延伸至所述基底中，其中多個所述導電結構中的每一者包括第二導電圖案以及第二介電襯裡，所述第二介電襯裡環繞所述第二導電圖案；以及配線結構，設置在多個所述導電結構上且將多個所述導電結構電性連接至所述源極層。
  5. 如請求項4所述的半導體裝置，其中所述設置在所述胞元區中的所述屏蔽結構通過設置在所述連接區中的所述導電結構與所述源極層電性連接。
  6. 如請求項4所述的半導體裝置，其中所述第一導電圖案以及所述第二導電圖案彼此連接形成連續的導電層。
  7. 如請求項4所述的半導體裝置，其中所述第一介電襯裡以及所述第二介電襯裡彼此連接形成連續的介電襯裡層。
  8. 如請求項4所述的半導體裝置，其中所述配線結構包括設置在所述絕緣層上的配線層以及自所述配線層延伸至所述絕緣層中的通孔，且所述通孔與所述第二導電圖案直接接觸。
  9. 一種形成屏蔽結構的方法，包括：提供基底，所述基底包括胞元區以及與所述胞元區鄰接的連接區；在所述基底中形成自所述胞元區延伸至所述連接區的多個溝渠；在所述胞元區和所述連接區的所述溝渠中分別形成第一介電襯裡以及第二介電襯裡，其中所述第一介電襯裡的頂表面的水平高度低於所述基底的頂表面的水平高度，且所述第二介電襯裡的頂表面的水平高度約等於所述基底的所述頂表面的所述水平高度；在所述第一介電襯裡和所述第二介電襯裡上分別形成第一導電圖案和第二導電圖案，其中所述第一導電圖案的頂表面的水平高度低於所述基底的所述頂表面的所述水平高度，且所述第二導電圖案的頂表面的水平高度約等於所述基底的所述頂表面的所述水平高度；以及於所述第一導電圖案和所述第一介電襯裡上形成介電圖案。
  10. 如請求項9所述的方法，其中形成所述第一介電襯裡、所述第二介電襯裡、所述第一導電圖案和所述第二導電圖案的步驟包括： 在形成所述溝渠之後，於所述基底上形成介電材料層，其中所述介電材料層共形地形成於所述胞元區和所述連接區的所述溝渠中；於所述溝渠中的所述介電材料層上形成導電材料層；於所述連接區上形成罩幕圖案以覆蓋所述連接區的所述導電材料層；以所述罩幕圖案為罩幕，移除所述胞元區的所述溝渠中的所述導電材料層的一部分，以形成所述第一導電圖案；移除所述罩幕圖案；移除所述介電材料層的位於所述基底的所述頂表面上方的一部分以及位於所述第一導電圖案的所述頂表面上方的一部分，以形成第一介電襯裡和第二介電襯裡；以及移除所述導電材料層的位於所述連接區的所述溝渠中的所述基底的所述頂表面上方的一部分，以形成所述第二導電圖案。
  11. 如請求項9所述的方法，其中所述介電圖案的頂表面的水平高度約等於所述基底的所述頂表面的所述水平高度。
  12. 如請求項9所述的方法，其中所述介電圖案未形成於所述第二導電圖案和所述第二介電襯裡上。
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