TWI833386B

TWI833386B - 半導體封裝

Info

Publication number: TWI833386B
Application number: TW111138756A
Authority: TW
Inventors: 廖昱程; 黃柏獅; 饒哲源; 林義傑
Original assignee: 聯發科技股份有限公司
Priority date: 2021-11-01
Filing date: 2022-10-13
Publication date: 2024-02-21
Also published as: EP4174940A3; CN116072668A; TW202320267A; US20230138324A1; EP4174940A2

Abstract

本發明公開一種半導體封裝，包括：第一焊盤，用於接收來自封裝外部的裝置的訊號或將來自內部電路的訊號傳輸到封裝外部的裝置；晶粒，包括第二焊盤和內部電路，其中該內部電路配置為透過該第二焊盤從該第一焊盤接收該訊號或透過該第二焊盤將該訊號傳輸到該第一焊盤；以及至少一個封裝靜電放電部件，其中該至少一個封裝靜電放電部件位於該晶粒外部。

Description

半導體封裝

本發明涉及半導體技術領域，尤其涉及一種半導體封裝。

為了保護晶粒(die)的電路不被靜電放電(electrostatic discharge，ESD)損壞，一個或複數個ESD保護電路設計在晶粒內，以透過ESD規範的人體模型(human body model，HBM)和充電設備模型(charged device model，CDM)。但是，晶粒級ESD保護電路通常具有較高的寄生效應(parasitic effect)；如果晶粒級ESD保護電路設計成更小的尺寸以降低寄生效應，那麼晶粒級ESD保護電路對於高速射頻(radio-frequency，RF)設計將不會具有良好的ESD魯棒性(robustness)。

有鑑於此，本發明的目的在於提供一種半導體封裝，具有封裝級ESD設計，半導體封裝的寄生效應更低，ESD魯棒性更好，以解決上述問題。

根據本發明的第一方面，公開一種半導體封裝，包括：第一焊盤，用於接收來自封裝外部的裝置的訊號或將來自內部電路的訊號傳輸到封裝外部的裝置；晶粒，包括第二焊盤和內部電路，其中該內部電路配置為透過該第二焊盤從該第一焊盤接收該訊號或透過該第二焊盤將該訊號傳輸到該第一焊盤；以及至少一個封裝靜電放電部件，其中該至少一個封裝靜電放電部件位於該晶粒外部。

本發明的半導體封裝由於包括：第一焊盤，用於接收來自封裝外部的裝置的訊號或將來自內部電路的訊號傳輸到封裝外部的裝置；晶粒，包括第二焊盤和內部電路，其中該內部電路配置為透過該第二焊盤從該第一焊盤接收該訊號或透過該第二焊盤將該訊號傳輸到該第一焊盤；以及至少一個封裝靜電放電部件，其中該至少一個封裝靜電放電部件位於該晶粒外部。透過在焊盤第一焊盤和晶粒之間設計封裝ESD部件，大部分ESD電流可以被封裝ESD導電部件旁路(bypass)，因此剩餘的ESD電流流入晶粒只會產生很小的壓降(voltage drop)，而封裝可以滿足高速射頻設計的ESD規範要求。本發明中發明人創造性的將ESD部件設置在晶粒外部，突破了傳統中僅在晶粒之內設置ESD部件的設計。此外，由於具有較低寄生效應的封裝ESD部件具有更好的品質因數控制和ESD魯棒性，因此具有封裝ESD部件的封裝將具有更好的性能。

100:半導體封裝

110:晶粒

112:內部電路

114,116:晶粒ESD部件

120,130:封裝ESD導電部件

140:封裝ESD阻擋部件

N1,N2:焊盤

L1,L2,L3,L4,L5:電感器

D1,D2,D3,D4,D5,D6,D7,D8:二極體

MP1:P型電晶體

MN1:N型電晶體

C1,C2,C3:電容

R1:電阻器

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖1是說明根據本發明一個實施例的封裝的圖。

圖2為本發明第一個實施例的封裝ESD部件的示意圖。

圖3為本發明第二實施例的封裝ESD部件的示意圖。

圖4是說明根據本發明第三實施例的封裝ESD部件的示意圖。

圖5為本發明第四實施例的封裝ESD部件的示意圖。

圖6為本發明第五實施例的封裝ESD部件的示意圖。

圖7為本發明的封裝ESD部件的第六實施例的示意圖。

圖8是根據本發明第七實施例的封裝ESD部件的示意圖。

圖9是示出封裝ESD阻擋部件(ESD blocking component)的一些實施例的圖。

圖10是示出封裝ESD阻擋部件的一些實施例的圖。

圖11是根據本發明的一個實施例的當晶粒包括用於處理訊號的電路時使用電感器來實現封裝ESD導電部件的示意圖。

圖12為本發明一個實施例的圖11所示電感器的設計示意圖。

圖13是圖示連接到BGA球的電路的垂直截面圖。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種部件、部件、區域、層和/或部分，但是這些部件、部件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個部件、部件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要部件、部件、區域、層或部分可以稱為第二或次要部件、部件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個部件或特徵與之的關係。如圖所示的另一部件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備(裝置)在使用或運行中的不同方位。該設備可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“部件”或“層”稱為在另一部件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他部件或層上、與其連接、耦接或相鄰、或者可以存在中間部件或層。相反，當部件稱為“直接在”另一部件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一部件或層時，則不存在中間部件或層。

注意：(i)在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且(ii)一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

圖1是說明根據本發明的一個實施例的封裝(半導體封裝)100的示意圖，其中封裝100可以是任何積體電路(integrated circuit，IC)封裝，例如基板上晶片(chip-on-wafer-on-substrate，CoWoS)，集成扇出(integrated fan out，InFO)或任何其他二維IC封裝或三維IC封裝。如圖1所示，封裝100包括晶粒110、封裝ESD導電(conducting)部件120、封裝ESD導電部件130、封裝ESD阻擋(blocking)部件140以及複數個焊盤(以焊盤N1為例)，其中晶粒110包括複數個焊盤(以焊盤N2為例)、內部電路112、晶粒ESD部件114和晶粒ESD部件116。在本實施例中，焊盤N1可以是引腳或球柵陣列(Ball Grid Array，BGA)之一，焊盤N1用於(或配置為)接收來自封裝100外部的器件或裝置(device)的訊號(例如電流訊號)，或者焊盤N1用於(或配置為)將訊號從內部電路112傳輸到封裝100外部的器件(或裝置、設備)。封裝ESD導電部件120耦接於電源電壓VDD與焊盤N1之間，封裝ESD導電部件130連接於接地電壓與焊盤N1之間，而封裝ESD阻擋部件140則耦接於焊盤N1與焊盤N2之間。此外，晶粒ESD部件114耦合在電源電壓VDD和焊盤N2之間，晶粒ESD部件116耦合在接地電壓和焊盤N2之間，內部電路112用於(或配置為)透過封裝ESD阻擋部件140和焊盤N2接收和處理來自焊盤N1的訊號。

在圖1所示的實施例中，在封裝100(半導體封裝100)內設計了三個封裝ESD部件(封裝ESD導電部件120、封裝ESD導電部件130、封裝ESD阻擋部件140)以保護內部電路112免受ESD損壞，然而，封裝ESD部件的數量和類型不是本發明的限制。在另一個實施例中，封裝ESD導電部件120、封裝ESD導電部件130和封裝ESD阻擋部件140中的一個或兩個可以從封裝100移除。因此本發明實施例中，在封裝100(半導體封裝100)內設計有至少一個ESD部件，該至少一個ESD部件可以包括封裝ESD導電部件120、封裝ESD導電部件130、封裝ESD阻擋部件140三者中的至少一個。本發明一個實施例中，可以僅設置封裝ESD導電部件130，而省略封裝ESD導電部件120和封裝ESD阻擋部件140，這樣使用較少的部件即可以達到將ESD電流旁路的目的，具有較高的性能成本比的優勢。在另一個實施例中，本發明中可以設置封裝ESD導電部件130和封裝ESD導電部件120，而省略封裝ESD阻擋部件140，這樣同樣可以較少的部件即可以達到將ESD電流旁路的目的，具有較高的性能成本比的優勢。在其他一個實施例中，本發明中可以設置封裝ESD導電部件130和封裝ESD阻擋部件140，而省略封裝ESD導電部件120，這樣可以在使用較少部件的情況下，既具有將ESD電流旁路的功能，還具有將ESD電流阻擋的功能，因此進一步減小了流入到晶粒110內的ESD電流。當然本發明實施例中也可以同時具有封裝ESD導電部件120、封裝ESD導電部件130和封裝ESD阻擋部件140，或者本發明實施例中還可以具有更多的封裝ESD導電部件和/或封裝ESD阻擋部件，具體數量可以根據需求自由設計，本發明並不限制。

透過在焊盤N1和晶粒110之間設計封裝ESD部件，大部分ESD電流可以被封裝ESD導電部件130旁路(bypass)或者被封裝ESD阻擋部件140阻擋，因此剩餘的ESD電流流入晶粒110只會產生很小的壓降(voltage drop)，而封裝100可以滿足高速射頻設計的ESD規範要求。此外，由於具有較低寄生效應的封裝ESD部件具有更好的品質因數控制和ESD魯棒性，因此具有封裝ESD部件的封裝100將具有更好的性能。本發明實施例中，焊盤N1、封裝ESD導電部件120、封裝ESD導電部件130、封裝ESD阻擋部件140在晶粒110之外，但是與晶粒110在同一個半導體封裝(封裝100)中。焊盤N2、內部電路112、晶粒ESD部件114和晶粒ESD部件116位於晶粒110之內。

圖2是說明根據本發明第一個實施例的封裝ESD部件的示意圖。如圖2所示，封裝100包括封裝ESD導電部件130和封裝ESD阻擋部件140，其中封裝ESD導電部件130透過電感(電感器)L1來實現，即電感L1的一個節點耦合到焊盤N1，而電感L1的另一節點耦接接地電壓。電感器的阻值比較小，可以容納更大的ESD電流，因此可以適用於需要旁路較大的ESD電流的場景，並且電感器的製造可以與封裝的製程相容，製程簡易，所花費的成本更低。本實施例中電感器的數量不作限制，可以是一個或者複數個(複數個電感器可以串聯)。

圖3是說明根據本發明第二實施例的封裝ESD部件的示意圖。如圖3所示，封裝100包括封裝ESD導電部件120、封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件120透過二極體(diode)D1實現，其中二極體D1的陽極(anode)耦接接焊盤N1，二極體D1的陰極(cathode)耦接供應電壓VDD。封裝ESD導電部件130採用二極體D2實現，其中二極體D2的陽極耦接接地電壓(接地)，二極體D2的陰極耦接焊盤N1。二極體無需精細的製程(或更小節點的製程)，使用較大節點的製程即可以實現二極體，因此製造成本較低。本實施例中二極體D1的數量可以是一個或者複數個(複數個二極體串聯)，二極體D2的數量可以是一個或者複數個(複數個二極體串聯)。

圖4是說明根據本發明第三實施例的封裝ESD部件的示意圖。如圖4所示，封裝100包括封裝ESD導電部件120、封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件120是利用P型電晶體MP1實現的，其中P型電晶體MP1的源極耦接至電源電壓VDD，P型電晶體MP1的漏極連接到焊盤N1。封裝ESD導電部件130是利用N型電晶體MN1來實現，其中N型電晶體MN1的源極耦接接地電壓(接地)，N型電晶體MN1的漏極耦接至焊盤N1。本發明實施例中電晶體的製造無需精細的製程(或更小節點的製程)，例如製造電晶體所需的製程比晶粒110的製程要大，因此可以以較低的製造成本實現電晶體，所需成本較低。本實施例中P型電晶體MP1的數量可以是一個或者複數個(複數個P型電晶體MP1串聯)，N型電晶體MN1的數量可以是一個或者複數個(複數個N型電晶體MN1串聯)。

圖5是說明根據本發明第四實施例的封裝ESD部件的示意圖。如圖5所示，封裝100包括封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件130是利用正向二極體(forward diode)D4和D5以及反向二極體(reverse diode)D3實現的。本實施例中封裝ESD導電部件130可以包括至少一個正向二極體以及至少一個反向二極體實現，至少一個正向二極體與至少一個反向二極體並聯連接。二極體D3的陽極耦接接地電壓(接地)，二極體D3的陰極耦接接焊盤N1。二極體D4與D5串聯，其中二極體D4的陽極耦接接焊盤N1，二極體D5的陰極耦接接地電壓(接地)。正向二極體D4與D5串聯之後，再與反向二極體D3並聯，從而實現封裝ESD導電部件130。本實施例中所採用的實現封裝ESD導電部件130的結構可以具有承受較大的電路操作電壓能力，因此本實施例中半導體封裝結構可以應用於電路操作電壓較大的場景。

圖6是說明根據本發明第五實施例的封裝ESD部件的示意圖。如圖6所示，封裝100包括封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件130透過串聯的電感L2和電容C1實現，其中第一節點為電感L2耦接接焊盤N1，電感L2的第二節點耦合到電容器C1的第一節點，電容C1的第二節點耦接接地電壓(接地)。本實施例中的封裝ESD導電部件130具有RF匹配(RF matching)的功能，因此本實施例中封裝ESD導電部件130不僅可以旁路ESD電流，還可以增加半導體封裝的RF性能，從而使得本實施例中的半導體封裝運行更加穩定，性能更加卓越。

圖7是說明根據本發明第六實施例的封裝ESD部件的示意圖。如圖7所示，封裝100包括封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件130由電感(電感器)L3和電容(電容器)C2並聯實現，其中第一節點為電感L3耦接焊盤N1，電感L3的第二節點耦接接地電壓(接地)，電容(電容器)C2的第一節點耦接焊盤N1，電容(電容器)C2的第二節點接地電壓(接地)。本實施例中的封裝ESD導電部件130具有RF匹配的功能，因此本實施例中封裝ESD導電部件130不僅可以旁路ESD電流，還可以增加半導體封裝的RF性能，從而使得本實施例中的半導體封裝運行更加穩定，性能更加卓越。

圖8是說明根據本發明第七實施例的封裝ESD部件的示意圖。如圖8所示，封裝100包括封裝ESD導電部件130和封裝ESD阻擋部件140。封裝ESD導電部件130透過使用電感L4、正向二極體D7和D8以及反向二極體D6來實現。電感L4的第一節點耦接焊盤N1，二極體D6的陽極耦接接地電壓(接地)，二極體D6的陰極耦接電感L4的第二節點。二極體D7與D8串聯，其中二極體D7的陽極耦接電感L4的第二節點，二極體D8的陰極耦接接地電壓(接地)。二極體D6的二極體D7與D8串聯後，再與二極體D6並聯之後，與電感L4串聯，從而實現封裝ESD導電部件130。本實施例中的封裝ESD導電部件130具有RF匹配的功能，並且本實施例中的封裝ESD導電部件130具有承受較大的電路操作電壓能力，因此本實施例中半導體封裝結構可以應用於電路操作電壓較大的場景，從而旁路ESD電流，還可以增加半導體封裝的RF性能，因此本發明實施例的結構可以實現一個部件的複數個用途，節省部件的數量同時還可以提高半導體封裝的性能。本實施例中電感L4的數量可以是一個或者複數個(複數個電感串聯)，二極體D6的數量可以是一個或者複數個(複數個二極體串聯)。

圖9是示出耦合在焊盤N1和焊盤N2之間的封裝ESD阻擋部件140的一些實施例的圖。如圖9所示，封裝ESD阻斷部件140可透過(一個或複數個)電阻R1、電感L5或電容C3來實現，其中電阻R1、電感L5或電容C3的第一節點耦接至焊墊N1，電阻R1、電感L5或電容C3的第二節點耦接至焊盤N2。圖9的示例中，電阻、電感、電容均可以使用較大製程節點的製程形成，因此製造成本較低，節省了半導體封裝的成本。

圖10是示出耦合在焊盤N1和焊盤N2之間的封裝ESD阻擋部件140的一些實施例的圖。如圖10所示，封裝ESD阻擋部件140可以透過通孔V1來實現，其中通孔V1由複數個金屬層製成。封裝ESD阻擋部件140可以透過串聯的電感L6和電容C4來實現，其中電感L6的第一節點耦合到焊盤N1，電感L6的第二節點耦合到電容C4的第一節點，電容C4的第二節點耦接接焊盤N2。封裝ESD阻擋部件140可以透過電感L7和電容C5並聯來實現，其中電感L7的第一節點耦接焊盤N1，電感L7的第二節點耦接焊盤N2，電容C5的第一節點耦接接焊盤N1，電容C5的第二節點耦接接焊盤N2。圖9和圖10使用更具性價比的製程達到本發明實施例所需的設計。

在一個實施例中，當晶粒110包括用於(或配置為)處理訊號的電路時，封裝ESD導電部件130可以透過使用圖2所示的電感器L1來繞過ESD電流(或將ESD電流旁路)來實現。如圖11所示，ESD頻率在較低頻率範圍內，所需訊號的頻率在較高頻率範圍內，電感L1作為高通濾波器將ESD電流旁路到地(接地)，高頻分量(high-frequency component)可以進入晶粒110的焊盤N2。此外，晶粒110內的晶粒ESD部件116也可以透過使用電感L8來實現，以將剩餘的ESD電流旁路到地(接地)。

在一個實施例中，晶粒包括用於處理毫米波(millimeter wave，mmW)訊號的RF電路，ESD頻率範圍可以從100MHz到6GHz，並且所需的毫米波訊號的頻率範圍從24GHz到40GHz。

在圖11所示的實施例中，電感器L1可以針對不同的頻率具有不同的設計。圖11示出了頻率(frequency)與幅值(magnitude)之間的關係，可見電路運行的頻率較高而幅值較小，集成的(整合的)ESD的頻率較低而幅值較大。訊號經過焊盤N1之後，電感L1將ESD電流導入接地，其他的是內部電路112所需訊號，然後經過焊盤N2進入晶粒110，以及內部電路112。以圖12為例，並非對本發明的限制，當焊盤N1用於(或配置為)接收或傳輸28GHz的毫米波訊號時，電感L1可以由具有接地電壓(接地)的第六金屬層圍繞BGA球形成；當焊盤N1用於(或配置為)接收或傳輸39GHz的毫米波訊號時，電感L1可以在禁區(keep-out zone)使用第五金屬層形成。如圖12所示，本發明實施例中，電感器L1的製程與封裝的製程可以相容(或相容)，從而方便電感器、封裝ESD導電部件、封裝ESD阻擋部件等的形成，可以使用較低的成本形成封裝ESD導電部件、封裝ESD阻擋部件等部件，從而使用較低的成本達到更優的性能。

圖13是圖示連接到BGA球的電路的垂直截面圖。如圖1所示，電路包括第一部件1302和第二部件1304，其中第一部件1302可以是利用第五金屬層L5和第六金屬層6形成的封裝ESD導電部件，以及第二部件1304可以是使用第一金屬層至第四金屬層L1-L4形成的封裝ESD阻擋部件。如圖13所示，本發明實施例中，可以使用封裝中已有的金屬層形成電感器、電阻器、封裝ESD導電部件、封裝ESD阻擋部件等。因此本發明無需額外的製程設計，使用當前已有的製程(僅需增加簡單的步驟)，即可達到本發明的設計要求。因此本發明要求的製程與封裝的製程可以相容(或相容)，從而方便電感器、封裝ESD導電部件、封裝ESD阻擋部件等的形成，可以使用較低的成本形成封裝ESD導電部件、封裝ESD阻擋部件等部件，從而使用較低的成本達到更優的性能。

在先前技術中，僅存在設置於晶粒之內的ESD部件，而在ESD之外並未設置有ESD部件，例如由於製程、晶粒設計等原因，技術人員不會想到在晶粒之外設置ESD部件。本發明中發明人創造性的將ESD部件設置在晶粒之外(晶粒外部)，突破了傳統中僅在晶粒之內設置ESD部件的設計，不僅可以大幅降低ESD電流流入到晶粒內，還可以利用位於晶粒之外的ESD部件進行RF匹配，不僅保證了晶粒工作的穩定性，還可以進一步保證RF應用中更優的性能。簡而言之，在本發明的實施例中，透過在封裝的晶粒和焊盤之間設計一個或複數個封裝級ESD部件，可以將大部分ESD電流旁路到晶粒外部，剩餘的ESD電流流入晶粒只會產生很小的電壓降。此外，由於寄生效應較低的封裝ESD部件具有更好的品質因數控制和ESD魯棒性，因此封裝有ESD部件的封裝將具有更好的性能。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。