TWI832445B - 半導體裝置的製造方法及半導體裝置 - Google Patents

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Abstract

本發明揭露一種半導體裝置及其製造方法。範例的製造方法包含：圖案化基板的上部部份，以形成從上述基板突出的鰭狀結構；橫跨鰭狀結構形成虛置閘極結構，上述虛置閘極結構直接地位在鰭狀結構的第一部份及第二部份上；使用虛置閘極結構作為蝕刻遮罩凹陷鰭狀結構，以在上述虛置閘極結構的兩側形成多個凹槽；在凹槽中生長磊晶部件；以及以金屬閘極結構取代上述虛置閘極結構。鰭狀結構具有第一部份及第二部份，上述第一部份具有第一寬度，上述第二部份具有小於上述第一寬度的第二寬度。金屬閘極結構納入鰭狀結構的第一部份及第二部份。

Description

半導體裝置的製造方法及半導體裝置
本發明實施例是關於半導體裝置及其製造方法，特別是關於在多橋通道(MBC)電晶體中提供彈性片狀結構。
半導體積體電路(semiconductor integrated circuit (IC))產業經歷了快速成長。在IC材料及設計上的技術成長產生多個世代的IC，每個世代具有比上一個世代更小並更複雜的電路。在IC的演變過程中，功能密度(functional density)(即，每晶片面積中互相連接的裝置數量)已普遍增加，而幾何尺寸(即，使用製造製程可以製造的最小元件(或接線))則是已下降。尺寸縮減的製程通常具有提升生產效率及降低相關成本的優點。如此的尺寸縮減也增加了積體電路製程與製造積體電路的複雜度。
舉例來說，隨著IC技術朝向更小的技術節點演進，多閘極金屬氧化半導體場效電晶體(multi-gate metal-oxide-semiconductor field effect transistor)(多閘極MOSFET，或多閘極裝置)被引入以藉由增加閘極通道耦合(gate-channel coupling) 、降低關閉狀態電流(off-state current)以及降低短通道效應(short-channel effects(SCE))，改善閘極控制。多閘極裝置通常指具有設置在通道區的一側(side)以上的閘極結構(也稱為閘極堆疊(gate stack))(或是其中的一部份)的裝置。鰭式場效電晶體(fin-like field effect transistor(FinFET))及多橋通道(multi-bridge-channel(MBC))電晶體是多閘極裝置的範例，它們已成為在高效能與低漏電的應用中常見且有潛力的候選。鰭式場效電晶體具有由閘極結構包覆多側的抬升通道(elevated channel)(例如閘極包覆從基板(substrate)延伸之半導體材料的「鰭片(fin)」的頂部及側壁)。MBC電晶體的閘極能夠部份或完全地圍繞通道區延伸，以從兩側或更多側提供到通道區的路徑。因為MBC電晶體的閘極結構環繞通道區，MBC電晶體也可以稱為環繞式閘極電晶體(surrounding gate transistor(SGT))或全繞式閘極(gate-all-around(GAA))電晶體。
降低功耗並提高速度的需求推動電晶體結構的持續改進。然而，先進的FinFET結構已經不再適合控制短通道效應(short channel effect(SCE))以及次埃(sub-Å)以上緊湊的邏輯電路的其他裝置限制。MBC結構的次臨界擺幅(subthreshold swing(SS))值相較於FinFET更低，並成為下一世代的焦點。然而，執行此IC製造製程有許多挑戰，特別是在先進製程節點的縮小尺寸特徵之下。其中一個挑戰是如何最佳的使用MBC電晶體中的片狀(sheet)結構創造更有彈性的裝置設計，例如提供更多性能-功率-面積(performance-power-area(PPA))上的效益。因此，雖然現存的MBC電晶體通常對於它們原先預期的目標通常已足夠，但它們仍未在各方面都完全令人滿意。
本發明實施例有關於一種半導體裝置的製造方法。上述方法包含：圖案化基板的上部部份，以形成自上述基板突出的鰭狀結構，上述鰭狀結構具有第一部份及第二部份，上述第一部份具有第一寬度，上述第二部份具有小於上述第一寬度的第二寬度；在鰭狀結構上形成虛置閘極結構，上述虛置閘極結構直接地位在上述鰭狀結構的第一部份及第二部份上，以定義具有第一寬度及第二寬度的通道區；使用虛置閘極結構作為蝕刻遮罩凹陷鰭狀結構，以在上述虛置閘極結構的兩側形成多個凹槽；在凹槽中生長磊晶部件，上述磊晶部件在虛置閘極結構的兩側抵接鰭狀結構的第一部份及第二部份；以及以金屬閘極結構取代虛置閘極結構，上述金屬閘極結構接合(engage)鰭狀結構的第一部份及第二部份。
本發明之另一實施例有關於一種半導體裝置的製造方法。上述方法包含：接收標準單元的第一佈局，上述標準單元的上述第一佈局包含對應於積體電路的主動區的條帶；製造第二佈局，上述第二佈局的至少一部份包含在第一方向上重複標準單元的第一佈局，以將多個條帶連接為在上述第一方向上延伸的較大的條帶；執行標準單元調整製程，使得至少一個標準單元中的條帶的寬度或位置被調整，致使較大的條帶具有第一區段以及第二區段，上述第一區段具有第一寬度，上述第二區段具有第二寬度，上述第二寬度不同於上述第一寬度；以及提供第二佈局以製造有關於積體電路的遮罩。
本發明之又一實施例有關於一種半導體裝置。上述半導體裝置包含：複數個通道部件，上述通道部件垂直地在基板上堆疊；閘極結構，環繞(wrap)每個通道部件；第一磊晶部件，在閘極結構的第一邊抵接通道部件；以及第二磊晶部件，在閘極結構的第二邊抵接通道部件。在平面圖中，通道部件在第一磊晶部件與第二磊晶部件之間具有第一寬度，以及不同於上述第一寬度的第二寬度。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。 舉例來說，在以下實施方式中的一第一特徵形成在一第二特徵之上可以包含上述第一特徵及上述第二特徵直接接觸(contact)方式形成的實施例，也可以包含額外特徵形成在上述第一特徵及上述第二特徵之間的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。此外，以下在本揭露中一個特徵在另一個特徵上、連接另一個特徵，及/或耦接另一個特徵的組成可以包含多個特徵直接接觸形成的實施例，並且也可以包含額外的多個特徵穿插在上述多個特徵間形成的實施例，使得上述多個特徵不會直接接觸。此外，空間相對關係用語，例如「低於」、「高於」、「水平」、「垂直」、「以上」、「之上」、「以下」、「之下」、「上」、「下」、「頂」、「底」等，以及其中衍伸的用語(例如「水平地」、「向下地」、「向上地」等)在此為了方便形容被用以描述一個元件或特徵與另一個元件或特徵之間的關係。空間相對關係用語旨在包含使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。此外，當使用「大約」、「大概」，或相似的用語描述數字或數字的範圍時，以上用語包含所描述的數字基於在此揭露的特定技術並根據本領域的通常知識者的知識，在特定變化內(例如+/- 10%或其他變化)的數字。舉例來說，用語「大約5nm」包含從4.5nm到5.5 nm的範圍。
本發明實施例大致上是關於半導體裝置及其製造方法，特別是關於在多橋通道(MBC)電晶體中提供彈性片狀結構。「彈性(flexible)」一詞指片狀結構在連續片的不同區段(segment)具有不同的片寬度而非固定的片寬度，並因此提供MBC電晶體不同的通道區寬度。舉例來說，閘極結構被設置於上述多個區段上以形成多個具有不同通道區寬度及不同源極/汲極(source/drain)部件(feature)寬度的MBC電晶體。通道區寬度越大，電晶體的電流驅動(current drive)性能越強，並且因此具有更快的操作速度。通道區寬度越小，有關電晶體的漏電流越小，電晶體因此具有更好的功率效率(power efficiency)。因此，一個彈性片狀結構可以滿足在其上形成的不同電晶體的不同需求，藉以提供更多性能-功率-面積 (PPA)上的效益。
本揭露的實施例可以實現於包含多閘極裝置的先進半導體裝置。多閘極裝置通常指具有設置在通道區的一側以上的閘極結構(或是其中的一部份)的裝置。鰭式場效電晶體(FinFET)及多橋通道(MBC)電晶體是多閘極裝置的範例，它們已成為在高效能與低漏電的應用中常見且有潛力的候選。鰭式場效電晶體具有由閘極結構包覆多側的抬升通道(elevated channel)(例如閘極包覆從基板延伸之半導體材料的「鰭片」的頂部及側壁)。MBC電晶體的閘極能夠部份或完全地圍繞通道區延伸，以從兩側或更多側提供到達通道區的路徑。因為MBC電晶體的閘極結構環繞通道區，MBC電晶體也可以稱為環繞式閘極電晶體(SGT)或全繞式閘極(GAA)電晶體。MBC電晶體的通道區可以由奈米線(nanowire)、奈米片(nanosheet)、其他奈米結構，及/或其他合適的結構形成。通道區的形狀也給了MBC電晶體別名，例如奈米片電晶體或奈米線電晶體。本發明的實施例使用具有類似片狀(例如奈米片)的通道區的MBC電晶體結構做說明，這是只是為了說明的目的而不應該作為本發明實施例的限制；舉例來說，本發明實施例也可以應用於其他形狀的通道區，例如棒狀或是其他奈米結構。
在此參考圖式更詳細的描述本發明的多個實施例。參考第1圖，第1圖說明半導體裝置100(或裝置100)的透視圖。裝置100包含n型FET(NFET)及/或p型FET(PFET)。裝置100包含基板102。基板102可以由矽(silicon)或其他半導體材料組成。可選擇的或可附加的，基板102可以包含其他基本的半導體材料，例如鍺(germanium)。在一些實施例中，基板102由半導體化合物組成，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)，或是磷化銦(indium phosphide)。在一些實施例中，基板102由合金(alloy)半導體組成，例如矽鍺(silicon germanium)、碳化矽鍺(silicon germanium carbide)、磷化鎵砷（gallium arsenic phosphide），或是磷化鎵銦（gallium indium phosphide）。在一些實施例中，基板102包含磊晶(epitaxial)層。舉例來說，基板102可以包含覆蓋在塊體半導體(bulk semiconductor)上的磊晶層。
裝置100也包含從基板102沿著Z方向延伸的一或多個鰭片結構104(即，Si鰭片)。鰭片結構104沿X方向拉長並且可以選擇性地包含鍺(Ge)。鰭片結構104可以使用合適的製程形成，例如微影(photolithography)及蝕刻(etching)製程。在一些實施例中，使用乾式蝕刻(dry etch)或電漿(plasma)製程從基板102蝕刻出鰭片結構104。在一些其他的實施例中，鰭片結構104可以在鰭片形成製程中形成，例如雙圖案化微影(double-patterning lithography(DPL))製程。DPL是一種藉由將圖案(pattern)分成兩個交錯的圖案以在基板上製造圖案的方法。DPL可以使部件(例如鰭片)密度增加。鰭片結構104定義裝置100的主動區，上述主動區包含在閘極堆疊110下方的通道區130及源極/汲極(S/D)區140，源極/汲極區140位在閘極堆疊的兩側上。源極/汲極區140包含在鰭片結構104上的磊晶生長材料142。在一些實施例中，對於NFET來說，磊晶生長材料可以包含SiP、SiC、SiPC、SiAs、Si，或其組合。在一些實施例中，對於PFET來說，磊晶生長材料可以包含SiGe、SiGeC、Ge、Si、摻雜硼的材料，或其組合。磊晶生長材料142也稱為磊晶源極/汲極(S/D)部件142。
圍繞鰭片結構104形成隔離結構108，例如淺溝槽隔離(shallow trench isolation(STI))結構(隔離結構108也稱為STI結構108)。在一些實施例中，鰭片結構104的下部部份被隔離結構108環繞，鰭片結構104的上部部份突出於隔離結構108。換言之，鰭片結構104的一部份嵌入隔離結構108中。隔離結構108防止電干擾或串音(crosstalk)。
裝置100更包含沿Y方向延伸的閘極堆疊110。閘極堆疊110包含閘極電極及上述閘極電極下方的閘極介電層(dielectric layer)(圖未示)。閘極介電層包含介電材料，例如氧化矽(silicon oxide)、氧化鍺(germanium oxide)、高介電常數(high-k)介電材料層，或其組合。高介電常數介電材料包含氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina)合金、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)等，或其組合。在其他實施例中，閘極介電層包含界面層(interfacial layer)(例如氧化矽或氧化鍺層)，以及在上述界面層上的高介電常數介電材料層。閘極電極包含導電(conductive)材料，例如摻雜的多晶矽(polycrystalline silicon(polysilicon))、金屬、金屬合金，或其組合。
閘極堆疊110可以藉由包含形成閘極介電層、在上述閘極介電層上形成閘極電極層，以及圖案化上述閘極電極層及上述閘極介電層的製程來形成。閘極堆疊110的形成可以更包含閘極取代(gate replacement)製程，以使用高介電材料及金屬取代之前形成的閘極堆疊。閘極取代製程可以包含後閘極製程(gate-last process)或後高介電常數介電層(high-k last)製程，在其中閘極介電層及閘極電極層在後續的製造階段被取代。閘極堆疊110也可以包含閘極間隔物(spacer)114，閘極間隔物114藉由包含沉積(deposition)及異向性(anisotropic)蝕刻的製程形成在閘極堆疊110的側壁上。在形成閘極間隔物114期間，閘極間隔物114的介電材料也可以沉積在鰭片結構104的側壁上，並在X方向圍繞鰭片結構104。
每個閘極堆疊110定義底下的通道區130。通道區130被位在閘極堆疊110兩側的兩個源極/汲極區140夾在中間。第1圖中沒有展示的是，通道區130包含垂直堆疊的通道部件(也稱為通道層)，上述通道部件連接兩個相鄰的磊晶S/D部件142(第2圖展示了X-Y平面上切過其中一個通道部件的截面圖)。每個通道部件被閘極堆疊110四面包圍。通道部件可以包含單晶矽(single crystalline silicon)。可選擇的，通道部件可以包含鍺、矽鍺，或是其他合適的半導體材料。通道部件最初作為半導體層堆疊的一部份形成，上述半導體層堆疊包含通道部件及不同材料的其他半導體層。半導體層堆疊形成在基板102上，並在鰭片形成製程中於鰭片結構104上圖案化為鰭狀結構(fin-like structure)。鰭片結構104也稱為鰭片基底(fin base)104。在閘極替代製程中，半導體層堆疊被選擇性地蝕刻以移除其他半導體層，使通道部件在鰭片基底104上懸空，並且連接磊晶S/D部件142。通道部件以彼此之間的垂直間隔(也稱為間隙(gap))彼此分開。之後閘極堆疊110被填入垂直間隔中，並環繞通道部件。
第2圖為沿著第1圖的裝置100的A-A線的佈局或平面圖。第2圖說明裝置100包含沿著X方向延伸的主動區150，以及沿著Y方向延伸的閘極區120，閘極區120通常垂直於主動區150。主動區150沿著Y方向彼此分開主動區間距(pitch)P OD。閘極區120沿著X方向彼此分開閘極間距P G。主動區150與閘極區120的每個交叉處定義了一對S/D區140之間的通道區130。每個閘極區120接合主動區150的通道區130並在之後形成電晶體。在說明的實施例中，S/D區140是由兩個相鄰的電晶體共用的共用(common)S/D區。閘極堆疊110(以及閘極間隔物114)形成在閘極區120中。磊晶S/D部件142在S/D區140中形成。垂直地堆疊的通道部件形成在通道區130中。在說明的實施例中，通道部件為片狀結構，且因為它的奈米尺度也被稱為奈米片結構。在多個實施例中，通道部件可以包含圓柱形(例如奈米線)、長方形(例如奈米棒)、片狀(例如奈米片)，或是具有其他合適的形狀。在第2圖的平面圖中，主動區150具有沿著X方向延伸的長方形的形狀，以及沿著Y方向的大致不變的寬度W0。
第2圖中也說明了以方形框160(也稱為標準單元160)表示的標準單元。一個標準單元160代表一個單位區域，複數個(例如複製的)標準單元160可以被放置及佈線(route)，使得積體電路的不同區域可以具有相同或相似的配置。也就是說，標準單元160作為形成更大佈局的建置區塊或磚塊(tile)。舉例來說，標準單元160可以沿著X方向及Y方向被複製，以沿著Y方向形成更多分開的主動區150，以及通過一連串的標準單元160沿著X方向連續地延伸。標準單元160具有沿著Y方向的單元高度Hc以及沿著X方向的單元寬度Wc。在說明的實施例中，單元高度Hc是主動區間距P OD的兩倍，單元寬度Wc是閘極間距P G的兩倍，這只是用以說明而不應該是限制。在一些實施例中，單元高度Hc可以為主動區間距P OD的大約2~30倍，單元寬度Wc可以為閘極間距P G的大約2~30倍。在一些實施例中，單元高度Hc介於大約60nm到大約180nm之間，單元寬度Wc介於大約80nm到大約1800nm之間。在一些其他實施例中，單元高度Hc介於大約60nm到大約500nm之間。
第3圖說明使用標準單元160作為建置區塊或磚塊實現具有較多電晶體的較大的佈局180。在說明的實施例中，標準單元160沿著X方向重複三次，沿著Y方向重複兩次，這只是示意說明而不是限制。在不同標準單元160中的閘極區120沿著Y方向彼此連接並形成連續且較高的閘極區120。多個位在標準單元160的邊緣的部份(partial)閘極區120也結合形成為整合的閘極區120。在不同標準單元160中的主動區150也沿著X方向彼此連接並形成連續且較長的主動區150。較長的主動區150的寬度W0依然沿著X方向維持固定。因此，通道區130(以及通道部件)在佈局180的每個位置都具有相同的寬度W0。因為通道區寬度是決定電晶體的功率處置容量(power handling capability)及通道電阻(也就是裝置速度)的主要因素，佈局180的每個位置中的電晶體大致上相同或非常相似。然而，對於在不同電路中的電晶體，或是在相同電路中不同位置的電晶體而言，裝置效能要求會不同。舉例來說，在高速電路中的電晶體會有高功率處置容量及高裝置速度的要求，在輸入/輸出(input/output(I/O))電路中的電晶體會有低功率漏失(power leakage)及較高功率效率的要求。固定的主動區寬度會限制達到電晶體效能變化的彈性，並且沒有最佳化性能-功率-面積(PPA)準則。
第4圖說明基於對第3圖的佈局180執行佈局調整的調整過的佈局180’。佈局調整增加(或減少)在一些標準單元160中的主動區150的寬度。在說明的實施例中，在中間的標準單元160中之主動區150的寬度減少，標註為寬度W1。具有調整過的主動區寬度的標準單元160標註為調整過的單元160’。在調整過的單元160’中的通道區及S/D區分別被標示為通道區130’及S/D區140’。在描述的實施例中，相鄰的主動區之間沿著Y方向的距離也在調整過的單元160’中增加，主動區寬度並不減少。在一些實施例中，寬度W1/寬度W0的比值從大約30%到大約90%。如果比值小於大約40%，通道區寬度會太小並違反特定的設計規定。如果比值大於大約90%，寬度差異帶來的好處會不明顯，並且在主動區圖案化時重疊不準確的風險會比上述好處更大。在佈局調整後，主動區150依然連續地延伸通過調整過的佈局180’，但是主動區150的部份(或是區段)會具有不同寬度。在具有寬度W0的部份形成的電晶體具有較少通道電阻以及較大通道區寬度的好處，並因此有較高的功率處置容量、較少的寄生電容(parasitic capacitance)(例如STI電容)，以及較高的裝置速度。在具有寬度W1的部份形成的電晶體具有較少漏失及較小通道區寬度的好處，並因此有較高的功率效率。
橫跨(across)標準單元160及調整過的單元160’之間的邊界形成的電晶體(例如虛線框182中標示的電晶體)，其通道區具有寬度為寬度W0的第一部份，以及寬度為較小的寬度W1的第二部份，並且上述電晶體在標準單元160中的S/D區具有寬度W0，在調整過的單元160’中的其他S/D區具有較小的寬度W1。也就是說，在虛線框182的區域中形成的通道部件具有片狀結構，上述片狀結構具有不同寬度的兩個部份(區段)。兩個部份之間的轉變處可以是如第4圖所示的階梯形的(例如凹槽(notch))，或是逐漸在兩個不同部份間變窄的漸進式(tapering)的側壁。此外，在標準單元160中的磊晶S/D部件142具有相較於在調整過的單元160’中的磊晶S/D部件142更大的體積。這類型的電晶體的效能會在標準單元160中的電晶體及調整過的單元160’中的電晶體之間，並適合一般應用。
第5圖說明調整過的佈局180’’，調整過的佈局180’’是基於不同於對第3圖的佈局180所做出的調整的調整佈局。此佈局調整使一些標準單元中的主動區150沿著Y方向偏移，產生調整過的單元160’’。調整過的單元160’’中的通道區及S/D區分別標註為通道區130’’及S/D區140’’。在說明的實施例中，標準單元160中的主動區與調整過的單元160’’中的主動區依然沿著X方向連接。此外，在調整過的佈局180’’中心的兩個主動區因為偏移(offset)調整而彼此連接。上述連接將原本在Y方向上分開的兩個主動區結合起來，形成更大的X形主動區。X形主動區的中心部份具有寬度W2，寬度W2大約是寬度W0的兩倍。在具有寬度W2的部份形成的電晶體具有較少通道電阻以及較大通道區寬度的好處，並因此有較高的功率處置容量、較少的寄生電容(例如STI電容)，以及較高的裝置速度。在具有寬度W0的部份形成的電晶體具有較少漏失及較小通道區寬度的好處，並因此有較高的功率效率。
橫跨標準單元160及調整過的單元160’’的邊界之間形成的電晶體(例如虛線框184中的電晶體)，其通道區具有兩個寬度為寬度W0的平行部份，以及具有較大的寬度W2的第三部份，並且上述電晶體在標準單元160中的S/D區具有寬度W0，在調整過的單元160’’中的其他S/D區具有較大的寬度W2。此外，在虛線框184標示的區域中形成的通道部件具有片狀結構，上述片狀結構具有寬度為較小的寬度W0的兩個平行的部份(區段)，以及寬度為較大的寬度W2的另一個部份。兩個部份之間的轉變處可以是如第5圖所示的階梯形的(例如凹槽)，或是逐漸在兩個不同部份間變窄的漸進式的側壁。此外，在標準單元160中的兩個磊晶S/D部件142具有相較於在調整過的單元160’’中的磊晶S/D部件142更小的體積。這類型的電晶體的效能會在標準單元160中的電晶體及調整過的單元160’’中的電晶體之間，並適合一般應用。
此外，如第4、5圖所示的佈局調整可以用於同一個佈局中以產生不同的調整過的單元160’、160’’。第6圖展示一個範例。為了便於理解在第6圖中使用相同的參考編號，並且為了精簡起見類似的實施例不再重複。第6圖示意調整過的佈局180’’’。在第6圖中，藉由對標準單元160進行佈局調整產生調整過的單元160’及調整過的單元160’’，可以在積體電路的不同區域中實現具有通道寬度為寬度W2、寬度W1、寬度W0(寬度W2＞寬度W1＞寬度W0) 的電晶體、寬度W0及寬度W2的組合(例如在虛線框184中)的電晶體，以及寬度W0及寬度W1的組合(例如在虛線框182中)的電晶體，以滿足不同的電路應用需求。
執行佈局調整有多種不同方式。第7A~7K圖說明一些實施例。為了簡單起見，第7A~7K圖省略標準單元及調整過的單元的邊界。第7A~7K圖中的一個不同之處為主動區150的輪廓(contour)。在第7A圖中，主動區150是L形的，具有寬度較大的第一部份，以及寬度較小的第二部份。在第二部份上的閘極區120也會較短。在第7B圖中，主動區150是C形的，具有寬度較大的第一部份，以及寬度較小的第二部份及第三部份。在第7C圖中，主動區150是F形的，具有寬度較大的第一部份，以及寬度較小的第二部份及第三部份。在第二部份及第三部份上的閘極區120也會較短。在第7D圖中，主動區150是T形的，具有寬度較大的中間，以及位在兩側寬度較小的第二部份及第三部份。在第二部份及第三部份上的閘極區120也會較短。在第7E圖中，主動區150是U形的，具有位在中間寬度較小的第一部份，以及位在兩側寬度較大的第二部份及第三部份。在第一部份上的閘極區120也會較短。在第7F圖中，主動區150是H形的，具有位在中間寬度較小的第一部份，以及位在兩側寬度較大的第二部份及第三部份。在第一部份上的閘極區120也會較短。在第7G圖中，主動區150是X形的，具有位在中間寬度較大的第一部份，以及位在四個角落的其他四個較窄的部份。在第7H圖中，主動區150是O形的，具有位在外側寬度較大的第一部份及第二部份，以及位在中間寬度較小的第三部份及第四部份。在第7I圖中，主動區150是P形的，具有位在一側寬度較大的第一部份、位在另一側中間寬度的第二部份，以及位在中間寬度較小的第三部份及第四部份。在第二、第三、第四部份上的閘極區120也會較短。在第7J圖中，主動區150是C形的，具有寬度較大的第一部份，以及寬度較小的第二部份及第三部份。在第7K圖中，主動區150是E形的，具有寬度較大的第一部份，以及寬度較小的三個平行部份。
為了說明的目的，第7J、7K圖分別描述兩個源極/汲極接點(contact)186，並在其他圖中省略源極/汲極接點186。但是本領域的通常知識者應該可以理解源極/汲極接點也存在於第2~7J圖所說明的佈局代表的電路中。在一個電晶體中，源極/汲極接點186將具有較小寬度的S/D區140電性耦接在一起。源極/汲極接點186及STI結構108(第1圖)之間的寄生電容可以是設計上的考慮。第7K圖中E形的主動區150在源極/汲極接點186及STI結構108之間的接點區域相較於第7J圖中C形的主動區150少。因此，當源極/汲極接點及STI結構之間的寄生電容是重要因素時，在佈局設計中會選擇E形而非C形的主動區。此外，第7A~7K圖說明的彈性主動區可以作為建構區塊實現具有更複雜的輪廓的更大的主動區。
以下說明在積體電路製造系統中修改及/或優化動區的片狀結構的積體電路製造製程。第8圖為從所提供的標的得到多種好處的本發明實施例之積體電路製造系統800的簡化方塊圖，以及相關的積體電路製造製程。積體電路製造系統800包含多個實體(entity)，例如設計室(design house)820、遮罩室(mask house )840，以及積體電路製造廠(manufacturer)860(即，製造廠)，上述實體在有關於製造積體電路裝置862的設計、發展，以及製造週期及/或服務中與彼此互動。多個實體以通訊網路連接，上述通訊網路可以為單一網路或多個不同網路，例如內部網路(intranet)及網際網路(Internet)，並可以包含有線及/或無線通訊通道。每個實體可以與其他實體互動並提供服務給其他實體及/或從其他實體接受服務。可以由一個較大的公司擁有一或多個設計室820、遮罩室840，以及積體電路製造廠860，並可以共同存在於一個共用設施內並使用共用資源。
設計室(或設計團隊)820產生積體電路設計佈局802(IC設計佈局)。積體電路設計佈局802包含為積體電路裝置862設計的多個幾何圖案。IC設計佈局802中的多個幾何圖案(例如長方形)對應於將製造的主動區及閘極區的圖案。舉例而言，IC設計佈局802中的多個幾何圖案可對應於主動區、S/D區、鰭狀結構、源極/汲極部件、通道區、遮罩層、磊晶部件、閘極區的條帶(strip)，但不限定於此。設計室820執行適當的設計製程以形成積體電路設計佈局802。設計製程可以包含邏輯設計、實體(physical)設計，及/或放置(place)與佈線(route)。積體電路設計佈局802可以在一或多個具有幾何圖案資訊的資料檔案中呈現。舉例來說，積體電路設計佈局802可以以GDSII檔案格式、DFII檔案格式，或是其他合適的電腦可讀資料格式表示。
遮罩室840使用IC設計佈局802製造一或多個遮罩，上述遮罩之後被用以製造積體電路裝置862的多個層，特別是主動區的彈性片狀結構的佈局。遮罩室840執行遮罩資料準備832、遮罩製造834，以及其他合適的工作。遮罩資料準備832將具有標準單元的片狀結構佈局轉換為彈性片狀結構佈局，並且也將佈局翻譯為可以由遮罩寫入器(writer)實體寫入的格式。之後，遮罩製造834製造用以圖案化基板(例如晶圓(wafer))的多個遮罩。在本實施例中，遮罩資料準備832及遮罩製造834以分開的元件說明。然而，遮罩資料準備832及遮罩製造834可以一起被稱為遮罩資料準備。
在本實施例中，遮罩資料準備832包含遮罩優化及模擬，用以調整主動區的片狀結構，這在以下將有詳細的描述。遮罩資料準備832可以更包含光學接近修正(optical proximity correction(OPC))，OPC使用微影增強技術(lithography enhancement)補償影像錯誤，例如由繞射(diffraction)、干擾，或其他製程效應所造成的錯誤。遮罩資料準備832可以更包含遮罩規則檢查器(mask rule checker(MRC))，上述遮罩規則檢查器利用包含特定幾何及/或連接性約束條件的一組遮罩創建規則(mask creation rule)來檢查積體電路設計佈局，考量半導體製造製程中的可變性(variability)等確保具有足夠的裕度(margin)。遮罩資料準備832可以更包含微影製程檢查(lithography process checking(LPC))，上述LPC對將由積體電路製造廠860執行的製程進行模擬，上述製程用以製造晶圓852並將晶圓852切割為積體電路裝置862。製程參數可以包含有關於積體電路製造週期的多種製程的參數、有關於用以製造積體電路的工具的參數，及/或製造製程的其他面向。
應該理解的是，以上對於遮罩資料準備832的描述為了清楚起見已經經過簡化，資料準備可以包含額外的部件，例如邏輯操作(logic operation (LOP))，上述LOP用以根據製造規則修改積體電路設計佈局，特別是混合接合層(hybrid bonding layer)設計規則。此外，在遮罩資料準備832期間用於積體電路設計佈局802的製程可以以多個不同順序執行。
在遮罩資料準備832後以及在遮罩製造834期間，基於修改過的(彈性)片狀結構設計佈局製造遮罩或是一組遮罩。舉例來說，電子束(electron-beam(e-beam))或是多電子束被用以在遮罩(光罩(photomask)或標線(reticle))上基於修改過的佈局形成圖案。遮罩使用多種技術形成，例如透射式遮罩(transmissive mask)或反射式遮罩(reflective mask)。在一實施例中，使用二元技術形成遮罩，遮罩圖案包含不透明區(opaque region))與透明區(transparent region)。用以曝光(expose)塗佈在晶圓上的影像敏感材料層(image sensitive material layer)(例如光阻(photoresist))的雷射光(例如紫外線(ultraviolet (UV) beam))被不透明區阻擋並穿過透明區。在一個範例中，二元遮罩包含透明基板(例如熔融石英(fused quartz))，以及塗佈在遮罩的不透明區的不透明材料(例如鉻(chromium))。在其他範例中，遮罩使用相移(phase shift)技術形成。在相移遮罩(phase shift mask (PSM))中，在遮罩上的圖案中形成的多個部件被配置為具有適當的相差，以增強解析度及影像品質。在多個範例中，相移遮罩可以為衰減式PSM(attenuated PSM)或交替式PSM(alternating PSM)。
積體電路製造廠860(例如半導體製造廠)使用由遮罩室840製造的(多個)遮罩製造積體電路裝置862。積體電路製造廠860為積體電路製造企業，上述積體電路製造企業包含用以製造多種不同積體電路產品的各種製造設施。舉例來說，積體電路製造廠860可以包含用於多種積體電路產品的前端(front-end)製造的製造設施(即，前段產線(front-end-of-line(FEOL))製造)、可以為積體電路產品的互連及包裝提供後端(back-end)製造(即，後段產線(back-end-of-line(BEOL))製造)的第二製造設施，以及可以為製造企業提供其他服務的第三製造設施。
第9圖為本發明實施例之第8圖的遮罩室更詳細的方塊圖。在說明的實施例中，遮罩室840包含遮罩設計系統880，遮罩設計系統880適用以執行與第8圖的遮罩資料準備832相關聯進行描述的功能。遮罩設計系統880是訊息處理系統，例如電腦、伺服器、工作站，或是其他合適的裝置。遮罩設計系統880包含通訊耦接系統記憶體884的處理器882、大量儲存裝置886，以及通訊模組888。系統記憶體884提供處理器882非暫態(non-transitory)的電腦可讀儲存，讓處理器882更順利的執行電腦指令。系統記憶體的範例包含隨機存取記憶體(random access memory(RAM))裝置(例如動態隨機存取記憶體(dynamic RAM(DRAM))、同步DRAM(synchronous DRAM(SDRAM)))、固態記憶體裝置(solid state memory device)，及/或其他多種本領域熟知的記憶體裝置。電腦程式、指令、以及資料儲存在大量儲存裝置886上。大量儲存裝置的範例可以包含硬碟(hard drive)、光碟(optical drive)、磁光碟(magneto-optical drive)、固態儲存裝置，及/或其他多種本領域熟知的大量儲存裝置。通訊模組888適用於與積體電路製造系統800中的其他元件傳送資訊，例如積體電路設計佈局檔案。通訊模組的範例包含乙太網路(Ethernet)卡、802.11 WiFi裝置、蜂巢式資料無線電設備(cellular data radio)，及/或其他合適的裝置。
在操作中，遮罩設計系統880被配置以在標準單元設計佈局由遮罩製造834轉換為遮罩890前操控標準單元設計佈局。在一實施例中，遮罩資料準備832作為軟體指令在遮罩設計系統880上執行。在此類實施例中，遮罩設計系統880接收第一GDSII檔案892，第一GDSII檔案892包含來自設計室820的標準單元設計佈局，並修改上述標準單元設計佈局，例如調整一些標準單元中的主動區的寬度，或使一些標準單元中的主動區的位置偏移。在遮罩資料準備832完成後，遮罩設計系統880將第二GDSII檔案894傳送至遮罩製造834，第二GDSII檔案894包含修改過的設計佈局。在可選擇的實施例中，可以在積體電路製造系統800的元件間使用其他檔案格式傳送整合的設計佈局，例如DFII、CIF、OASIS，或是其他合適的檔案類型。此外，遮罩設計系統880及遮罩室840可以在可選擇的實施例中包含額外的及/或不同的元件。
第10圖為本發明實施例之用以修改主動區的片狀結構的方法1000的流程圖。方法1000可以在第8、9圖的遮罩室840執行。方法1000包含操作1002、操作1004、操作1008、操作1010、操作1012、操作1014，以及操作1016。在操作1002中，接收定義好的裝置結構，例如代表電路設計的示意圖(schematic)。在操作1004中，接收佈局資料庫(database)，例如標準單元定義，以及基於定義好的裝置結構實現佈局。在操作1006中，辨識裝置要求，例如用於高速應用的電晶體及用於低功率應用的電晶體。在操作1008中，修改佈局調整一些標準單元，以實現主動區的彈性片狀結構。在操作1008中，執行性能-功率-面積(PPA)模擬以基於調整標準單元最佳化PPA效益。在操作1010中評估製程風險。舉例來說，若是主動區的一些部份的寬度太小，那些部份會被標記以避免製造過程中線路斷裂。在操作1012中，將佈局調整中有風險的圖案禁止，並重新產生修改過的佈局。在操作1014中，執行自動放置及佈線(Automatic Placement and Routing (APR))約束(constrain)及影響評估(assessment)。如果評估失敗，方法1000會回到操作1008重新調整佈局直到在操作1014中評估成功為止。如果評估成功完成，在操作1016中製造對應的光罩，上述光罩用以形成主動區的彈性片狀結構。
第11圖為用以形成半導體裝置的方法1100的流程圖。方法1100可以在第8圖的積體電路製造廠860執行。方法1100只是範例而不應該將本發明限制於方法1100明確地說明的內容。方法1100之前、之中，以及之後可以加入額外的步驟，並且所描述的一些步驟可以因為方法額外的實施例被替換、去除，或是移動。在此為了簡單起見不會詳細描述所有步驟。以下參考第12~24B圖說明方法1100，第12~24B圖說明本發明實施例之工件200(或裝置200)在不同製造階段的透視圖及截面圖。本發明實施例描述形成具有第7G圖的X形主動區的MBC電晶體，這只是用以說明而不應該用於限制本發明的範圍；舉例來說，本發明也適用於形成具有其他形狀的主動區，包含第7A~7K圖中的形狀。
參考第11、12圖，方法1100包含操作1102，在操作1102中接收工件200。工件200包含基板202。在一些實施例中，基板202可以為半導體基板，例如矽(Si)基板。在一些實施例中，基板202包含至少在其表面部份上的單晶半導體層。基板202可以包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb，以及InP。可選擇的，基板202可以包含化合物半導體及/或合金半導體。基板202可以包含多層，包含在半導體基板上形成的導體層或絕緣層。
參考第11、13圖，方法1100包含操作1104，在操作1104中在基板202上形成一或多層磊晶層。在一些實施例中，磊晶堆疊212在基板202上形成。磊晶堆疊212包含具有第一組成的磊晶層214，以及具有第二組成的磊晶層216，磊晶層214穿插於磊晶層216之間。第一組成及第二組成可以不同。在一實施例中，磊晶層214為矽鍺(SiGe)，磊晶層216為矽(Si)。然而，其他實施例也是可能的，包含第一組成及第二組成具有不同氧化率及/或蝕刻選擇性(selectivity)的實施例。在第13圖中示意的磊晶層214及磊晶層216只用以說明，而不應該在請求項明確說明的內容以外作為限制。應該理解的是磊晶堆疊212中可以形成有任意數量的磊晶層；磊晶層的數量取決於用以形成電晶體所需的通道層的數量。在一些實施例中，磊晶層214及磊晶層216的數量各自介於2到10之間。
在一些實施例中，磊晶層214的厚度介於大約8nm到大約12nm。磊晶層214的厚度大致上均勻。在一些實施例中，磊晶層216的厚度介於大約8nm到大約10nm。在一些實施例中，磊晶層216的厚度大致上均勻。如以下更詳細描述的，磊晶層216可以作為之後形成的MBC電晶體的通道部件(或是通道層，也稱為通道層216)，並且磊晶層216的厚度可以基於裝置性能的考量作選擇。磊晶層214可以用以預留相鄰的通道層之間的間隔(或稱為間隙)，並且磊晶層214的厚度可以基於裝置性能的考量作選擇。磊晶層214在之後會被移除，因此也稱為犧牲層214。
作為範例，磊晶堆疊212的磊晶生長可以由分子磊晶(molecular beam epitaxy(MBE))製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition(MOCVD))製程，及/或其他合適的磊晶生長製程執行。在一些實施例中，磊晶生長層(例如磊晶層216)包含與基板202相同的材料，例如矽(Si)。在一些實施例中，磊晶層214及磊晶層216包含與基板202不同的材料。如上所述，在至少一範例中，磊晶層214包含磊晶生長的Si 1-xGe x層(例如x為大約25~55%)，磊晶層216包含磊晶生長的Si層。可選擇的，在一些實施例中，磊晶層214或磊晶層216中的一者可以包含的其他材料例如鍺；化合物半導體，例如碳化矽、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦、砷化銦，及/或銻化銦(indium antimonide) ；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP，及/或GaInAsP；或其組合。如上所述，磊晶層214及磊晶層216的材料可以基於提供不同氧化及蝕刻選擇性特性的考量作選擇。在多個實施例中，磊晶層214及磊晶層216是大致上無摻雜的(dopant-free)(即，具有從大約0cm -3到大約1x10 17cm -3的外在(extrinsic)摻雜濃度)，例如在磊晶生長製程的過程中不刻意執行摻雜。
此外，在磊晶堆疊212上形成遮罩層218。在一些實施例中，遮罩層218包含第一遮罩層218A及第二遮罩層218B。第一遮罩層218A為由氧化矽組成的氧化物墊層(pad oxide layer)，第一遮罩層218A可以由熱氧化(thermal oxidation)製程形成。第二遮罩層218B由氮化矽(silicon nitride) (SiN)組成，第二遮罩層218B可以由化學氣相沉積(chemical vapor deposition(CVD))形成，包含低壓CVD(low-pressure CVD(LP-CVD))、物理氣相沉積(physical vapor deposition(PVD))、原子層沈積(atomic layer deposition(ALD))，或是其他合適的製程。
參考第11、14圖，方法1100包含操作1106，在操作1106中藉由使用多個光罩中的一者圖案化遮罩層218以形成X的形狀，上述光罩藉由第10圖所描述的方法1000製造。在一些實施例中，遮罩層218使用任何合適的方法進行圖案化，例如微影製程，上述微影製程可以包含：在遮罩層218上形成阻劑層(resist layer)、使用微影曝光製程曝光阻劑層、執行曝光後烘烤製程（post-exposure bake process）使光阻層圖案化形成暴露部份的遮罩層218之已圖案化的光阻層、圖案化遮罩層218，以及最後移除阻劑層。微影製程可以選擇性地由其他合適的技術替代，例如電子束寫入(e-beam writing)、離子束寫入(ion-beam writing)、無遮罩圖案化(maskless patterning)，或分子印刷(molecular printing)。如第14圖所示，遮罩層218為X形，具有一個寬度較大的中間部份以及四個寬度較小的角落部份，上述中間部份具有寬度W2(沿著Y方向測量)，上述角落部份具有寬度W0。
參考第11、15圖，方法1100包含操作1108，在操作1108中圖案化基板202的上部部份以形成鰭片結構204(也稱為鰭片基底)，並圖案化磊晶堆疊212以在鰭片基底204上形成鰭狀(fin-shaped)結構220。為了圖案化磊晶堆疊212，可以將已圖案化的遮罩層218作為蝕刻遮罩，通過蝕刻遮罩上的開口蝕刻磊晶堆疊212以形成鰭狀結構220。蝕刻製程可以包含乾式蝕刻(dry etchin)、濕式蝕刻(wet etching)、反應離子蝕刻(reactive ion etching (RIE))，及/或其他合適的製程。第二遮罩層218B可以在蝕刻製程中被移除，然而第一遮罩層218A可以留在鰭狀結構220上。
參考第11、16圖，方法1100包含操作1110，在操作1110中形成隔離部件(isolation feature)208。隔離部件208可以被稱為淺溝槽隔離(shallow trench isolation (STI))部件208。在形成隔離部件208的範例製程中，在工件200上沉積介電材料，並將上述介電材料填入鰭片溝槽。在一些實施例中，介電材料可以包含四乙氧基矽烷(tetraethylorthosilicate(TEOS))氧化物、未摻雜矽酸玻璃(un-doped silicate glass)，或是有摻雜的氧化矽，例如硼摻雜磷矽酸玻璃(boronphosphosilicate glass, BPSG)、熔矽石玻璃(fused silica glass (FSG))、磷矽酸玻璃(phosphosilicate glass(PSG))、硼摻雜矽酸玻璃(boron-doped silicate glass(BSG))，及∕或其他合適的介電材料。在多個範例中，在操作1110中介電材料可以由流動式化學氣相沉積(flowable CVD(FCVD))、旋轉塗佈，及/或其他合適的製程沉積。之後使沉積的介電材料變薄及平坦化(例如藉由化學機械研磨(chemical mechanical polishing(CMP))製程)，直到第一遮罩層218A暴露出來為止。在平坦化後，在回蝕刻製程(etching back process)中凹陷沉積的介電材料，直到鰭狀結構220(特別是犧牲層214及通道層216)突出於隔離部件208之上為止。第一遮罩層218A也可以在回蝕刻製程中被移除。在這個時候，鰭片基底204被隔離部件208包圍。鰭狀結構220突出於隔離部件208之上。如第16圖所示，鰭狀結構220為X形，具有一個寬度較大的中間部份220a以及四個寬度較小的角落部份220b，中間部份220a具有寬度W2(沿著Y方向測量)，角落部份220b具有寬度W0。
參考第11、17圖，方法1100包含操作1112，在操作1112中在鰭狀結構220的通道區上形成虛置閘極堆疊(dummy gate stack)240。在一些實施例中，應用閘極替代製程(gate replacement process)(或後閘極製程(gate-last process))，其中虛置閘極堆疊240作為功能閘極結構(functional gate structure)的佔位件(placeholder)。其他製程及配置也在考慮範圍內。雖然第7G圖繪示8個閘極區120，在第17圖中為了簡單起見只繪示一個形成在一個閘極區中的閘極堆疊。虛置閘極堆疊240直接地位在鰭狀結構220的中間部份220a及角落部份220b之間的邊界上。本領域的通常知識者應該理解，如第7G圖所示可以有其他虛置閘極堆疊240直接地形成在中間部份220a上，並且可以有其他虛置閘極堆疊240直接地形成在角落部份220b上。
在說明的實施例中，虛置閘極堆疊240包含虛置介電層242，以及設置於虛置介電層242上的虛置電極244。為了進行圖案化，在虛置閘極堆疊240上沉積閘極上硬遮罩(gate top hard mask)246。閘極上硬遮罩246可以具有多層，並包含氮化矽遮罩層248，以及位在氮化矽遮罩層248上的氧化矽遮罩層250。鰭狀結構220在虛置閘極堆疊240下的區域可以被稱為通道區。鰭狀結構220中的通道區被夾在兩個用以形成源極/汲極的源極/汲極區之間。在範例的製程中，虛置介電層242由CVD毯覆地(blanketly)沉積在工件200上。虛置電極244的材料層沉積在虛置介電層242上。虛置電極244的虛置介電層242及材料層之後使用微影製程圖案化以形成虛置閘極堆疊240。在一些實施例中，虛置介電層242可以包含氧化矽，並且虛置電極244可以包含多晶矽(polycrystalline silicon(polysilicon))。
參考第11、18圖，方法1100包含操作1114，在操作1114中凹陷鰭狀結構220以形成源極凹槽(recess)及汲極凹槽，源極凹槽及汲極凹槽統稱為源極/汲極凹槽254(或是源極/汲極溝槽254)。方法1100可以先在虛置閘極堆疊240的側壁上形成閘極間隔物252。將虛置閘極堆疊240及閘極間隔物252作為蝕刻遮罩，異向性地(anisotropically)蝕刻工件200，以在鰭狀結構220的源極/汲極區域上形成源極/汲極凹槽254。異向性蝕刻可以包含乾式蝕刻製程。舉例來說，乾式蝕刻製程可以使用氫(hydrogen)、含氟(fluorine)氣體(例如CF 4、SF 6、CH 2F 2、CHF 3，及/或C 2F 6)、含氯(chlorine)氣體(例如Cl 2、CHCl 3、CCl 4，及/或BCl 3)、含溴(bromine)氣體(例如HBr及/或CHBr 3) 、含碘(iodine)氣體、其他合適的氣體及/或電漿，及/或其組合。
參考第11、19圖，方法1100包含操作1116，在操作1116中在磊晶層214的側面的末端(end)上形成內部間隔物256。在一些實施例中，執行側面蝕刻(lateral etching)(或水平凹陷(horizontal recessing))以在磊晶層214的側面末端上形成空腔(cavity)。蝕刻磊晶層214的量可以從大約2nm到大約10nm。當磊晶層214為SiGe時，側面蝕刻製程可以使用例如但不限於：氫氧化銨(ammonium hydroxide(NH4OH))、 氫氧化四甲銨(tetramethylammonium hydroxide(TMAH))、乙二胺鄰苯二酚(ethylenediamine pyrocatechol(EDP))，或氫氧化鉀(potassium hydroxide(KOH))溶液作為蝕刻劑。之後，在源極/汲極溝槽254沉積絕緣層(insulating layer)，並填入磊晶層214的側面末端上的空腔。絕緣層可以包含介電材料，例如SiN、SiOC、SiOCN、SiCN、SiO 2，及/或其他合適的材料。在一些實施例中，絕緣層藉由例如ALD或其他合適的方法順應地沉積。在順應地沉積絕緣層後，執行回蝕刻製程以將空腔外面的絕緣層移除。藉由這些蝕刻，絕緣層大致上殘留在空腔內，因此形成內部間隔物256。
參考第11、20圖，方法1100包含操作1118，在操作1118中形成源極/汲極部件258。源極/汲極部件258選擇性地以及磊晶地沉積在源極/汲極凹槽254。源極/汲極部件258可以使用磊晶製程進行沉積，例如汽相磊晶(vapor-phase epitaxy (VPE))、超高真空CVD(ultra-high vacuum CVD (UHV-CVD))、分子束磊晶(molecular beam epitaxy (MBE))，及/或其他合適的製程。源極/汲極部件258取決於工件200的設計可以為n型或p型。當源極/汲極部件258為n型時，源極/汲極部件258可以包含摻雜n型摻雜物(dopant)的矽(Si)，例如磷(P)或砷(As)。當源極/汲極部件258為p型時，源極/汲極部件258可以包含摻雜p型摻雜物的矽鍺(SiGe)，例如硼(B)或鎵(Ga)。源極/汲極部件258的摻雜可以使用本身的沉積原位(in situ)執行，或是使用佈植製程(implantation process)外地(ex situ)執行，例如接面佈植製程(junction implant process)。如第20圖所示，源極/汲極部件258包含形成在X形的鰭狀結構220的中間部份220a上的第一源極/汲極部件258a，以及形成在X形的鰭狀結構220的角落部份220b上的第二源極/汲極部件258b。一個第一源極/汲極部件258a位在虛置閘極堆疊240的一側上。兩個第二源極/汲極部件258b位在虛置閘極堆疊240的另一側上。因為中間部份220a的寬度較大，第一源極/汲極部件258a相較於兩個第二源極/汲極部件258b具有較大的寬度及體積。此外，如第20圖所示兩個第二源極/汲極部件258b可以在側面上(在Y方向上)合併。可選擇的，兩個第二源極/汲極部件258b可以維持分開。
參考第11、21圖，方法1100包含操作1120，在操作1120中在工件200上沉積接點蝕刻停止層(contact etch stop layer(CESL))262及層間介電(interlayer dielectric)層264。在範例的製程中，先將CESL 262順應地沉積在工件200上，之後將ILD層沉積在CESL 262上。CESL 262可以包含氮化矽、氧化矽、氮氧化矽(silicon oxynitride)，及/或其他本領域已知的材料。CESL 262可以使用ALD、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition (PECVD))製程，及/或其他合適的沉積或氧化製程。在一些實施例中，ILD層264包含的材料例如SiCN、SiON、SiOCN、四乙氧基矽烷(TEOS)氧化物、未摻雜矽酸玻璃，或是有摻雜的氧化矽，例如硼摻雜磷矽酸玻璃(BPSG)、熔矽石玻璃(FSG)、磷矽酸玻璃(PSG)、硼摻雜矽酸玻璃 (BSG)，及/或其他合適的介電材料。ILD層264可以使用旋轉塗佈(spin-on coating)、FCVD製程，或是其他合適的沉積技術進行沉積。在一些實施例中，在ILD層264形成之後，工件200可以進行退火以增加ILD層264的完整性(integrity)。可以對工件200執行平坦化製程(例如CMP製程)以移除多餘的材料(包含閘極上硬遮罩246)以及暴露虛置閘極堆疊240的虛置電極244的上表面，提供工件200平坦的上表面。虛置電極244的上表面在平坦的上表面上暴露。
參考第11、22圖，方法1100包含操作1122，在操作1122中移除虛置閘極堆疊240。由選擇性蝕刻製程移除在操作1120最後暴露出的虛置閘極堆疊240。選擇性蝕刻製程可以為選擇性濕式蝕刻製程、選擇性乾式蝕刻製程，或其組合。在描述的實施例中，選擇性蝕刻製程選擇性地移除虛置介電層242及虛置電極244，並且大致上沒有傷害通道層216、犧牲層214，以及閘極間隔物252。移除虛置閘極堆疊240後，閘極溝槽266暴露出X形的主動區中的通道區的中間部份220a及兩個角落部份220b。
參考第11、23A、23B圖，方法1100包含操作1124，在操作1124中在閘極溝槽266中釋出通道層216。第23A圖為第22圖的工件200沿著A-A線在X-Z平面上的截面圖。第23B圖為第22圖的工件200沿著B-B線在X-Y平面上的平面圖。在描述的實施例中，釋出通道層216包含執行選擇性蝕刻製程，上述選擇性蝕刻製程選擇性地從閘極溝槽移除犧牲層214。釋出的通道層216也被稱為通道部件216。在通道部件216類似片狀或奈米片的實施例中，通道部件釋出製程也可以被稱為片形成製程。通道部件216垂直地沿著Z方向堆疊。犧牲層214的選擇性移除可以由選擇性乾式蝕刻、選擇性濕式蝕刻，或是其他選擇性蝕刻製程執行。在一些實施例中，選擇性濕式蝕刻包含氫氧化銨(NH 4OH)、氟化氫(hydrogen fluoride (HF))、過氧化氫(hydrogen peroxide(H 2O 2))，或其組合(例如包含氫氧化銨-過氧化氫-水的混合物(mixture)的APM蝕刻)。在一些可選的實施例中，選擇性移除包含矽鍺氧化，以及之後的矽鍺氧化物移除。舉例來說，可以由臭氧清洗(ozone clean)進行氧化，接著由例如NH 4OH的蝕刻劑(etchant)移除矽鍺氧化物。
參考第11、24A、24B圖，方法1100包含操作1126，在操作1126中在閘極溝槽266中形成閘極結構270(也稱為功能閘極結構270或金屬閘極結構270)，以接合(engage)每個通道部件216。特別是，閘極結構270環繞每個通道部件的中間部份220a及兩個角落部份220b。第24A圖為第22圖的工件200沿著A-A線在X-Z平面上的截面圖。第24B圖為第22圖的工件200沿著B-B線在X-Y平面上的平面圖。
每個閘極結構270包含設置在通道部件216上的界面層(interfacial layer)272、位在界面層272上的高介電常數介電層(high-k dielectric layer)274，以及在高介電常數介電層274上的閘極電極層276。界面層272及高介電常數介電層274合併稱為閘極介電層。界面層272可以包含氧化矽並且由預清潔製程形成。預清潔製程的範例包含使用RCA SC-1(氨(ammonia)、過氧化氫及水)及/或RCA SC-2(氫氯酸(hydrochloric acid)、過氧化氫及水)。預清潔製程氧化通道部件216暴露的半導電性(semiconductive)的表面以形成界面層。高介電常數介電層274之後在界面層272上使用ALD、CVD，及/或其他合適的方法沉積。高介電常數介電層274包含高介電常數介電材料。在一個實施例中，高介電常數介電層274可以包含氧化鉿。可選的，高介電常數介電層274可以包含其他高介電常數介電材料，例如氧化鈦(titanium oxide(TiO 2))、氧化鋯鉿(HfZrO)、氧化鉭(tantalum oxide(Ta 2O 5))、氧化矽鉿(HfSiO 4)、氧化鋯(ZrO 2), 矽氧化鋯(zirconium silicon oxide(ZrSiO2))、氧化鑭(lanthanum oxide(La 2O 3))、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(yttrium oxide(Y 2O 3))、SrTiO 3(STO) 、BaTiO 3(BTO) 、BaZrO、氧化鉿鑭(hafnium lanthanum oxide(HfLaO))、矽氧化鑭(lanthanum silicon oxide(LaSiO))、矽氧化鋁(aluminum silicon oxide(AlSiO))、氧化鉿鉭(hafnium tantalum oxide(HfTaO))、氧化鉿鈦(hafnium titanium oxide(HfTiO)), (Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其中的組合，或是其他合適的材料。
在高介電常數介電層274形成後，閘極電極層276沉積在高介電常數介電層274上。閘極電極層276可以為包含至少一層功函數層及金屬填充層的多層結構。作為範例，至少一層功函數層可以包含氮化鈦(titanium nitride(TiN))、鋁化鈦(titanium aluminum(TiAl))、氮化鈦鋁(titanium aluminum nitride(TiAlN))、氮化鉭(tantalum nitride(TaN))、鉭鋁(tantalum aluminum(TaAl))、氮化鉭鋁(tantalum aluminum nitride(TaAlN))、碳化鉭鋁(tantalum aluminum carbide(TaAlC))、碳氮化鉭(tantalum carbonitride(TaCN))，或是碳化鉭(tantalum carbide(TaC))。金屬填充層可以包含鋁(aluminum(Al))、       鎢(tungsten(W))、鎳(nickel(Ni))、鈦(titanium(Ti))、釕(ruthenium(Ru))、鈷(cobalt(Co))、鉑(platinum(Pt))、氮化鉭矽(tantalum silicon nitride(TaSiN))、 銅(copper(Cu))、其他耐火(refractory)金屬，或其他合適的金屬材料或其組合。在多個實施例中，閘極電極層276可以由ALD、PVD、CVD、電子束蒸發，或其他合適的製程形成。
工件200可以執行其他的製程以形成本領域已知的多個部件及區域。舉例來說，之後的製程可以在基板202上形成多個接點(contact)、通孔(vias)、金屬線(metal line)，以及多層內連部件(multilayers interconnect feature)(例如金屬層及層間介電層)，被配置以連接多個部件，以形成包含一或多個多閘極裝置的功能電路。在本範例中，多層內連可以包含垂直內連，例如通孔或接點，以及水平內連，例如金屬線。多個內連部件可以採用多個導電材料，包含銅、鎢，及/或矽化物(silicide)。在一個範例中，使用鑲嵌(damascene)製程及/或雙鑲嵌(dual damascene)製程形成有關銅的多層互連結構。此外，根據方法1100的多個實施例，可以在方法1100之前、之中，及之後執行額外的製程步驟，並且以上描述的製程步驟可以被替換或是去除。
以下提供本發明實施例的多個好處，但是並不用以限制本發明。舉例來說，本發明實施例形成用於主動區的彈性片狀結構，提供通道區不同寬度。這很好的符合電晶體對於不同應用的多種要求。此外，本發明實施例可以與現今的半導體製造製程整合。
本發明之一實施例有關於一種半導體裝置的製造方法。上述方法包含：圖案化基板的上部部份，以形成自上述基板突出的鰭狀結構，上述鰭狀結構具有第一部份及第二部份，上述第一部份具有第一寬度，上述第二部份具有小於上述第一寬度的第二寬度；橫跨鰭狀結構形成虛置閘極結構，上述虛置閘極結構直接地位在上述鰭狀結構的第一部份及第二部份上，以定義具有第一寬度及第二寬度的通道區；使用虛置閘極結構作為蝕刻遮罩凹陷鰭狀結構，以在上述虛置閘極結構的兩側形成多個凹槽；在凹槽中生長磊晶部件，上述磊晶部件在虛置閘極結構的兩側抵接鰭狀結構的第一部份及第二部份；以及以金屬閘極結構取代虛置閘極結構，上述金屬閘極結構接合(engage)鰭狀結構的第一部份及第二部份。在一些實施例中，圖案化基板的頂部部份的操作包含：在上述基板上形成已圖案化的遮罩層，上述已圖案化的遮罩層包含具有第一寬度的第一部份，以及具有第二寬度的第二部份；以及通過已圖案化的遮罩層中的多個開口蝕刻基板的頂部部份。在一些實施例中，第二寬度與第一寬度的比值介於大約30%到大約90%之間。在一些實施例中，第一寬度是第二寬度的大約兩倍。在一些實施例中，磊晶部件包含位在鰭狀結構的第一部份上的第一磊晶部件，以及位在鰭狀結構的第二部份上的第二磊晶部件，上述第一磊晶部件的寬度大於上述第二磊晶部件的寬度。在一些實施例中，上述第一磊晶部件的體積大於上述第二磊晶部件的體積。在一些實施例中，鰭狀結構具有第三部份，上述第三部份具有小於第一寬度的第三寬度，上述第三部份及第二部份連接第一部份，並且金屬閘極結構也接合上述第三部份。在一些實施例中，鰭狀結構的第二部份及第三部份在相同的方向延伸並且彼此平行。在一些實施例中，鰭狀結構包含在垂直方向上交替排列的複數通道層及犧牲層，並且上述方法更包含：移除上述犧牲層，使得金屬閘極結構環繞每個上述通道層。在一些實施例中，上述之虛置閘極結構為第一虛置閘極結構，上述之金屬閘極結構為第一金屬閘極結構，並且上述方法更包含：橫跨鰭狀結構的第一部份形成第二虛置閘極結構；橫跨鰭狀結構的第二部份形成第三虛置閘極結構；以第二金屬閘極結構取代第二虛置閘極結構，上述第二金屬閘極結構接合鰭狀結構的第一部份；以及以第三金屬閘極結構取代第三虛置閘極結構，上述第三金屬閘極結構接合鰭狀結構的第二部份。
在其他範例的面向中，本發明實施例有關於一種半導體裝置的製造方法。上述方法包含：接收標準單元的第一佈局，上述標準單元的上述第一佈局包含對應於積體電路的主動區的條帶；製造第二佈局，上述第二佈局的至少一部份包含在第一方向上重複標準單元的第一佈局，以將多個條帶連接為在上述第一方向上延伸的較大的條帶；執行標準單元調整製程，使得至少一個標準單元中的條帶的寬度或位置被調整，致使較大的條帶具有一第一區段以及一第二區段，上述第一區段具有一第一寬度，上述第二區段具有一第二寬度，上述第二寬度不同於上述第一寬度；以及提供第二佈局以製造有關於積體電路的遮罩。在一些實施例中，標準單元調整製程包含增加或減少條帶的寬度。在一些實施例中，標準單元調整製程包含偏移條帶，使上述條帶連接在相鄰標準單元中的其他條帶。在一些實施例中，基於積體電路的速度或功率要求選擇至少一個標準單元是。在一些實施例中，第二佈局包含對應於積體電路的閘極區的形狀，上述形狀與較大的條帶的第一區段及第二區段重疊(overlap)。在一些實施例中，第二寬度與第一寬度的比值介於大約30%到大約90%之間。
在其他範例的面向中，本發明實施例有關於一種半導體裝置。上述半導體裝置包含：複數個通道部件，上述通道部件垂直地在基板上堆疊；閘極結構，環繞(wrap)每個通道部件；第一磊晶部件，在閘極結構的第一邊抵接通道部件；以及第二磊晶部件，在閘極結構的第二邊抵接通道部件。在平面圖中，通道部件在第一磊晶部件與第二磊晶部件之間具有第一寬度以及不同於上述第一寬度的第二寬度。在一些實施例中，第一磊晶部件及第二磊晶部件具有不同的寬度及體積。在一些實施例中，從第一寬度到第二寬度的轉變處包含階梯形的輪廓(step-profile)。在一些實施例中，上述半導體裝置更包含第三磊晶部件，上述第三磊晶部件在閘極結構的第二邊抵接通道部件。第二磊晶部件及第三磊晶部件具有相同的寬度，且上述相同的寬度小於第一磊晶部件的寬度。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明實施例的內容。本領域的通常知識者應該了解他們可以容易地使用本發明實施例作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明實施例的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明實施例的精神及範圍。
100:半導體裝置(裝置) 102, 202:基板 104, 204:鰭片結構(鰭片基底) 108:隔離結構(STI結構) 110:閘極堆疊 114:閘極間隔物 120:閘極區 130, 130’ , 130’’:通道區 140, 140’ , 140’’:源極/汲極區(S/D區) 142:磊晶生長材料(磊晶源極/汲極(S/D)部件) 150:主動區 160,:方形框(標準單元) 160’, 160’’:調整過的單元 180:佈局 180’, 180’’ , 180’’’:調整過的佈局 182, 184:虛線框 186:源極/汲極接點 200:工件(裝置) 208:隔離部件(淺溝槽隔離(STI)部件) 212:磊晶堆疊 214:磊晶層(犧牲層) 216:磊晶層(通道部件)(通道層) 218:遮罩層 218A:第一遮罩層 218B:第二遮罩層 220:鰭狀結構 220a:中間部份 220b:角落部份 240:虛置閘極堆疊 242:虛置介電層 244:虛置電極 246:閘極上硬遮罩 248:氮化矽遮罩層 250:氧化矽遮罩層 252:閘極間隔物 254:源極/汲極凹槽(源極/汲極溝槽) 256:內部間隔物 258:源極/汲極部件 258a:第一源極/汲極部件 258b:第二源極/汲極部件 262:接點蝕刻停止層(CESL) 264:層間介電(ILD)層 266:閘極溝槽 270:閘極結構(功能閘極結構)(金屬閘極結構) 272:界面層 274:高介電常數介電層 276:閘極電極層 800:積體電路製造系統 802:積體電路設計佈局(IC設計佈局) 820:設計室(設計團隊) 832:遮罩資料準備 834:遮罩製造 840:遮罩室 852:晶圓 860:積體電路製造廠 862:積體電路裝置 880:遮罩設計系統 882:處理器 884:系統記憶體 886:大量儲存裝置 888:通訊模組 890:遮罩 892:第一GDSII檔案 894:第二GDSII檔案 1000, 1100:方法 1002, 1004, 1006, 1008, 1010, 1012, 1014, 1016, 1102, 1104, 1106, 1108, 1110, 1112, 1114, 1116, 1118, 1120, 1122, 1124, 1126:操作 H C:單元高度 P G:閘極間距 P OD:主動區間距 W0, W1, W2:寬度 W C:單元寬度
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖為本發明一或多個實施例之半導體裝置的透視圖(perspective view)。 第2圖為第1圖中的半導體裝置根據本發明一或多個實施例的佈局(layout)圖或平面圖。 第3、4、5、6圖為本發明一或多個實施例之使用第2圖中的標準單元(standard cell)作為建置區塊(building block)的範例佈局。 第7A、7B、7C、7D、7E、7F、7G、7H、7I、7J、7K圖根據本發明的一或多個面向說明以彈性片狀結構(flexible sheet structure)作為主動區(active region)的一些實施例。 第8圖為本發明一或多個實施例的積體電路製造系統圖。 第9圖為第8圖中的遮罩室(mask house)根據本發明一或多個實施例的圖。 第10圖說明本發明實施例之製造佈局的方法的流程圖，上述方法提供具有用於主動區的彈性片狀結構的半導體裝置。 第11圖說明本發明實施例之方法的流程圖，上述方法用以形成具有彈性片狀結構的半導體裝置。 第12、13、14、15、16、17、18、19、20、21、22圖根據本發明實施例說明根據第11圖的方法的製造製程中的工件(workpiece)之透視圖。 第23A、23B、24A、24B圖根據本發明實施例說明根據第11圖的方法在製造製程中的工件的局部(fragmentary)透視圖。
1000:方法
1002,1004,1006,1008,1010,1012,1014,1016:操作

Claims (8)

  1. 一種半導體裝置的製造方法，包含：圖案化一基板的一上部部份，以形成自上述基板突出的一鰭狀結構，其中上述鰭狀結構具有一第一部份及一第二部份，上述第一部份具有一第一寬度，上述第二部份具有小於上述第一寬度的一第二寬度；在上述鰭狀結構上形成一虛置閘極結構，其中上述虛置閘極結構直接地位在上述鰭狀結構的上述第一部份及上述第二部份上，以定義具有上述第一寬度及上述第二寬度的一通道區；使用上述虛置閘極結構作為蝕刻遮罩凹陷上述鰭狀結構，以在上述虛置閘極結構的兩側形成多個凹槽；在上述凹槽中生長磊晶部件，其中上述磊晶部件在上述虛置閘極結構的上述兩側抵接上述鰭狀結構的上述第一部份及上述第二部份，並且上述磊晶部件包含位在上述鰭狀結構的上述第一部份上的一第一磊晶部件，以及位在上述鰭狀結構的上述第二部份上的一第二磊晶部件，其中上述第一磊晶部件的寬度大於上述第二磊晶部件的寬度，上述第一磊晶部件的體積大於上述第二磊晶部件的體積；以及以一金屬閘極結構取代上述虛置閘極結構，其中上述金屬閘極結構接合上述鰭狀結構的上述第一部份及上述第二部份。
  2. 如請求項1之方法，其中圖案化上述基板的上述上部部份的操作包含：在上述基板上形成一已圖案化的遮罩層，其中上述已圖案化的遮罩層包含具有上述第一寬度的一第一部份，以及具有上述第二寬度的一第二部份；以及 通過上述已圖案化的遮罩層中的多個開口蝕刻上述基板的上述上部部份。
  3. 如請求項1之方法，其中上述鰭狀結構具有一第三部份，上述第三部份具有小於上述第一寬度的一第三寬度，上述第三部份及上述第二部份連接上述第一部份，上述金屬閘極結構也接合上述第三部份，其中上述鰭狀結構的上述第二部份及上述第三部份在相同的方向延伸並且彼此平行。
  4. 如請求項1之方法，其中上述虛置閘極結構為一第一虛置閘極結構，上述金屬閘極結構為一第一金屬閘極結構，上述方法更包含：橫跨上述鰭狀結構的上述第一部份形成一第二虛置閘極結構；橫跨上述鰭狀結構的上述第二部份形成一第三虛置閘極結構；以一第二金屬閘極結構取代上述第二虛置閘極結構，其中上述第二金屬閘極結構接合上述鰭狀結構的上述第一部份；以及以一第三金屬閘極結構取代上述第三虛置閘極結構，其中上述第三金屬閘極結構接合上述鰭狀結構的上述第二部份。
  5. 一種半導體裝置的製造方法，包含：接收一標準單元的一第一佈局，其中上述標準單元的上述第一佈局包含對應於一積體電路的一主動區的一條帶；製造一第二佈局，其中上述第二佈局的至少一部份包含在一第一方向上重複上述標準單元的上述第一佈局，以將多個上述條帶連接為在上述第一方向上延伸的一較大的條帶；執行一標準單元調整製程，使得至少一個上述標準單元中的上述條帶的一寬度或一位置被調整，致使上述較大的條帶具有一第一區段以及一第二區段，上述第一區段具有一第一寬度，上述第二區段具有一第二寬度，上述第二寬度不 同於上述第一寬度；提供上述第二佈局以製造有關於上述積體電路的一遮罩；以及橫跨上述第一區段以及上述第二區段製造一電晶體，上述電晶體的一通道區具有寬度為上述第一寬度的一第一部份以及寬度為上述第二寬度的一第二部份，並且上述電晶體的一源極/汲極區包含抵接上述第一部份的一第一磊晶部件以及抵接上述第二部份的一第二磊晶部件，其中上述第一磊晶部件的寬度大於上述第二磊晶部件的寬度，並且上述第一磊晶部件的體積大於上述第二磊晶部件的體積。
  6. 如請求項5之方法，其中上述標準單元調整製程包含增加或減少上述條帶的上述寬度，或是偏移上述條帶，使上述條帶連接在一相鄰標準單元中的其他條帶。
  7. 如請求項5之方法，其中上述第二佈局包含對應於上述積體電路的一閘極區的一形狀，其中上述形狀與上述較大的條帶的上述第一區段及上述第二區段重疊。
  8. 一種半導體裝置，包含：複數個通道部件，上述通道部件垂直地在一基板上堆疊；一閘極結構，環繞每個上述通道部件；一第一磊晶部件，在上述閘極結構的一第一邊抵接上述通道部件；一第二磊晶部件，在上述閘極結構的一第二邊抵接上述通道部件；以及一第三磊晶部件，上述第三磊晶部件在上述閘極結構的上述第二邊抵接上述通道部件；其中在一平面圖中，上述通道部件在上述第一磊晶部件與上述第二磊晶部件 之間具有一第一寬度以及不同於上述第一寬度的一第二寬度，並且上述第二磊晶部件及上述第三磊晶部件具有相同的寬度，且上述相同的寬度小於上述第一磊晶部件的寬度。
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