TWI826083B - 時序校準方法和系統 - Google Patents
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Abstract
本發明公開一種時序校準方法和系統，該時序校準方法，用於對數字測試機的若干測試通道中的測試信號進行時序校準，該方法包括：選通數字測試機的任意兩個測試通道，以輸出測試信號；採用窗口比較器對選通的兩個測試通道輸出的測試信號進行比較，並將判斷結果輸出到FPGA；被選通的兩個測試通道其中之一輸出的測試信號經時鐘緩衝器傳輸到FPGA作為採樣時鐘；FPGA根據採樣時鐘採集窗口比較器的判斷結果，並將判斷結果發送給控制終端；控制終端根據FPGA輸出的判斷結果調整對應的測試通道中測試信號的時鐘相位，以完成對測試通道的時序校準。
Description
本發明涉及晶片測試領域，更具體地，涉及一種時序校準方法和系統。
數位晶片測試機通常支援pattern(測試向量)測試，用於數位晶片通過測試pattern來判斷晶片功能是否正常，從而實現數位晶片大規模量產時的快速測試。
數位晶片測試機一般支援幾百個測試通道，每個測試通道輸出的數位信號都需要同時輸出到待測數位晶片的引腳處，即數位信號需要邊沿對齊，以保證輸出到待測數位晶片引腳處的信號間時序是正確的。要保證所有數位晶片測試機所有測試通道輸出的數位信號邊沿對齊，需要通過對數位信號時序校準來實現。
現有方法一般通過高速示波器來逐個判斷測試通道測試邊沿是否對齊，該方法需要額外的高速示波器，成本高使用不便；或者通過兩個通道輸出時鐘後的信號相與，再將相與的信號通過電容充電後採集電壓的方式測算邊沿是否對齊，該方法需要通過電容充電和ADC採樣導致測試時間較長。
本發明的一個目的在於提供一種時序校準方法和系統，以解決現有技術存在的問題中的至少一個。
為達到上述目的，本發明採用下述技術方案：本發明第一方面提供一種時序校準方法，用於對數字測試機的若干測試通道中的測試信號進行時序校準，該方法包括：選通數字測試機的任意兩個測試通道，以輸出測試信號；採用窗口比較器對選通的兩個測試通道輸出的測試信號進行比較，並將判斷結果輸出到FPGA；被選通的兩個測試通道其中之一輸出的測試信號經時鐘緩衝器傳輸到FPGA作為採樣時鐘；FPGA根據採樣時鐘採集窗口比較器的判斷結果，並將判斷結果發送給控制終端；控制終端根據FPGA輸出的判斷結果調整對應的測試通道中測試信號的時鐘相位，以完成對測試通道的時序校準。
可選地，該方法進一步包括：以所述採樣時鐘所在的測試通道作為校準基準通道，依次選通其他多個測試通道之一與所述窗口比較器連通作為被校準通道進行時序校準。
可選地，所述數字測試機的多個激勵信號測試通道連接繼電器網路的輸入端，所述繼電器網路的第一輸出端連接所述窗口比較器的第一輸入端，所述繼電器網路的第二輸出端連接所述窗口比較器的第二輸入端和所述時鐘緩衝器的輸入端，所述窗口比較器的輸出端連接所述FPGA的第一輸入端，所述時鐘緩衝器的輸出端連接所述FPGA的第二輸入端，所述FPGA的輸出端連接所述控制終端。
可選地，所述控制終端控制所述繼電器網路中的繼電器斷開或閉合，使被選通的兩個激勵信號測試通道分別輸出到所述繼電器網路的第一輸出端和第二輸出端。
可選地，如果被校準通道產生的時鐘信號邊沿與基準通道產生的時鐘信號邊沿不對齊，所述控制終端控制所述數字測試機激勵信號測試通道調整被校準通道輸出的時鐘相位，直到被校準通道的時鐘相位與基準通道產生的時鐘信號邊沿對齊。
可選地，利用二分查找法調整被校準通道輸出的時鐘相位。
可選地，若測得被校準通道比基準通道相位超前，則令被校準通道輸出延遲N nS，此時若測得被校準通道比基準通道相位滯後，則調整被校準通道輸出延遲為N/2 nS，此時若測得被校準通道比基準通道相位滯後，則被校準通道比基準通道相位超前在0~N/2 nS範圍，若測得被校準通道比基準通道相位超前，則被校準通道比基準通道相位超前在N/2~N nS範圍，其中N>0。
本發明第二方面提供一種執行上述時序校準方法的時序校準系統，該系統包括：數字測試機、控制終端和時序校準板卡；所述時序校準板卡包括：繼電器網路、窗口比較器、時鐘緩衝器和FPGA；其中，數字測試機包含多個激勵信號測試通道；繼電器網路用於將數字測試機的多個激勵信號測試通道選通任意兩個激勵信號測試通道分別輸出到窗口比較器；窗口比較器用於對選通後的兩個激勵信號測試通道輸出的時鐘信號進行比較，判斷兩個時鐘信號邊沿是否對齊，並將判斷結果輸出到FPGA；時鐘緩衝器用於將所選通的激勵信號測試通道之一輸出的時鐘信號緩衝後輸出到FPGA作為採樣時鐘；FPGA用於根據採樣時鐘採集窗口比較器的判斷結果，並將結果發送給控制終端；控制終端用於控制激勵信號測試通道產生時鐘信號，判斷兩個激勵信
號測試通道產生的時鐘信號是否邊沿對齊，並進行時序校準。
可選地，所述繼電器網路和所述窗口比較器支援100~800MHz工作頻率。
可選地，所述控制終端控制所述繼電器網路選通測試通道之一與所述時鐘緩衝器輸入端和所述高速窗口比較器第二輸入端連通用作校準基準通道，依次選通其他多個激勵信號測試通道之一與所述窗口比較器第一輸入端連通作為被校準通道進行時序校準。
本發明的有益效果如下：本發明所述技術方案，提供了一種時序校準方法和系統，該系統無需外接示波器等儀器即可實現時序校準，使用方便。本發明所述時序校準方法通過利用高速繼電器網路和時序校準板中的高速窗口比較器，可以快速實現數字測試機測試通道的時序校準，提高了時序校準效率，並且所有測試通道的校準精度能夠達到50ps以內，滿足校準精度要求。
下面結合圖式對本發明的具體實施方式作進一步詳細的說明。
1:數字測試機
2:控制終端
3:時序校準板卡
31:高速繼電器網路
32:高速窗口比較器
33:時鐘緩衝器
34:FPGA
圖1示出本發明實施例提供的一種時序校準系統的示意圖。
圖2示出本發明實施例提供的一種時序校準方法的流程圖。
為了更清楚地說明本發明，下面結合優選實施例和圖式對本發明做進一步的說明。圖式中相似的部件以相同的圖式符號進行表示。本領域技術人員應當理解，下面所具體描述的內容是說明性的而非限制性的，不應以此限
制本發明的保護範圍。
如圖1所示，本發明一個實施例提供了一種時序校準系統，包括數字測試機1、控制終端2和時序校準板卡3。
其中，數字測試機1包含若干測試通道，每個測試通道中對應傳輸一個測試向量(Pattern)，所述測試向量作為測試信號被數字測試機1發送至待測產品引腳。常見的數字測試機1包含有512、768、1024個測試通道。即512個測試通道中對應傳輸512個測試向量。
控制終端2可以為電腦或雲端伺服器，主要用於控制時序校準流程的進行。
時序校準板卡3包括：高速繼電器網路31、高速窗口比較器32、時鐘緩衝器33和FPGA 34。
其中，高速繼電器網路31用於選通數字測試機1的任意兩個測試通道，使得被選通的兩個測試通道中的兩個測試向量分別輸出到高速窗口比較器32中。在一個具體示例中，所述高速繼電器網路31和所述高速窗口比較器32最大支援800MHz工作頻率。
高速窗口比較器32用於對選通後的兩個測試通道輸出的測試向量信號進行比較，判斷兩個測試向量信號的邊沿是否對齊，並將判斷結果輸出到FPGA 34；時鐘緩衝器33用於將其中一個測試通道產生的測試向量信號緩衝後輸出到FPGA 34作為採樣時鐘；FPGA 34用於根據採樣時鐘採集高速窗口比較器32的判斷結果，並將結果發送給控制終端2。
控制終端2用於控制激勵信號測試通道產生時鐘信號，判斷兩個激勵信號測試通道產生的時鐘信號是否邊沿對齊，並進行時序校準。
在一種可能的實現方式中，所述繼電器網路和所述窗口比較器支援100~800MHz工作頻率。
在一種可能的實現方式中，所述控制終端控制所述繼電器網路選通測試通道之一與所述時鐘緩衝器輸入端和所述窗口比較器第二輸入端連通用作校準基準通道，依次選通其他多個激勵信號測試通道之一與所述高速窗口比較器第一輸入端連通作為被校準通道進行時序校準。
如圖2所示，本發明另一個實施例提供一種時序校準方法，用於對數字測試機的若干測試通道中的測試信號進行時序校準，該方法包括：選通數字測試機的任意兩個測試通道，以輸出測試信號；採用窗口比較器對選通的兩個測試通道輸出的測試信號進行比較，並將判斷結果輸出到FPGA；被選通的兩個測試通道其中之一輸出的測試信號經時鐘緩衝器傳輸到FPGA作為採樣時鐘；FPGA根據採樣時鐘採集窗口比較器的判斷結果，並將判斷結果發送給控制終端；控制終端根據FPGA輸出的判斷結果調整對應的測試通道中測試信號的時鐘相位，以完成對測試通道的時序校準。在一種可能的實現方式中，所述數字測試機1的多個激勵信號測試通道連接所述高速繼電器網路31的輸入端，高速繼電器網路31的第一輸出端連接所述高速窗口比較器32的第一輸入端，高速繼電器網路31的第二輸出端連接所述高速窗口比較器32的第二輸入端和所述時鐘緩衝器33的輸入端，所述高速窗口比較器32的輸出端連接所述FPGA 34的第一輸入端，所述時鐘緩衝器33的輸出端連接所述FPGA 34的第二輸入端，所述FPGA 34的輸出端連接所述控制終端2。
在一種可能的實現方式中，所述控制終端2控制所述高速繼電器
網路31中的繼電器斷開或閉合，使被選通的兩個激勵信號測試通道分別輸出到所述高速繼電器網路31的第一輸出端和第二輸出端。
在一個具體示例中，數字測試機1包含的至少512個測試通道均連接到高速繼電器網路31的輸入端，512個測試通道對應傳輸512個測試向量(Pattern)，高速繼電器網路31將數字測試機1包含的至少512個測試通道任意選擇兩個測試通道輸出，高速繼電器網路31的兩個輸出端均連接到高速窗口比較器32的輸入端，同時其中一個高速繼電器網路31的輸出端連接到時鐘緩衝器33的輸入端，高速窗口比較器32的輸出端連接FPGA 34，時鐘緩衝器33的輸出端連接FPGA 34，FPGA 34利用時鐘緩衝器33輸出的採樣時鐘，來採樣高速窗口比較器32的判斷結果，然後將採樣結果傳給控制終端2，例如控制終端2為電腦，由電腦判斷本次測試的兩個測試通道是否邊沿對齊，並進行時序校準。
在一種可能的實現方式中，所述控制終端2控制所述高速繼電器網路31選通測試通道之一與所述時鐘緩衝器33輸入端和所述高速窗口比較器32第二輸入端連通用作校準基準通道，該基準通道稱為通道2，依次選通其他多個激勵信號測試通道之一與所述高速窗口比較器第一輸入端連通作為被校準通道進行時序校準，該被校準通道稱為通道1。
在一個具體示例中，所述控制終端2將未經高速窗口比較器32選通的其他激勵信號測試通道依次進行選通，並根據所述基準通道2對被校準通道1進行時序校準。
在一個具體示例中，電腦控制數字測試機中被選通的兩個激勵信號測試通道產生時鐘信號，例如時鐘信號為100MHz時鐘信號。
在一種可能的實現方式中，該方法進一步包括：以所述採樣時鐘所在的測試通道作為校準基準通道，依次選通其他多個測試通道之一與所述窗口比較器連通作為被校準通道進行時序校準。
在一種可能的實現方式中，如果被校準通道產生的時鐘信號邊沿與基準通道產生的時鐘信號邊沿不對齊，所述控制終端控制所述數字測試機激勵信號測試通道調整被校準通道輸出的時鐘相位，直到被校準通道的時鐘相位與基準通道產生的時鐘信號邊沿對齊。
在一個具體示例中，所述高速窗口比較器的判斷結果為隨機的0和1時，被校準通道與基準通道產生的時鐘信號邊沿對齊；所述高速窗口比較器的判斷結果為固定的0或1時，被校準通道與基準通道產生的時鐘信號邊沿不對齊，由此可以判斷被校準通道與基準通道產生的時鐘信號是否邊沿對齊，從而實現時序校準。
當被校準通道與基準通道產生的時鐘信號邊沿不對齊時，所述控制終端2控制所述數字測試機1調整被校準通道輸出的時鐘相位，直到被校準通道與基準通道產生時鐘信號邊沿對齊，其中利用二分查找法調整被校準通道輸出的時鐘相位使得被校準通道與基準通道產生的時鐘信號邊沿對齊。
在一種可能的實現方式中，若測得被校準通道比基準通道相位超前，則令被校準通道輸出延遲N nS，此時若測得被校準通道比基準通道相位滯後，則調整被校準通道輸出延遲為N/2 nS，此時若測得被校準通道比基準通道相位滯後，則被校準通道比基準通道相位超前在0~N/2 nS範圍，若測得被校準通道比基準通道相位超前，則被校準通道比基準通道相位超前在N/2~N nS範圍，其中N>0。
在一個具體示例中，通道1為被校準通道，即其他多個激勵信號測試通道之一與所述高速窗口比較器第一輸入端連通的通道；通道2為基準通道，即高速繼電器網路將被選通的兩個激勵信號測試通道之一與所述時鐘緩衝器輸入端和所述高速窗口比較器第二輸入端連通的通道，通道1和通道2都沒有輸出延遲時，測得通道1比通道2相位超前，增加通道1輸出延遲5nS，然後測得
通道1比通道2相位滯後，則修改通道1輸出延遲為2.5nS，然後如果測得通道1比通道2相位滯後，則通道1比通道2相位超前在0~2.5nS範圍，如果測得通道1比通道2相位超前，則通道1比通道2相位超前在2.5~5nS範圍，根據範圍判斷再依次二分判斷查找，最終找出實際的相位差。
本發明提供的測試系統校準不需要連接待測數位晶片，校準完成後數字測試機再連接待測數位晶片。
在一個具體示例中，本發明的測試系統的基準通道和所有被校準通道的校準精度為50ps，該精度主要是和高速窗口比較器的參數有關。
需要說明的是，本實施例提供的時序校準系統的原理及工作流程與上述時序校準方法相似，相關之處可以參照上述說明，在此不再贅述。
本發明實施例提供的時序校準系統和方法，無需外接示波器等儀器，利用了高速窗口比較器，可以快速實現數字測試機pattern測試通道的時序校準，提高了時序校準效率，並且校準精度能夠達到50ps以內，滿足校準精度要求。
顯然，本發明的上述實施例僅僅是為清楚地說明本發明所作的舉例，而並非是對本發明的實施方式的限定，對於所屬領域的具有通常知識者來說，在上述說明的基礎上還可以做出其它不同形式的變化或變動，這裡無法對所有的實施方式予以窮舉，凡是屬於本發明的技術方案所引伸出的顯而易見的變化或變動仍處於本發明的保護範圍之列。
Claims (10)
- 一種時序校準方法，其特徵在於，用於對一數字測試機的若干測試通道中的一測試信號進行時序校準，該方法包括：選通所述數字測試機的任意兩個測試通道，以輸出測試信號；採用一窗口比較器對選通的兩個測試通道輸出的測試信號進行比較，並將判斷結果輸出到一FPGA；被選通的兩個測試通道其中之一輸出的測試信號經一時鐘緩衝器傳輸到所述FPGA作為一採樣時鐘；所述FPGA根據所述採樣時鐘採集所述窗口比較器的所述判斷結果，並將所述判斷結果發送給一控制終端；所述控制終端根據所述FPGA輸出的所述判斷結果調整對應的測試通道中測試信號的時鐘相位，以完成對測試通道的時序校準。
- 根據請求項1所述的時序校準方法，其中，該方法進一步包括：以所述採樣時鐘所在的測試通道作為一校準基準通道，依次選通其他多個測試通道之一與所述窗口比較器連通作為一被校準通道進行時序校準。
- 根據請求項1所述的時序校準方法，其中，所述數字測試機的多個激勵信號測試通道連接一繼電器網路的輸入端，所述繼電器網路的第一輸出端連接所述窗口比較器的第一輸入端，所述繼電器網路的第二輸出端連接所述窗口比較器的第二輸入端和所述時鐘緩衝器的輸入端，所述窗口比較器的輸出端連接所述FPGA的第一輸入端，所述時鐘緩衝器的輸出端連接所述FPGA的第二輸入端，所述FPGA的輸出端連接所述控制終端。
- 根據請求項3所述的時序校準方法，其中，所述控制終端控制所述繼電器網路中的繼電器斷開或閉合，使被選通的兩個激勵信號測試通道分別輸出到所述繼電器網路的第一輸出端和第二輸出端。
- 根據請求項2所述的時序校準方法，其中，如果所述被校準通道產生的時鐘信號邊沿與一基準通道產生的時鐘信號邊沿不對齊，所述控制終端控制所述數字測試機的多個激勵信號測試通道調整所述被校準通道輸出的時鐘相位，直到所述被校準通道的時鐘相位與所述基準通道產生的時鐘信號邊沿對齊。
- 根據請求項5所述的時序校準方法，其中，利用二分查找法調整所述被校準通道輸出的時鐘相位。
- 根據請求項6所述的時序校準方法，其中，若測得所述被校準通道比所述基準通道相位超前，則令所述被校準通道輸出延遲N nS，此時若測得所述被校準通道比所述基準通道相位滯後，則調整所述被校準通道輸出延遲為N/2 nS，此時若測得所述被校準通道比所述基準通道相位滯後，則所述被校準通道比所述基準通道相位超前在0~N/2 nS範圍，若測得所述被校準通道比所述基準通道相位超前，則所述被校準通道比所述基準通道相位超前在N/2~N nS範圍，其中N>0。
- 一種執行上述請求項1-7中任一項時序校準方法的時序校準系統，其特徵在於，該系統包括：一數字測試機、一控制終端和一時序校準板卡；所述時序校準板卡包括：一繼電器網路、一窗口比較器、一時鐘緩衝器和一FPGA；其中，所述數字測試機包含多個激勵信號測試通道；所述繼電器網路用於將所述數字測試機的所述多個激勵信號測試通道選通任意兩個激勵信號測試通道分別輸出到所述窗口比較器；所述窗口比較器用於對選通後的兩個激勵信號測試通道輸出的時鐘信號進行比較，判斷兩個時鐘信號邊沿是否對齊，並將判斷結果輸出到所述FPGA； 所述時鐘緩衝器用於將所選通的激勵信號測試通道之一輸出的時鐘信號緩衝後輸出到所述FPGA作為一採樣時鐘；所述FPGA用於根據所述採樣時鐘採集所述窗口比較器的所述判斷結果，並將所述判斷結果發送給所述控制終端；所述控制終端用於控制所述多個激勵信號測試通道產生時鐘信號，判斷兩個激勵信號測試通道產生的時鐘信號是否邊沿對齊，並進行時序校準。
- 根據請求項8所述的時序校準系統，其中，所述繼電器網路和所述窗口比較器支援100~800MHz工作頻率。
- 根據請求項8所述的時序校準系統，其中，所述控制終端控制所述繼電器網路選通測試通道之一與所述時鐘緩衝器輸入端和所述窗口比較器第二輸入端連通用作一校準基準通道，依次選通其他多個激勵信號測試通道之一與所述窗口比較器第一輸入端連通作為一被校準通道進行時序校準。
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