TWI824596B - 防止電磁干擾之晶圓結構 - Google Patents
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Abstract
本發明揭示一種防止電磁干擾之晶圓結構，其為晶圓加工階段結構，其具有一數位處理單元區域，該數位處理單元區域具有一數位處理單元、一絕緣層、一導電層及複數資訊連結點，該數位處理單元之一上表面設置該絕緣層及該些資訊連結點，並在該絕緣層之上表面塗設該導電層，當有一電磁干擾傳遞經該導電層時，該導電層可吸收該電磁干擾。
Description
本發明係關於一種晶圓結構，特別在數位處理單元上面增加導電塗層以隔絕鄰近類比處理單元電磁干擾，其為晶圓加工階段結構。
首先，半導體裝置大體上係使用譬如前端製程及後端製程之二複雜製程來製造，每一個製程可能涉及成千上萬步驟；其中，前端製程涉及在一半導體晶圓表面上形成多個晶粒，而每一個晶粒典型地係一模一樣，且包含由電性連接主動及被動元件所形成之電路；另，後端製程涉及將來完成晶圓中之個別晶粒進行單粒化，並封裝該晶粒以提供結構支撐及環境隔離。
半導體製程之其一主要目的是製造更小的半導體裝置，較小的裝置典型地耗用較少電力，具有較高執行效率以及可更有效率地被製造量產；此外，較小的半導體裝置具有可期待用於更小終端產品之較小佔用空間，較小晶粒尺寸可憑藉改善前端製程而產生具有較小且較高密度之主動及被動元件之晶粒而得；後端製程可憑藉改善電性互連及封裝材料來產生具有較小佔用空間之半導體裝置封裝。
半導體製程之另一主要目的是生產較高執行效率之半導體裝置，裝置執行效率之提升可藉由形成能夠以較高速度來運行之主動元件而得。在例如射頻(Radio frequency,RF)無線通訊之高頻應用中，整合被
動元件常常被納入該半導體裝置內；但是，高頻電性裝置產生或容易受到外在電磁干擾(Electromagnetic Interference,EMI)及射頻干擾(Radio Frequency Interference,RFI)，該些會干擾其電性操作。
在大部分的電子元件或系統來說，電磁干擾(Electromagnetic Interference,EMI)是一個嚴重且具有挑戰性的問題。由於電磁干擾通常會中斷、降低或是限制電子元件或是電子系統的所有電路的有效性能，所以，電子元件或系統需具有有效的電磁干擾防護以確保可有效且安全的運作。
關於電磁干擾之文獻，多個專利如下：
US15/175,992揭露係關於一種半導體封裝裝置及其製造方法。根據此揭露之實施例，該半導體封裝裝置包含一載體、一第一天線、一第二天線、一封裝體及一第一屏蔽。該載體具有一天線區域及一組件區域。該第一天線形成於該天線區域上。該第二天線自該天線區域延伸至該第一天線上方。該第二天線與該第一天線電連接。該封裝體包含覆蓋該組件區域之一第一部分及覆蓋該天線區域之一第二部分。該第一屏蔽適形地形成於該封裝體之該第一部分上，並暴露該封裝體之該第二部分。
US13/493,576揭示一種半導體封裝體包括一屏蔽物，其連接多個配置在一晶圓上的導電件。多個導電件被配置而分別地圍住在晶圓上的多個微結構件，而這些微結構件位在前述的導電件所形成的多個凹穴中以提供較佳的屏蔽效果。屏蔽物與多個導電件具電磁干擾屏蔽的作用。一種形成半導體封裝體的方法包括下列步驟。提供一具有多個子單元的半導體晶圓，設置至少一微結構件在各子單元，電性連接微結構件與半導體晶圓。形成多個導電件在半導體晶圓上，各導體件環繞微結構件且形成多個
凹穴，且微結構件在凹穴中。配置一屏蔽物在導體件上以將微結構件封閉在凹穴內。
US15/674,218揭示一種積體電路裝置，用於保護電路不受暫態電性事件影響。一積體電路裝置包含第一雙極接面電晶體及一第二雙極接面電晶體交叉耦合於第一雙極接面電晶體，以作為一第一半導體控制整流器操作，其中該第一雙極接面電晶體之基極連接於該第二雙極接面電晶體之一集極，且該第二雙極接面電晶體之一基極連接於第一雙極接面電晶體之一射極或一集極。該積體電路裝置額外包含一觸發裝置，其具有一第一二極體，其具有連接於該第一雙極接面電晶體之該基極之一陰極。該積體電路裝置進一步包含一第三雙極接面電晶體交叉耦合於第二雙極接面電晶體，以作為一第二半導體控制整流器操作，其中該第三雙極接面電晶體具有一集極，其連接於該第二雙極接面電晶體之該集極，及一基極，其連接於該第二雙極接面電晶體之該集極。
TW201608694揭示一種方法包含在絕緣體上半導體晶圓之主動層中形成射頻場效電晶體。該絕緣體上半導體晶圓具有內埋絕緣體側及主動層側。該方法進一步包含將第二晶圓接合至該絕緣體上半導體晶圓之該主動層側。該方法進一步包含形成用於該半導體裝置之屏蔽層。該屏蔽層包含導電材料。該方法進一步包含將該射頻場效電晶體耦接至包含射頻組件的電路。該方法進一步包含將該射頻場效電晶體、射頻組件及該屏蔽層切單(Singulating)成晶粒。該屏蔽層位於該射頻組件之基板與該射頻場效電晶體之間。
然而，在半導體領域，對於電磁干擾問題，多會在後段製程
處理，進而增加封裝後體積大小，如何在前段製程減少成品電磁干擾問題，且需不太影響成本及相關製程前提下，將需要前段製程多加琢磨。
有鑑於以上問題，本發明提供一種防止電磁干擾之晶圓結構，主要使用導電層取代傳統晶圓防電磁干擾結構，以達成大幅降低電磁干擾結構成本之作用。
因此，本發明之主要目的係在提供一種防止電磁干擾之晶圓結構，將一絕緣層建構在數位處理單元上，達成快速建構導電層之目的。
本發明再一目的係在提供一種防止電磁干擾之晶圓結構，以貫通孔貫穿導電層及絕緣層，可在保有電磁干擾前提下與外界電性連結。
本發明再一目的係在提供一種防止電磁干擾之晶圓結構，可使絕緣壁避免導電層干擾，提供數位處理單元所需之電路導通。
本發明再一目的係在提供一種防止電磁干擾之晶圓結構，整合類比訊號發射單元，可減小後期封裝時之結構大小。
為達成上述目地，本發明所使用的主要技術手段是採用以下技術方案來實現的。本發明為一種防止電磁干擾之晶圓結構，其為晶圓加工階段結構，其包含：一數位處理單元區域，該數位處理單元區域具有一數位處理單元、一絕緣層、一導電層及複數資訊連結點，該數位處理單元之一上表面設置該絕緣層及該些資訊連結點，並在該絕緣層之上表面塗設該導電層，當有一電磁干擾傳遞經該導電層時，該導電層可吸收該電磁干擾。
本發明的目的及解決其技術問題還可採用以下技術措施進
一步實現。
前述的結構，其中該數位處理單元區域具有至少一接地連結點，該接地連結點與該數位處理單元電性導通。
前述的結構，其中該基礎基板之下表面具有複數資訊連結腳及至少一接地腳。
前述的結構，其中該數位處理單元區具有複數貫通孔，由該些貫通孔貫穿該導電層及該絕緣層。
前述的結構，其包含一類比處理單元區域，該類比處理單元區域之一類比處理單元與該數位處理單元電性導通。
前述的結構，其中該數位處理單元區域具有複數絕緣壁，該些絕緣壁設置在該些貫通孔與該導電層交界處。
前述的結構，其中該類比處理單元區域具有一類比訊號發射單元及一類比接收單元，該類比訊號發射單元及該類比接收單元各別對該類比處理單元電性導通。
前述的結構，其中該數位處理單元區具有複數電性連結區，該些電性連結區填充在該些貫通孔中，使該些電性連結區可以電性導通該數位處理單元區域之該些資訊連結點。
相較於習知技術，本發明具有功效在於：(1)使用導電層取代傳統晶圓防電磁干擾結構，以達成大幅降低電磁干擾結構成本之作用；(2)將一絕緣層建構在數位處理單元上，達成快速建構導電層之目的；(3)整合類比訊號發射單元，可減小後期封裝時之結構大小。
1:數位處理單元區域
10:數位處理單元
101:上表面
11:絕緣層
111:上表面
12:導電層
13:資訊連結點
14:接地連結點
15:貫通孔
16:絕緣壁
17:電性連結區
2:類比處理單元區域
20:類比處理單元
21:類比訊號發射單元
22:類比接收單元
EMI:電磁干擾
〔圖1〕係本發明第一實施型態之第一示意圖。
〔圖2a〕係本發明第一實施型態之第二示意圖。
〔圖2b〕係本發明第一實施型態之第三示意圖。
〔圖3〕係本發明第二實施型態之第一示意圖。
〔圖4〕係本發明第二實施型態之第二示意圖。
為了讓本發明之目的、特徵與功效更明顯易懂，以下特別列舉本發明之較佳實施型態：
如圖1、圖2a及圖2b所示，為本發明一種防止電磁干擾之晶圓結構之第一實施型態；請先參考第1圖所示，一種防止電磁干擾之晶圓結構，其包含：一數位處理單元區域(1)，該數位處理單元區域(1)具有一數位處理單元(10)、一絕緣層(11)、一導電層(12)及複數資訊連結點(13)，該數位處理單元(10)之一上表面(101)設置該絕緣層(11)及該些資訊連結點(13)，並在該絕緣層(11)之上表面(111)塗設該導電層(12)。
具體而言，數位處理單元區域(1)主要功效係針對該數位處理單元(10)提供承載及提供基本保護性，並且包含電性輸入與電性輸出部分；而，數位處理單元(10)係指主要為數位訊號處理(Digital Signal Processing,DSP)功效者，其是專門在處理數位訊號之單元；另，該絕緣層(11)係為絕緣材料，其主要作用為隔絕電性導通，並提供基本保護該數位處理單元(10)之效果；該導電層(12)可包含各種材料，並可在製造
半導體裝置之製程中的各個階段處形成，通常該導電層(12)可由任何導電材料製成，譬如該導電層(12)可為純金屬，諸如銅、鎢、鉬、金屬合金或金屬矽化物等，該導電層(12)具有可防止外部及上下層之間的電磁干擾，並該導電層(12)可將廢熱導出，進而平均整體之溫度，且降低數位處理單元(10)之中發熱點溫度；該資訊連結點(13)功效為提供各類電子零件與外界的電性連接。
一般施作，該數位處理單元區域(10)如圖1所示具有至少一接地連結點(14)，該接地連結點(14)與該數位處理單元(1)電性導通；該接地連結點(14)係為在電路設計時之地線，地線則被廣泛作為電位的參考點，為整個電路提供一個基準電位，以地線上電壓為0V，以統一整個電路電位。
呈上所示，其中該數位處理單元區(10)如圖2a表示，其具有複數貫通孔(15)，由該些貫通孔(15)貫穿該導電層(12)及該絕緣層(11)。
具體而言，該貫通孔(15)主要功能為將埋藏在該導電層(12)及該絕緣層(11)下之資訊連結點(13)、接地連結點(14)分別顯露於外，以利後續工序。
接著，見圖2b所示，該數位處理單元區域(1)另具有複數絕緣壁(16)，該些絕緣壁(16)設置在該些貫通孔(15)與該導電層(12)交界處；且，其中該數位處理單元區具有複數電性連結區(17)，該些電性連結區(17)填充在該些貫通孔(15)中，使該些電性連結區(17)可以電性導通該數位處理單元區域(1)之該些資訊連結點(13)。
一般來說，絕緣壁(16)主要作用係為避免該導電層(12)與電性連結區(17)電性導通，保障電性連結區(17)不會被導電層(12)直接接觸；該些電性連結區(17)係具備固定物件及導電特性之膠狀物，在質變後呈固化狀，並維持固定物件及導電特性。
請再參照圖3所示，為本發明一種防止電磁干擾之晶圓結構之第二實施型態；第二實施型態與第一實施型態的主要差異在於本實施型態具備類比處理單元區域(2)。
如圖3所示，增加一類比處理單元區域(2)於一數位處理單元區域(1)一側，該類比處理單元區域(2)之一類比處理單元(20)與該數位處理單元(10)電性導通；其中，該類比處理單元區域(2)具有一類比訊號發射單元(21)及一類比接收單元(22)，該類比訊號發射單元(21)及該類比接收單元(22)各別對該類比處理單元(20)電性導通。
具體而言，類比處理單元區域(2)主要功效係針對該類比處理單元(20)提供承載及提供基本保護性，並且包含電性輸入與電性輸出部分；而，該類比處理單元(20)係指類比訊號處理(Analog Signal Processing)是指對連續類比訊號採用類比處理功效者的方法的任何訊號處理過程，其是專門在處理類比訊號之單元；該類比訊號發射單元(21)係為將類比訊號發射傳遞的基礎輸出單元，而該類比接收單元(22)係為將類比訊號接收傳遞的基礎輸入單元。
實際上，該類比訊號發射單元(21)與該類比接收單元(22)皆會對該數位處理單元(10)產生電磁干擾(Electromagnetic Interference,EMI)，因此透過該導電層(12)具有可防止外部及上下層之間的干擾，該
導電層(12)具有有效的電磁干擾防護以確保該數位處理單元(10)可有效且安全的運作。
見圖4所示，該數位處理單元區域(1)另具有複數絕緣壁(16)，該些絕緣壁(16)設置在該些貫通孔(15)與該導電層(12)交界處；且，其中該數位處理單元區具有複數電性連結區(17)，該些電性連結區(17)填充在該些貫通孔(15)中，使該些電性連結區(17)可以電性導通該數位處理單元區域(1)之該些資訊連結點(13)。
因此本發明之功效有別一般晶圓結構，此於半導體防止電磁干擾，非封裝結構當中實屬首創，符合發明專利要件，爰依法俱文提出申請。
惟，需再次重申，以上所述者僅為本發明之較佳實施型態，舉凡應用本發明說明書、申請專利範圍或圖式所為之等效變化，仍屬本發明所保護之技術範疇，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1:數位處理單元區域
10:數位處理單元
101:上表面
11:絕緣層
111:上表面
12:導電層
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EMI:電磁干擾
Claims (5)
- 一種防止電磁干擾之晶圓結構，其為晶圓加工階段結構，其包含：一數位處理單元區域，該數位處理單元區域具有一數位處理單元、一絕緣層、一導電層、複數資訊連結點、複數貫通孔及複數絕緣壁，該數位處理單元之一上表面設置該絕緣層及該些資訊連結點，並在該絕緣層之上表面塗設該導電層，另該些貫通孔貫穿該導電層及該絕緣層，且該些絕緣壁設置在該些貫通孔與該導電層交界處，當有一電磁干擾傳遞經該導電層時，該導電層可吸收該電磁干擾。
- 如請求項1之晶圓結構，其中該數位處理單元區域具有至少一接地連結點，該接地連結點與該數位處理單元電性導通。
- 如請求項1之晶圓結構，其包含一類比處理單元區域，該類比處理單元區域之一類比處理單元與該數位處理單元電性導通。
- 如請求項1之晶圓結構，其中該數位處理單元區具有複數電性連結區，該些電性連結區填充在該些貫通孔中，使該些電性連結區可以電性導通該數位處理單元區域之該些資訊連結點。
- 如請求項3之晶圓結構，其中該類比處理單元區域具有一類比訊號發射單元及一類比接收單元，該類比訊號發射單元及該類比接收單元各別對該類比處理單元電性導通。
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| US20140291820A1 (en) * | 2011-04-30 | 2014-10-02 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Shielding Layer Over Active Surface of Semiconductor Die |
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2022
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20170103953A1 (en) * | 2014-07-25 | 2017-04-13 | Siliconware Precision Industries Co., Ltd. | Method for fabricating package structure |
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