TWI821835B - 基板結構及其製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 229910000679 solder Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 11
- 239000002313 adhesive film Substances 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 128
- 238000004806 packaging method and process Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 4
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 229920003192 poly(bis maleimide) Polymers 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- -1 referred to as BT) Chemical compound 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Shaping Of Tube Ends By Bending Or Straightening (AREA)
Abstract
一種基板結構及其製造方法，包括藉由結合層疊合一具有導電凸塊與第一線路層的第一基部與一具有第二線路層的第二基部，以相互抵消因該第一基部的內應力與該第二基部的內應力所造成的翹曲，以達到應力平衡，提升該基板結構的可靠性。
Description
本發明有關一種半導體封裝製程，尤指一種基板結構及其製造方法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，習知半導體封裝件係將半導體晶片藉由多個焊錫凸塊結合至一封裝基板上，再以封裝膠體包覆該半導體晶片。
然而，習知封裝基板中，由於介電層與線路層皆朝向相同的方向設置，故容易受到內應力的影響，造成該封裝基板在製程中可能會發生翹曲(warpage)，且隨著介電層與線路層的層數越多，所產生的翹曲問題將會更加嚴重，甚至導致整體半導體封裝件的毀損。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種基板結構，係包括：第一基部，其具有相對的第一側與第二側，其中，該第一基部包含有多個第一線路層，該多個第一線路層自該第二側朝該第一側的方向堆疊而成，及對應於該第一側的該第一線路層上凸出有多個導電凸塊，且令該多個導電凸塊電性連接該第一線路層；第二基部，其具有相對的第三側與第四側，其中，該第二基部包含有多個第二線路層，該多個第二線路層自該第四側朝該第三側的方向堆疊而成，且令部分該第二線路層外露於該第三側；以及結合層，其夾置於該第一基部與第二基部之間，以令該第一基部以其第一側結合該結合層，且該第二基部以其第三側結合該結合層，使該第一基部與該第二基部相疊合，其中，該多個導電凸塊壓入該結合層中，以電性連接該第一線路層及第二線路層。
本發明復提供一種基板結構之製造方法，係包括：提供第一基部與第二基部，該第一基部具有相對的第一側與第二側，該第二基部具有相對的第三側與第四側，其中，該第一基部包含多個第一線路層，該多個第一線路層自該第二側朝該第一側的方向堆疊而成，及對應於該第一側的該第一線路層上凸出有電性連接該第一線路層的多個導電凸塊，該第二基部包含有多個第二線路層，該多個第二線路層自該第四側朝該第三側的方向堆疊而成，且令部分該第二線路層外露於該第三側；以及藉由結合層結合該第一基部的第一側與該第二基部的第三側，使該第一基部與該第二基部相疊合，其中，該多個導電凸塊壓入該結合層中，以電性連接該第一線路層及第二線路層。
前述之製造方法，復包括：將該結合層設置於該第二基部的第三側上；以及將該第一基部以其第一側壓合於該結合層上。
前述之基板結構及其製造方法中，該第一基部中形成有多個電性導通各該第一線路層的第一導電盲孔，且該第二基部中形成有多個電性導通各
該第二線路層的第二導電盲孔。例如，該第一導電盲孔的形狀與該第二導電盲孔的形狀為彼此間相互鏡射。
前述之基板結構及其製造方法中，該結合層為異方性導電膜或非導電性膠膜。
前述之基板結構及其製造方法中，該導電凸塊更包括導電柱體、導電焊料及金屬阻障層，該導電焊料位於遠離該第一側的一側，及該金屬阻障層位於該導電柱體與該導電焊料之間。
由上可知，本發明的基板結構及其製造方法，主要藉由堆疊該第一基部與該第二基部的設計以製作該基板結構，故相較於習知技術的封裝基板的單一結構體的設計，本發明的基板結構於製程中能使各基部的內應力所造成的翹曲(warpage)相互抵消，以達到應力平衡，並強化其整體結構強度，因而能提升該基板結構的可靠性。
2,3:基板結構
20:第一基部
20a:第一側
20b:第二側
200:第一介電層
201:第一線路層
201a:第一導電盲孔
202、30:導電凸塊
21:第二基部
21a:第三側
21b:第四側
210:第二介電層
211:第二線路層
211a:第二導電盲孔
22,32:結合層
22a:作用顆粒
220:導電粒子
23:開孔
300:導電焊料
301:金屬阻障層
302:導電柱體
80、90:離形層
8:第一支撐件
9:第二支撐件
圖1及圖2A至圖2C為本發明的基板結構的製造方法的第一實施例的剖面示意圖。
圖3及圖4A至圖4C為本發明的基板結構的製造方法的第二實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖1及圖2A至圖2C為本發明的基板結構的製造方法的第一實施例的剖面示意圖。
如圖1所示，於一第一支撐件8上形成第一基部20，其中，該第一基部20具有相對的第一側20a與第二側20b，且對應該第一側20a形成有多個導電凸塊202。
所述的第一基部20例如為具有核心層的封裝基板、無核心層(coreless)形式封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)的矽仲介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含多個第一介電層200、形成於該多個第一介電層200上的多個第一線路層201以及電性連接該第一線路層201的多個導電凸塊202。
於本實施例中，該第一基部20以無核心層(coreless)形式封裝基板為例，其採用晶圓級(wafer level)電鍍方式製作，於該第一支撐件8上形成該第一介電層200，再電鍍金屬材以作為圖案化線路的第一線路層201，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，並於該第一介電層200中形成多個電性導通各該第一線路層201的第一導電盲孔201a，例如，於該第一介電層200形成錐狀孔洞，再填入金屬材，以形成該第一導電盲孔201a。之後，於
最外層的第一線路層201上形成多個導電凸塊202，其中，該導電凸塊202凸出且外露於該第一基部20的第一側20a外。
在一實施例中，該第一介電層200的材質可例如為ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5的預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、防焊層(solder mask)或其它適當有機介電材質，且該第一線路層201與該導電凸塊202以電鍍或濺鍍(sputter)方式形成如銅(Cu)或其組成的金屬材，但不限於此。
另外，該第一支撐件8例如為半導體材質(如矽或玻璃)的板體，其上以例如塗布或沉積等方式形成有一離型膜或其它膠膜的離形層80，例如該離形層80為犧牲離形層(sacrificial release layer)，以結合該第一基部20的第二側20b。
如圖2A所示，另外於一第二支撐件9上形成第二基部21，其中，該第二基部21具有相對的第三側21a與第四側21b，且對應該第二基部21的第三側21a上設置一結合層22。
所述的第二基部21與該第一基部20的結構大致相同，例如為具有核心層的封裝基板、無核心層(coreless)形式封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)的矽仲介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含多個第二介電層210，以及形成於該多個第二介電層210上的多個第二線路層211，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。
於本實施例中，該第二基部21以無核心層(coreless)形式封裝基板為例，其採用晶圓級(wafer level)電鍍方式製作，於該第二支撐件9上形成該第二介電層210，再電鍍金屬材以作為圖案化線路的第二線路層211，並於該多個
第二介電層210中形成多個電性導通各該第二線路層211的第二導電盲孔211a，其中，該多個第二線路層211的部分線路外露出該第二基部21的第三側21a，以為該結合層22所覆蓋。
在一實施例中，該第二介電層210的材質，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5的預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、防焊層(solder mask)或其它適當有機介電材質，且該第二線路層211以電鍍或濺鍍(sputter)方式形成如銅(Cu)或其組成的金屬材，但不限於此。
另外，該第二支撐件9例如為半導體材質(如矽或玻璃)的板體，其上以例如塗布方式依序形成有一離型膜或其它膠膜的離形層90，例如該離形層90為犧牲離形層(sacrificial release layer)，以結合該第二基部21的第四側21b。
另外，該結合層22包覆該第二線路層211的部分線路，且該結合層22為如異方性導電膜(Anisotropic Conductive Film，簡稱ACF)的絕緣層。
如圖2B所示，將該第一基部20透過其第一側20a的導電凸塊202結合至該第二基部21的結合層22，以使該第一基部20與該第二基部21相疊合，且令該第一基部20的第一線路層201電性連接該第二基部21的第二線路層211。
於本實施例中，該導電凸塊202壓入該結合層22中，以結合該第二線路層211。例如，該導電凸塊202為銅柱體，其於下壓過程中，可壓破ACF中的作用顆粒22a的保護膜，使該作用顆粒22a中的導電粒子220接觸該導電凸塊202與該第二線路層211。因此，藉由ACF或其它具異向性導通的結合層22，經對準鍵合過程，以晶圓級(wafer level)形式或晶片堆疊晶圓(Chip on Wafer，簡稱CoW)形式完成第一線路層201與第二線路層211的對接與導通。應可理解地，該第一線路層201與該第二線路層211之間的導通介面為金屬結構，其中，該金屬結構的配
置可為塊體對線路、塊體對塊體或線路對線路，於圖2B中僅顯示塊體對線路，但不限於此。
再者，由於該第一支撐件8上的第一基部20與該第二支撐件9上的第二基部21於製程中會產生同方向的翹曲(warpage)狀態，如圖1及圖2A所示的虛線方向，故將該第一基部20倒置而壓合於該第二基部21上時，可令該第一介電層200的翹曲方向與第二介電層210的翹曲方向相互抵消，如圖2B所示的虛線方向。
如圖2C所示，移除該第一支撐件8及其上的離形層80，以外露出該第一基部20的第二側20b。接著，於該第一基部20的第二側20b形成多個開孔23，以令該第一線路層201的部分線路外露於該第一基部20的第二側20b，借此形成一基板結構2。
因此，本發明的基板結構2及其製造方法主要藉由堆疊該第一基部20與該第二基部21的設計，使該第一介電層200的內應力與第二介電層210的內應力所造成的翹曲(warpage)能相互抵消，以達到應力平衡，並強化其整體結構強度，因而能提升該基板結構2的可靠性。
再者，該第一導電盲孔201a及該第二導電盲孔211a呈類錐狀結構的設計，藉由製程中翻轉該第一基部20，使該第一基部20的第一導電盲孔201a的形狀與該第二基部21的第二導電盲孔211a的形狀彼此間可相互鏡射，也就是，該第一基部20與第二基部21結合後的第一導電盲孔201a與第二導電盲孔211a兩者呈類錐狀結構的漸縮方向相反(或斜率不同向)。
圖3及圖4A至圖4C為本發明的基板結構3的製造方法的第二實施例的剖面示意圖。本實施例與第一實施例的差異在於結合層的材質，故以下不再贅述相同處。
如圖3所示，於一第一支撐件8上形成第一基部20，其中，該第一基部20具有相對的第一側20a與第二側20b，且對應該第一側20a上形成有多個導電凸塊30。
於本實施例中，該多個導電凸塊30的每一者至少包括導電焊料300、金屬阻障層301及導電柱體302。該導電焊料位於遠離該第一側的一側。該金屬阻障層301可為鎳或其他金屬材料，設置介於該導電柱體302與該導電焊料300之間，用以增加導電凸塊30的可靠度。其中，該金屬阻障層301可由一層或一層以上的金屬所構成。
如圖4A所示，另外於一第二支撐件9上形成第二基部21，其中，該第二基部21具有相對的第三側21a與第四側21b，且對應該第二基部21的第三側21a上設置有一結合層32。
於本實施例中，該結合層32的材質如非導電性膠膜(Non-Conductive Film，簡稱NCF)的絕緣層。
如圖4B所示，將該第一基部20透過其第一側20a的導電凸塊30結合該第二基部21的結合層32，以使該第一基部20與該第二基部21相疊合，且令該第一基部20的第一線路層201電性連接該第二基部21的第二線路層211。
於本實施例中，該導電凸塊30壓入該結合層32中，以令該導電焊料300接觸結合該第二線路層211。因此，藉由NCF或其它絕緣薄膜的結合層32，經對準鍵合過程，利用該導電焊料300(如錫或其它金屬)作為接點，以晶圓級(wafer level)形式或晶片堆疊晶圓(Chip on Wafer，簡稱CoW)形式完成第一線路層201與第二線路層211的對接與導通。應可理解地，該導電焊料300作為兩側金屬線路之間的導通介面，其所在位置可位於任一側的線路(如該導電凸塊30或該第二線路層211)或兩側的線路(如該導電凸塊30及該第二線路層211)，故
用以承載該導電焊料300的結構可為凸體(如該導電柱體302)或線路(如第二線路層211)，於圖4B中僅顯示焊料(該導電焊料300)作為塊體與線路的導通。
如圖4C所示，移除該第一支撐件8及其上的離形層80，以外露出該第一基部20的第二側20b。接著，於該第一基部20的第二側20b形成多個開孔23，以令該第一線路層201的部分線路外露於該第一基部20的第二側20b，借此形成一基板結構3。
因此，本發明的基板結構3及其製造方法主要藉由堆疊該第一基部20與該第二基部21的設計，使該第一介電層200的內應力與第二介電層210的內應力所造成的翹曲能相互抵消，以達到應力平衡，並強化其整體結構強度，因而能提升該基板結構3的可靠性。
綜上所述，本發明的基板結構及其製造方法，主要藉由兩個分開製作的軟性薄膜線路基材(即第一基部與第二基部)，再以結合層結合堆疊兩個結構相對的該第一基部與該第二基部，使該基板結構可抵消大部分因內應力所造成的翹曲，故本發明的基板結構及其製造方法適用於各種需具備多層內連線要求的封裝產品，因而能滿足高密度構裝，且封裝產品能具有良好的平坦性。
另外，可利用多個基部相疊合的概念，以完成佈線更複雜的基板結構。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:基板結構
20:第一基部
20b:第二側
201:第一線路層
201a:第一導電盲孔
202:導電凸塊
21:第二基部
211:第二線路層
211a:第二導電盲孔
22:結合層
220:導電粒子
23:開孔
90:離形層
9:第二支撐件
Claims (7)
- 一種基板結構，係包括：第一基部，其具有相對的第一側與第二側，其中，該第一基部包含有多個第一線路層及多個電性導通各該第一線路層且呈類錐狀結構的第一導電盲孔，該多個第一線路層自該第二側朝該第一側的方向堆疊而成，及對應於該第一側的該第一線路層上凸出有多個導電凸塊，且令該多個導電凸塊電性連接該第一線路層；第二基部，其具有相對的第三側與第四側，其中，該第二基部包含有多個第二線路層及多個電性導通各該第二線路層且呈類錐狀結構的第二導電盲孔，該多個第二線路層自該第四側朝該第三側的方向堆疊而成，且令部分該第二線路層外露於該第三側；以及結合層，其夾置於該第一基部與第二基部之間，以令該第一基部以其第一側結合該結合層，且該第二基部以其第三側結合該結合層，使該第一基部與該第二基部相疊合，其中，該多個導電凸塊壓入該結合層中，以電性連接該第一線路層及第二線路層，以及該第一導電盲孔的形狀與該第二導電盲孔的形狀為彼此間相互鏡射。
- 如請求項1所述之基板結構，其中，該結合層為異方性導電膜或非導電性膠膜。
- 如請求項1所述之基板結構，其中，該導電凸塊更包括導電柱體、導電焊料及金屬阻障層，該導電焊料位於遠離該第一側的一側，及該金屬阻障層位於該導電柱體與該導電焊料之間。
- 一種基板結構之製造方法，係包括： 提供第一基部與第二基部，該第一基部具有相對的第一側與第二側，該第二基部具有相對的第三側與第四側，其中，該第一基部包含多個第一線路層及多個電性導通各該第一線路層且呈類錐狀結構的第一導電盲孔，該多個第一線路層自該第二側朝該第一側的方向堆疊而成，及對應於該第一側的該第一線路層上凸出有電性連接該第一線路層的多個導電凸塊，該第二基部包含有多個第二線路層及多個電性導通各該第二線路層且呈類錐狀結構的第二導電盲孔，該多個第二線路層自該第四側朝該第三側的方向堆疊而成，且令部分該第二線路層外露於該第三側；以及藉由結合層結合該第一基部的第一側與該第二基部的第三側，使該第一基部與該第二基部相疊合，其中，該多個導電凸塊壓入該結合層中，以電性連接該第一線路層及第二線路層，以及該第一導電盲孔的形狀與該第二導電盲孔的形狀為彼此間相互鏡射。
- 如請求項4所述之基板結構之製造方法，其中，該結合層為異方性導電膜或非導電性膠膜。
- 如請求項4所述之基板結構之製造方法，其中，該導電凸塊更包括導電柱體、導電焊料及金屬阻障層，該導電焊料位於遠離該第一側的一側，及該金屬阻障層位於該導電柱體與該導電焊料之間。
- 如請求項4所述之基板結構之製造方法，復包括：將該結合層設置於該第二基部的第三側上；以及將該第一基部以其第一側壓合於該結合層上。
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| Application Number | Priority Date | Filing Date | Title |
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| TW202326982A TW202326982A (zh) | 2023-07-01 |
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| TWI531036B (zh) * | 2012-07-31 | 2016-04-21 | 台灣積體電路製造股份有限公司 | 封裝結構 |
| US20170287889A1 (en) * | 2014-03-14 | 2017-10-05 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| TW202129879A (zh) * | 2019-10-02 | 2021-08-01 | 美商高通公司 | 超低輪廓堆疊重分布層半導體封裝 |
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