TWI818589B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI818589B
TWI818589B TW111122178A TW111122178A TWI818589B TW I818589 B TWI818589 B TW I818589B TW 111122178 A TW111122178 A TW 111122178A TW 111122178 A TW111122178 A TW 111122178A TW I818589 B TWI818589 B TW I818589B
Authority
TW
Taiwan
Prior art keywords
semiconductor layers
layer
group
dielectric layer
protective layer
Prior art date
Application number
TW111122178A
Other languages
English (en)
Other versions
TW202320330A (zh
Inventor
羅伊辰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202320330A publication Critical patent/TW202320330A/zh
Application granted granted Critical
Publication of TWI818589B publication Critical patent/TWI818589B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

本發明實施例描述在內間隔結構上具有保護層的半導體裝置。半導體裝置包含基底上的奈米結構。奈米結構包含多個半導體層。半導體裝置更包含包覆環繞多個半導體層的中間部分之閘極結構和鄰近多個半導體層的端部之間隔結構。閘極結構包含高介電常數介電層。半導體裝置更包含介於高介電常數介電層和間隔結構之間的保護層。

Description

半導體裝置及其製造方法
本發明實施例關於半導體製造技術，特別關於半導體裝置及其製造方法。
隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高性能和更低成本的需求不斷增加。為了滿足這些需求，半導體產業不斷縮減半導體裝置的尺寸，例如金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistors，MOSFET），包含平面金屬氧化物半導體場效電晶體和鰭式場效電晶體（fin field effect transistors，finFET）。這樣的尺寸微縮增加了半導體製造製程的複雜性並增加了半導體裝置中缺陷控制的難度。
根據一些實施例提供半導體裝置。此半導體裝置包含基底上的多個半導體層；包覆環繞多個半導體層的中間部分之閘極結構，其中閘極結構包含高介電常數介電層；鄰近多個半導體層的端部之間隔結構；以及介於高介電常數介電層和間隔結構之間的保護層。
根據另一些實施例提供半導體裝置的製造方法。此方法包含在基底上形成奈米結構，其中奈米結構包含以交替配置堆疊的第一組半導體層和第二組半導體層；在第一組半導體層的端部上形成保護層；在保護層上形成間隔結構；形成接觸間隔結構和第二組半導體層的源極/汲極結構；以及形成閘極結構以取代第一組半導體層，其中閘極結構包含接觸保護層的高介電常數介電層。
根據又一些實施例提供半導體裝置的製造方法。此方法包含在基底上形成奈米結構，其中奈米結構包含以交替配置堆疊的第一組半導體層和第二組半導體層；在第一組半導體層的端部上形成第一介電層；在第一介電層上形成間隔結構；形成接觸間隔結構和第二組半導體層的源極/汲極結構；在第一介電層和第二組半導體層上形成第二介電層，其中第二介電層比第一介電層厚；以及在第二介電層上形成金屬閘極結構。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。如本文所用，在第二部件上形成第一部件表示第一部件形成為直接接觸第二部件。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。
另外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此使用的空間相對形容詞也將依轉向後的方位來解釋。
注意，說明書中對「一個實施例」、「一實施例」、「例示性實施例」、「例示性」等的引用表示所述實施例可以包含特定部件、結構或特性，但每個實施例可能不一定包含特定的部件、結構或特性。此外，這些詞語不一定指相同的實施例。此外，當結合實施例描述特定部件、結構或特性時，結合其他實施例來實現這種部件、結構或特性都在本技術領域中具有通常知識者的知識範圍內，無論是否明確描述。
應理解的是，本文中的措辭或用語是為了描述而非限制的目的，使得本說明書的用語或措辭應由相關領域中具有通常知識者根據本文的教示來解釋。
在一些實施例中，用語「約」和「大致」可以表示給定量的數值在此數值的20%內變化（例如此數值的±1%、±2%、±3%、±4%、±5%、±10%、±20%）。這些數值僅是範例而非限制。用語「約」和「大致」可以指相關領域技術人員根據本文的教示來解釋的數值的百分比。
隨著半導體技術的進步，已經引入多閘極裝置以努力藉由增加閘極-通道耦合、降低截止狀態電流和降低短通道效應（short-channel effects，SCEs）來改善閘極控制。一種這樣的多閘極裝置是奈米結構電晶體，其包含全繞式閘極場效電晶體（gate-all-around field effect transistor，GAA FET）、奈米片電晶體、奈米線電晶體、多橋通道電晶體、奈米帶電晶體等。奈米結構電晶體提供在堆疊的奈米片/奈米線配置中的通道。全繞式閘極場效電晶體裝置得名於可以在通道周圍延伸並在通道的多個側面提供通道的閘極控制之閘極結構。奈米結構電晶體裝置與金屬氧化物半導體場效電晶體製造製程相容，並且它們的結構允許它們在保持閘極控制和減輕短通道效應的同時進行縮減。
隨著對半導體裝置的更低功耗、更高性能和更小面積（統稱為「PPA」）的需求增加，奈米結構電晶體裝置可能面臨挑戰。舉例來說，在形成奈米結構電晶體裝置的奈米結構通道（例如奈米片、奈米線、奈米帶等）期間，蝕刻劑氣體的混合物（例如氟化氫（HF）和氟（F 2））可以移除犧牲半導體層以釋放奈米結構通道。然而，蝕刻劑氣體的混合物會蝕刻穿過犧牲半導體層與源極/汲極（source/drain，S/D）磊晶結構之間的內間隔結構，進而對源極/汲極磊晶結構造成損壞。可以調節HF和F 2的流速以避免蝕刻穿過內間隔結構。但調整流速的蝕刻劑氣體會在奈米結構通道上造成鍺殘留，進而增加奈米結構通道表面粗糙度並降低裝置性能。
本發明實施例中的各種實施例提供在積體電路（integrated circuit，IC）中的場效電晶體（field effect transistors，FET）裝置（例如全繞式閘極場效電晶體）及/或其他半導體裝置的內間隔結構上形成保護層的例示性方法。保護層可以防止在形成場效電晶體裝置的奈米結構通道期間蝕刻穿過內間隔結構和損壞源極/汲極磊晶結構。在一些實施例中，保護層可以包含高介電常數介電材料（例如氧化鉿）以保護內間隔結構。在一些實施例中，保護層可以將源極/汲極磊晶結構的損壞降低約75%至約95%。在一些實施例中，相較於沒有保護層並使用具有調節流速的蝕刻劑氣體形成奈米結構的場效電晶體裝置，保護層可以將場效電晶體裝置的裝置性能提高約5%至約10%。
第1圖根據一些實施例繪示在內間隔結構上具有保護層的半導體裝置100的等角視圖。第2圖根據一些實施例繪示沿著第1圖所示之線A-A的半導體裝置100的剖面圖。半導體裝置100可以包含奈米結構電晶體102A～102B。半導體裝置100可以在內間隔結構227上具有保護層225。第3圖根據一些實施例繪示沿著第2圖所示之線B-B的半導體裝置100的俯視圖。參照第1～3圖，具有奈米結構電晶體102A～102B的半導體裝置100可以形成在基底104上並且可以包含奈米結構108、淺溝槽隔離（shallow trench isolation，STI）區106、源極/汲極結構110、閘極結構112、閘極間隔物114、蝕刻停止層（etch stop layer，ESL）116、層間介電（interlayer dielectric，ILD）層118、保護層225和內間隔結構227。
在一些實施例中，奈米結構電晶體102A～102B兩者可以皆是n型奈米結構電晶體（NFET）。在一些實施例中，奈米結構電晶體102A可以是NFET並具有n型源極/汲極結構110。奈米結構電晶體102B可以是p型奈米結構電晶體（PFET）並具有p型源極/汲極結構110。在一些實施例中，奈米結構電晶體102A～102B兩者可以皆是PFET。雖然第1～3圖繪示兩個奈米結構電晶體，但半導體裝置100可以具有任意數量的奈米結構電晶體。此外，可以經由使用其他結構組件（例如接觸結構、導電導孔（vias）、導線、介電層、鈍化層和互連）將半導體裝置100結合到積體電路中，為了簡化而未繪示這些組件。除非另有說明，對具有相同註釋的奈米結構電晶體102A～102B的元件的討論彼此適用。並且相似的圖式標記通常表示相同的、功能相似及/或結構相似的元件。
參照第1～3圖，基底104可以包含半導體材料，例如矽。在一些實施例中，基底104包含結晶矽基底（例如晶圓）。在一些實施例中，基底104包含(i)元素半導體，例如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；(iii)合金半導體，包含碳化矽鍺、矽鍺、磷砷化鎵、磷化鎵銦、砷化鎵銦、磷砷化鎵銦、砷化鋁銦及/或砷化鋁鎵；或(iv)前述之組合。此外，基底104可以根據設計需求（例如p型基底或n型基底）進行摻雜。在一些實施例中，基底104可以摻雜有p型摻質（例如硼、銦、鋁或鎵）或n型摻質（例如磷或砷）。
淺溝槽隔離區106可以提供奈米結構電晶體102A～102B彼此之間以及與基底104上的相鄰奈米結構電晶體（未繪示）及/或與基底104整合或沉積在基底104上的相鄰主動和被動元件（未繪示）之間的電隔離。淺溝槽隔離區106可以由介電材料製成。在一些實施例中，淺溝槽隔離區106可以包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、低介電常數介電材料及/或其他合適的絕緣材料。在一些實施例中，淺溝槽隔離區106可以包含多層結構。
參照第1～3圖，奈米結構108可以由基底104的圖案化部分形成。本文揭示之奈米結構的實施例可以藉由任何合適的方法圖案化。舉例來說，可以使用一或多種光學微影製程將奈米結構圖案化，包含雙重圖案化或多重圖案化製程。雙重圖案化或多重圖案化製程可以結合光學微影和自對準製程，形成的圖案的例如節距（pitches）小於使用單一、直接光學微影可獲得的圖案的節距。舉例來說，在基底上方形成犧牲層，並使用光學微影製程將犧牲層圖案化。可以使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將奈米結構圖案化。
如第1～3圖所示，奈米結構108可以沿著X軸延伸並穿過奈米結構電晶體102A～102B。奈米結構108可以包含基底104上的底部部分108-1和底部部分108-1上的堆疊部分108-2。在一些實施例中，底部部分108-1可以包含類似於基底104的材料。可以由基底104的光學微影圖案化和蝕刻形成底部部分108-1。在一些實施例中，堆疊部分108-2可以包含半導體層222-1、222-2和222-3（統稱為「半導體層222」）的堆疊，其可以是奈米結構的形式，例如奈米片、奈米線和奈米帶。每個半導體層222可以形成奈米結構電晶體102A～102B的閘極結構112下方的通道區。在一些實施例中，半導體層222可以包含與基底104相似或不同的半導體材料。在一些實施例中，每個半導體層222可以包含矽。在一些實施例中，每個半導體層222可以包含矽鍺。半導體層222的半導體材料在它們的磊晶成長期間可以未摻雜或者可以原位（in-situ）摻雜。每個半導體層222可以具有沿著Z軸的厚度222t，其為約6 nm至約15 nm。在第1～3圖中，閘極結構112下方的奈米結構108可以形成半導體裝置100的通道區並代表半導體裝置100的載流結構。雖然第2圖中繪示三層半導體層222，但奈米結構電晶體102A～102B可以具有任意數量的半導體層222。
源極/汲極結構110可以設置於底部部分108-1上和堆疊部分108-2的兩側上。源極/汲極結構110可以作為半導體裝置100的源極/汲極區。在一些實施例中，源極/汲極結構110可以具有任何幾何形狀，例如多邊形、橢圓形和圓形。在一些實施例中，源極/汲極結構110可以包含與基底104的材料相同的磊晶成長半導體材料。在一些實施例中，磊晶成長半導體材料可以包含與基底104的材料不同的材料並使閘極結構112下方的通道區上產生應變。由於這種磊晶成長半導體材料的晶格常數不同於基底104的材料，通道區被應變以有利地增加半導體裝置100的通道區中的載子遷移率。磊晶成長半導體材料可以包含：(i)半導體材料，例如鍺和矽；(ii)化合物半導體材料，例如砷化鎵和砷化鋁鎵；或(iii)半導體合金，例如矽鍺和磷砷化鎵。
在一些實施例中，源極/汲極結構110可以包含矽，並且可以在磊晶成長製程期間使用n型摻質（例如磷和砷）原位摻雜。在一些實施例中，源極/汲極結構110可以包含矽、矽鍺、鍺或III-V材料（例如銻化銦、銻化鎵或銻化銦鎵），並且可以在磊晶成長期間使用p型摻質（例如硼、銦和鎵）原位摻雜。在一些實施例中，源極/汲極結構110可以包含一或多個磊晶層，並且每個磊晶層可以具有不同的組成。
參照第1～3圖，閘極結構112可以是多層結構並且可以包覆環繞堆疊部分108-2中的半導體層222的中間部分。在一些實施例中，每個半導體層222可以由閘極結構112之一或閘極結構112之一的一或多層包覆環繞，其中閘極結構112可以被稱為「全繞式閘極（GAA）結構」和奈米結構電晶體102A和102B也可以稱為「全繞式閘極場效電晶體102A～102B」。
如第2和3圖所示，每個閘極結構112可以包含閘極介電層211和金屬閘極結構213。在一些實施例中，閘極介電層211可以包含界面層和高介電常數介電層。在一些實施例中，閘極介電層211可以包含高介電常數（high-k）介電層。用語「high-k」可以指高介電常數。在半導體裝置結構和製造製程領域，高介電常數可以指大於SiO 2的介電常數（例如大於約3.9）之介電常數。在一些實施例中，界面層可以包含藉由沉積製程或氧化製程形成的氧化矽。在一些實施例中，高介電常數介電層可以包含氧化鉿（HfO 2）、氧化鋯（ZrO 2）和其他合適的高介電常數介電材料。如第2和3圖所示，閘極介電層211可以包覆環繞每個半導體層222中，藉此使半導體層222彼此電隔離並與導電金屬閘極結構213電隔離，以防止在奈米結構電晶體102A～102B操作期間閘極結構112和半導體層222之間的短路。在一些實施例中，閘極介電層211可以具有厚度211t，其為約10 Å至約50 Å。
在一些實施例中，金屬閘極結構213可以包含功函數層和閘極電極。功函數層可以包覆環繞半導體層222並且可以包含功函數金屬以調節奈米結構電晶體102A～102B的臨界電壓（Vt）。在一些實施例中，功函數層可以包含氮化鈦、釕、鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭鋁或其他合適的功函數金屬。在一些實施例中，功函數層可以包含單個金屬層或金屬層堆疊。金屬層堆疊可以包含功函數值彼此相等或不同的多個功函數金屬。閘極電極可以包含鈦、鉭、鋁、鈷、鎢、鎳、釕和其他合適的導電材料。取決於相鄰半導體層222之間的空間和閘極結構112的層的厚度，半導體層222可以被填充相鄰半導體層222之間的空間之一或多層閘極結構112包覆環繞。
參照第1～3圖，閘極間隔物114可以設置於閘極結構112的側壁上並接觸閘極介電層211。根據一些實施例，內間隔結構227可以設置成鄰近半導體層222的端部並在源極/汲極結構110和閘極結構112之間。閘極間隔物114和內間隔結構227可以包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、低介電常數材料及前述之組合。在一些實施例中，閘極間隔物114和內間隔結構227可以包含相同的絕緣材料。在一些實施例中，閘極間隔物114和內間隔結構227可以包含不同的絕緣材料。閘極間隔物114和內間隔結構227可以包含單層或絕緣層堆疊。在一些實施例中，閘極間隔物114和內間隔結構227可以具有介電常數小於約3.9（例如約3.5、約3.0或約2.8）的低介電常數材料。在一些實施例中，內間隔結構227可以具有厚度227t，其為約4 nm至約8 nm。
根據一些實施例，保護層225可以設置於內間隔結構227和閘極結構112的閘極介電層211之間。保護層225可以在形成半導體裝置100的奈米結構通道期間保護內間隔結構227和源極/汲極結構110。在一些實施例中，保護層225可以包含藉由原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）和其他合適的沉積方法沉積的介電材料。在一些實施例中，保護層225的蝕刻速率可以小於內間隔結構227的蝕刻速率。內間隔結構227和保護層225之間的蝕刻選擇性可以為約10至約50。如本文所用，用語「蝕刻選擇性」是指兩種材料在相同蝕刻條件下的蝕刻速率之比。如果蝕刻選擇性小於約10，則可能在半導體層222的形成期間損壞內間隔結構227和源極/汲極結構110。如果蝕刻選擇性大於約50，保護層225可能會增加閘極結構112和源極/汲極結構110之間的寄生電容。在一些實施例中，保護層225可以包含高介電常數介電材料，例如HfO 2和ZrO 2。在一些實施例中，保護層225和閘極介電層211兩者皆可以包含HfO 2，並且由於在奈米結構通道形成期間使用含氟蝕刻劑，可以在保護層225和閘極介電層211的界面處檢測到氟訊號。
在一些實施例中，如第2圖所示，保護層225可以具有厚度225t，其可以為約1 Å至約5 Å，小於閘極介電層211的厚度211t。在一些實施例中，厚度225t對內間隔結構227的厚度227t的第一比值可以為約0.02至約0.1。厚度225t對厚度211t的第二比值可以為約0.05至約0.3。如果厚度225t小於約1 Å、第一比值小於約0.02、或第二比值小於約0.05，則保護層225在形成奈米結構通道期間可能不保護內間隔結構227和源極/汲極結構110。如果厚度225t大於約5 Å、第一比值大於約0.1、或第二比值大於約0.3，則保護層225可能增加閘極結構112與源極/汲極結構110之間的寄生電容。
根據一些實施例，保護層225可以將源極/汲極結構110的損壞降低約75%至約95%。在一些實施例中，相較於沒有保護層並使用具有調節流速的蝕刻劑氣體形成奈米結構通道的場效電晶體裝置，保護層可以將場效電晶體裝置的裝置性能提高約5%至約10%。
參照第1和2圖，蝕刻停止層116可以設置於淺溝槽隔離區106、源極/汲極結構110和閘極間隔物114的側壁上。蝕刻停止層116可以被配置為在源極/汲極結構110上形成源極/汲極接觸結構期間保護淺溝槽隔離區106、源極/汲極結構110和閘極結構112。在一些實施例中，蝕刻停止層116可以包含例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、氮化硼、氮化硼矽、氮碳化硼矽或前述之組合。
層間介電層118可以設置於淺溝槽隔離區106和源極/汲極結構110上方的蝕刻停止層116上。層間介電層118可以包含使用適用於可流動式介電材料之沉積方法沉積的介電材料。舉例來說，可流動式氧化矽的沉積可以使用可流動式化學氣相沉積（flowable chemical vapor deposition，FCVD）。在一些實施例中，介電材料可以包含氧化矽。
第4圖是根據一些實施例之用於製造在內間隔結構227上具有保護層225的半導體裝置100的方法400的流程圖。方法400可以不限於奈米結構電晶體裝置並且可以適用於將受益於內間隔結構上的保護層的其他裝置。可以在方法400的各種操作之間進行額外的製造操作，並且可以僅為了清楚和便於描述而省略。可以在方法400之前、期間及/或之後提供額外的製程；本文簡要描述這些額外製程中的一或多個。此外，並非所有操作都可能需要進行本文提供的揭示。此外，一些操作可以同時進行或以不同於第4圖所示之順序進行。在一些實施例中，在當前描述的操作之外，還可以進行一或多個其他操作，或者一或多個其他操作可以置換當前描述的操作。
為了說明的目的，將參照用於製造如第5～16圖中說明的半導體裝置100之例示性製造製程來描述第4圖中說明的操作。第5～16圖根據一些實施例繪示在其製造的各個階段在內間隔結構227上具有保護層225之半導體裝置100的剖面圖和俯視圖。
參照第4圖，方法400開始於操作410和在基底上形成包含第一半導體層和第二半導體層的奈米結構的製程。舉例來說，如第5圖所示，可以在基底104上形成奈米結構108*。奈米結構108*可以包含底部108-1和堆疊部分108-2*。堆疊部分108-2*可以包含第一組半導體層520-1、520-2和520-3（統稱為「半導體層520」）和第二組半導體層222。可以交替配置堆疊第一組半導體層520和第二組半導體層222。在一些實施例中，可以在基底104上磊晶成長第一組半導體層520和第二組半導體層222。在一些實施例中，第一組半導體層520可以包含不同於基底104的半導體材料。第二組半導體層222可以包含與基底104相同的半導體材料。在一些實施例中，基底104和第二組半導體層222可以包含矽。第一組半導體層520可以包含矽鍺。在一些實施例中，基底104和第二組半導體層222可以包含矽鍺。第一組半導體層520可以包含矽。在一些實施例中，矽鍺中的鍺濃度可以為約20%至約50%以增加第一組半導體層520和第二組半導體層222之間的蝕刻選擇性。在一些實施例中，第一組半導體層520可以具有沿著Z軸的厚度520t，其為約3 nm至約10 nm。第二組半導體層222可以具有沿著Z軸的厚度222t，其為約6 nm至約15 nm。
可以在形成奈米結構108之後形成犧牲閘極結構512、形成閘極間隔物114以及形成源極/汲極區凹槽。參照第5圖，在一些實施例中，犧牲閘極結構512的形成可以藉由非晶矽或多晶矽的毯覆式（blanket）沉積，隨後光學微影並蝕刻沉積的非晶矽或多晶矽。在一些實施例中，可以在形成犧牲閘極結構512之前，在奈米結構108上形成界面氧化物層521。界面氧化物層521可以包含氧化矽、氧化鍺或前述之組合。
在一些實施例中，閘極間隔物114的形成可以藉由毯覆式沉積介電材料，隨後定向蝕刻以將介電材料保持在犧牲閘極結構512的側壁表面上。在一些實施例中，介電材料可以包含氧化矽、氮化矽、氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、低介電常數材料及前述之組合。
在一些實施例中，源極/汲極區凹槽可以包含在約40°C至約70°C的溫度下進行之乾式蝕刻製程。乾式蝕刻製程可在約300 V至約600 V的電壓下偏壓。乾式蝕刻製程可以包含蝕刻劑，例如三氟甲烷（trifluoromethane，CHF 3）、二氟甲烷（difluoromethane，CH 2F 2）、氟甲烷 （fluoromethane，CH 3F）、氫氟酸（HCl）和羥胺（hydroxylamine，HBr）。蝕刻劑可以由載氣攜帶，例如氬氣（Ar）和氦氣（He）。在一些實施例中，乾式蝕刻製程可以蝕刻第一組半導體層520和第二組半導體層222的一部分並且可以延伸到底部部分108-1中，如第5圖所示。在凹蝕源極/汲極區之後，可以在第一組半導體層520和第二組半導體層222中形成開口510。第一半導體層520和第二半導體層222的端部可以被暴露以用於後續製程。在一些實施例中，開口510可以具有沿著Z軸的凹槽深度510d，其為約45 nm至約55 nm。
參照第4圖，在操作420中，在第一組半導體層的端部上形成保護層。舉例來說，如第6～10圖所示，保護層225可以形成在第一組半導體層520的端部上。根據一些實施例，第6～10圖繪示半導體裝置100沿著第5圖所示之線C-C在其製造的各個階段的俯視圖。在一些實施例中，保護層225的形成在第6～10圖中可以包含橫向凹蝕第一組半導體層520、蝕刻界面氧化物層521、沉積介電層925和修整介電層925。
參照第7圖，根據一些實施例，可以藉由選擇性蝕刻製程橫向凹蝕第一組半導體層520。選擇性蝕刻製程可以在第一組半導體層520和第二組半導體層222之間具有高蝕刻選擇性。在一些實施例中，選擇性蝕刻製程可以包含蝕刻劑，例如HF和F 2氣體，並且可以在約0°C至約40°C的溫度和約100 mTorr至約1000 mTorr的壓力下進行。在一些實施例中，選擇性蝕刻製程可以包含蝕刻劑，例如從三氟化氮解離的氟自由基，並且可以在約-10°C至約10°C的溫度和約3 mTorr至約1000 mTorr的壓力下進行。在選擇性蝕刻製程之後，可以移除第一組半導體層520的端部，並且可以橫向凹蝕第一組半導體層520以形成凹槽520r，凹槽深度520d為約4 nm至約8 nm。
可以在橫向凹蝕第一組半導體層520之後蝕刻界面氧化物層521。舉例來說，如第8圖所示，可以蝕刻與第一組半導體層520的端部相鄰的界面氧化物層521以與第一組半導體層520對齊。在一些實施例中，可以在約20°C至約100°C的溫度和約10 mTorr至約4000 mTorr的壓力下，藉由例如HF和氨（NH 3）之蝕刻劑的混合物進行界面氧化物層521的蝕刻。
可以在蝕刻界面氧化物層521之後沉積介電層925。舉例來說，如第9圖所示，介電層925可以藉由原子層沉積、化學氣相沉積和其他合適的沉積方法毯覆式沉積在第一組半導體層520和第二組半導體層222上。在一些實施例中，介電層925可以包含高介電常數介電材料，例如HfO 2和ZrO 2。在一些實施例中，介電層925可以包含使用前驅物沉積的HfO 2，例如四氯化鉿（HfCl 4）和水蒸氣（H 2O）。介電層925的沉積可以在約200°C至約400°C的溫度和約1000 mTorr至約3000 mTorr的壓力下。在一些實施例中，介電層925可以包含在第一組半導體層520的端部上的第一部分925-1和在第一組半導體層520的凹槽520r之外的第二部分925-2。由於第一組半導體層520的凹蝕，第一部分925-1的厚度925-1t可以大於第二部分925-2的厚度925-2t。在一些實施例中，厚度925-1t可以為約11 Å至約25 Å，並且厚度925-2t可以為約10 Å至約20 Å。
可以在沉積介電層925之後修整介電層925以形成保護層225。舉例來說，如第9和10圖所示，可以藉由蝕刻製程修整介電層925以形成保護層225。在一些實施例中，蝕刻製程可以包含蝕刻劑，例如三氯化硼（BCl 3）。蝕刻製程可以在約40°C至約100°C的溫度和約10 mTorr至約4000 mTorr的壓力下進行約100s至約300s。修整製程可以從第一組半導體層520的凹槽520r之外移除介電層925，並在第一組半導體層520上形成保護層225。在一些實施例中，在修整製程之後，保護層225的厚度225t可以為約1 Å至約5 Å。如果厚度225t小於約1 Å，保護層225可能無法保護隨後形成的內間隔結構227和源極/汲極結構110。如果厚度225t大於約5 Å，則保護層225可能會增加後續形成的閘極結構112和源極/汲極結構110之間的寄生電容。
在一些實施例中，保護層225的蝕刻速率可以小於界面氧化物層521和第一組半導體層520的蝕刻速率。在一些實施例中，第一組半導體層520和保護層225之間的蝕刻選擇性可以為約10至約50。在約10至約50的高蝕刻選擇性之下，在隨後移除第一組半導體層520期間可以不蝕刻保護層225。
參照第4圖，在操作430中，在保護層上形成間隔結構。舉例來說，如第11圖所示，可以在保護層225上形成內間隔結構227。內間隔結構227的形成可以包含在閘極間隔物114和保護層225上沉積間隔層，以及修整間隔層以形成內間隔結構227。在一些實施例中，可以藉由原子層沉積、化學氣相沉積和其他合適的沉積方法在閘極間隔物114和保護層225上毯覆式沉積間隔層。在一些實施例中，間隔層可以包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、低介電常數材料及前述之組合。在一些實施例中，間隔層可以包含單層或絕緣層堆疊。在一些實施例中，間隔層可以具有介電常數小於約3.9的低介電常數材料。
可以在毯覆式沉積間隔層之後進行蝕刻製程以移除第一組半導體層520的凹槽520r之外的間隔層。在一些實施例中，蝕刻製程可以包含蝕刻劑的混合物，例如HF和NH 3，並且可以在約20°C至約100°C的溫度和約10 mTorr至約4000 mTorr的壓力下進行。在蝕刻製程之後，第一組半導體層520的凹槽520r中的間隔層可以保留並形成內間隔結構227。在一些實施例中，內間隔結構227的厚度227t可以為約4 nm至約8 nm。在一些實施例中，可以在形成內間隔結構227的蝕刻製程期間蝕刻第二組半導體層222的端部。
參照第4圖，在操作440中，形成接觸間隔結構和第二組半導體層的源極/汲極結構。舉例來說，如第12圖所示，源極/汲極結構110可以形成在底部部分108-1上接觸內間隔結構227和第二組半導體層222。在一些實施例中，源極/汲極結構110可以藉由(i)化學氣相沉積，例如低壓化學氣相沉積（low pressure CVD，LPCVD）、原子層化學氣相沉積（atomic layer CVD，ALCVD）、超高真空化學氣相沉積（ultrahigh vacuum CVD，UHVCVD）、減壓化學氣相沉積（reduced pressure CVD，RPCVD）和其他合適的化學氣相沉積；(ii)分子束磊晶（molecular beam epitaxy，MBE）製程；(iii)任何合適的磊晶製程；或(iv)前述之組合磊晶成長。在一些實施例中，源極/汲極結構110的沉積可以藉由磊晶沉積/部分蝕刻製程，此製程重複磊晶沉積/部分蝕刻製程至少一次。這樣重複沉積/部分蝕刻製程可以稱為循環沉積－蝕刻（cyclic deposition-etch，CDE）製程。CDE製程可以在成長期間減少形成的磊晶缺陷並且可以控制源極/汲極結構110的輪廓。在一些實施例中，源極/汲極結構110可以包含多個磊晶層並且可以在磊晶成長期間原位（in-situ）摻雜n型或p型摻質。
在一些實施例中，源極/汲極結構110可以包含矽並且可以在磊晶成長製程期間使用n型摻質（例如磷和砷）進行原位摻雜。對於n型原位摻雜，可以使用n型摻雜前驅物，例如磷化氫、胂（arsine）和其他n型摻雜前驅物。在一些實施例中，源極/汲極結構110可以包含矽、矽鍺、鍺或III-V材料（例如銻化銦、銻化鎵或銻化銦鎵），並且可以在磊晶成長製程期間使用p型摻質（例如硼、銦和鎵）進行原位摻雜。對於p型原位摻雜，可以使用p型摻雜前驅物，例如二硼烷（diborane）、三氟化硼和其他p型摻雜前驅物。在一些實施例中，源極/汲極結構110的多個磊晶層中的每一個可以具有不同組成，例如不同摻質濃度及/或不同鍺濃度。
參照第4圖，在操作450中，可以形成閘極結構以取代第一組半導體層。舉例來說，參照第13～16圖和第1～3圖，可以移除第一組半導體層520並且可以形成包覆環繞第二組半導體層222的閘極結構112。在一些實施例中，閘極結構112的形成可以包含如第13圖所示之移除犧牲閘極結構512，如第14圖所示之移除界面氧化層521，如第15和16圖所示之移除第一組半導體層520，以及如第1～3圖所示之沉積閘極介電層211和金屬閘極結構213。
在一些實施例中，可以在一或多個蝕刻製程中移除犧牲閘極結構512。在一些實施例中，蝕刻製程可以包含乾式蝕刻製程、濕式蝕刻製程或其他合適的蝕刻製程以移除犧牲閘極結構512而非閘極間隔物114和界面氧化物層521。在一些實施例中，蝕刻製程可以包含在約10°C至約70°C的溫度下進行的濕式蝕刻製程。濕式蝕刻製程可以包含蝕刻劑，例如HF、去離子水/臭氧溶液（DIO 3）、氫氧化鉀（KOH）、氫氧化銨（NH 4OH）和四甲基氫氧化銨（TMAH）。在移除犧牲閘極結構512之後，可以暴露出界面氧化物層521以用於後續蝕刻製程，如第13圖所示。
在一些實施例中，可以藉由蝕刻製程移除界面氧化物層521。蝕刻製程可以在約20°C至約100°C的溫度和約10 mTorr至約4000 mTorr的壓力下使用蝕刻劑的混合物，例如HF和氨（NH 3）。在移除界面氧化物層521之後，可以暴露第一組半導體層520以用於後續蝕刻製程，如第14圖所示。
在一些實施例中，可以藉由選擇性蝕刻製程移除第一組半導體層520。在一些實施例中，第一組半導體層520可以具有比第二組半導體層222、閘極間隔物114和保護層225更高的蝕刻選擇性。在一些實施例中，由於高蝕刻選擇性，選擇性蝕刻製程可能不會在移除第一組半導體層520之後移除保護層225或第二組半導體層222。因此，保護層225可以保護內間隔結構227並防止損壞源極/汲極結構110。在一些實施例中，保護層225可以將源極/汲極結構110的損壞降低約75%至約95%。
在一些實施例中，選擇性蝕刻製程可以包含蝕刻劑，例如HF和F 2氣體，並且可以在約0°C至約40°C的溫度和約100 mTorr至約1000 mTorr的壓力下進行。在一些實施例中，選擇性蝕刻製程可以包含蝕刻劑，例如從三氟化氮解離的氟自由基，並且可以在約-10°C至約10°C的溫度和約3 mTorr至約1000 mTorr的壓力下進行。在選擇性蝕刻製程之後，可以移除第一組半導體層520並且可以在第二組半導體層222之上和周圍形成開口1612。可以暴露第二組半導體層222和保護層225以用於後續製程。由於含氟蝕刻劑用於選擇性蝕刻製程以移除第一組半導體層520，保護層225和第二組半導體層222的表面可能有含氟殘留物。在一些實施例中，如第16圖所示，半導體層222的端部之沿著Z軸的厚度可以小於半導體層222的中間部分的厚度，因為半導體層222的端部可以在形成內間隔結構227期間被蝕刻。
如第1～3圖所示，可以在開口1612中和第二組半導體層222上形成閘極結構112。閘極結構112可以包覆環繞半導體層222並且可以控制流過半導體層222的通道電流。在一些實施例中，形成閘極結構112可以包含形成閘極介電層211和形成金屬閘極結構213。
在一些實施例中，閘極介電層211的形成可以包含在半導體層222上形成界面層以及在界面層和保護層225上形成高介電常數介電層。界面層和高介電常數介電層可以包覆環繞半導體層222中的每一個，並且高介電常數介電層可以沉積在保護層225上，如第2和3圖所示。在一些實施例中，閘極介電層211可以包含形成在半導體層222和保護層225上的高介電常數介電層。在一些實施例中，閘極介電層211和保護層225兩者皆可以包含相同的高介電常數介電材料。由於閘極結構112和內間隔結構227之間的保護層225，設置在半導體層222之間的金屬閘極結構213周圍的高介電常數介電材料可以沿著Z軸和X軸具有不同的厚度。舉例來說，如第2圖所示，金屬閘極結構213上的高介電常數介電材料沿著Z軸的厚度可以小於金屬閘極結構213和內間隔結構227之間的高介電常數介電材料沿著X軸的厚度。在一些實施例中，閘極介電層211的厚度211t可以大於厚度225t。在一些實施例中，厚度211t可以為約10 Å至約50 Å。由於保護層225表面的含氟殘留物，在沉積高介電常數介電層之後，可以在保護層225與閘極介電層211的高介電常數介電層的界面處檢測到氟訊號。在一些實施例中，保護層225和閘極介電層211兩者皆可以包含HfO 2，並且可以在兩層HfO 2的界面處檢測到氟訊號。
在一些實施例中，形成金屬閘極結構213可以包含形成一或多個功函數層的和形成閘極電極。取決於相鄰半導體層222之間的空間，一或多個功函數層和閘極電極可以填充相鄰半導體層222之間的空間。可以在形成閘極結構112之後形成閘極接觸結構、形成源極/汲極接觸結構、形成互連和其他製程，為了簡化而不詳細描述。
本發明實施例中的各種實施例提供在積體電路中的半導體裝置100（例如全繞式閘極場效電晶體）及/或其他半導體裝置的內間隔結構227上形成保護層225的例示性方法。在移除第一組半導體層520以形成半導體裝置100的奈米結構通道期間，保護層225可以防止蝕刻穿過內間隔結構227和損壞源極/汲極結構110。在一些實施例中，保護層225可以包含高介電常數介電材料（例如HfO 2）以保護內間隔結構227。在一些實施例中，保護層225可以將源極/汲極結構110的損壞降低約75%至約95%。在一些實施例中，相較於沒有保護層並使用具有調節流速的蝕刻劑氣體形成奈米結構的場效電晶體裝置，保護層225可以將半導體裝置100的裝置性能提高約5%至約10%。
在一些實施例中，半導體裝置包含基底上的奈米結構。奈米結構包含多個半導體層。半導體裝置更包含包覆環繞多個半導體層的中間部分之閘極結構和鄰近多個半導體層的端部之間隔結構。閘極結構包含高介電常數介電層。半導體裝置更包含介於高介電常數介電層和間隔結構之間的保護層。
在一些實施例中，保護層包含高介電常數介電材料。
在一些實施例中，高介電常數介電層和保護層包含氧化鉿。
在一些實施例中，保護層具有第一厚度，並且高介電常數介電層具有大於第一厚度的第二厚度。
在一些實施例中，保護層的厚度為約1 Å至約5 Å。
在一些實施例中，保護層具有第一厚度且高介電常數介電層具有第二厚度，第一厚度對第二厚度的比為約0.05至約0.3。
在一些實施例中，保護層和高介電常數介電層之間的界面包含氟。
在一些實施例中，半導體裝置更包含在閘極結構的側壁上之閘極間隔物，其中閘極間隔物接觸高介電常數介電層。
在一些實施例中，方法包含在基底上形成奈米結構。奈米結構包含以交替配置堆疊的第一組半導體層和第二組半導體層。方法更包含在第一組半導體層的端部上形成保護層，在保護層上形成間隔結構，形成接觸間隔結構和第二組半導體層的源極/汲極結構，以及形成閘極結構以取代第一組半導體層。閘極結構包含接觸保護層的高介電常數介電層。
在一些實施例中，形成保護層包含：蝕刻第一組半導體層的端部；在第一組半導體層和第二組半導體層的端部沉積介電材料；以及從第二組半導體層的端部移除介電材料。
在一些實施例中，方法更包含在形成保護層之前，蝕刻鄰近第一組半導體層的端部的界面層。
在一些實施例中，形成閘極結構包含：移除第一組半導體層以暴露出保護層；在保護層上沉積高介電常數介電層；以及在高介電常數介電層上沉積金屬閘極結構。
在一些實施例中，形成閘極結構包含在保護層上沉積高介電常數介電層。
在一些實施例中，方法更包含蝕刻第一組半導體層和第二組半導體層以暴露出第一組半導體層和第二組半導體層的端部。
在一些實施例中，方法包含在基底上形成奈米結構。奈米結構包含以交替配置堆疊的第一組半導體層和第二組半導體層。方法更包含在第一組半導體層的端部上形成第一介電層，在第一介電層上形成間隔結構，形成接觸間隔結構和第二組半導體層的源極/汲極結構，在第一介電層和第二組半導體層上形成第二介電層，以及在第二介電層上形成金屬閘極結構。第二介電層比第一介電層厚。
在一些實施例中，形成第一介電層包含：蝕刻第一組半導體層的端部；在第一組半導體層和第二組半導體層的端部上沉積介電材料；以及從第二組半導體層的端部移除介電材料。
在一些實施例中，方法更包含在形成第一介電層之前，蝕刻鄰近第一組半導體層的端部之界面層。
在一些實施例中，形成第二介電層包含：移除第一組半導體層；以及在第一介電層和第二組半導體層上沉積高介電常數介電材料。
在一些實施例中，形成金屬閘極結構包含在第二介電層上沉積金屬。
在一些實施例中，方法更包含蝕刻第一組半導體層和第二組半導體層以暴露出第一組半導體層和第二組半導體層的端部。
應理解的是，以實施方式部分而非說明書部分的摘要來解釋申請專利範圍。說明書部分的摘要可以闡述如發明人所設想的本發明實施例的一或多個但非所有可能的實施例，因此不以任何方式限制申請專利範圍。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
100:半導體裝置 102A,102B:奈米結構電晶體 104:基底 106:淺溝槽隔離區 108,108*:奈米結構 108-1:底部部分 108-2,108-2*:堆疊部分 110:源極/汲極結構 112:閘極結構 114:閘極間隔物 116:蝕刻停止層 118:層間介電層 211:閘極介電層 211t,222t,225t,227t,520t,925-1t,925-2t:厚度 213:金屬閘極結構 222,222-1,222-2,222-3,520,520-1,520-2,520-3:半導體層 225:保護層 227:內間隔結構 400:方法 410,420,430,440,450:操作 510,1612:開口 510d,520d:凹槽深度 520r:凹槽 512:犧牲閘極結構 521:界面氧化物層 925:介電層 925-1:第一部分 925-2:第二部分 A-A,B-B,C-C:線 X,Y,Z:軸
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。 第1圖根據一些實施例繪示在內間隔結構上具有保護層的半導體裝置的等角視圖。 第2圖根據一些實施例繪示在內間隔結構上具有保護層的半導體裝置的剖面圖。 第3圖根據一些實施例繪示在內間隔結構上具有保護層的半導體裝置的俯視圖。 第4圖根據一些實施例繪示用於製造在內間隔結構上具有保護層的半導體裝置之方法的流程圖。 第5～16圖根據一些實施例繪示在內間隔結構上具有保護層的半導體裝置的剖面圖和俯視圖。 現在將參照所附圖式描述說明性實施例。在圖式中，相似的圖式標記通常表示相同的、功能相似及/或結構相似的元件。
100:半導體裝置
108:奈米結構
108-1:底部部分
108-2:堆疊部分
110:源極/汲極結構
112:閘極結構
114:閘極間隔物
116:蝕刻停止層
118:層間介電層
211:閘極介電層
211t,222t,225t,227t:厚度
213:金屬閘極結構
222,222-1,222-2,222-3:半導體層
225:保護層
227:內間隔結構
B-B:線
X,Y,Z:軸

Claims (10)

  1. 一種半導體裝置，包括：複數個半導體層，在一基底上；一閘極結構，包覆環繞該些半導體層的一中間部分，其中該閘極結構包括一高介電常數介電層；一間隔結構，鄰近該些半導體層的一端部；以及一保護層，介於該高介電常數介電層和該間隔結構之間，其中該間隔結構的頂表面和底表面之間的距離大於該保護層的頂表面和底表面之間的距離。
  2. 如請求項1之半導體裝置，其中該高介電常數介電層和該保護層包括氧化鉿。
  3. 如請求項1或2之半導體裝置，其中該保護層具有一第一厚度且該高介電常數介電層具有一第二厚度，該第一厚度對該第二厚度的比為約0.05至約0.3。
  4. 如請求項1或2之半導體裝置，其中該保護層和該高介電常數介電層之間的界面包括氟。
  5. 一種半導體裝置的製造方法，包括：在一基底上形成一奈米結構，其中該奈米結構包括以交替配置堆疊的一第一組半導體層和一第二組半導體層；在該第一組半導體層的端部上形成一保護層；在該保護層上形成一間隔結構，其中該間隔結構的頂表面和底表面之間的距離大於該保護層的頂表面和底表面之間的距離；形成接觸該間隔結構和該第二組半導體層的一源極/汲極結構；以及 形成一閘極結構以取代該第一組半導體層，其中該閘極結構包括接觸該保護層的一高介電常數介電層。
  6. 如請求項5之半導體裝置的製造方法，其中形成該保護層包括：蝕刻該第一組半導體層的該端部；在該第一組半導體層和該第二組半導體層的端部沉積一介電材料；以及從該第二組半導體層的端部移除該介電材料。
  7. 如請求項5或6之半導體裝置的製造方法，更包括在形成該保護層之前，蝕刻鄰近該第一組半導體層的該端部的一界面層。
  8. 如請求項5或6之半導體裝置的製造方法，其中形成該閘極結構包括：移除該第一組半導體層以暴露出該保護層；在該保護層上沉積該高介電常數介電層；以及在該高介電常數介電層上沉積一金屬閘極結構。
  9. 如請求項5或6之半導體裝置的製造方法，更包括蝕刻該第一組半導體層和該第二組半導體層以暴露出該第一組半導體層和該第二組半導體層的端部。
  10. 一種半導體裝置的製造方法，包括：在一基底上形成一奈米結構，其中該奈米結構包括以交替配置堆疊的一第一組半導體層和一第二組半導體層；在該第一組半導體層的端部上形成一第一介電層；在該第一介電層上形成一間隔結構，其中該間隔結構的頂表面和底表面之 間的距離大於該第一介電層的頂表面和底表面之間的距離；形成接觸該間隔結構和該第二組半導體層的一源極/汲極結構；在該第一介電層和該第二組半導體層上形成一第二介電層，其中該第二介電層比該第一介電層厚；以及在該第二介電層上形成一金屬閘極結構。
TW111122178A 2021-07-30 2022-06-15 半導體裝置及其製造方法 TWI818589B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163227484P 2021-07-30 2021-07-30
US63/227,484 2021-07-30
US17/662,284 US20230029651A1 (en) 2021-07-30 2022-05-06 Spacer structures for semiconductor devices
US17/662,284 2022-05-06

Publications (2)

Publication Number Publication Date
TW202320330A TW202320330A (zh) 2023-05-16
TWI818589B true TWI818589B (zh) 2023-10-11

Family

ID=84312370

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111122178A TWI818589B (zh) 2021-07-30 2022-06-15 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20230029651A1 (zh)
CN (1) CN218004869U (zh)
TW (1) TWI818589B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230009485A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure in Semiconductor Device and Method of Forming the Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170110554A1 (en) * 2015-10-15 2017-04-20 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170110554A1 (en) * 2015-10-15 2017-04-20 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Also Published As

Publication number Publication date
CN218004869U (zh) 2022-12-09
US20230029651A1 (en) 2023-02-02
TW202320330A (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
TWI643345B (zh) 用於非平面電晶體之鎢閘極技術（四）
TW201913817A (zh) 半導體結構及其形成方法
US20150155385A1 (en) Source/drain contacts for non-planar transistors
US11594638B2 (en) Epitaxial structures for semiconductor devices
TWI786608B (zh) 半導體裝置及其製造方法
TWI641148B (zh) 半導體元件及其製造方法
US10020375B2 (en) Tungsten gates for non-planar transistors
TW202145569A (zh) 半導體元件
TW202205619A (zh) 半導體裝置及半導體結構
TW202201558A (zh) 製造半導體裝置的方法
TWI831110B (zh) 半導體裝置及其製造方法
TWI807263B (zh) 半導體元件及其製造方法
TW202303685A (zh) 半導體結構的形成方法
TWI818589B (zh) 半導體裝置及其製造方法
TWI814272B (zh) 半導體元件及其形成方法
US20220367657A1 (en) Profile control of channel structures for semiconductor devices
US20230369402A1 (en) Semiconductor devices with asymmetric source/drain design
US20220320308A1 (en) Buried gate structures for semiconductor devices
US11901412B2 (en) Facet-free epitaxial structures for semiconductor devices
TWI832372B (zh) 半導體裝置及其形成方法
TWI795774B (zh) 填充結構及其製造方法
TWI777415B (zh) 半導體裝置及其形成方法
US20220336611A1 (en) Air inner spacers
US20230361176A1 (en) Source/drain leakage prevention
TW202245065A (zh) 半導體裝置