TWI818562B - 用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法 - Google Patents

用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法 Download PDF

Info

Publication number
TWI818562B
TWI818562B TW111120373A TW111120373A TWI818562B TW I818562 B TWI818562 B TW I818562B TW 111120373 A TW111120373 A TW 111120373A TW 111120373 A TW111120373 A TW 111120373A TW I818562 B TWI818562 B TW I818562B
Authority
TW
Taiwan
Prior art keywords
layer
sub
layers
oxide
semiconductor die
Prior art date
Application number
TW111120373A
Other languages
English (en)
Other versions
TW202303779A (zh
Inventor
李坰根
丹尼爾 埃特
法比安 勒杜列斯庫
史考特 夏柏德
丹尼爾 納米西亞
Original Assignee
美商沃孚半導體有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/335,796 external-priority patent/US20220384366A1/en
Application filed by 美商沃孚半導體有限公司 filed Critical 美商沃孚半導體有限公司
Publication of TW202303779A publication Critical patent/TW202303779A/zh
Application granted granted Critical
Publication of TWI818562B publication Critical patent/TWI818562B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Laminated Bodies (AREA)
  • Testing Resistance To Weather, Investigating Materials By Mechanical Methods (AREA)
  • Investigating Strength Of Materials By Application Of Mechanical Stress (AREA)

Abstract

本發明揭示一種半導體晶粒，其包含一半導體本體及該半導體本體上之一多層環境障壁。該多層環境障壁包含堆疊於該半導體本體上之複數個子層。該等子層之各者包括一或多個方向上之一各自應力，其中該等子層之至少兩者之該等各自應力係不同的。該等子層可包含：一第一應力源子層，其包括第一應力；及一第二應力源子層，其包括在該一或多個方向上至少部分補償該第一應力之一第二應力。本發明亦討論相關裝置及製造方法。

Description

用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法
本發明係關於半導體裝置，且更特定言之，本發明係關於半導體裝置之環境保護及相關製造方法。
諸如矽(Si)及砷化鎵(GaAs)之材料已廣泛應用於低功率且就矽而言，低頻應用之半導體裝置中。然而，此等材料(例如)歸因於其相對較小帶隙(在室溫用於Si之1.12eV及用於GaAs之1.42eV)及相對較小崩潰電壓而可能不太適合於高功率及/或高頻應用。
針對高功率、高溫及/或高頻應用及裝置，可使用寬帶隙半導體材料，諸如碳化矽(SiC)(例如，在室溫4H-SiC具有約3.2eV之一帶隙)及III族氮化物(例如，在室溫氮化鎵(GaN)具有約3.36eV之一帶隙)。如本文中所使用，術語「III族氮化物」係指形成於氮(N)與元素週期表之III族元素(通常為鋁(Al)、鎵(Ga)及/或銦(In))之間的半導體化合物。術語係指二元、三元及四元化合物，諸如GaN、AlGaN及AlInGaN。此等化合物具有經驗式，其中1莫耳氮與總共1莫耳III族元素組合。此等材料可比GaAs及Si具有更高電場崩潰強度及更高電子飽和速度。
由SiC及/或III族氮化物製造之半導體裝置可包含功率電晶體裝置，諸如場效電晶體(FET)裝置(包含MOSFET(金屬氧化物半導體場效電晶體))、DMOS(雙擴散金屬氧化物半導體)電晶體、HEMT(高電子遷移率電晶體)、MESFET(金屬-半導體場效電晶體)、LDMOS(橫向擴散金屬氧化物半導體)電晶體等等。此等裝置通常用氧化物層(諸如二氧化矽(SiO2)鈍化以保護裝置之暴露表面及/或其他原因。然而，半導體本體與氧化物層之間的介面可能不足以獲得電子之一高表面遷移率。例如，SiC與SiO2之間的介面通常展現一高密度之介面態，其可降低表面電子遷移率且引入載子陷阱，此繼而可降低裝置之所要效能特性。因此，半導體裝置(包含包括氧化物層之半導體裝置)亦可併入一或多層氮化矽(例如非晶氮化矽，SiNx)以改良所得電子性質，例如美國專利第6,246,076號中所描述。
可能需要半導體裝置在高溫及/或高濕環境中操作，且設計或處理不充分之晶片可展現可降低或損及預期裝置操作壽命之失效機制。例如，若允許濕氣到達半導體裝置，則可發生腐蝕，其可使半導體裝置之效能降級。半導體組件之防濕通常使用具有藉由CVD沈積之一單一層之一最終鈍化膜(諸如SiN)來實施。
作為一環境障壁，SiN可比SiO2在裝置上方形成一更佳密封以減少或防止諸如水之污染物到達裝置之磊晶層且引起降級。電漿增強化學氣相沈積(PECVD)可用於形成SiN作為一半導體裝置之一環境障壁，例如美國專利第7,525,122號中所描述。然而，一PECVD SiN層可能易於出現缺陷(諸如針孔及柱狀結構)，其可允許濕氣穿透SiN層而到達裝置。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及該半導體本體上之一多層環境障壁。該多層環境障壁分別包含第一及第二氧化物材料之第一及第二子層，其中該第一氧化物材料不同於該第二氧化物材料。
在一些實施例中，該第一及第二子層可為原子層沈積(ALD)層。
在一些實施例中，該第一或第二氧化物材料之至少一者可具有大於氮化矽之一密度。
在一些實施例中，該第一或第二氧化物材料之至少一者可為一絕緣金屬氧化物。
在一些實施例中，該第一及第二子層可包含於一重複層結構中，且其中該第一及第二氧化物材料分別包括該絕緣金屬氧化物及一非金屬氧化物。
在一些實施例中，該絕緣金屬氧化物可為氧化鋁、氧化鋯或氧化鉿之至少一者。
在一些實施例中，該絕緣金屬氧化物可為氧化鋁，且其中該非金屬氧化物包括氧化矽。
在一些實施例中，該第一子層之一厚度與該第二子層之一厚度之一比率可為約2：1或更大、約5：1或更大或約8：1或更大。
在一些實施例中，一鈍化層可設置於該半導體本體與該多層環境障壁之間。例如，該鈍化層可包含氮化矽。
在一些實施例中，與該鈍化層對置之該多層環境障壁之一表面可包含一層氧化矽或氮化矽。
在一些實施例中，該第一氧化物材料可具有不同於該第二氧化物材料之相對於水之一擴散係數。
在一些實施例中，一閘極、一源極接點及一汲極接點可設置於該半導體本體上，且一鈍化層可在該閘極、該源極接點及該汲極接點上延伸。該第一及第二子層可在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
在一些實施例中，該第一及第二子層可包含於一重複層結構中。該多層環境障壁可包含至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
在一些實施例中，該多層環境障壁之一總厚度可為約500埃至約3000埃。
在一些實施例中，該重複層結構可為：二元結構，其中堆疊該第一及第二子層；三元結構，其中堆疊該第一子層、該第二子層及一第三子層；及/或四元結構，其中堆疊該第一子層、該第二子層、一第三子層及一第四子層。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及該半導體本體上之一多層環境障壁。該多層環境障壁包含具有各自絕緣材料之兩個或更多個子層之一重複層結構，其中該等各自絕緣材料之至少一者具有大於氮化矽之一密度。
在一些實施例中，該兩個或更多個子層可為原子層沈積(ALD)層。
在一些實施例中，該等各自絕緣材料之該至少一者之該密度可大於該等各自絕緣材料之至少另一者之一密度。
在一些實施例中，該等各自絕緣材料之該至少一者可為一金屬氧化物，且該等各自絕緣材料之至少另一者可為一非金屬氧化物。
在一些實施例中，該金屬氧化物可為氧化鋁、氧化鋯或氧化鉿。
在一些實施例中，該非金屬氧化物可為氧化矽。
在一些實施例中，一鈍化層可設置於該半導體本體與該多層環境障壁之間。
在一些實施例中，該兩個或更多個子層之第一及第二子層之各自厚度之一比率可為約2：1或更大、約5：1或更大或約8：1或更大。
在一些實施例中，一閘極、一源極接點及一汲極接點可設置於該半導體本體上，且一鈍化層可在該閘極、該源極接點及該汲極接點上延伸。該兩個或更多個子層可在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
在一些實施例中，該等各自絕緣材料之至少兩者具有相對於水之不同擴散係數。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及該半導體本體上之一多層環境障壁。該多層環境障壁包含具有一第一絕緣子層及一第二絕緣子層之一重複層結構。該第一絕緣子層之一第一厚度與該第二絕緣子層之一第二厚度之一比率係約2：1或更大。
在一些實施例中，該第一及第二絕緣子層可分別為第一及第二材料，且該第一材料之一密度可大於該第二材料之一密度。
在一些實施例中，該第一材料或該第二材料之至少一者之該密度可大於氮化矽。
在一些實施例中，該第一及第二絕緣子層可為原子層沈積(ALD)層。
在一些實施例中，該第一材料可為一金屬，且該第二材料可為一非金屬。
在一些實施例中，該第一材料可為氧化鋁、氧化鋯、氧化鉿或氮化矽。
在一些實施例中，該第二材料可為氧化矽。
在一些實施例中，該第一材料可具有不同於該第二材料之相對於水之一擴散係數。
根據本發明之一些實施例，一種製造一半導體晶粒之方法包含：提供一半導體本體；及在該半導體本體上形成一多層環境障壁。該多層環境障壁分別包含第一及第二氧化物材料之第一及第二子層，其中該第一氧化物材料不同於該第二氧化物材料。
在一些實施例中，在鈍化層上形成該多層環境障壁可包含藉由原子層沈積(ALD)形成該第一及第二子層。
在一些實施例中，形成該多層環境障壁可包含交替執行用於形成該第一子層之一第一ALD程序及用於在該第一子層上形成該第二子層之一第二ALD程序以界定一重複層結構。
在一些實施例中，該第一或第二氧化物材料之至少一者可具有大於氮化矽之一密度。
在一些實施例中，該第一或第二氧化物材料之至少一者可為一絕緣金屬氧化物。
在一些實施例中，該第一及第二氧化物材料之另一者可為 一非金屬氧化物。
在一些實施例中，該絕緣金屬氧化物可為氧化鋁、氧化鋯或氧化鉿之至少一者。
在一些實施例中，該絕緣金屬氧化物可為氧化鋁，且該非金屬氧化物可為氧化矽。
在一些實施例中，一鈍化層可在形成該多層環境障壁之前形成於該半導體本體上。
在一些實施例中，一閘極、一源極接點及一汲極接點可形成於該半導體本體上。一鈍化層可形成於該閘極、該源極接點及該汲極接點上。該第一及第二子層可在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
在一些實施例中，與該半導體本體對置之該多層環境障壁之一表面可包含一層氧化矽或氮化矽。
在一些實施例中，該第一氧化物材料可具有不同於該第二氧化物材料之相對於水之一擴散係數。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及包括堆疊於該半導體本體上之複數個子層之一多層環境障壁。該等子層之各者包括一或多個方向上之一各自應力，且該等子層之至少兩者之該等各自應力係不同的。
在一些實施例中，該等子層之該至少兩者可包含：一第一應力源子層，其包括第一應力；及一第二應力源子層，其包括在該一或多個方向上至少部分補償該第一應力之一第二應力。
在一些實施例中，該第一應力可為拉伸的，且該第二應力 可為壓縮的。
在一些實施例中，該第一及第二應力源子層可分別包含第一及第二氧化物材料。該第一氧化物材料可不同於該第二氧化物材料。
在一些實施例中，該第一或第二應力源子層之至少一者可包含一金屬絕緣材料。
在一些實施例中，該第一或第二應力源子層之另一者可包含一金屬。
在一些實施例中，該金屬絕緣材料可包含氧化鋁、氧化鋯或氧化鉿之至少一者。
在一些實施例中，該第一或第二應力源子層之另一者可包含一非金屬絕緣材料。
在一些實施例中，該金屬絕緣材料可包含氧化鋁，且該非金屬絕緣材料可包含氧化矽。
在一些實施例中，該等子層包括包含該第一及第二應力源子層之一重複層結構。
在一些實施例中，該重複層結構可包含：二元結構，其中堆疊該第一及第二應力源子層；三元結構，其中堆疊該第一應力源子層、該第二應力源子層及一第三應力源子層；及/或四元結構，其中堆疊該第一應力源子層、該第二應力源子層、該第三應力源子層及一第四應力源子層。
在一些實施例中，該多層環境障壁可包含至少兩個該重複層結構、至少十個該重複層結構及至少二十個該重複層結構。
在一些實施例中，該第一應力源子層可位於該第二應力源 子層與該半導體本體之間。該第一應力源子層可包含具有大於該第二應力源子層之一第二材料之一密度之一第一材料。
在一些實施例中，該第一應力源子層之一第一材料或該第二應力源子層之一第二材料之至少一者之一密度可大於氮化矽。
在一些實施例中，該第一應力源子層之一厚度與該第二應力源子層之一厚度之一比率可為約2：1或更大、約5：1或更大或約8：1或更大。
在一些實施例中，該半導體晶粒可進一步包含該半導體本體上之一閘極、一源極接點及一汲極接點。該第一及第二應力源子層可直接在該閘極、該源極接點及該汲極接點上以實質上均勻之各自厚度保形地延伸。
在一些實施例中，該第一及第二應力源子層可包含原子層沈積(ALD)層。
在一些實施例中，該多層環境障壁可包含一或多個擴散障壁性質，且該多層環境障壁之該等子層之一集體應力可小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及包括依一重複層結構堆疊於該半導體本體上之兩個或更多個子層之一多層環境障壁。該多層環境障壁包括兩個或更多個擴散障壁性質。該多層環境障壁之一集體應力小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
在一些實施例中，該等子層之各者可包含一或多個方向上之一各自應力，且該等子層之至少兩者之該等各自應力可為不同的。
在一些實施例中，該等擴散障壁性質之該至少一者可包含防濕，且該多層環境障壁之一總厚度可為約500埃至約3500埃。
在一些實施例中，該多層環境障壁之該集體應力在包含該半導體晶粒之一封裝裝置之一操作溫度範圍內可小於該一或多個氮化矽層之集體應力。
根據本發明之一些實施例，一種製造一半導體晶粒之方法包含：提供一半導體本體；及形成包括堆疊於該半導體本體上之複數個子層之一多層環境障壁。形成該多層環境障壁包含：形成包括一第一應力之一第一應力源子層；及在該第一應力源子層上形成包括一第二應力之一第二應力源子層，其中該第二應力在一或多個方向上至少部分補償該第一應力。
在一些實施例中，該第一應力可為拉伸的，且該第二應力可為壓縮的。
在一些實施例中，形成該多層環境障壁可包含使用原子層沈積(ALD)形成該第一及第二應力源子層。
在一些實施例中，形成該多層環境障壁可包含依一重複層結構交替執行用於形成該等一應力源子層之一第一ALD程序及用於形成該第二應力源子層之一第二ALD程序。
在一些實施例中，該第一及第二應力源子層可分別包含第一及第二氧化物材料，其中該第一氧化物材料不同於該第二氧化物材料。
在一些實施例中，該第一或第二應力源子層之至少一者可包含一金屬絕緣材料。該金屬絕緣材料可包含氧化鋁、氧化鋯或氧化鉿之至少一者。
在一些實施例中，該第一或第二應力源子層之另一者可包含一金屬。
在一些實施例中，該第一或第二應力源子層之另一者可包含一非金屬絕緣材料。
在一些實施例中，該金屬絕緣材料可包含氧化鋁，且該非金屬絕緣材料可包含氧化矽。
在一些實施例中，該第一應力源子層可包含具有大於該第二應力源子層之一第二材料之一密度之一第一材料。
在一些實施例中，該多層環境障壁可包含一或多個擴散障壁性質，且該多層環境障壁之該等子層之一集體應力可小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
在一些實施例中，該多層環境障壁之一總厚度可為約500埃至約3500埃。
根據本發明之一些實施例，一種半導體晶粒包含一半導體本體及該半導體本體上之一多層環境障壁。該多層環境障壁包含彼此堆疊之一金屬絕緣材料之一第一子層及一非金屬絕緣材料之一第二子層。
在一些實施例中，該金屬絕緣材料可為一金屬氧化物或金屬氮化物，且該非金屬絕緣材料可為一非金屬氧化物或一非金屬氮化物。
在一些實施例中，該金屬絕緣材料可包含鋁(Al)、鋯(Zr)或鉿(Hf)之至少一者，且該非金屬絕緣材料可包含鉍(B)、矽(Si)、鍺(Ge)、砷(As)、銻(Sb)或碲(Te)之至少一者。
在一些實施例中，該第一子層可位於該第二子層與該半導體本體之間。
在一些實施例中，該第一子層可包含一第一應力，且該第二子層可包含在一或多個方向上至少部分補償該第一應力之一第二應力。
在一些實施例中，該第一及第二子層可交替堆疊成一重複層結構。例如，該多層環境障壁包括至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
在一些實施例中，該半導體晶粒可包含一高電子遷移率電晶體。
在一些實施例中，該半導體晶粒可包含一金屬氧化物半導體場效電晶體。
熟習技術者將在檢視以下圖式及詳細描述之後明白根據一些實施例之其他裝置、設備及/或方法。所有此等額外實施例以及上述實施例之任何及所有組合意欲包含於本描述中，在本發明之範疇內，且由隨附專利申請範圍保護。
40:2DEG導電通道
100:半導體裝置或晶粒
105:汲極接點
109:閘極氧化物層
110:閘極
112:閘極匯流排
114:汲極匯流排
115:源極接點
122:基板
124:通道層
126:障壁層
128:金屬場板
132:閘極端子
134:汲極端子
136:源極端子
146:通路開口
150:鈍化層
160:多層環境障壁
160':多層環境障壁
160":多層環境障壁
160''':多層環境障壁
160(4):多層環境障壁
160(5):多層環境障壁
160(6):多層環境障壁
160a:第一子層
160a':第一子層
160a":第一子層
160a''':第一子層
160a(4):第一子層
160a(5):第一子層
160a(6):第一子層
160b:第二子層
160b':第二子層
160b":第二子層
160b''':第二子層
160b(4):第二子層
160b(5):第二子層
160b(6):第二子層
160c:子層
160d:子層
170:蓋層
190:半導體本體
200:電晶體裝置
205:汲極區域
215:源極區域
300:電晶體裝置
400:電晶體裝置
600:高電子遷移率電晶體(HEMT)裝置
800A:射頻(RF)電晶體放大器
800B:RF電晶體放大器
800C:RF電晶體放大器
810A:封裝結構
810B:封裝結構
810C:封裝結構
812:充氣腔
820:印刷電路板
822A:金屬閘極引線
822B:金屬閘極引線
822C:金屬閘極引線
824A:金屬汲極引線
824B:金屬汲極引線
824C:金屬汲極引線
830:金屬基台
840:側壁
842:蓋
850:輸入匹配電路
852:輸出匹配電路
854:接合線
860:塑膠包覆成型件
900:單位單元電晶體
1000:RF電晶體放大器晶粒(電晶體裝置)
1110:應力變動
1160:應力變動
T1:厚度
T2:厚度
圖1係根據本發明之一些實施例之包含一多層環境障壁之一半導體裝置之一示意橫截面圖。
圖2、圖3及圖4係根據本發明之一些實施例之包含一多層環境障壁之電晶體裝置之示意橫截面圖。
圖5A、圖5B、圖5C、圖5D及圖5E係更詳細繪示根據本發明之一些實施例之多層環境障壁之子層的一電晶體裝置之放大圖。
圖6A、圖6B及圖6C係繪示根據本發明之一些實施例之包含一多層環境障壁之電晶體裝置之橫截面圖的STEM影像。特定言之，圖6A係一HEMT裝置之一橫截面圖；圖6B係圖6A中所展示之鈍化層及多層 環境障壁之一放大圖；且圖6C係圖6B中所展示之多層環境障壁之一放大圖。
圖7A、圖7B、圖7C及圖7D係繪示根據本發明之一些實施例之在一電晶體裝置上製造一多層環境障壁之方法中之中間製造步驟的橫截面圖。
圖8A、圖8B及圖8C係繪示用於提供封裝電晶體放大器之根據本發明之實施例之包含電晶體裝置之若干實例性封裝的示意橫截面圖。
圖9係根據本發明之實施例之一基於III族氮化物之電晶體晶粒之一示意平面圖，其繪示基於III族氮化物之電晶體晶粒之半導體層結構之一表面上之金屬化。
圖10係繪示根據本發明之一些實施例之多層環境障壁之子層之各自應力的一電晶體裝置之一放大圖。
圖11係繪示相對於一比較實例之根據本發明之一些實施例之多層環境障壁中之應力對溫度的一圖形。
優先權之主張
本申請案主張2022年2月3日申請之美國專利申請案第17/591,704號之優先權，該美國專利申請案係2021年6月1日申請之美國專利申請案第17/335,796號之一部分接續申請案且主張其優先權，該等案之全部揭示內容以引用方式併入本文中。
在一些應用中，一些半導體裝置之封裝無法提供用於環境 保護之一氣密密封。環境可包含一操作環境(即，當在使用者應用中在偏壓下操作時)或一製造環境(即，在可包含不同離子污染物分佈之處理條件下，諸如整合、封裝技術等等)。一封裝結構或環境障壁可因此設置於半導體裝置上(亦指稱一晶粒級環境障壁)以預防濕度及/或環境之其他條件。如本文中所使用，一「晶粒」或晶片可係指半導體材料或其上製造電子電路元件之其他基板之一小塊體或本體。一晶粒可包含大量個別「單位單元」電晶體結構，其等在一些實施方案中可並聯或串聯電連接。本文中所描述之一半導體晶粒可包含半導體本體以及形成於其上之金屬及/或絕緣層。
一晶粒級環境障壁之一個實施方案可為一最上或最終鈍化膜，其通常為藉由化學氣相沈積(CVD)來沈積之一單一層。最終鈍化膜之材料選擇可由所要擴散障壁性質指定，且功能係防止存在於潮濕環境中之各種污染物物種到達半導體晶粒之主動區域。例如，除水蒸氣之外，一高濕環境亦可包含各種原子、分子及離子污染物物種之微量元素。各種離子物種之實例可包含(但不限於)鹵素(例如Cl-、F-、Br-等等)、分子離子(例如OH-、NO2-、NO3-、PO4-、SO4-等等)、陽離子(例如Na+、K+、Au+、Ti+等等)及弱有機酸(例如碳酸鹽、乙酸鹽等等)。此等離子物種可為在偏壓下使一電裝置降級之一根源，因為電場可加速離子移動或擴散穿過防潮層。例如，一PECVD SiN層可提供相對於水分子之擴散障壁性質，但在存在污染物鹵素(例如F-及Cl-)時易受氧化、蝕刻及/或腐蝕，以及歸因於其中之缺陷(諸如針孔及/或柱狀結構)而易使濕氣進入。此等污染物之存在可為一常見事件且可來自多個來源。
本發明之一些實施例可源自以下認識：鑑於各種可能污染 物物種，保護膜材料之選擇可表示一非理想權衡。本發明之實施例因此提供包含具有不同特性之各種絕緣材料(諸如介電材料)之多個堆疊子層之一保護膜，本文中亦指稱一多層環境障壁膜或堆疊或結構或簡稱為多層環境障壁。多層環境障壁可包含具有不同擴散障壁性質之各自絕緣子層以保護半導體晶粒不僅免受水分子，且亦免受可存在於環境中之各種離子物種。即，堆疊具有不同擴散係數(例如，相對於水分子)之各種絕緣材料之子層可提供針對各種離子微量元素以及環境中之水分子之移動之一濕氣障壁。應理解，本文中所描述之層或子層可厚度均勻或不同，及/或可為連續或不連續的。
如本文中所討論，多層環境障壁係一低缺陷、高保形材料堆疊。特定言之，多層環境障壁可包含各種材料及/或厚度之兩個或更多個子層(例如，在一些實施例中，作為一交替或重複層結構)以針對不同污染物物種且針對一半導體裝置提供一更穩定濕氣擴散障壁。本文中所描述之一些實施例可提供一多層環境障壁，其替換SiN或包含不同絕緣材料之額外子層與SiN子層之組合(例如，交替)，此可減少缺陷形成及/或減慢鹵素之影響，藉此改良堆疊之擴散障壁性質。在一些實施例中，子層之至少一者可包含具有大於SiN之一密度之一材料，其可阻止濕氣及/或其他污染物進入。更一般而言，如本文中所描述，針對子層及/或界定於子層之間的額外介面選擇不同特性可提供缺陷或污染物傳播之增加障壁。
圖1係根據本發明之一些實施例之包含一多層環境障壁之一半導體裝置或晶粒100之一示意橫截面圖。如圖1中所展示，一多層環境障壁160設置於一半導體本體190上以保護半導體本體190免受濕氣及/或環境之其他條件。半導體本體190可設置於諸如碳化矽(SiC)基板之一基板 (後續圖中展示為122)上。在一些實施例中，半導體本體190可為一基於SiC及/或III族氮化物之材料。半導體本體190之一部分可界定一電晶體裝置之一通道區域。此等電晶體裝置之金屬層及/或其他結構在圖1中未展示。
在一些實施例中，一選用(由虛線指示)鈍化層150可設置於一半導體本體190之一表面上，且多層環境障壁160可設置於(若干)鈍化層上與半導體本體190對置。鈍化層150可經組態以減小寄生電容、減少電荷捕捉及/或否則改良半導體本體190之一或多個層之電子性質。鈍化層150(若存在)可包含(例如)藉由CVD沈積之一或多層SiN。更一般而言，鈍化層150可為使用除原子層沈積(ALD)之外的一沈積方法之一多層沈積。
多層環境障壁160包含依一堆疊結構形成之具有不同特性之各自絕緣材料之兩個或更多個子層160a至160d。在一些實施例中，子層160a至160d可交替堆疊成一週期性或其他重複層結構。例如，多層環境障壁160可包含二元堆疊(在各週期中包含兩個子層160a、160b，例如AlOx-SiOx)、三元堆疊(在各週期中包含三個子層160a、160b、160c，例如AlOx-SiOx-HfOx)或四元堆疊(在各週期中包含四個子層160a、160b、160c、160d，例如AlOx-SiOx-HfOx-ZrOx)。更一般而言，本文中所描述之多層環境障壁160不限於各重複結構或週期中子層160a至160d之數目。同樣地，本文中所描述之多層環境障壁160不限於堆疊中重複結構或週期之數目。多層環境障壁160亦可包含不同重複層結構之組合，例如二元堆疊上四元堆疊之一重複結構，在一些例項中，具有一或多個中介層。重複層結構可為週期性或非週期性的。在一些實施例中，多層環境障壁160可 包含至少兩個重複層結構或週期、至少十個重複層結構或週期或至少20個重複層結構或週期。各重複層結構可具有約超過約5奈米(nm)(約50埃(Å))之一厚度，例如約10nm(100Å)。多層環境障壁160可因此具有約500Å至約8000Å之一總厚度，例如超過約1000Å、超過約1500Å或約2000Å或更大。
各週期性或重複層結構內子層160a至160d之兩者或更多者之不同特性可提供各自擴散障壁性質。各自擴散障壁性質可由各子層160a至160d之材料組成及/或厚度界定。例如，相對較緻密材料(例如，具有大於氮化矽之一密度，諸如氧化鋁或其他絕緣金屬氧化物或氮化物)及/或相對較大厚度之絕緣子層可較佳預防可存在於環境中之水/濕氣及/或各種離子物種進入。其他材料(例如半導體氧化物或氮化物，諸如氧化矽)之絕緣子層可較佳預防蝕刻劑及/或其他後續製造條件。如本文中所使用，一「非金屬」絕緣材料或層可係指不含金屬但可包含類金屬或半金屬之絕緣材料或層，諸如(但不限於)鉍(B)、矽(Si)、鍺(Ge)、砷(As)、銻(Sb)、碲(Te)。非金屬絕緣材料或層之實例可包含(但不限於)類金屬氧化物(例如BOx、SiOx、GeOx、AsOx、SbOx、TeOx)及類金屬氮化物(例如SiN)。
多層環境障壁160之一最上子層160d(或最上子層160d上之一額外蓋層170)可為保護下伏層免受後續化學處理條件(例如鹼性蝕刻化學物)之一非金屬絕緣材料或層(例如諸如氧化矽或氮化矽之一半金屬絕緣材料)。另外，具有不同特性之子層160a至160d之一多層堆疊之間的各自介面可提供防止一個子層之缺陷及/或污染物傳播至多層環境障壁160中之下一子層之障壁。因此，堆疊各基於一各自污染物或環境條件組態之各種材料及/或厚度之多個子層160a至160d(例如，呈一重複層結構)可預防 多個污染物物種。
即，包含具有不同擴散障壁性質之子層160a至160d之一組合之一多層環境障壁160可經調適以預防比任一子層寬之污染物物種範圍進入。此等污染物物種可包含(但不限於)鹵素(Cl-、F-、Br-)、分子離子(OH-、NO2-、NO3-、PO4-、SO4-等等)、陽離子(Na+、K+、Au+、Ti+等等)及弱有機酸(碳酸鹽、乙酸鹽等等)。例如，子層160a可包含提供相對於水之一低擴散係數之一材料組成及/或厚度，子層160b可包含提供相對於鹵素基離子物種之一低擴散係數之一材料組成及/或厚度，子層160c可包含提供相對於非鹵素基離子物種之一低擴散係數之一材料組成及/或厚度，且子層160d可包含預防鹼性化學化合物之一材料組成及/或厚度。在一些實施例中，不同子層160a至160d可使用一相同沈積技術(諸如ALD)來沈積，其可允許在相同處理室中或否則在不破壞處理室中之真空之情況下製造整個多層環境障壁160。
各自子層160a至160d之不同材料組成、厚度及/或其他特性之組合可變動或否則針對不同應用或環境客製，及/或可提供一特性組合用於多個應用或環境中。例如，本文中所描述之多層環境障壁160可包含具有取決於可特定於特定封裝類型(諸如圖8A至圖8C中所展示之實例性封裝類型)之環境條件或污染物而變動之各自組成之子層160a至160d。應理解，本文中所繪示之封裝類型依舉例而非限制方式提供。可與特定污染物相關聯之額外實例性封裝類型包含(但不限於)基於通孔、基於表面安裝、晶片載體、針柵陣列、平坦、小型積體電路(SOIC)、晶片級、球柵陣列、電晶體/二極體/小針數IC及/或多晶片封裝，包含陶瓷或塑膠封裝。作為另一實例，本文中所描述之多層環境障壁160可包含子層160a至 160d，其等各經組態以提供抵抗各自條件或污染物之一擴散障壁、提供包含通常可應用於多個不同環境或應用中之子層160a至160d之一組合之一多層環境障壁160。
圖2、圖3及圖4係根據本發明之一些實施例之包含一多層環境障壁之電晶體裝置之示意橫截面圖。如圖2、圖3及圖4中所展示，電晶體裝置200、300及400形成於諸如(例如)碳化矽基板之一基板122上。所繪示電晶體裝置200、300及400表示一半導體晶粒之單位單元電晶體結構，其中數百或數千個單位單元電晶體結構可形成於一半導體基板122上且電連接(例如，並聯)。基板122可為一半絕緣SiC基板。然而，本發明之實施例可利用任何適合基板，諸如藍寶石(Al2O3)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、矽(Si)、GaAs、LGO、氧化鋅(ZnO)、LAO、磷化銦(InP)及其類似者。基板122可為一SiC晶圓，且電晶體裝置200、300及400可至少部分經由晶圓級處理形成，且晶圓接著可經切割或否則單粒化以提供包含複數個單位單元電晶體結構之一晶粒。
半導體本體190可為包含藉由磊晶生長形成之一或多個層之一半導體層結構。半導體本體190之(若干)層可包含諸如(例如)一或多個基於III族氮化物之層之一或多個寬帶隙材料。例如，半導體本體190可由一或多層GaN或AlGaN形成。然而，可使用其他III族氮化物材料。作為另一實例，基板122及半導體本體190兩者可由SiC形成。
一源極區域215及一汲極區域205形成於半導體本體190中，例如藉由將適當離子植入至半導體本體190之一表面中以達成一所要摻雜濃度。一源極接點115由源極區域215上方之半導體本體190之表面上之一或多個金屬層形成。同樣地，一汲極接點105由汲極區域205上方之 半導體本體190之表面上之一或多個金屬層形成。源極接點115及汲極接點105可分別提供與源極區域215及汲極區域205之低電阻歐姆接觸。一閘極110由源極區域215與汲極區域205之間的半導體本體190之一表面上之一或多個金屬層形成。
圖2繪示一金屬半導體場效電晶體(MESFET)裝置200，其中源極區域215與汲極區域205之間的半導體本體190之區域提供MESFET 200之導電通道或通道區域。圖3繪示一金屬氧化物半導體場效電晶體(MOSFET)裝置300，其中源極區域215與汲極區域205之間的半導體本體190之區域提供MOSFET 300之通道區域，且閘極110藉由一閘極氧化物層109與通道區域分離。圖4繪示一高電子遷移率電晶體(HEMT)裝置400，其中半導體本體190包含基板122上之一較低帶隙通道層124及在通道層124上與基板122對置之一較高帶隙障壁層126。一2DEG導電通道40可沿通道層124與障壁層126之間的異質介面在源極區域215與汲極區域205之間的半導體本體190之區域中誘發。在一些實施例中，基板122包含SiC，通道層124包含GaN，且障壁層126包含AlGaN。一金屬場板128亦可被提供，且在一些實施例中可電連接至閘極110(其可減小峰值電場，藉此增大崩潰電壓且減少高場電荷捕捉效應)，或可電連接至源極接點115(其可減小閘極至汲極電容(Cgd)、提高增益及/或提高電晶體裝置400之線性度)。
一或多個絕緣體層(例如一或多個鈍化層)150形成於半導體本體190之表面上。(若干)鈍化層150可鈍化表面狀態及/或否則改良沿與半導體本體190之表面或介面之電性質。在一些實施例中，(若干)鈍化層150可包含SiN，且可藉由一CVD程序(諸如PECVD)或其他非ALD程序 來沈積。儘管本文中主要參考(若干)SiN鈍化層150討論，但應理解，(若干)鈍化層150不限於SiN。
電晶體裝置200、300及400各包含一多層環境障壁160。為方便繪示，未展示諸如圖1之基於非金屬氧化物或氮化物之蓋層170之一選用蓋層。圖2、圖3及圖4之實例意欲繪示多層環境障壁160不限於與任何特定電晶體結構一起使用，而是可用作任何適合半導體裝置之一環境障壁。因而，本文中將不詳細描述關於電晶體裝置裝置200、300及400之操作之更多細節。
多層環境障壁160包含具有不同特性(諸如不同材料組成及/或厚度)之多個絕緣子層(諸如介電子層)。如圖2、圖3及圖4中所展示，多層環境障壁160保形地覆蓋電晶體裝置200、300、400之各種元件。在一些實施例中，多層環境障壁160之多個子層可為使用相同處理工具室或否則在不破壞處理室中之真空之情況下沈積之不同材料之氧化物層。例如，多層環境障壁160之各自子層可使用ALD來沈積，其可允許在相同處理室中沈積包含具有一高度保形性及厚度均勻性之子層之一多層環境障壁160。
使用本文中所描述之不同材料組成及/或厚度之多個子層可比一些習知環境障壁(諸如包含交替氧化物及氮化物子層之環境障壁)提供實質上改良之環境障壁性質。在不受任何特定理論約束之情況下，已認知此等SiN子層可易於在存在污染物鹵素(諸如F-及Cl-)時氧化、蝕刻及/或腐蝕。另外，已認知基於ALD之層可提供改良保形性，其對防濕而言可為有益及/或重要的；然而，SiN通常藉由CVD沈積，其可導致缺陷(例如針孔、柱狀結構)。此外，歸因於交叉污染問題，在相同室中沈積習知交替 氧化物及氮化物子層會有問題。已進一步認知較厚及/或較緻密絕緣膜或子層(諸如絕緣金屬氧化物)可提供改良污染物進入保護。例如，基於AlO、HfO及/或ZrO之層可比基於SiN之層具有一更高密度，且可提供更佳防濕。因而，在一些實施例中，不同絕緣材料之一或多個子層可與習知氧化物或氮化物子層交替堆疊(或可替換習知氧化物或氮化物子層)以提供具有不同擴散障壁性質之一多層環境障壁且因此提供相對於多個不同污染物或不同污染物之組合之改良抗氧化、抗蝕刻及/或抗腐蝕。
多材料環境障壁堆疊可經客製以解決具有不同污染物組成之潮濕環境，例如提供對除水之外(或外加水)之元素或化學物之一障壁。在一些實施例中，子層之至少一者可在密度及/或厚度上不同於多層環境障壁之子層之至少另一者之材料。例如，子層之至少一者之各自絕緣材料可具有大於SiN之一密度。另外，非金屬絕緣膜或子層可包含於堆疊中以提供所要化學處理保護。本文中所描述之不同材料組成及/或不同厚度之堆疊子層之組合(例如，呈重複或週期性層結構)可因此較佳預防污染物進入及/或損壞，同時預防後續製程。
圖5A、圖5B、圖5C、圖5D及圖5E係更詳細繪示根據本發明之一些實施例之多層環境障壁中之各種子層組合的一電晶體裝置之放大圖。儘管圖5A至圖5E中參考包含交替堆疊於一選用鈍化層150上之第一及第二子層之多層環境障壁160'、160"、160'''、160(4)、160(5)展示，但應理解，此等多層環境障壁160'、160"、160'''、160(4)、160(5)僅供例示繪示，且本文中所描述之多層環境障壁160'、160"、160'''、160(4)、160(5)、160(6)(統稱160)可包含具有不同特性之超過兩個子層(例如，界定三元結構、四元結構)，及/或可堆疊成週期性或非週期性之非重複層結構 或重複層結構。
在圖5A之實例中，多層環境障壁160'包含經交替堆疊以界定週期性重複層結構之各自絕緣材料之子層160a'、160b'之一堆疊，其中各週期包含一第一子層160a'及一第二子層160b'。第一子層160a'及第二子層160b'之各自絕緣材料之一者可比另一者具有一相對較高密度。子層160a'、160b'之一或多者可具有大於SiN之密度之一密度。子層160a'、160b'之另一者可具有小於或等於SiN之密度之一密度。在圖5A中，第一子層160a'包含一相對較高密度絕緣材料，且第二絕緣子層160b'包含一相對較低密度材料。例如，第一絕緣子層160a'可包含一金屬絕緣材料，諸如氧化鋁(AlO)、氧化鉿(HfO)或氧化鋯(ZrO)或其他富金屬絕緣材料。即，金屬絕緣材料或層之實例可包含(但不限於)金屬氧化物(例如AlO、HfO、ZrO)或金屬氮化物。第二絕緣子層160b'可包含一非金屬絕緣材料，例如一金屬氧化物或氮化物(諸如氧化矽(SiO)或氮化矽(SiN))或其他貧金屬絕緣材料。如上文所提及，非金屬絕緣材料或層之實例可包含(但不限於)類金屬氧化物(例如BOx、SiOx、GeOx、AsOx、SbOx、TeOx)及類金屬氮化物(例如SiN)。本文中參考化合物化學式(例如SiO)所描述之材料可包含不同化學計量或構成元素之任何化合物及材料之非晶或結晶狀態。SiO、SiN、AlO、ZrO及HfO之典型密度分別係2.65克/立方厘米(g/cm3)、3.17g/cm3、3.95g/cm3、5.68g/cm3及9.68g/cm3。即，關於材料密度，HfO>ZrO>AlO>SiN>SiO。一般而言，一較緻密膜可較佳防止水或其他污染物進入。例如，HfO及ZrO比AlO及SiN及SiO更緻密且因此可較佳阻止污染物進入。
在圖5B之實例中，多層環境障壁160"包含經交替堆疊以界 定週期性重複層結構之各自氧化物材料之子層160a"、160b"之一堆疊，其中各週期包含一第一氧化物子層160a"及一第二氧化物子層160b"。第一氧化物子層160a"及第二氧化物子層160b"之各自氧化物材料可在材料組成上彼此不同。例如，第一氧化物子層160a"可包含AlO、HfO或ZrO，而第二氧化物子層160b"可包含SiO。圖5C繪示多層環境障壁160'''之一更特定實例，其包含交替堆疊成一週期性重複層結構之一絕緣金屬氧化物材料或層(例如AlO、HfO或ZrO)之一第一子層160a'''及一絕緣非金屬氧化物材料或層(例如SiO)之一第二子層160b'''。包含交替堆疊之第一子層160a'''及第二子層160b'''之多層環境障壁160'''可因此減輕非金屬氧化物子層160b'''對氧化、蝕刻及/或腐蝕之易感性。在圖5D之實例中，多層環境障壁160(4)包含經交替堆疊以界定週期性重複層結構之各自氮化物材料之子層160a(4)、160b(4)之一堆疊，其中各週期包含一第一氮化物子層160a(4)及一第二氮化物子層160b(4)，其中子層160a(4)、160b(4)之各自氮化物材料可在材料組成上彼此不同。圖5E繪示多層環境障壁160(5)之另一實例，其包含交替堆疊成一週期性重複層結構之一絕緣金屬氧化物材料(例如AlO、HfO或ZrO)之一第一子層160a(5)及一金屬材料(例如Al、Au)之一第二子層160b(5)，其中金屬子層160b(5)可對濕氣進入提供更有效障壁。
如圖5A至圖5E中所展示，多層環境障壁160之各週期之至少兩個子層可具有彼此不同厚度。例如，在一些實施例中，第一子層160a'/160a"/160a'''/160a(4)/160a(5)/160a(6)(統稱為160a)之一厚度T1與一第二子層160b'/160b"/160b'''/160b(4)/160b(5)/160a(6)(統稱為160b)之一厚度T2之一比率可大於2：1、大於5：1、大於8：1或大於10：1。子層160a、160b之厚度比可取決於或基於不同絕緣材料之各自密度。例如，在所繪 示之二元週期性層結構中，第一較高密度材料子層160a'可以大於第二較低密度材料子層160b'之厚度T2之一厚度T1沈積。類似地，包含三元週期性層結構或四元週期性層結構之一多層環境障壁160可分別包含三個子層或四個子層，其中各週期中之至少兩個子層可厚度不同。
儘管參考圖5A至圖5E中之各種子層材料組合來繪示，但應理解，根據本發明之實施例之多層環境障壁不限於此等特定材料。例如，在一些實施例中，子層160a、160b可包含經交替堆疊以界定多層環境障壁160之有機材料及無機材料。特定言之，在圖5B中，氧化物層160a"、160b"之一者可由一有機材料子層替換以界定一交替有機子層/氧化物子層多層環境障壁160"。同樣地，在圖5D中，氮化物層160a(4)、160b(4)之一者可由一有機材料子層替換以界定一交替有機子層/氮化物子層多層環境障壁160(4)。
更一般而言，圖5A至圖5E中所繪示之多層環境障壁160可包含具有不同材料組成及相同厚度、相同材料組成及不同厚度或不同材料組成及不同厚度之兩個或更多個子層160a、160b。兩個或更多個子層160a、160b可堆疊成重複或非重複層結構。重複層結構可為週期性(具有兩個或更多個週期)或非週期性的。
在圖5A至圖5C中所展示之多層環境障壁160之特定實施例中，各週期之第一子層160a可為AlO，且各週期之第二子層160b可為SiO。SiO子層可為非晶層(例如矽石)或結晶(例如SiO2)。同樣地，AlO子層可為非晶層(例如礬土)或結晶層(例如Al2O3)。AlO可相對穩定，且可比使用廣泛可用沈積工具之一些氮化物材料(例如SiN)相對容易製造。AlO亦可具有高於SiN之一密度，且因此可提供一改良濕氣障壁。AlO子層可 比SiO子層厚數倍，例如，因為AlO之沈積速率及/或密度可為SiO之沈積速率及/或密度之多倍。例如，在一些實施例中，SiO子層之厚度T2可為AlO子層之厚度T1之小於約1/4或小於約1/5。在特定實施例中，本文中所描述之一多層環境障壁中之AlO及SiO子層之各自厚度T1及T2可分別約為2nm至8nm及1nm，使得AlO與SiO之厚度比可為(例如)約2：1或更大、約5：1或更大或約8：1或更大。
仍參考圖5A至圖5E，一非金屬絕緣層(諸如SiO或SiN)可包含為多層環境障壁160之一最上子層160b或位於該最上子層上。例如，SiO可在進一步化學處理中保護多層環境障壁結構160之下伏子層，其可依賴鹼性(而非酸性)化學物。在一些實施例中，非金屬絕緣層可由多層環境障壁160之最上子層160b實施。在其他實施例中，非金屬絕緣層可由形成於多層環境障壁160之最上子層160b上之一額外SiO或SiN蓋層170實施。即，與鈍化層150對置之多層環境障壁160之一表面可為一非金屬絕緣層或其上可具有一非金屬絕緣層。
在一些實施例中，多層環境障壁160之兩個或更多個子層可藉由諸如ALD之一保形沈積程序形成。一ALD(子)層或ALD材料可係指藉由ALD(包含(但不限於)熱ALD及電漿增強ALD(PEALD)程序)形成之一層或材料。使用ALD形成多層環境障壁160中之多個(或所有)子層可允許子層具有沿下伏表面保形地延伸之一實質上均勻厚度、較薄且具有比可藉由CVD達成之階梯覆蓋率更佳之階梯覆蓋率。例如，與頂部或平面厚度之約80%之CVD側壁覆蓋率相比，ALD可達成高達100%保形性。如本文中所描述，一層沿一特定表面之保形性可表示為層在沈積於一平坦表面上時厚度之一百分比。ALD程序亦可有利地藉由允許在相同室中製造多 個薄子層來形成多層堆疊，無需額外晶圓轉移(即，不破壞真空)及子步驟之間的重設(例如，避免交叉污染)。
圖6A、圖6B及圖6C係繪示根據本發明之一些實施例之包含由ALD氧化物子層形成之一多層環境障壁之電晶體裝置之橫截面圖的STEM影像。特定言之，圖6A係一HEMT裝置600之一橫截面圖。圖6B係圖6A中所展示之鈍化層150及多層環境障壁160之一放大圖。圖6C係圖6B中所展示之多層環境障壁160之一放大圖。
如圖6A至圖6C中所展示，多層環境障壁160可為包含ALD SiO及ALD AlO之交替子層之二元堆疊。ALD程序可允許沈積實質上均勻厚度及高保形性(例如一平坦表面厚度之超過80%至高達約100%)之AlO及SiO子層。特定言之，圖6B繪示AlO/SiO多層環境障壁160實質上符合形成於閘極110及場板128上之下伏鈍化層150之形狀。AlO及SiO子層之各者具有一實質上均勻厚度且沿由鈍化層150及下伏閘極110及場板128結構界定之形狀保形地延伸。
與SiN相比，AlO子層可具有一相對較高密度且可因此提供改良濕度穩定性以及改良抗污染物鹵素氧化、蝕刻及/或腐蝕保護。交替SiO子層可界定與AlO子層之多個AlO/SiO介面，其可減少或防止一個子層之缺陷及/或污染物傳播至多層環境障壁160中之下一子層。SiO子層亦可在後續處理中提供保護(例如，免受鹼性蝕刻化學物)。另外或替代地，多層環境障壁160可包含ALD HfO、ZrO及/或SiN之子層。在圖6A至圖6C中所展示之實例性裝置600中，多層環境障壁160中之最上或終止層係一SiO子層。然而，在其他實施例中，一額外SiO或SiN蓋層170可形成於多層環境障壁160之最上子層上。
圖7A、圖7B、圖7C及圖7D係繪示根據本發明之一些實施例之在一半導體裝置上製造一多層環境障壁之方法中之中間製造步驟的橫截面圖。如圖7A中所展示，一電晶體結構包含一半導體本體190上之一閘極110、源極接點115及汲極接點105(在此實例中參考圖4之HEMT電晶體裝置400繪示，包含一基板122上之一通道層124及一障壁層126)。一鈍化層150(諸如一基於SiN之鈍化層)形成於閘極110及閘極與源極接點115及汲極接點105之間的半導體本體190之部分上。
一金屬場板128形成於(若干)鈍化層150上。儘管繪示為包含具有與閘極110相鄰或重疊之一第一階梯部分及與汲極接點105相鄰之一第二階梯部分之沿(若干)鈍化層150保形地延伸之一階梯輪廓，但場板128可在各種組態中根據本發明之實施例實施。例如，場板128可具有沿閘極110與汲極接點105之間或閘極110與源極接點115之間的(若干)鈍化層150之一部分延伸之一實質上平坦輪廓，及/或可與閘極110橫向隔開以在垂直方向(Z)方向上不與閘極110重疊。
如圖7B及圖7C中所展示，執行一ALD程序以將一第一絕緣子層160a保形地沈積於(若干)鈍化層150之表面上且將一第二絕緣子層160b保形地沈積於第一絕緣子層160a之表面上。例如，第一絕緣子層160a可包含一金屬絕緣材料，諸如AlO、HfO、ZrO或具有大於SiN之一密度之其他金屬氧化物或絕緣層。在一些實施例中，第二絕緣子層160b可包含一非金屬絕緣材料，諸如SiO、SiN或具有小於或等於SiN之一密度之其他非金屬氧化物或絕緣層。
ALD程序可依賴氣態反應物與一暴露固體表面之間的交替自限反應來沈積具有一實質上均勻厚度之高度保形絕緣子層160a、 160b，其等可控於亞單層級。特定言之，包含形成於其上之特徵105、110、115、128及150之半導體本體190在一處理室中依一循序非重疊方式暴露於兩種反應物A(在圖7B中)及B(在圖7C中)。在圖7B中，反應物A與半導體本體190及特徵之暴露表面上之有限數目個反應位置反應以界定第一子層160a，且生長在有限數目個位置已依一自限方式消耗之後停止。反應物A之剩餘量自室抽空，且在圖7C中引入反應物B且不破壞室中之真空。反應物B同樣與暴露表面上之有限數目個反應位置反應以界定第二子層160b，生長在有限數目個位置消耗之後停止，且反應物B之剩餘量自室抽空。藉由交替暴露於反應物A及B來沈積包含交替子層160a及160b之一薄膜多層環境障壁160，如圖7D中所展示。
ALD程序將具有一實質上均勻厚度且具有高保形性之子層160a及160b沈積於複雜下伏形狀或結構上。例如，ALD可達成子層160a及160b之平坦部分之厚度之高達100%之保形性。ALD程序亦可有利地藉由允許在相同室中製造多個薄子層160a、160b來形成多層環境障壁160，無需額外晶圓轉移(即，不破壞真空)及子步驟之間的重設(例如，避免交叉污染)。
在一些實施例中，在較低溫度，圖7B及圖7C中所展示之ALD程序可產生非晶膜，其隨後可結晶。例如，在一些實施例中，第一子層160a可沈積為非晶AlO(亦表示為AlOx)，其可經結晶以形成Al2O3。第二子層160b可沈積為非晶SiO(亦表示為SiOx)，其可經結晶以形成SiO2。一非金屬氧化物層(諸如SiO或SiN)可使用一ALD或非ALD程序形成為多層環境障壁160之最上子層160b或形成於最上子層160b(例如，作為蓋層170)上。
如上文所提及，本文中所描述之多層環境障壁結構160可包含具有基於環境條件/污染物(其等可為應用特定的)來選擇之各自組成之子層。例如，環境條件/污染物可特定於特定半導體封裝類型，包含陶瓷或塑膠封裝，諸如開腔、包覆成型、熱增強、基於通孔、基於表面安裝、晶片載體、針柵陣列、平坦、小型積體電路(SOIC)、晶片級、球柵陣列、電晶體/二極體/小針數IC及/或多晶片封裝。因而，本文中所描述之一些實施例可提供包含可旨在解決特定封裝技術之各自材料之子層之多層環境障壁160。
圖8A、圖8B及圖8C係繪示若干實例性封裝800A、800B、800C的示意橫截面圖，其中各封裝800A、800B、800C自身可包含特定離子或其他污染物含量。圖8A至圖8C展示一電晶體裝置1000之封裝，其可包含本文中所描述之電晶體裝置200、300、400之任何者。
特定言之，圖8A係用於一基於III族氮化物之RF電晶體放大器之一封裝800A之一示意側視圖。如圖8A中所展示，封裝RF電晶體放大器800A包含封裝於一開腔封裝結構810A中之RF電晶體放大器晶粒(電晶體裝置)1000。封裝結構810A包含金屬閘極引線822A、金屬汲極引線824A、一金屬基台830、側壁840及一蓋842。
金屬基台830可包含經組態以輔助封裝800A之熱管理之材料。例如，金屬基台830可包含銅及/或鉬。在一些實施例中，金屬基台830可由多個層組成及/或含有通路/互連件。在一實例性實施例中，金屬基台830可為包括一核心鉬層及其兩個主表面上之銅包覆層之一多層銅/鉬/銅金屬凸緣。在一些實施例中，金屬基台830可包含一金屬散熱器，其係一引線框或金屬塊之部分。在一些實施例中，側壁840及/或蓋842可由一 絕緣材料形成或包含一絕緣材料。例如，側壁840及/或蓋842可由陶瓷材料形成或包含陶瓷材料。在一些實施例中，側壁840及/或蓋842可由(例如)Al2O3形成。蓋842可使用一環氧樹脂膠來膠合至側壁840。側壁840可經由(例如)煎燉附著至金屬基台830。閘極引線822A及汲極引線824A可經組態以延伸穿過側壁840，但本發明之實施例不限於此。
RF電晶體放大器晶粒1000安裝於金屬基台830之上表面上在由金屬基台830、陶瓷側壁840及陶瓷蓋842界定之一充氣腔812中。RF電晶體放大器晶粒1000之閘極端子132及汲極端子134位於半導體本體190之頂側上，而源極端子136位於半導體本體190之底側上。源極端子136可使用(例如)一導電晶粒附著材料(圖中未展示)安裝於金屬基台830上。金屬基台830可提供至源極端子136之電連接且亦可充當耗散在RF電晶體放大器晶粒1000中產生之熱之一散熱結構。
輸入匹配電路850及/或輸出匹配電路852亦可安裝於封裝800A內。匹配電路850、852可包含阻抗匹配及/或諧波終止電路。阻抗匹配電路可分別用於使輸入至RF電晶體放大器或自RF電晶體放大器輸出之RF信號之基波分量之阻抗與RF電晶體放大器晶粒1000之輸入或輸出處之阻抗匹配。諧波終止電路可用於使可存在於RF電晶體放大器晶粒1000之輸入或輸出處之基波RF信號之諧波接地。可提供一個以上輸入匹配電路850及/或輸出匹配電路852。如圖8A中所示意性展示，輸入匹配電路850及輸出匹配電路852可安裝於金屬基台830上。閘極引線822A可藉由一或多個接合線854連接至輸入匹配電路850，且輸入匹配電路850可藉由一或多個額外接合線854連接至RF電晶體放大器晶粒1000之閘極端子132。類似地，汲極引線824A可藉由一或多個接合線854連接至輸出匹配電路 852，且輸出匹配電路852可藉由一或多個額外接合線854連接至RF電晶體放大器晶粒1000之汲極端子134。接合線854(其係感應元件)可形成輸入及/或輸出匹配電路之部分。
本文中所描述之一多層環境障壁160形成於半導體本體190之頂側上，且可經圖案化以暴露閘極端子132及汲極端子134。多層環境障壁160可包含(例如)一重複層結構中之各自絕緣材料之兩個或更多個子層，如上文所描述。子層之組成及/或厚度、子層數及/或週期數可基於可存在於特定封裝800A、800B、800C中之離子含量或其他污染物來變動。
圖8B係包含封裝於一基於印刷電路板之封裝結構810B中之電晶體裝置1000之一封裝基於III族氮化物之RF電晶體放大器800B之一示意側視圖。封裝RF電晶體放大器800B非常類似於圖8A之封裝RF電晶體放大器800A，只是封裝結構810A之閘極引線822A及汲極引線824A由封裝結構810B中之基於刷電路板之引線822B、824B替換。
封裝結構810B包含一金屬基台830、陶瓷側壁840、一陶瓷蓋842，其等之各者可實質上相同於上文所討論之封裝結構810A之相同編號元件。封裝結構810B進一步包含一印刷電路板820。印刷電路板820上之導電跡線形成一金屬閘極引線822B及一金屬汲極引線824B。印刷電路板820可經由(例如)一導電膠附著至金屬基台830。印刷電路板820包含一中心開口且RF電晶體放大器晶粒1000安裝於金屬基台830上之此開口內。RF電晶體放大器800B之其他組件可相同於RF電晶體放大器800A之相同編號組件，且因此將省略其進一步描述。
圖8C係另一封裝基於III族氮化物之RF電晶體放大器800C之一示意側視圖。RF電晶體放大器800C與RF電晶體放大器800A之不同 點在於：其包含一不同封裝結構810C。封裝結構810C包含一金屬基台830(其可類似或相同於封裝結構810A之金屬基台830)以及金屬閘極引線822C及金屬汲極引線824C。RF電晶體放大器800C亦包含至少部分環繞RF電晶體放大器晶粒1000、引線822C、824C及金屬基台830之一塑膠包覆成型件860。RF電晶體放大器800C之其他組件可相同於RF電晶體放大器800A之相同編號組件且因此將省略其進一步描述。
圖9係繪示半導體本體190之一表面上之金屬化的電晶體裝置或晶粒1000之一示意平面圖。圖9中未展示多層環境障壁160及/或其他介電層(其等如本文中所描述般提供以使金屬化結構之各種導電元件彼此分離)以簡化圖式。
如圖9中所展示，電晶體裝置或晶粒1000可包含並聯連接至裝置端子或電極(例如一輸入端子、一輸出端子及一接地端子)之多個單位單元電晶體900。例如，閘極110、汲極接點105及源極接點115之各者可在一第一方向(例如Y方向)上延伸以界定閘極、汲極及/或源極「指」，其等可藉由一或多個各自匯流排(例如，藉由半導體本體190之一上表面上之一閘極匯流排112及一汲極匯流排114)連接。
在圖9中，閘極110、汲極接點105及源極接點115彼此平行延伸，其中閘極110在一第一方向上自閘極匯流排112延伸且汲極接點105在與第一方向相反之一方向上自汲極匯流排114延伸。各閘極110可定位於一汲極接點105與一源極接點115之間以界定一單位單元電晶體900，諸如本文中所描述之單位單元電晶體裝置200、300、400。閘極110、汲極接點105及源極接點115(及連接匯流排)可分別界定裝置之閘極、汲極及源極連接電極之部分，如由一頂部或前側金屬化結構所界定。由於閘極 110電連接至一共同閘極匯流排112，汲極接點105電連接至一共同汲極匯流排114，且源極接點115電連接在一起(例如，透過各自通路開口146及基板122之後表面上之一後側金屬層)，所以可見單位單元電晶體900並聯電連接在一起。
裝置之一個端子(例如連接至(若干)源極接點115之一源極端子)可經組態以耦合至諸如(例如)一電接地之一參考信號。在一些實施例中，一導電貫穿基板通路連接或結構(例如穿過後表面形成之一後側通路開口)可延伸穿過基板122及(若干)磊晶層124、126以暴露接點105、115之一者之一部分以允許基板之後側上之接觸墊或端子(例如，將源極接點115耦合至接地)。在其他實施例中，可在主動區域外部(例如，在一周邊區域中)提供至端子裝置之一者(例如源極端子)之一接地連接。在一些實施例中，基板122之後側上之一後金屬層可提供一後側接地平面，例如在其中可期望接近接地之應用中。
本發明之進一步實施例可源自以下認識：可藉由增大一環境障壁膜之厚度來改良防濕。然而，在一些單層環境障壁膜中，增大厚度亦可增大操作期間之單軸靜態膜應力，其會縮短或降低裝置壽命。例如，如本文中所討論，藉由CVD沈積之SiN可用作一環境障壁膜。基於CVD之SiN膜可包含可藉由調變沈積條件(例如溫度)來調整之一應力類型(例如拉伸或壓縮)，但應力之大小可隨SiN層之厚度增大。增大應力會負面影響裝置性質，例如在電晶體通道區域中。特定言之，在HEMT裝置中，應力可影響2DEG通道中之載子密度，其可導致裝置效能降級。
本文中所使用之術語「應力」可係指施加於一材料之相鄰粒子之間的力(例如由來自上覆或下伏層之內在力所誘發)，而「應變」可 係指材料之一變形量測(例如，歸因於來自層之應力)。本發明之實施例可提供應力補償之多層封裝結構或環境障壁，其經組態以減小或最小化應力，在一些實施例中同時亦比一些習知環境障壁膜提供等效或更佳防濕。例如，單軸應力可藉由在多層薄膜中提供多軸應力(例如單軸、雙軸或三軸)來減小或最小化，如本文中所描述。總應力可藉由製造多層環境障壁之子層來補償以在各子層中提供一不同類型及/或方向應力，使得各自子層可補償由堆疊中其上方及/或下方之子層提供之應力。
如本文中所使用，「補償」另一層或子層之應力之一層或子層可包含抵抗(相對於類型及/或方向)或否則至少部分補償或抵消另一層或子層之特定類型及/或(若干)方向之應力之一應力。即，本文中所描述之多層環境障壁膜可包含具有在類型(例如拉伸或壓縮)及/或方向(例如在X、Y及/或Z方向)上變動之各自應力之子層。例如，先進沈積技術(諸如原子層沈積(ALD))可用於形成具有各種材料之子層之多層膜，使得各子層具有不同於上方或下方子層之應力之一各自應力。ALD可用於形成各種組合(包含二元、三元及四元堆疊)中之不同材料之子層。本文中所描述之多層環境障壁可經組態以僅提供應力減小或提供應力減小與本文中所描述之擴散障壁性質(例如防濕)之組合。
圖10係更詳細繪示根據本發明之一些實施例之形成於一半導體本體上之一多層環境障壁中之應力補償子層之一實例性組合的一電晶體裝置之一放大圖。儘管圖10中參考包含交替堆疊於一選用鈍化層150上之第一應力源子層160a(6)及第二應力源子層160b(6)之多層環境障壁160(6)展示，但應理解，此多層環境障壁160(6)僅供例示繪示，且如同上述多層環境障壁160'、160"、160'''、160(4)、160(5)，多層環境障壁160(6)(統稱 160)可包含具有不同各自應力之超過兩個應力源子層(例如，界定三元結構、四元結構)，及/或可直接在半導體本體190及閘極110、汲極接點105及源極接點115上或在選用中介鈍化層150上堆疊成週期性或非週期性之一非重複層結構或重複層結構。
在圖10之實例中，多層環境障壁160(6)包含經交替堆疊以界定週期性重複層結構之各自材料之應力源子層160a(6)、160b(6)之一堆疊，其中各週期包含具有在類型及/或方向上不同之各自應力之一第一子層160a(6)及一第二層160b(6)。第一應力源子層160a(6)及第二應力源子層160b(6)之各自材料之一者可經組態以提供至少部分抵消或補償另一者中應力之類型及/或(若干)方向之一應力。例如，第一應力源子層160a(6)可為一AlO膜且第二應力源子層160b(6)可為一SiO膜(例如，分別具有拉伸及壓縮應力)，且可使用相對簡單且穩定ALD程序交替形成為一重複層結構中之二元堆疊。
如圖10中所展示，第一應力源子層160a(6)可包含拉伸應力(由沿X方向遠離彼此指向之相反箭頭展示)，而第二應力源子層160b(6)可包含至少部分補償第一應力源子層160a(6)之拉伸應力之壓縮應力(由沿X方向朝向彼此指向之相向箭頭展示)，或反之亦然，使得多層環境障壁160(6)之一總或集體應力減小或最小化。各自應力源子層160a(6)、160b(6)之材料、厚度及/或製程可經選擇使得各子層160a(6)、160b(6)等等中之應力至少部分由直接上方子層及/或下方子層抵消。因而，應理解，各自子層之應力方向僅供例示繪示，且可經改變以藉由變動沈積條件及後處理(例如退火)來提供一所要類型及/或方向之應力。更一般而言，儘管本文中可參考特定應力類型(例如拉伸或壓縮)及/或應力方向(例如X、Y及/或Z方向) 描述及繪示子層，但取決於選定製程及/或條件，子層可比所繪示子層具有相反應力類型及/或不同方向。
在圖10之實例中，第一應力源子層160a(6)之材料可經選擇及沈積使得子層160a(6)具有拉伸應力，例如由來自一下伏層之內在力所誘發。例如，在一些實施例中，一或多個選用鈍化層150(例如基於CVD之SiN)可在多個環境障壁160(6)之前形成於半導體本體190之表面上以鈍化表面狀態及/或否則改良沿半導體本體190之表面之電性質。(若干)鈍化層150亦可預防閘極110、源極接點115及汲極接點105之金屬腐蝕。然而，(若干)鈍化層150可引入額外應力(例如來自一基於SiN之鈍化層150之壓縮應力)。
仍參考圖10，第二應力源子層160b(6)之材料可經選擇及沈積使得子層160b(6)具有壓縮應力以(例如)補償或否則抵抗下伏第一子層160a(6)之拉伸應力。在一些實施例中，(若干)鈍化層150可被省略，且多層環境障壁160(6)之應力源子層160a(6)、160b(6)可直接形成於半導體本體190及閘極110、源極接點115及汲極接點105之表面上，例如，以實質上均勻之各自厚度T1及T2保形。應理解，多層環境障壁160之應力源子層160a(6)、160b(6)可依任何順序實施成堆疊，使得各子層之應力至少部分抵抗或補償堆疊中其上方或下方層之應力。
界定多層環境障壁160(6)之重複層結構之應力源子層160a(6)、160b(6)可具有彼此相同或不同厚度。在一些實施例中，多層環境障壁160(6)之各週期之至少兩個子層可具有彼此不同厚度。特定言之，圖10繪示二元週期性層結構，其中第一拉伸應力材料子層160a(6)可以大於第二壓縮應力材料子層160b(6)之厚度T2之一厚度T1沈積。類似地，包含三 元週期性層結構或四元週期性層結構之一多層環境障壁160(6)可分別包含三個子層或四個子層，其中各週期中之至少兩個子層可在厚度及/或應力上不同。
第一子層160a(6)之一厚度T1與第二子層160b(6)之一厚度T2之一比率可取決於或基於各子層中之應力量及子層上方或下方子層之補償應力來變動。例如，第一子層160a(6)之厚度T1與第二子層160b(6)之厚度T2之比率可為約1：1、約1：2、約1：5、約1：8或約1：10或更大。即，應力源子層160a(6)、160b(6)之厚度比可取決於或基於應力源子層160a(6)、160b(6)之不同材料之各自應力及提供於其上方或下方層上之效應。應理解，相對大小或尺寸僅供例示繪示，且不意欲限制原子大小、密度或層之其他特性。此外，儘管為了簡單而主要參考單軸或雙軸應變(例如，在X及/或Y方向上)繪示，但應理解，本文中所描述之子層可在相較於明確展示方向之額外及/或不同方向上應變(例如，在X、Y及Z方向上之三軸應變)。
在一些實施例中，多層環境障壁160(6)可經組態以提供應力減小與擴散障壁性質(例如防濕)之組合。因而，第一子層160a(6)之厚度T1與第二子層160b(6)之厚度T2之比率可為約2：1、約5：1、約8：1或約10：1或更大，如上文參考圖5A至圖5E之實施例所描述。
例如，如上文參考圖5A所描述，第一應力源子層160a(6)可包含一相對較高密度材料(例如AlO、HfO、ZrO或其他富金屬絕緣材料)，且第二應力源子層160b(6)可包含一相對較低密度材料(例如SiO、SiN或其他貧金屬絕緣材料)。應力源子層160a(6)、160b(6)之一或多者可具有大於SiN之密度之一密度，而應力源子層160a(6)、160b(6)之另一者可具有小於或等於SiN之密度之一密度。當經組態以提供應力減小與防濕之組合 時，第一較高密度材料子層160a(6)可首先以一較大厚度T1沈積，接著第二較低密度材料子層160a(6)以較小厚度T2沈積，使得第一應力源子層160a(6)位於第二應力源子層160b(6)與半導體本體190之間。
在一些實施例中，如上文參考圖5B所描述，第一應力源子層160a(6)及第二應力源子層160b(6)可為經交替堆疊以界定週期性重複層結構之各自氧化物材料。例如，如上文參考圖5C所描述，第一應力源子層160a(6)及第二應力源子層160b(6)可包含交替堆疊成一週期性重複層結構之一絕緣金屬氧化物材料或層(例如AlO、HfO或ZrO)及一絕緣非金屬(例如半金屬)氧化物材料或層(例如SiO)，其中金屬氧化物子層可改良非金屬氧化物子層對氧化、蝕刻及/或腐蝕之易感性。在一些實施例中，如上文參考圖5D所描述，第一應力源子層160a(6)及第二應力源子層160b(6)可包含經交替堆疊以界定週期性重複層結構之各自氮化物材料，其中子層之各自氮化物材料可在材料組成上彼此不同。
多層環境障壁160(6)之應力源子層160a(6)、160b(6)可不限於絕緣層。例如，如上文參考圖5E所描述，一或多個金屬層可形成於堆疊中以在一或多個所要方向上提供一所要拉伸或壓縮應力，例如基於本文中所描述之材料及/或沈積程序之選擇。因而，多層環境障壁160(6)可包含交替堆疊成一週期性重複層結構之一絕緣金屬氧化物材料(例如AlO、HfO或ZrO)之一第一子層160a(6)及一金屬材料(例如Al、Au)之一第二子層160b(6)，其中金屬子層160b(6)可對濕氣進入提供更有效障壁。
應理解，根據本發明之實施例之多層環境障壁160(6)不限於參考上述實例所描述之特定子層材料組合。例如，在一些實施例中，應力源子層160a(6)、160b(6)可包含經交替堆疊以界定多層環境障壁160(6)之 有機材料及無機材料。更一般而言，多層環境障壁160(6)可包含經組態以至少部分抵消其上方及/或下方子層之應力之子層之任何組合。
在一些實施例中，多層環境障壁160(6)之兩個或更多個子層可藉由諸如ALD(包含(但不限於)熱ALD及電漿增強ALD(PEALD)程序)之一保形沈積程序來形成。例如，圖10中所展示之應力源子層160a(6)、160b(6)可根據圖7A至圖7D中所展示之操作來形成，其中執行ALD程序以將一第一應力源子層160a(6)(更一般地展示為160a)沈積於包含一半導體本體190(參考一HEMT裝置繪示)上之一閘極110、源極接點115及汲極接點105之一電晶體結構上且將一第二應力源子層160b(6)(更一般地展示為160b)保形地沈積於第一絕緣子層160a之表面上。更明確而言，藉由交替暴露於反應物A(如圖7B中所展示)及反應物B(如圖7C中所展示)，在複雜下伏形狀或結構上以一實質上均勻厚度及高保形性沈積包含一重複(例如二元)層結構中之交替應力源子層160a及160b之一薄膜多層環境障壁160，如圖7D中所展示。額外反應物可包含於交替暴露中以沈積三元或四元重複層結構。在一些實施例中，在較低溫度，圖7B及圖7C中所展示之ALD程序可產生非晶應力源子層膜，其隨後可結晶。例如，第一應力源子層160a可沈積為非晶AlOx，其可經結晶以形成Al2O3。第二應力源子層160b可沈積為非晶SiOx，其可經結晶以形成SiO2。
儘管上述實例中主要參考基於ALD之製造來描述，但應理解，多層環境障壁160(6)之應力源子層160a(6)、160b(6)可藉由除ALD之外的沈積方法來形成。例如，在一些實施例中，CVD可用於形成多層環境障壁160(6)，如本文中所描述。然而，較薄基於CVD之子層160a(6)、160b(6)可因太多孔而無法提供所要濕氣障壁效能，而較厚基於CVD之子 層160a(6)、160b(6)會增大每子層應力。此外，儘管基於CVD之多層環境障壁160之品質可隨在較高溫度製造而提高，但此等溫度會損壞下伏半導體層結構190中裝置之特性及/或操作。
圖11係繪示根據本發明之一些實施例之藉由CVD形成之一習知單層膜(本文中亦指稱一基於CVD之單層膜)及藉由ALD形成之一多層環境障壁之隨加熱及冷卻溫度變化之歸一化應力量測的一圖形，其中初始應力歸一化為零。例如，一高度加速應力測試(HAST)程序可涉及裝置在高達約400攝氏度(℃)或更高之操作溫度範圍內之加熱及冷卻。
如圖11中所展示，習知基於CVD之單層膜(例如一基於SiN之膜)可展現在自室溫(25℃)至最大裝置操作溫度之一歸一化操作溫度範圍內之加熱及冷卻期間約235百萬帕斯卡(MPa)之一應力變動1110。相比而言，圖11繪示根據本發明之一些實施例之一基於ALD之多層AlOx及SiOx環境障壁膜可展現在相同室溫至最大裝置操作溫度範圍內之加熱及冷卻期間僅約40MPa之一應力變動1160。因而，與一基於CVD之單層SiN膜相比，歸因於由其多個應力源子層提供之總補償應力，根據本發明之一些實施例之環境障壁膜可包含可在裝置操作中經歷之溫度範圍內之減小應力(及一較小應力變動)。即，根據本發明之實施例之多層環境障壁膜可在裝置操作條件下比一些習知單層膜經受更低應力位準及/或更小應力變動(及因此更大穩定性)，其可縮短裝置之操作壽命。
圖11之圖形中所繪示之多層環境障壁及單層膜可具有提供一或多個類似擴散障壁性質(例如類似或等效防濕)之各自厚度及/或其他特性。例如，習知技術可使用基於CVD之SiNx(其需要一較大厚度(例如約5000埃至約10,000埃)來提供所要防濕度)來提供環境障壁膜，且可因此導 致較高單軸應力(例如，在此實例中，在加熱及冷卻之前/之後約235MPa之一差)。相比而言，本文中所描述之一多層環境障壁膜(例如，包含基於ALD之AlOx及SiOx之交替層)可以等效或優越濕度穩定性提供一顯著應力減小(歸因於量測容限之應力減小較小或甚至忽略不計)，在一些例項中具有較小總厚度(例如約500埃至約3500埃，例如約1000埃至約3000埃或約1500埃至約2500埃)。換言之，在一些實施例中，在約室溫(25℃)至最大裝置操作溫度之一溫度範圍內，多層環境障壁160之子層160a、160b之一集體應力可小於提供一類似擴散障壁性質之一或多個SiN層之集體應力。在一些實施例中，子層可使用非ALD方法來沈積。
與一SiN膜相比，根據本發明之實施例之多層環境障壁堆疊(例如二元堆疊、三元堆疊、四元堆疊等等)可因此提供等效或優越擴散障壁性質，但具有更低集體應力及/或更小厚度。如上文所提及，多層環境障壁不限於交替AlOx及SiOx子層，而是可替代地包含HfO、ZrO及/或SiN子層及/或其他子層，取決於所要補償應力及/或(若干)方向。
包含本文中所描述之多層環境障壁結構之本發明之實施例可提供被動及/或主動RF裝置中之改良效能。然而，本發明之實施例不限於RF應用，而是可用於包含需要濕度穩定性之任何半導體IC技術之各種其他應用中。例如，本發明之實施例可用於具有在自小於約6GHz至Ku頻帶(6GHz至18Ghz)及Ka頻帶設計(例如26GHz至40GHz)之範圍內之操作頻率之應用中。本發明之特定實施例可用於各種蜂巢式基礎設施(CIFR)RF功率產品(包含(但不限於)5W、10W、20W、40W、60W、80W及不同頻帶)，例如用於5G及基地台應用，包含巨集(例如20W至80W及不同頻帶)平均功率應用。本發明之實施例亦可應用於雷達、單片微波積體 電路(MMIC)型應用、介電交叉裝置及分離閘裝置。更一般而言，本發明之實施例可用於需要濕度穩定性及/或應力減小之任何半導體IC技術中。
本發明參考其中展示本發明之實施例之附圖描述。然而，本發明不應解釋為受限於本文中所闡述之實施例。確切而言，此等實施例經提供使得本發明將透徹及完整，且將向熟習技術者完全傳達本發明之範疇。在圖式中，為了清楚而放大層及區域之厚度。相同元件符號係指所有相同元件。
應理解，當一元件(諸如一層、區域或基板)指稱「在另一元件上」或「延伸至另一元件上」時，其可直接在另一元件上或直接延伸至另一元件上或亦可存在中介元件。相比而言，當一元件指稱「直接在另一元件上」或「直接延伸至另一元件上」時，不存在中介元件。亦應理解，當一元件指稱「連接」或「耦合」至另一元件時，其可直接連接或耦合至另一元件或可存在中介元件。相比而言，當一元件指稱「直接連接」或「直接耦合」至另一元件時，不存在中介元件。
亦應理解，儘管術語「第一」、「第二」等等可在本文中用於描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區分。例如，在不背離本發明之範疇之情況下，一第一元件可稱為一第二元件，且類似地，一第二元件可稱為一第一元件。
此外，諸如「下」或「底部」及「上」或「頂部」之相對術語可在本文中用於描述一個元件與另一元件之關係，如圖中所繪示。應理解，除圖中所描繪之定向之外，相對術語亦意欲涵蓋裝置之不同定向。例如，若一個圖中之裝置翻轉，則描述為位於其他元件之「下」側上之元件將在其他元件之「上」層上定向。因此，取決於圖之特定定向，例示性 術語「下」可涵蓋「下」及「上」兩種定向。類似地，若一個圖中之裝置翻轉，則描述為在其他元件「下方」或「下面」之元件將在其他元件「上方」定向。因此，例示性術語「下方」或「下面」可涵蓋上方及下方兩種定向。
本發明之描述中所使用之術語僅用於描述特定實施例且不意欲限制本發明。如本發明之描述及隨附申請專利範圍中所使用，除非內文另有清楚指示，否則單數形式「一」及「該」亦意欲包含複數形式。亦應理解，本文中所使用之術語「及/或」係指及涵蓋一或多個相關聯列項之任何及所有可能組合。應進一步理解，本說明書中所使用之術語「包括」特指存在所陳述之特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等群組。
本文中參考示意性繪示本發明之理想化實施例(及中間結構)之橫截面圖來描述本發明之實施例。因而，可預期由(例如)製造技術及/或容限導致之繪示之形狀之變動。因此，本發明之實施例不應解釋為限於本文中所繪示之區域之特定形狀，而是包含由(例如)製造導致之形狀偏差。例如，繪示為一矩形之一植入區域通常將具有圓形或彎曲特徵及/或在其邊緣處之植入濃度之一梯度，而非自植入至非植入區域之二元改變。同樣地，藉由植入形成之一埋藏區域可導致埋藏區域與透過其發生植入之表面之間的區域中的一些植入。因此，圖中所繪示之區域係示意性的且其形狀不意欲繪示一裝置之一區域之實際形狀且不意欲限制本發明之範疇。
除非另有界定，否則本發明之揭示實施例中所使用之所有 術語(包含技術及科學術語)具有相同於本發明所屬技術之一般者通常理解之含義之含義，且未必限於在描述本發明時所知之特定界定。因此，此等術語可包含在此時間之後出現之等效術語。應進一步理解，術語(諸如常用詞典中所界定之術語)應解譯為具有與其在本說明書中及相關技術之背景中之含義一致之含義且不會以理想化或過於正式意義解譯，除非本文中明確如此界定則。所有公開案、專利申請案、專利及本文中所提及之其他參考文獻之全文以引用方式併入。
在圖式及說明書中，已揭示本發明之典型實施例，且儘管已採用特定術語，但其僅在一般及描述意義上使用而非用於限制。
100:半導體裝置或晶粒
150:鈍化層
160:多層環境障壁
160a:第一子層
160b:第二子層
160c:子層
160d:子層
170:蓋層
190:半導體本體

Claims (102)

  1. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其位於該半導體本體上，該多層環境障壁分別包括第一及第二氧化物材料之第一及第二子層，其中該第一氧化物材料不同於該第二氧化物材料。
  2. 如請求項1之半導體晶粒，其中該第一及第二子層包括原子層沈積(ALD)層。
  3. 如請求項1之半導體晶粒，其中該第一或第二氧化物材料之至少一者具有大於氮化矽之一密度。
  4. 如請求項1之半導體晶粒，其中該第一或第二氧化物材料之至少一者包括一絕緣金屬氧化物。
  5. 如請求項4之半導體晶粒，其中該第一及第二子層包含於一重複層結構中，且其中該第一及第二氧化物材料分別包括該絕緣金屬氧化物及一非金屬氧化物。
  6. 如請求項5之半導體晶粒，其中該絕緣金屬氧化物包括氧化鋁、氧化鋯或氧化鉿之至少一者。
  7. 如請求項5之半導體晶粒，其中該絕緣金屬氧化物包括氧化鋁，且其中該非金屬氧化物包括氧化矽。
  8. 如請求項5之半導體晶粒，其中該第一子層之一厚度與該第二子層之一厚度之一比率係約2:1或更大、約5:1或更大或約8:1或更大。
  9. 如請求項4之半導體晶粒，其進一步包括： 一鈍化層，其位於該半導體本體與該多層環境障壁之間，其中該鈍化層包括氮化矽。
  10. 如請求項1之半導體晶粒，其中與該鈍化層對置之該多層環境障壁之一表面包括一層氧化矽或氮化矽。
  11. 如請求項1之半導體晶粒，其中該第一氧化物材料具有不同於該第二氧化物材料之相對於水之一擴散係數。
  12. 如請求項1之半導體晶粒，其進一步包括： 一閘極、一源極接點及一汲極接點，其等位於該半導體本體上；及 一鈍化層，其在該閘極、該源極接點及該汲極接點上延伸， 其中該第一及第二子層在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
  13. 如請求項1之半導體晶粒，其中該第一及第二子層包含於一重複層結構中，且其中該多層環境障壁包括至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
  14. 如請求項13之半導體晶粒，其中該多層環境障壁之一總厚度係約500埃至約3000埃。
  15. 如請求項13之半導體晶粒，其中該重複層結構包括： 二元結構，其中堆疊該第一及第二子層； 三元結構，其中堆疊該第一子層、該第二子層及一第三子層；及/或 四元結構，其中堆疊該第一子層、該第二子層、一第三子層及一第四子層。
  16. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其位於該半導體本體上，該多層環境障壁包括包含各自絕緣材料之兩個或更多個子層之一重複層結構，其中該等各自絕緣材料之至少一者具有大於氮化矽之一密度。
  17. 如請求項16之半導體晶粒，其中該兩個或更多個子層包括原子層沈積(ALD)層。
  18. 如請求項17之半導體晶粒，其中該多層環境障壁包括至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
  19. 如請求項18之半導體晶粒，其中該等各自絕緣材料之該至少一者之該密度大於該等各自絕緣材料之至少另一者之一密度。
  20. 如請求項18之半導體晶粒，其中該等各自絕緣材料之該至少一者包括一金屬氧化物，且其中該等各自絕緣材料之至少另一者包括一非金屬氧化物。
  21. 如請求項20之半導體晶粒，其中該金屬氧化物包括氧化鋁、氧化鋯或氧化鉿。
  22. 如請求項21之半導體晶粒，其中該非金屬氧化物包括氧化矽。
  23. 如請求項22之半導體晶粒，其進一步包括： 一鈍化層，其位於該半導體本體與該多層環境障壁之間，其中該鈍化層包括氮化矽。
  24. 如請求項18之半導體晶粒，其中該兩個或更多個子層之第一及第二子層之各自厚度之一比率係約2:1或更大、約5:1或更大或約8:1或更大。
  25. 如請求項17之半導體晶粒，其進一步包括： 一閘極、一源極接點及一汲極接點，其等位於該半導體本體上；及 一鈍化層，其在該閘極、該源極接點及該汲極接點上延伸， 其中該兩個或更多個子層在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
  26. 如請求項16之半導體晶粒，其中該等各自絕緣材料之至少兩者具有相對於水之不同擴散係數。
  27. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其位於該半導體本體上，該多層環境障壁包括包含一第一絕緣子層及一第二絕緣子層之一重複層結構，其中該第一絕緣子層之一第一厚度與該第二絕緣子層之一第二厚度之一比率係約2:1或更大。
  28. 如請求項27之半導體晶粒，其中該第一及第二絕緣子層分別包括第一及第二材料，且其中該第一材料之一密度大於該第二材料之一密度。
  29. 如請求項28之半導體晶粒，其中該第一材料或該第二材料之至少一者之該密度大於氮化矽。
  30. 如請求項28之半導體晶粒，其中該第一及第二絕緣子層包括原子層沈積(ALD)層。
  31. 如請求項28之半導體晶粒，其中該第一材料包括一金屬，且其中該第二材料包括一非金屬。
  32. 如請求項28之半導體晶粒，其中該第一材料包括氧化鋁、氧化鋯、氧化鉿或氮化矽。
  33. 如請求項32之半導體晶粒，其中該第二材料包括氧化矽。
  34. 如請求項28之半導體晶粒，其中該第一材料具有不同於該第二材料之相對於水之一擴散係數。
  35. 如請求項27之半導體晶粒，其進一步包括： 一閘極、一源極接點及一汲極接點，其等位於該半導體本體上；及 一鈍化層，其在該閘極、該源極接點及該汲極接點上延伸， 其中該第一及第二絕緣子層在該鈍化層上保形地延伸，且其中該第一及第二厚度沿該閘極、該源極接點及該汲極接點實質上均勻。
  36. 一種製造一半導體晶粒之方法，該方法包括： 提供一半導體本體；及 在該半導體本體上形成一多層環境障壁，該多層環境障壁分別包括第一及第二氧化物材料之第一及第二子層，其中該第一氧化物材料不同於該第二氧化物材料。
  37. 如請求項36之方法，其中在鈍化層上形成該多層環境障壁包括藉由原子層沈積(ALD)形成該第一及第二子層。
  38. 如請求項37之方法，其中形成該多層環境障壁包括： 依一重複層結構交替執行用於形成該第一子層之一第一ALD程序及用於在該第一子層上形成該第二子層之一第二ALD程序。
  39. 如請求項36之方法，其中該第一或第二氧化物材料之至少一者具有大於氮化矽之一密度。
  40. 如請求項36之方法，其中該第一或第二氧化物材料之至少一者包括一絕緣金屬氧化物。
  41. 如請求項40之方法，其中該第一及第二子層包含於一重複層結構中，且其中該第一及第二氧化物材料分別包括該絕緣金屬氧化物及一非金屬氧化物。
  42. 如請求項41之方法，其中該絕緣金屬氧化物包括氧化鋁、氧化鋯或氧化鉿之至少一者。
  43. 如請求項42之方法，其中該絕緣金屬氧化物包括氧化鋁，且其中該非金屬氧化物包括氧化矽。
  44. 如請求項39之方法，其進一步包括： 在形成該多層環境障壁之前在該半導體本體上形成一鈍化層，其中該鈍化層包括氮化矽。
  45. 如請求項38之方法，其進一步包括： 在該半導體本體上形成一閘極、一源極接點及一汲極接點；及 形成在該閘極、該源極接點及該汲極接點上延伸之一鈍化層，其中該第一及第二子層在該鈍化層上以沿該閘極、該源極接點及該汲極接點實質上均勻之各自厚度保形地延伸。
  46. 如請求項36之方法，其中與該半導體本體對置之該多層環境障壁之一表面包括一層氧化矽或氮化矽。
  47. 如請求項36之方法，其中該第一氧化物材料具有不同於該第二氧化物材料之相對於水之一擴散係數。
  48. 如請求項36之方法，其中該第一子層之一厚度與該第二子層之一厚度之一比率係約2:1或更大、約5:1或更大或約8:1或更大。
  49. 如請求項36之方法，其中該半導體晶粒包括一高電子遷移率電晶體。
  50. 如請求項36之方法，其中該半導體晶粒包括一金屬氧化物半導體場效電晶體。
  51. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其包括堆疊於該半導體本體上之複數個子層， 其中該等子層之各者包括一或多個方向上之一各自應力，且其中該等子層之至少兩者之該等各自應力係不同的。
  52. 如請求項51之半導體晶粒，其中該等子層之該至少兩者包括：一第一應力源子層，其包括第一應力；及一第二應力源子層，其包括在該一或多個方向上至少部分補償該第一應力之一第二應力。
  53. 如請求項52之半導體晶粒，其中該第一應力係拉伸的，且該第二應力係壓縮的。
  54. 如請求項52之半導體晶粒，其中該第一及第二應力源子層分別包括第一及第二氧化物材料，其中該第一氧化物材料不同於該第二氧化物材料。
  55. 如請求項52之半導體晶粒，其中該第一或第二應力源子層之至少一者包括一金屬絕緣材料。
  56. 如請求項55之半導體晶粒，其中該第一或第二應力源子層之另一者包括一金屬。
  57. 如請求項55之半導體晶粒，其中該金屬絕緣材料包括氧化鋁、氧化鋯或氧化鉿之至少一者。
  58. 如請求項55之半導體晶粒，其中該第一或第二應力源子層之另一者包括一非金屬絕緣材料。
  59. 如請求項58之半導體晶粒，其中該金屬絕緣材料包括氧化鋁，且其中該非金屬絕緣材料包括氧化矽。
  60. 如請求項52之半導體晶粒，其中該等子層包括包含該第一及第二應力源子層之一重複層結構。
  61. 如請求項60之半導體晶粒，其中該重複層結構包括： 二元結構，其中堆疊該第一及第二應力源子層； 三元結構，其中堆疊該第一應力源子層、該第二應力源子層及一第三應力源子層；及/或 四元結構，其中堆疊該第一應力源子層、該第二應力源子層、該第三應力源子層及一第四應力源子層。
  62. 如請求項61之半導體晶粒，其中該多層環境障壁包括至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
  63. 如請求項52之半導體晶粒，其中該第一應力源子層位於該第二應力源子層與該半導體本體之間，且其中該第一應力源子層包括具有大於該第二應力源子層之一第二材料之一密度之一第一材料。
  64. 如請求項52之半導體晶粒，其中該第一應力源子層之一第一材料或該第二應力源子層之一第二材料之至少一者之一密度大於氮化矽。
  65. 如請求項52之半導體晶粒，其中該第一應力源子層之一厚度與該第二應力源子層之一厚度之一比率係約2:1或更大、約5:1或更大或約8:1或更大。
  66. 如請求項52之半導體晶粒，其進一步包括： 一閘極、一源極接點及一汲極接點，其等位於該半導體本體上， 其中該第一及第二應力源子層直接在該閘極、該源極接點及該汲極接點上以實質上均勻之各自厚度保形地延伸。
  67. 如請求項52之半導體晶粒，其中該第一及第二應力源子層包括原子層沈積(ALD)層。
  68. 如請求項51之半導體晶粒，其中該多層環境障壁包括一或多個擴散障壁性質，且其中該多層環境障壁之該等子層之一集體應力小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
  69. 如請求項68之半導體晶粒，其中該多層環境障壁之一總厚度係約500埃至約3500埃。
  70. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其包括依一重複層結構堆疊於該半導體本體上之兩個或更多個子層， 其中該多層環境障壁包括兩個或更多個擴散障壁性質，且其中該多層環境障壁之一集體應力小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
  71. 如請求項70之半導體晶粒，其中該等子層之各者包括一或多個方向上之一各自應力，且其中該等子層之至少兩者之該等各自應力係不同的。
  72. 如請求項71之半導體晶粒，其中該等子層之該至少兩者包括：一第一應力源子層，其包括第一應力；及一第二應力源子層，其包括在該一或多個方向上至少部分補償該第一應力之一第二應力。
  73. 如請求項72之半導體晶粒，其中該第一應力係拉伸的，且該第二應力係壓縮的。
  74. 如請求項72之半導體晶粒，其中該第一或第二應力源子層之至少一者包括金屬絕緣材料。
  75. 如請求項74之半導體晶粒，其中該第一或第二應力源子層之另一者包括一金屬。
  76. 如請求項74之半導體晶粒，其中該金屬絕緣材料包括氧化鋁、氧化鋯或氧化鉿之至少一者。
  77. 如請求項74之半導體晶粒，其中該第一或第二應力源子層之另一者包括一非金屬絕緣材料。
  78. 如請求項71之半導體晶粒，其中該等擴散障壁性質之該至少一者包括防濕，且其中該多層環境障壁之一總厚度係約500埃至約3500埃。
  79. 如請求項71之半導體晶粒，其中該多層環境障壁之該集體應力在包含該半導體晶粒之一封裝裝置之一操作溫度範圍內小於該一或多個氮化矽層之集體應力。
  80. 一種製造一半導體晶粒之方法，該方法包括： 提供一半導體本體；及 形成包括堆疊於該半導體本體上之複數個子層之一多層環境障壁，其中形成該多層環境障壁包括： 形成包括一第一應力之一第一應力源子層；及 在該第一應力源子層上形成包括一第二應力之一第二應力源子層，其中該第二應力在一或多個方向上至少部分補償該第一應力。
  81. 如請求項80之方法，其中該第一應力係拉伸的，且該第二應力係壓縮的。
  82. 如請求項80之方法，其中形成該多層環境障壁包括使用原子層沈積(ALD)形成該第一及第二應力源子層。
  83. 如請求項82之方法，其中形成該多層環境障壁包括： 依一重複層結構交替執行用於形成該第一應力源子層之一第一ALD程序及用於形成該第二應力源子層之一第二ALD程序。
  84. 如請求項83之方法，其中該重複層結構包括： 二元結構，其中堆疊該第一及第二應力源子層； 三元結構，其中堆疊該第一應力源子層、該第二應力源子層及一第三應力源子層；及/或 四元結構，其中堆疊該第一應力源子層、該第二應力源子層、該第三應力源子層及一第四應力源子層。
  85. 如請求項80之方法，其中該第一及第二應力源子層分別包括第一及第二氧化物材料，其中該第一氧化物材料不同於該第二氧化物材料。
  86. 如請求項80之方法，其中該第一或第二應力源子層之至少一者包括一金屬絕緣材料。
  87. 如請求項86之方法，其中該第一或第二應力源子層之另一者包括一金屬。
  88. 如請求項86之方法，其中該金屬絕緣材料包括氧化鋁、氧化鋯或氧化鉿之至少一者。
  89. 如請求項86之方法，其中該第一或第二應力源子層之另一者包括一非金屬絕緣材料。
  90. 如請求項89之方法，其中該金屬絕緣材料包括氧化鋁，且其中該非金屬絕緣材料包括氧化矽。
  91. 如請求項80之方法，其中該第一應力源子層包括具有大於該第二應力源子層之一第二材料之一密度之一第一材料。
  92. 如請求項80之方法，其中該多層環境障壁包括一或多個擴散障壁性質，且其中該多層環境障壁之該等子層之一集體應力小於包括該等擴散障壁性質之至少一者之一或多個氮化矽層之集體應力。
  93. 如請求項80之方法，其中該多層環境障壁之一總厚度係約500埃至約3500埃。
  94. 如請求項80之方法，其中該半導體晶粒包括一高電子遷移率電晶體。
  95. 如請求項80之方法，其中該半導體晶粒包括一金屬氧化物半導體場效電晶體。
  96. 一種半導體晶粒，其包括： 一半導體本體；及 一多層環境障壁，其位於該半導體本體上，該多層環境障壁包括經堆疊之一第一金屬絕緣材料之一第一子層及一非金屬絕緣材料之一第二子層。
  97. 如請求項96之半導體晶粒，其中該金屬絕緣材料包括一金屬氧化物或金屬氮化物，且其中該非金屬絕緣材料包括一非金屬氧化物或一非金屬氮化物。
  98. 如請求項96之半導體晶粒，其中該金屬絕緣材料包括鋁(Al)、鋯(Zr)或鉿(Hf)之至少一者，且其中該非金屬絕緣材料包括鉍(B)、矽(Si)、鍺(Ge)、砷(As)、銻(Sb)或碲(Te)之至少一者。
  99. 如請求項96之半導體晶粒，其中該第一子層位於該第二子層與該半導體本體之間。
  100. 如請求項96之半導體晶粒，其中該第一子層包括一第一應力，且該第二子層包括在一或多個方向上至少部分補償該第一應力之一第二應力。
  101. 如請求項96之半導體晶粒，其中該第一及第二子層交替堆疊成一重複層結構。
  102. 如請求項101之半導體晶粒，其中該多層環境障壁包括至少兩個該重複層結構、至少十個該重複層結構或至少二十個該重複層結構。
TW111120373A 2021-06-01 2022-06-01 用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法 TWI818562B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17/335,796 2021-06-01
US17/335,796 US20220384366A1 (en) 2021-06-01 2021-06-01 Multilayer encapsulation for humidity robustness and related fabrication methods
US17/591,704 US20220384290A1 (en) 2021-06-01 2022-02-03 Multilayer encapsulation for humidity robustness and highly accelerated stress tests and related fabrication methods
US17/591,704 2022-02-03

Publications (2)

Publication Number Publication Date
TW202303779A TW202303779A (zh) 2023-01-16
TWI818562B true TWI818562B (zh) 2023-10-11

Family

ID=82308482

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111120373A TWI818562B (zh) 2021-06-01 2022-06-01 用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法

Country Status (6)

Country Link
US (1) US20220384290A1 (zh)
EP (1) EP4348707A1 (zh)
JP (1) JP2024520394A (zh)
KR (1) KR20240013239A (zh)
TW (1) TWI818562B (zh)
WO (1) WO2022256196A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1807357A (zh) * 2005-01-13 2006-07-26 通用电气公司 多层环境隔离涂层及相关的制品和方法
CN101024324A (zh) * 2005-12-09 2007-08-29 通用电气公司 用于元件的环境隔离涂层及其制造方法
US20130147022A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US20140264960A1 (en) * 2013-03-14 2014-09-18 Cree, Inc. Encapsulation of advanced devices using novel pecvd and ald schemes
JP2016506315A (ja) * 2012-12-11 2016-03-03 ゼネラル・エレクトリック・カンパニイ 環境障壁コーティング及びその方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US7525122B2 (en) 2005-06-29 2009-04-28 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US10515905B1 (en) * 2018-06-18 2019-12-24 Raytheon Company Semiconductor device with anti-deflection layers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1807357A (zh) * 2005-01-13 2006-07-26 通用电气公司 多层环境隔离涂层及相关的制品和方法
CN101024324A (zh) * 2005-12-09 2007-08-29 通用电气公司 用于元件的环境隔离涂层及其制造方法
US20130147022A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
JP2016506315A (ja) * 2012-12-11 2016-03-03 ゼネラル・エレクトリック・カンパニイ 環境障壁コーティング及びその方法
US20140264960A1 (en) * 2013-03-14 2014-09-18 Cree, Inc. Encapsulation of advanced devices using novel pecvd and ald schemes

Also Published As

Publication number Publication date
EP4348707A1 (en) 2024-04-10
KR20240013239A (ko) 2024-01-30
US20220384290A1 (en) 2022-12-01
TW202303779A (zh) 2023-01-16
JP2024520394A (ja) 2024-05-24
WO2022256196A1 (en) 2022-12-08

Similar Documents

Publication Publication Date Title
US10446676B2 (en) Heterostructure power transistor with AlSiN passivation layer
CN105938799B (zh) 半导体器件的制造方法和半导体器件
US8866312B2 (en) Semiconductor apparatus, method for manufacturing the same and electric device
US8633094B2 (en) GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US10074736B2 (en) Semiconductor device
JP7240480B2 (ja) エンハンスメント・モード及びデプレッション・モード・トランジスタの両者を有するモノリシック・マイクロ波集積回路
TWI822216B (zh) 用於經改善濕度性能之封裝堆疊及其相關製造方法
US20150325698A1 (en) Semiconductor device and manufacturing method
JP6252122B2 (ja) 半導体装置及び半導体装置の製造方法
KR20240008373A (ko) 향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들
TW201838178A (zh) 半導體元件
CN104637999B (zh) 半导体器件及其制造方法
TWI818562B (zh) 用於濕度穩定性及高加速應力測試之多層封裝及相關製造方法
US9305789B2 (en) Semiconductor device comprising an active layer and a Schottky contact
US10068780B2 (en) Lead frame connected with heterojunction semiconductor body
US20230029763A1 (en) Interconnect metal openings through dielectric films
US20220384366A1 (en) Multilayer encapsulation for humidity robustness and related fabrication methods
KR20150039481A (ko) 전력 반도체 소자
KR20230092984A (ko) 다이 부착이 개선된 트랜지스터 패키지들
JP2014220338A (ja) 半導体装置