TWI816689B - 用於增進ｎｍｏｓ電晶體中通道應力的裝置、方法及系統 - Google Patents

用於增進ｎｍｏｓ電晶體中通道應力的裝置、方法及系統 Download PDF

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安拿 莫希
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Abstract

用以施加應力在NMOS電晶體的通道區上的技術和機制。在一實施例中，在半導體基板上的鰭狀結構包含電晶體的兩個源極或汲極區，電晶體的通道區位於源極或汲極區之間。至少在這樣的源極或汲極區上包含摻雜的矽鍺(SiGe)化合物，其中SiGe化合物中的錯位導致至少一個源極或汲極區在通道區上施加張應力。在另一實施例中，電晶體的源極或汲極區各自包含SiGe化合物，該SiGe化合物包括至少50wt%的鍺。

Description

用於增進NMOS電晶體中通道應力的裝置、方法及系統
本發明的實施例大體而言涉及半導體技術，更具體地但非排他地，涉及應力電晶體。
在半導體製程中，電晶體通常形成在半導體晶圓上。在CMOS(互補金屬氧化物半導體)技術中，電晶體通常屬於以下兩種類型中的一種：NMOS(N型金屬氧化物半導體)或PMOS(P型金屬氧化物半導體)電晶體。電晶體和其他裝置可以互連以便形成執行許多有用功能的積體電路(IC)。
這種IC的操作至少部分地取決於電晶體的性能，而電晶體的性能又可以藉由在通道區中施加應力來改善。具體地，藉由在NMOS電晶體的通道區中提供張應力來改善NMOS電晶體的性能，以及藉由在PMOS電晶體的 通道區中提供壓應力來改善PMOS電晶體的性能。
FinFET是圍繞著薄帶狀半導體材料(一般被稱為鰭)而構建的電晶體。電晶體包含標準場效電晶體(FET)節點，包含閘極、閘極介電質、源極區以及汲極區。此種裝置的導電通道存在於閘極介電質下方的鰭的外側上。具體地，電流沿著/在鰭的兩個側壁(垂直於基板表面之側)以及沿著鰭的頂部(平行於基板表面之側)流動。因為如此配置的導電通道實質上沿著鰭的三個不同的外部平坦區域而存在，所以這種FinFET設計有時被稱為三閘極FinFET。也可用其它類型的FinFET配置，例如所謂雙閘極FinFET，其中導電通道主要僅沿著鰭的兩個側壁存在(而不沿著鰭的頂部)。存在與製造這種基於鰭的電晶體相關聯的許多重要問題。
100:積體電路裝置
102:剖面透視圖
104:俯視圖
110:緩衝層
112:側面
114:絕緣結構
120:鰭狀結構
124:源極區/汲極區
126:源極區/汲極區
130:閘極電極
132:閘極介電質
140:矽基板
150:側壁間隔物
154:錯位
160:側壁間隔物
164:錯位
200:方法
210:步驟
220:步驟
230:步驟
240:步驟
300:階段
300a:橫截面端視圖
301:階段
301a:橫截面端視圖
302:階段
302a:橫截面端視圖
303:階段
303a:橫截面端視圖
304:階段
304a:橫截面端視圖
305:階段
305a:橫截面端視圖
315:緩衝層
320:鰭狀結構
322:凹部
324:SiGe本體
326:SiGe本體
330:閘極電極
332:閘極介電質
350:間隔物部分
352:間隔物部分
354:錯位
360:摻雜矽帽
362:摻雜矽帽
364:錯位
400:計算裝置
402:板材
404:處理器
406:通訊晶片
500:電腦系統
502:處理器
504:主記憶體
506:靜態記憶體
508:網路介面裝置
510:影像顯示單元
512:文數輸入裝置
514:游標控制裝置
516:信號產生裝置
518:輔助記憶體
520:網路
522:軟體
526:處理邏輯
530:匯流排
532:機器可存取儲存媒體
本發明的多個實施例僅用以舉例說明，而不用以限制於所附的圖式之圖中，其中：圖1顯示根據一實施例的說明用於促進電晶體應力的積體電路的基本部分的各種視圖。
圖2是說明根據一實施例的用於促進電晶體的通道中的應力之方法的基本部分的流程圖。
圖3A及3B顯示個別說明根據一實施例的半導體製造過程的各個階段的結構的截面圖。
圖4是說明根據一實施例的計算裝置的功能方塊圖。
圖5是說明根據一實施例的示範的計算系統的功能方塊圖。
【發明內容】及【實施方式】
在多個實施例中，描述與應力電晶體有關的設備和方法。簡而言之，一些實施例各式地促進通道應力以便增強一或多個NMOS電晶體的性能。然而，多個實施例可在缺少一或多個具體細節，或是利用其他方法、材料或組件的情況下實踐。在其他情況下，未詳細顯示或描述熟知的結構、材料或操作以避免模糊多個實施例的方向。同樣地，為了解釋之目的，提出了具體的數字、材料以及配置，以便提供對一些實施例的徹底瞭解。然而，一些實施例可以在沒有具體細節的情況下實踐。此外，應理解，圖中所示的多個實施例是說明性表示，並且不一定按比例繪製。
本文描述的技術可以在一或多個電子裝置中實現。可以利用本文所描述的技術的電子裝置的非限制性範例包含任何類型的行動裝置及/或固定裝置，例如相機、手機、電腦終端、桌上型電腦、電子閱讀機、傳真機、資訊站、膝上型電腦、連網小筆電、筆記型電腦、上網裝置、支付終端、個人數位助理、媒體播放器及/或記錄器、伺服器(例如刀鋒型伺服器、框架安裝伺服器及其組合等)、機上盒，智慧型手機、平板個人電腦、超行動個人電腦、有線電話以及以上所述的組合等。更廣泛地， 實施例可以用於包含一或多個電晶體的各種電子裝置中的任何一種，上述電晶體包含根據本文描述的技術形成的結構。
圖1以透視圖顯示根據一實施例的包含對NMOS電晶體施加應力的結構的積體電路(IC)裝置100。圖1還顯示IC裝置100的剖面透視圖102和俯視圖104。
IC裝置100是NMOS電晶體包含源極或汲極區的實施例的一個範例，該源極或汲極區包括摻雜的矽鍺(SiGe)化合物。這種NMOS電晶體可以包含鰭狀結構的摻雜源極或汲極區，以及在鰭狀結構上延伸的閘極結構(例如包含閘極介電質和閘極電極)。鰭狀結構可以由第一半導體本體形成，該第一半導體本體設置在第二半導體本體(在此稱為「緩衝層」)上，該第二半導體本體有助於在NMOS電晶體上施加張應力。針對NMOS電晶體的至少一個源極或汲極區，該源極或汲極區的錯位可以導致張應力施加在鄰接的NMOS電晶體的通道區上。
在所示的範例實施例中，IC裝置100包含具有側面112的緩衝層110。緩衝層110可以包括一或多個外延單晶半導體層(例如，矽、鍺、矽鍺、砷化鎵、磷化銦、砷化銦鎵、砷化鋁鎵等)，其例如可以生長在不同的塊狀半導體基板(例如所示的說明性的矽基板140)的頂上。
緩衝層110可以包括具有不同晶格常數的各種外延生長的半導體子層，但一些實施例在這方面不受限 制。這種半導體子層可以用於沿著所示的xyz座標系的z軸對晶格常數進行分級。舉例而言，SiGe緩衝層110的鍺濃度可以從最底部緩衝層處的30%鍺增加到最頂部緩衝層處的70%鍺，從而逐漸增加晶格常數。
IC裝置100還可以包含在緩衝層110上形成鰭狀結構的第一半導體本體(例如所示的說明性的鰭狀結構120)。舉例而言，第一半導體本體可以部分地由外延生長的單晶半導體形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一些實施例中，鰭狀結構120可以延伸到側面112。在其他實施例中，第一半導體本體還可包括下面的子層部分，鰭狀結構120從該子層部分延伸(例如，其中下面的子層部分設置在側面112及鰭狀結構120之間，並且鄰接每個側面112和鰭狀結構120)。
如本文所使用的，「源極或汲極區」(或替代地，「源極/汲極區」)是指被配置為用作電晶體的源極或電晶體的汲極之一的結構。鰭狀結構120的摻雜部分可以提供NMOS電晶體的源極和NMOS電晶體的汲極(例如所示的說明性的源極/汲極區124、126)。NMOS電晶體的通道區可以設置在源極/汲極區124、126之間，其中閘極介電質132和閘極電極130個別地在鰭狀結構120包含通道區的部分上延伸。舉例而言，源極/汲極區124、126可以在閘極電極130的側面地相對側下方延伸。
源極/汲極區124、126和通道區可以配置用 於在IC裝置100的操作期間傳導電流，例如，利用閘極電極130控制電流。舉例而言，源極/汲極區124、126可以設置在形成有鰭狀結構120的源極/汲極井中。源極/汲極區124、126中的一個或兩個可以包括SiGe化合物，例如，其中鰭狀結構120的其他部分具有與SiGe化合物不同的化合物。源極/汲極區124、126可以包含各種合適的n型摻雜劑中的任何一種，例如磷或砷中的一種。
緩衝層110的結構及/或鰭狀結構120的結構可以藉由絕緣結構114(舉例而言)與IC裝置100的其他電路結構至少部分地電性隔離。絕緣結構114可以包含二氧化矽或由例如習知隔離技術改變而成的各種其他介電質材料中的任何一種。絕緣結構114的尺寸、形狀、數量和相對配置僅僅是說明性的，並且在其他實施例中，IC裝置100可以包含各種附加或替代的絕緣結構中的任何一種。
閘極介電質132可以包含高k閘極介電質，例如氧化鉿。在多個其他實施例中，閘極介電質132可以包含氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物或鉛鋅鈮酸鹽。在另一實施例中，閘極介電質132包含二氧化矽。
閘極電極130可以由任何合適的閘極電極材料形成。在一實施例中，閘極電極130包括摻雜的多晶矽。替代地或額外地，閘極電極130可以包括金屬材料，例如但不限於鎢、鉭、鈦及其氮化物。應當理解，閘極電 極130不必然是單一材料，並且可以是薄膜的複合疊層，例如但不限於多晶矽/金屬電極或金屬/多晶矽電極。
介電質側壁間隔物150、160可以形成在閘極電極130的相對側壁處，例如，其中間隔物150、160包括氮化矽、氧化矽、氮氧化矽或以上的組合。側壁間隔物150、160的相應厚度可有助於在製程期間隔離閘極電極130以形成源極/汲極區124、126。
NMOS電晶體可以包含多個不同的通道區，每個通道區位於源極/汲極區124、126之間，例如，包括一或多個奈米線結構的多個通道區，但一些實施例在這方面不受限制。這樣的一或多個奈米線可以例如由各種合適的材料中的任何一種形成，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP及奈米管。
在一實施例中，形成鰭狀結構120的第一半導體本體可以具有不同於鄰接緩衝層110的晶體結構。鰭狀結構120與側面112之間的失配(例如，晶格常數失配)可以導致張應力施加在源極/汲極區124、126之間的通道區中。舉例而言，側面112的晶格常數可以與鰭狀結構120的晶格常數不同。在一個這樣的實施例中，側面112和鰭狀結構120中的一者包括具有第一矽對鍺成分比的矽鍺，其中側面112和鰭狀結構120中的另一者包括具有與第一矽對鍺成分比不同的第二矽對鍺成分比的純矽或矽鍺。然而，在不同實施例中，可以為110和鰭狀結構120提供各種其他 晶格失配中的任何一種。
為了促進施加張應力，源極汲極區124、126中的一個可以具有形成在其中的相應錯位。舉例而言，源極汲極區124可以包含錯位154及/或源極汲極區126可以包含錯位164。一些實施例基於發明人的實現，通常用於在PMOS電晶體中提供壓應力的SiGe化合物可替代地施加張應力，其中進一步包含錯位。
一些實施例的錯位(例如錯位154、164)在本揭露的圖式中用粗線多樣地呈現，如在視圖102、104中那樣。然而，這些線僅僅是象徵性的，並且不必然限制源極-汲極區中的錯位的數量、尺寸、方向及/或形狀。舉例而言，錯位154及/或錯位164可以分別沿著y軸方向、x軸方向或各種其他方向中的任何一個方向各自地延伸。在一些實施例中，單一源極-汲極區內的多個錯位可以沿不同的相應方向各自地延伸。替代地或額外地，給定的錯位可以形成一或多個成角度的區(例如，這種錯位依循源極-汲極區內的Z字形路徑)。在一些實施例中，一或多個錯位可以在給定的橫截面中各自出現為點錯位。
圖2顯示根據實施例的用於在電晶體的結構上提供應力的方法200的特徵。舉例而言，方法200可以包含製造IC裝置100的一些或全部結構的製程。為了說明多個實施例的某些特徵，本文中參照圖3A和3B中所示的結構來描述方法200。然而，在不同的實施例中，可以根據方法200製造任何各種額外或替代的結構。
方法200可以包含在210處在緩衝層上形成鰭狀結構，並且在220處，形成NMOS電晶體的閘極結構，其中閘極結構在鰭狀結構上延伸。舉例而言，現參照圖3A和3B，顯示根據一實施例的用以製造電晶體結構的製程的各個階段300至305的橫截面側視圖。圖3A和3B還分別顯示對應於階段300至305的橫截面端視圖300a至305a。如階段300所示，鰭狀結構320可以直接或間接地設置在緩衝層315上，例如，其中鰭狀結構320和緩衝層315分別在功能上對應於鰭狀結構120和緩衝層110。閘極介電質332和閘極電極330可以選擇性地依序形成，每個閘極介電質332和閘極電極330至少部分地圍繞鰭狀結構320延伸。鰭狀結構320、閘極介電質332、閘極電極330及/或其他結構可以例如在階段300至305期間使用由習知半導體製造技術改變而成的操作形成，例如，包含遮罩、微影、沉積(例如，化學氣相沉積)、蝕刻及/或其他製程。本文沒有詳細描述部分這些習知技術，以避免模糊各種實施例的某些特徵。
如階段301所示，可以形成一或多個間隔物部分(例如所示的說明性的間隔物部分350、352)，例如，每個間隔物部分位於相應於閘極電極330的兩個相對側壁中之一者處。間隔物350、352可以藉由毯覆式沉積保形介電膜形成，例如但不限於氮化矽、氧化矽、氮氧化矽或上述的組合。間隔物350、352的介電材料可以保形方式沉積，使得介電膜在垂直表面上形成實質上相等的高度，垂直表面例如閘極電極330的側壁。在一示範實施例中，介 電膜是藉由熱壁低壓化學氣相沉積(LPCVD)製程形成的氮化矽膜。介電膜的沉積厚度可以決定形成的間隔物350、352的寬度或厚度。在一實施例中，間隔物部分350、352中的一者的厚度可以有助於在後續製程期間隔離閘極電極330，以便形成一或多個摻雜的源極/汲極區。舉例而言，這種介電膜可以形成為4至15nm範圍內的厚度(x軸維度)，例如，其中厚度在4nm至8nm的範圍內。
在一實施例中，方法200還包括在230處，在鰭狀結構中形成NMOS電晶體的源極/汲極區，源極/汲極區包含矽鍺(SiGe)。方法200可以進一步包括，在240處，在鰭狀結構中形成NMOS電晶體的通道區，其中用緩衝層和源極/汲極區的SiGe中的多個錯位施加張應力在通道區上。
在形成間隔物部分350、352之後，可以在鰭狀結構320中蝕刻或以其他方式形成一或多個凹部結構。舉例而言，如階段302所示，可以執行濕式蝕刻及/或其他消去處理(例如，藉由圖案化遮罩(圖未示))以便去除鰭狀結構320的部分，從而形成一個或兩個所示的說明性的凹部322。凹部322中的一個或每個可以允許隨後在其中沉積SiGe材料，該SiGe材料將提供源極/汲極區的至少一部分。
舉例而言，如階段303所示，SiGe化合物可以外延生長(例如，藉由化學氣相沉積(CVD)或在方法200的230處的其他此類附加的製程)以形成如所示的說明性的 SiGe本體324、326中的一個或兩個。SiGe化合物可以在其沉積期間包含摻雜劑，或可選地，可以在形成SiGe本體324、326之後使用離子植入、電漿植入或其他這樣的摻雜製程進行摻雜。
在外延生長及/或摻雜期間或之後，SiGe本體324、326可具有在其中形成的錯位。舉例而言，如階段304所示，錯位354可以在SiGe本體324中形成及/或錯位364可以在SiGe本體326中形成。錯位354的總數(及/或錯位364的總數)可至少部分地歸因於SiGe本體324、326中的相對高的鍺成分比。舉例而言，SiGe本體324、326中的一個或每個可以包括至少50wt%的鍺，並且在一些實施例中，包括60wt%或更多的鍺。
錯位354的總數可以導致SiGe本體324施加張應力(例如，而不是壓應力)在SiGe本體324、326之間的通道區上。替代地或額外地，錯位364的總數可以相似地導致SiGe本體326施加張應力在這樣的通道區上。在一個範例實施例中，電晶體的閘極結構(例如，包含閘極電極330和閘極介電質332中的一或兩個)可以延伸橫過鰭狀結構320的長度(x軸維度)。在這樣的實施例中，沿著鰭狀結構320的長度的源極/汲極區的延伸區可在5奈米(nm)和100nm之間，其中源極/汲極區的SiGe中的錯位的總數至少為4(例如，在4到10的範圍內，包含4和10)。然而，源極/汲極區可能由於更多或更少的錯位而施加張應力(例如，取決於源極/汲極區的尺寸和組成。
在一些實施例中，方法200更包括在源極/汲極區上形成摻雜矽帽。舉例而言，如階段305所示，可以分別在SiGe本體324、326上形成摻雜矽帽360、362。在缺少這種矽帽的情況下，電晶體可能另外具有高肖特基接觸電阻，舉例而言，其可能影響整個裝置電流及開關性能。在一些實施例中，可以在階段300至305期間或之後形成一或多個絕緣結構(圖未示)，例如，包含絕緣結構114。
與例如由階段300至305所示的製程形成的電晶體一樣，可以根據方法200製造IC裝置的多個電晶體(例如，IC晶粒)。舉例而言，方法200還可以包括在鰭狀結構中形成第二NMOS電晶體(例如，第二源極/汲極區和第二通道區)的結構。在這樣的實施例中，第二NMOS電晶體可以具有本文所述的一或多個應力誘導特徵，例如，其中第二源極/汲極區類似地包括SiGe化合物，SiGe化合物施加張應力在鄰接的第二通道區上。替代地或額外地，方法200可以進一步包括在緩衝層上形成第二鰭狀結構，以及在第二鰭狀結構中形成另一個NMOS電晶體(例如，另一個源極/汲極區和另一個通道區)的結構。在這樣的實施例中，此另一個NMOS電晶體可以具有本文所述的一或多個應力誘導特徵(例如，其中另一個源極/汲極區類似地包括SiGe化合物，SiGe化合物施加張應力在鄰接的另一個通道區上。
圖4說明依據一實施例的計算裝置400。計算裝置400容置板材402。板材402可包含數個組件，包含但 不限於處理器404以及至少一通訊晶片406。處理器404可物理性及電性耦接至板材402。在一些實施例中，至少一通訊晶片406也可物理性及電性耦接至板材402。在進一步的實施方式中，通訊晶片406是處理器404的部分。
根據其應用，計算裝置400可包含其他組件，其可為或可不為物理性及電性耦接至板材402。這些其他組件包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。
通訊晶片406使得用於至計算裝置400及來自計算裝置400之資料傳送之無線通訊能夠實現。用詞「無線」連同其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態介質的調變電磁輻射傳遞資料。此用詞不必然意味關聯的裝置不含有任何的導線，儘管在一些實施例中其可能沒有導線。通訊晶片406可實現任何數目的無線標準或協定包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算裝置400可包含複數個通訊晶片406。舉例而言，第一通訊晶片406可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片406可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置400的處理器404包含封裝在處理器404內的積體電路晶粒。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便將該電子資料轉變成其他可儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。通訊晶片406還包含封裝在通訊晶片406內的積體電路晶粒。
在不同的實施方式中，計算裝置400可以是膝上型電腦、連網小筆電、筆記型電腦、超薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施方式中，計算裝置400可以是任何其他的處理資料的電子裝置。
一些實施例可以被提供為電腦程式產品或軟體，其可以包含具有儲存在其上的指令的機器可讀媒體，該指令可以用於對電腦系統(或其他電子裝置)進行編程以執行根據實施例的製程。機器可讀媒體包含用於以機器 (例如，電腦)可讀的形式儲存或傳送資訊的任何機制。舉例而言，機器可讀(例如，電腦可讀)媒體包含機器(例如，電腦)可讀儲存媒體(例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等)、機器(例如，電腦)可讀傳輸媒體(電、光、聲或其他形式的傳播信號(例如，紅外信號、數位信號等))等。
圖5說明電腦系統500的示範形式的機器的圖形表示，其中可以執行用於使機器執行本文描述的方法中的任意一或多個的一組指令。在替代的實施例中，機器可以連接(例如，網路連接)到區域網路(LAN)、內部網路、商際網路或網際網路中的其他機器。機器可以在客戶端-伺服器網路環境中以伺服器或客戶端機器的能力操作，或作為同級間(或分散式)網路環境中的對等機器操作。機器可以是個人電腦(PC)、平板電腦、機上盒(STB)、個人數位助理(PDA)、行動電話、網路設備、伺服器、網路路由器、交換器或橋接器，或任何能夠執行指定該機器要採取的動作的一組指令(依序或其他方式)的機器。此外，雖然說明單一機器，但用詞「機器」還應被視為包含單獨或聯合執行一組(或多組)指令以執行任何一或多個本文所述的方法的任何機器(例如，電腦)的集合。
示範電腦系統500包含處理器502、主記憶體504(例如，唯讀記憶體(ROM)、快閃記憶體、諸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)的動態隨機存 取記憶體(DRAM)等)、靜態記憶體506(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等)，以及輔助記憶體518(例如，資料儲存裝置)，其經由匯流排530彼此通訊。
處理器502表示一或多個通用處理裝置，例如微處理器、中央處理單元等。更具體地，處理器502可以是複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器、實現其他指令集的處理器，或實現指令集組合的處理器。處理器502還可以是一或多個專用處理裝備，例如特定應用積體電路(ASIC)、現場可程式閘陣列(FPGA)、數位信號處理器(DSP)、網路處理器等。處理器502架構用於執行處理邏輯526以便執行本文所述的操作。
電腦系統500還可以包含網路介面裝置508。電腦系統500還可以包含影像顯示單元510(例如，液晶顯示器(LCD)、發光二極體顯示器(LED)或陰極射線管(CRT))、文數輸入裝置512(例如，鍵盤)、游標控制裝置514(例如，滑鼠)以及信號產生裝置516(例如，揚聲器)。
輔助記憶體518可以包含機器可存取儲存媒體(或者更具體地，電腦可讀儲存媒體)532，其上儲存有體現本文所述的任何一或多種方法或功能的一組或多組指令(例如，軟體522)。軟體522還可以在電腦系統500執行期間完全或至少部分地駐留在主記憶體504內及/或處理器502內，主記憶體504和處理器502也構成機器可讀儲存媒體。還可以經由網路介面裝置508在網路520上傳送或接收 軟體522。
雖然在示範實施例中將機器可存取儲存媒體532顯示為單一媒體，用詞「機器可讀儲存媒體」應當被視為包含儲存一或多組指令的單一媒體或多個媒體(例如，集中式或分散式資料庫及/或關聯的快取和伺服器)。用詞「機器可讀儲存媒體」還應被視為包含能夠儲存或編碼一組指令以供機器執行並且使機器執行一或多個實施例中的任何一者的任何媒體。因此，用詞「機器可讀儲存媒體」應被視為包含但不限於固態記憶體，以及光學和磁性媒體。
在一實施方式中，積體電路(IC)裝置包括緩衝層以及設置在緩衝層上的鰭狀結構，鰭狀結構包含NMOS電晶體的源極或汲極區，以及NMOS電晶體的通道區，通道區與源極或汲極區相鄰，其中用緩衝層和源極或汲極區的矽鍺(SiGe)中的多個錯位施加張應力在通道區上。IC裝置更包括NMOS電晶體的閘極結構，其中閘極結構在鰭狀結構上延伸。
在一實施例中，IC裝置更包括設置在源極或汲極區上的矽帽。在另一實施例中，閘極結構延伸橫過鰭狀結構的長度，其中沿鰭狀結構的長度的源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中源極或汲極區的SiGe中的錯位總數在4到10的範圍內，包含4和10。在另一實施例中，源極或汲極區的SiGe包含至少50%的鍺。在另一實施例中，源極或汲極區的SiGe包含至少60%的鍺。 在另一實施例中，鰭狀結構更包含第二NMOS電晶體的第二源極或汲極區，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。在另一實施例中，IC裝置更包括包含第二NMOS電晶體的第二源極或汲極區的第二鰭狀結構，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。IC裝置更包括第二NMOS電晶體的第二閘極結構，其中第二閘極結構在鰭狀結構上延伸。在另一實施例中，鰭狀結構更包含第三NMOS電晶體的第三源極或汲極區，以及第三NMOS電晶體的第三通道區，第三通道區與第三源極或汲極區相鄰，其中用緩衝層和第三源極或汲極區的SiGe中的多個錯位施加張應力在第三通道區上。
在另一實施方式中，方法包括在緩衝層上形成包含矽鍺(SiGe)的鰭狀結構以及在鰭狀結構中形成NMOS電晶體的源極或汲極區，以及NMOS電晶體的通道區，通道區與源極或汲極區相鄰，其中用緩衝層和源極或汲極區的SiGe中的多個錯位施加張應力在通道區上。方法更包括形成NMOS電晶體的閘極結構，其中閘極結構在鰭狀結構上延伸。
在一實施例中，方法更包括在源極或汲極區上形成矽帽。在另一實施例中，閘極結構延伸橫過鰭狀結 構的長度，其中沿鰭狀結構的長度的源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中源極或汲極區的SiGe中的錯位總數在4到10的範圍內，包含4和10。在另一實施例中，源極或汲極區的SiGe包含至少50%的鍺。在另一實施例中，源極或汲極區的SiGe包含至少60%的鍺。在另一實施例中，方法更包括在鰭狀結構中形成第二NMOS電晶體的第二源極或汲極區，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。在另一實施例中，方法更包括在緩衝層上形成包含SiGe的第二鰭狀結構以及在第二鰭狀結構中形成第二NMOS電晶體的第二源極或汲極區，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。在另一實施例中，方法更包括在鰭狀結構中形成第三NMOS電晶體的第三源極或汲極區，以及第三NMOS電晶體的第三通道區，第三通道區與第三源極或汲極區相鄰，其中用緩衝層和第三源極或汲極區的SiGe中的多個錯位施加張應力在第三通道區上，以及形成第三NMOS電晶體的第三閘極結構，其中第三閘極結構在鰭狀結構上延伸。
在另一實施方式中，系統包括積體電路(IC)裝置，IC裝置包括緩衝層、設置在緩衝層上的鰭狀結構，鰭狀結構包含NMOS電晶體的源極或汲極區，以及NMOS 電晶體的通道區，通道區與源極或汲極區相鄰，其中用緩衝層和源極或汲極區的矽鍺(SiGe)中的多個錯位施加張應力在通道區上。IC裝置更包括NMOS電晶體的閘極結構，其中閘極結構在鰭狀結構上延伸。系統更包括耦接至IC裝置的顯示裝置，顯示裝置用以基於與IC裝置通訊的信號顯示圖像。
在一實施例中，IC裝置更包括設置在源極或汲極區上的矽帽。在另一實施例中，閘極結構延伸橫過鰭狀結構的長度，其中沿鰭狀結構的長度的源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中源極或汲極區的SiGe中的錯位總數在4到10的範圍內，包含4和10。在另一實施例中，源極或汲極區的SiGe包含至少50%的鍺。在另一實施例中，源極或汲極區的SiGe包含至少60%的鍺。在另一實施例中，鰭狀結構更包含第二NMOS電晶體的第二源極或汲極區，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。在另一實施例中，IC裝置更包括包含第二NMOS電晶體的第二源極或汲極區的第二鰭狀結構，以及第二NMOS電晶體的第二通道區，第二通道區與第二源極或汲極區相鄰，其中用緩衝層和第二源極或汲極區的SiGe中的多個錯位施加張應力在第二通道區上。IC裝置更包括第二NMOS電晶體的第二閘極結構，其中第二閘極結構在鰭狀結構上延伸。在另一實施例中，鰭狀結構更包含第三 NMOS電晶體的第三源極或汲極區，以及第三NMOS電晶體的第三通道區，第三通道區與第三源極或汲極區相鄰，其中用緩衝層和第三源極或汲極區的SiGe中的多個錯位施加張應力在第三通道區上。
本文描述了用於促進電晶體中的應力的技術和架構。在以上描述中，出於解釋的目的，闡述許多具體細節以便提供對特定實施例的透徹理解。然而，對於本領域技術人員顯而易見的是，可以在沒有這些具體細節的情況下實踐這些實施例。在其他情況下，結構和裝置以方塊圖形式顯示，以避免模糊說明。
本說明書中參考「一實施例」或「實施例」表示與該實施例有關的特定特徵、結構或特性被包含在本發明的至少一實施例中。在說明書中各處出現的詞組「在一實施例中」不一定都指的是同一實施例。
本文的詳細描述的一些部分是根據對電腦記憶體內的資料位元上的操作的演算法和符號表示法來呈現的。這些演算法描述和表示法是電腦領域的技術人員用來最有效地將他們工作的實質傳達給本領域其他技術人員的手段。本文的演算法通常被認為是導致期望結果的自我一致序列的步驟。這些步驟是需要物理性操控物理量的步驟。儘管不是必須的，通常這些量採用能夠被儲存、傳輸、結合、比較和以其他方式操縱的電信號或磁信號的形式。主要出於通用的原因，以位元、值、元件、符號、字符、術語、數字等來提及這些信號有時被證明是方便的。
然而，應該記住，所有這些和類似用詞都與適當的物理量相關聯，並且僅僅是應用於這些量的便利標籤。除非本文的討論明顯地另外明確說明，否則應理解，在整個說明書中，利用諸如「處理」或「估算」或「計算」或「決定」或「顯示」等用詞的討論指的是電腦系統或類似的電子計算裝置的動作和處理，其操縱以及將在電腦系統的暫存器和記憶體內被表示為物理(電子)量的資料轉換成在電腦系統記憶體或暫存器或其他資訊儲存器、傳輸或顯示裝置內類似地表示為物理量的其他資料。
某些實施例還涉及用於執行本文操作的設備。這些設備可以為所需目的而特別創立，或是其可以包括由儲存在電腦中的電腦程式選擇性地啟動或重新架構的通用電腦。這樣的電腦程式可以被儲存在電腦可讀儲存媒體中，例如但不限於任何類型的碟片(包含軟磁碟、光碟、CD-ROM和磁光碟)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)，例如動態RAM(DRAM)、EPROM、EEPROM、磁卡或光學卡，或適用於儲存電子指令的任何類型的媒體，並且耦接至電腦系統匯流排。
本文呈現的演算法和顯示器非固有地與任何特定電腦或其他裝置有關。依據本文的教示，各種通用系統可以與程式一起使用，或其可以證明構成更專門的設備以執行所需的方法步驟是便利的。從本文的描述中可以看出各式這些系統所需的結構。另外，特定實施例沒有以參考任何特程式語言來描述。應當理解，可以使用各種程式 語言來實現本文所述的這些實施例的教示。
除了本文所述的內容之外，在不脫離其範圍的情況下，可以對揭示的實施例及其實施方式進行各種修飾。因此，本文的圖式和範例應該被解釋為說明性的而非限制性的意義。應該僅藉由參考以下的申請專利範圍來評估本發明的範圍。
100:積體電路裝置
102:剖面透視圖
104:俯視圖
110:緩衝層
112:側面
114:絕緣結構
120:鰭狀結構
124:源極區/汲極區
126:源極區/汲極區
130:閘極電極
132:閘極介電質
140:矽基板
150:側壁間隔物
154:錯位
160:側壁間隔物
164:錯位

Claims (16)

  1. 一種積體電路(IC)裝置，包括：第一半導體材料的第一本體，該第一本體在除了該第一半導體材料之外的第二半導體材料的基板上；設置在該第一本體上的鰭狀結構，該鰭狀結構包括：第一NMOS電晶體的第一源極或汲極區；以及該第一NMOS電晶體的第一通道區，該第一通道區與該第一源極或汲極區相鄰，其中用該第一本體和該第一源極或汲極區的矽鍺(SiGe)中的多個錯位施加張應力在該通道區上；第二NMOS電晶體的第二源極/汲極區；以及該第二NMOS電晶體的第二通道區，該第二通道區與該第二源極/汲極區相鄰，其中用該第一本體和該第二源極/汲極區的SiGe中的多個錯位施加張應力在該第二通道區上；該第一NMOS電晶體的閘極結構，其中該閘極結構延伸在該鰭狀結構上延伸；其中該閘極結構延伸橫過該鰭狀結構的長度，其中沿該鰭狀結構的該長度的該第一源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中該第一源極或汲極區的該SiGe中的該等錯位總數在4到10的範圍內。
  2. 根據申請專利範圍第1項之IC裝置，更包括設置在該 第一源極或汲極區上的矽帽。
  3. 根據申請專利範圍第1項之IC裝置，其中該第一源極或汲極區的該SiGe包括至少50%的鍺。
  4. 根據申請專利範圍第3項之IC裝置，其中該第一源極或汲極區的該SiGe包括至少60%的鍺。
  5. 根據申請專利範圍第1項之IC裝置，更包括：第二鰭狀結構，包括：第三NMOS電晶體的第三源極/汲極區；以及該第三NMOS電晶體的第三通道區，該第三通道區與該第三源極/汲極區相鄰，其中用該第一本體和該第三源極/汲極區的SiGe中的多個錯位施加張應力在該第三通道區上；以及該第三NMOS電晶體的第三閘極結構，其中該第三閘極結構在該第二鰭狀結構上延伸。
  6. 根據申請專利範圍第1項之IC裝置，該鰭狀結構更包括：第三NMOS電晶體的第三源極/汲極區；以及該第三NMOS電晶體的第三通道區，該第三通道區與該第三源極/汲極區相鄰，其中用該第一本體和該第三源極/汲極區的矽鍺(SiGe)中的多個錯位施加張應力在該第三 通道區上。
  7. 一種形成積體電路裝置的方法，包括：在第一半導體材料的第一本體上形成鰭狀結構，其中該第一本體在除了該第一半導體材料之外的第二半導體材料的基板上，該鰭狀結構包括矽鍺(SiGe)；在該鰭狀結構中形成：第一NMOS電晶體的第一源極或汲極區；以及該第一NMOS電晶體的第一通道區，該第一通道區與該第一源極或汲極區相鄰，其中用該第一本體和該第一源極或汲極區的SiGe中的多個錯位施加張應力在該第一通道區上；第二NMOS電晶體的第二源極/汲極區；以及該第二NMOS電晶體的第二通道區，該第二通道區與該第二源極/汲極區相鄰，其中用該第一本體和該第二源極/汲極區的SiGe中的多個錯位施加張應力在該第二通道區上；形成該第一NMOS電晶體的閘極結構，其中該閘極結構在該鰭狀結構上延伸；其中該閘極結構延伸橫過該鰭狀結構的長度，其中沿該鰭狀結構的該長度的該第一源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中該第一源極或汲極區的該SiGe中的該等錯位總數在4到10的範圍內。
  8. 根據申請專利範圍第7項之方法，更包括形成矽帽在該第一源極或汲極區上。
  9. 根據申請專利範圍第7項之方法，其中該第一源極或汲極區的該SiGe包括至少50%的鍺。
  10. 根據申請專利範圍第9項之方法，其中該第一源極或汲極區的該SiGe包括至少60%的鍺。
  11. 根據申請專利範圍第7項之方法，更包括：在該第一本體上形成包括SiGe的第三鰭狀結構；在該第三鰭狀結構中形成：第三NMOS電晶體的第三源極/汲極區；以及該第三NMOS電晶體的第三通道區，該第三通道區與該第三源極/汲極區相鄰，其中用該第一本體和該第三源極/汲極區的SiGe中的多個錯位施加張應力在該第三通道區上。
  12. 根據申請專利範圍第7項之方法，更包括：在該鰭狀結構中形成：第三NMOS電晶體的第三源極/汲極區；以及該第三NMOS電晶體的第三通道區，該第三通道區與該第三源極/汲極區相鄰，其中用該第一本體和該第三源極/汲極區的SiGe中的多個錯位施加張應力在該第三 通道區上；以及形成該第三NMOS電晶體的第三閘極結構，其中該第三閘極結構在該鰭狀結構上延伸。
  13. 一種電腦系統，包括：積體電路(IC)裝置，包括：第一半導體材料的第一本體，該第一本體在除了該第一半導體材料之外的第二半導體材料的基板上；設置在該第一本體上的鰭狀結構，該鰭狀結構包括：第一NMOS電晶體的第一源極或汲極區；以及該第一NMOS電晶體的第一通道區，該第一通道區與該第一源極或汲極區相鄰，其中用該第一本體和該第一源極或汲極區的矽鍺(SiGe)中的多個錯位施加張應力在該第一通道區上；第二NMOS電晶體的第二源極/汲極區；以及該第二NMOS電晶體的第二通道區，該第二通道區與該第二源極/汲極區相鄰，其中用該第一本體和該第二源極/汲極區的SiGe中的多個錯位施加張應力在該第二通道區上；形成該第一NMOS電晶體的閘極結構，其中該閘極結構在該鰭狀結構上延伸；其中該閘極結構延伸橫過該鰭狀結構的長度，其中沿 該鰭狀結構的該長度的該第一源極或汲極區的延伸區在5奈米(nm)和100nm之間，並且其中該第一源極或汲極區的該SiGe中的該等錯位總數在4到10的範圍內；以及顯示裝置，耦接至該IC裝置，該顯示裝置用以基於與該IC裝置通訊的信號顯示圖像。
  14. 根據申請專利範圍第13項之電腦系統，該IC裝置更包括設置在該第一源極或汲極區上的矽帽。
  15. 根據申請專利範圍第13項之電腦系統，其中該第一源極或汲極區的該SiGe包括至少50%的鍺。
  16. 根據申請專利範圍第15項之電腦系統，其中該第一源極或汲極區的該SiGe包括至少60%的鍺。
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