TWI815543B - 半導體裝置 - Google Patents

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TWI815543B
TWI815543B TW111125520A TW111125520A TWI815543B TW I815543 B TWI815543 B TW I815543B TW 111125520 A TW111125520 A TW 111125520A TW 111125520 A TW111125520 A TW 111125520A TW I815543 B TWI815543 B TW I815543B
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ground
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semiconductor
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孫瑞伯
林聖謀
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Abstract

本發明公開一種半導體裝置，包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；以及第一屏蔽結構，形成在該半導體晶粒的外部並設置在電子裝置下方。

Description

半導體裝置
本發明涉及半導體技術領域，尤其涉及一種半導體裝置。
晶片上(On-chip)電感器是半導體裝置中常用的通用元件，但它是一個非常敏感的塊(block)，很容易受到其他干擾源(aggressor)的耦合雜訊(coupling noise)的干擾。干擾源可能是晶片上、封裝或PCB電路或佈局佈線(layout routing)。業界已經提出了一些晶片上方法來解決耦合雜訊的問題。然而，上述方法無法降低封裝中的一些干擾源對受干擾(victim)晶片上電感器的耦合雜訊。
因此，迫切需要一種用於有效抑制耦合雜訊的半導體裝置結構的新解決方案。
有鑑於此，本發明提供一種半導體裝置，以解決上述問題。
根據本發明的第一方面，公開一種半導體裝置，包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；以及第一屏蔽結構，形成在該半導體晶粒的外部並設置在電子裝置下方。
根據本發明的第二方面，公開一種半導體裝置，包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；第一屏蔽結構，形成於該半導體晶粒外部，並設置於該電子裝置下方；以及至少兩組接地連接，其中每組接地連接包括設置在該第一屏蔽結構的不同側的兩個接地連接，並且每個接地連接都配置為將該第一屏蔽結構連接到接地平面，其中該至少兩組接地連接中的至少一組接地連接沿干擾源裝置的電流流動的方向或預定跡線延伸的方向佈置。
本發明的半導體裝置由於包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；以及第一屏蔽結構，形成在該半導體晶粒的外部並設置在電子裝置下方。本發明的上述結構可以有效的屏蔽來自於基板中的干擾源的干擾，從而有效抑制可能降低電子裝置性能的耦合雜訊。
100,300,400,500:半導體裝置
12:封裝
14:半導體晶粒
16:電子裝置
21,46,56:電感器
22,37,47,57:屏蔽結構
31:矽晶粒
32,34:焊球
33:封裝基板
35:PCB
36:電子裝置
40:半導體部分
41,51:半導體晶粒部分
42,52:焊球
43,53:封裝基板部分
44,54,45,55,48,58:禁止區
49,59:干擾源裝置
60,70:接地平面
62,72:PGS
GC1,GC2,64,74:接地連接
421,521:底部填充密封劑
44-1,44-2,54-1,54-2,45-1,45-2,55-1,55-2,48-1,48-2,58-1,58-2:金屬層
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖1圖示了根據本發明實施例的半導體裝置的示例性俯視圖。
圖2是根據本發明實施例的具有至少一個封裝內(in-package)屏蔽結構(shielding structure)的半導體裝置的俯視圖的局部放大圖。
圖3示出了根據本發明實施例的半導體裝置的示例性截面圖。
圖4是根據本發明實施例的半導體裝置的截面圖的部分放大圖。
圖5是根據本發明的一個替代實施例的半導體裝置的截面圖的部分放大圖。
圖6是顯示根據本發明實施例的屏蔽結構與封裝基板之間的連接的示例性佈局。
圖7是顯示根據本發明另一個實施例的屏蔽結構與封裝基板之間的連接的另一示例性佈局。
在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。 該設備可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。
將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。
注意：(i)在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且(ii)一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。
圖1圖示了根據本發明實施例的半導體裝置的示例性俯視圖。半導體裝置100包含至少一個封裝內(in-package)屏蔽結構(圖1未繪示)以抑制耦合雜 訊。在半導體裝置100的俯視圖中，半導體晶粒14設置或安裝在封裝結構(例如圖1所示的封裝12)的基板上，並且半導體晶粒14可以包括電子裝置16(也即電子裝置16位於半導體晶粒14之內)。透過封裝內屏蔽結構，可有效抑制可能降低電子裝置16性能的不想要的耦合雜訊。
應當注意，圖1呈現了半導體裝置的簡化圖，其中僅示出了與本發明相關的組件。如本領域普通技術人員將容易理解的，半導體裝置還可以包括圖1中未示出並且被配置用於實現其相應功能的其他組件。因此，半導體裝置中的元件不應局限於圖1所示的元件。
圖2是根據本發明實施例的具有至少一個封裝內屏蔽結構的半導體裝置的俯視圖的局部放大圖。圖2也是顯示從包含在半導體裝置中的半導體晶粒的頂部看到的晶粒上佈局的透視圖。根據本發明的實施例，包括在半導體晶粒(例如圖1的半導體晶粒14)中的電子裝置(例如圖1的電子裝置16)可以是電感器或電感裝置。如圖2所示，屏蔽結構22在晶片上電感器(電感器)21下方(或，在下方或直接在下方)。屏蔽結構也可以稱為封裝內屏蔽結構。其中屏蔽結構22在晶片上電感器21下方(或，在下方或直接在下方)可以是指屏蔽結構22與電感器21至少部分重疊(例如在豎直方向上的投影至少部分重疊，或者在俯視方向上至少部分重疊)；在一個實施例中，屏蔽結構22與電感器21的中心位置重疊，例如兩者的中心線為同一個中心線；在另一個實施例中，電感器21面積的50%或以上由屏蔽結構22覆蓋或重疊。
在本發明的一個實施例中，屏蔽結構22可以形成在半導體晶粒之外並且設置在電感器21的下方或正下方(直接下方)。屏蔽結構22可以被包括在封裝基板(圖2中未示出)中，並且電感器21在預定平面上的投影區域可以與屏蔽結構22(或者，屏蔽結構22在預定平面上的投影面積)重疊，其中，預定平面可以是半導體裝置的任何層，或者可以是半導體裝置的頂面(或平面)或底面(或平 面)。在本發明的一個實施例中，屏蔽結構22可以形成在半導體晶粒的頂部金屬層(或者，可以稱為AP層)之下的層中。
在本發明的一個實施例中，屏蔽結構22可以是具有複數個條帶(strip)和複數個條帶之間的複數個槽(slot)的圖案化接地屏蔽(patterned ground shield，PGS)。屏蔽結構22可以由金屬形成並且可以具有對稱圖案。然而，應注意具有對稱圖案並非本發明的限制，在另一個實施例中圖案可以是不對稱的設置。
圖3示出了根據本發明實施例的具有倒裝晶片(flip chip)封裝結構的半導體裝置的示例性截面圖。半導體裝置300可以包括設置在封裝基板33上的矽晶粒(或者，可以稱為半導體晶粒)31。矽晶粒31可以通過一個或複數個焊球(凸塊)32連接到封裝基板33的一側。封裝基板(或基板)33可以通過一個或複數個焊球34連接到PCB 35。在這個實施例中，矽晶粒31可以包括電子裝置36，並且封裝基板(或基板)33可以包括屏蔽結構37，屏蔽結構37放置在電子裝置36的下方(或下方或直接下方)並且在電子裝置36的垂直方向上的投影區域中(例如，從半導體裝置300的頂面到底部的方向或者從矽晶粒31到PCB 35的方向，並且投影面積可以是在前述預定平面上形成的投影面積)。
需注意的是，圖3所示的倒裝晶片封裝結構僅為可應用所提出的半導體裝置結構的多種封裝結構中的一種，本發明不應以此為限。此外，圖3呈現了半導體裝置的簡化圖，其中僅示出了與本發明相關的組件。如本領域普通技術人員將容易理解的，半導體裝置和半導體晶粒可以進一步包括圖3中未示出並且被配置用於實現其相應功能的其他組件。因此，半導體裝置中的元件不應局限於圖3所示的元件。本發明實施例具有設置在封裝基板(或基板)33中的屏蔽結構37，相較於將屏蔽結構設置在矽晶粒31中，本發明實施例的上述結構可以有效的屏蔽來自於封裝基板(或基板)33中的干擾源的干擾，以及來自於PCB 35 中的干擾源的干擾，從而有效抑制可能降低電子裝置36性能的耦合雜訊。
圖4是根據本發明實施例的半導體裝置的截面圖的部分放大圖。在本發明的一個實施例中，圖4示出了圖3中的半導體部分(segment)40的放大圖。
可以是如圖3所示的半導體部分40的可能實施方式的半導體裝置400可以包括半導體晶粒部分41和封裝基板部分(或基板部分)43。半導體晶粒部分41可以包括至少一個矽(Si)型基板和包含複數個金屬層和介電層的互連結構。半導體晶粒部分41可以通過焊球(凸塊)42連接到封裝基板部分43。底部填充密封劑421可以包括在半導體晶粒和封裝基板之間的間隙中，圍繞焊球42以填充該間隙。
半導體晶粒部分41可以包括電子裝置，例如電感器46，並且封裝基板部分43可以包括屏蔽結構47，該屏蔽結構47放置在電感器46下方(或下方或直接下方)並且位於電感器46的投影區域中(例如，從半導體晶粒部分41到封裝基板部分43的方向)，其中，所述投影區域可以是在上述預定平面上形成的投影區域。根據本發明的一個實施例，屏蔽結構47可位於電子裝置或電感器46在垂直方向上投影於前述預定平面的範圍內。電子裝置(電感器46)可以設置在AP層上或頂部金屬層上，或者從圖中來說底部金屬層之上，AP層可以與底部填充密封劑421直接接觸。
根據本發明的一個實施例，封裝基板(或基板)可以包括複數個金屬層，例如金屬層44-1、44-2、45-1、45-2、48-1和48-2，其中，金屬層44-1和44-2可以是同一層，金屬層45-1和45-2可以是同一層，金屬層48-1和48-2可以是同一層，並且一個或更多的介電絕緣層可以形成在金屬層之間。金屬層可以被分配預定的電源或訊號電壓，例如地電壓。在本發明的一個實施例中，可以在封裝基板(或基板)中的電感器46下方(或下方或直接下方)提供諸如禁止區44、45和48的禁止區並且設置在電感器46在垂直方向上的投影區域中。
根據本發明的一個實施例，屏蔽結構47可設置於封裝基板(或基板)中第二層的禁止區，例如圖4所示實施例中的禁止區45，位於電感器46下方。此外，在本發明的一個實施例中，屏蔽結構47可為具有複數個條帶且條帶之間具有複數個槽的圖案化接地屏蔽(patterned ground shield，PGS)。
根據本發明的一個實施例，至少兩個連接(例如，接地連接)可以設置在屏蔽結構47的旁邊，以將屏蔽結構47連接到金屬層45-1和45-2。在本發明的一個實施例中，金屬層45-1和45-2可以被分配接地電壓，因此可以被視為接地平面。也就是說，這些連接(例如，接地連接)可以被配置為將屏蔽結構47連接到金屬接地層或同一層的接地電壓。在本發明的實施例中，連接(例如，接地連接)可以通過跡線或金屬線來實現。
根據本發明的實施例，連接兩個連接的線(可以是不可見的線)可以穿過屏蔽結構47的主體和/或穿過電感器46的投影區域。具體來說，圖4所示的結構僅為示意，並且由於圖4為截面圖，因此圖4中無法顯示垂直於紙面(或熒幕)方向延伸的跡線或金屬線(僅能顯示沿圖中水平方向延伸的跡線或金屬線)，所以稱為不可見的線(這些線可以是下述的接地連接，也還可以包括與接地連接連接的其他的金屬線或跡線等)。參見圖7所示，在圖7中具有沿圖7的水平方向延伸的接地連接74(左右各三個)，也包括沿圖7的豎直方向延伸的接地連接(上下各三個)；因此在對圖7進行截面時(例如沿水平方向進行截面)，就可能會在截面圖中僅能看到沿圖7的水平方向延伸的接地連接74(左右的接地連接)，而無法看到沿圖7的豎直方向延伸的接地連接(上下的接地連接)。
如圖4所示，至少兩個接地連接GC1和GC2可以被配置為連接屏蔽結構47和金屬層45-1和45-2(例如接地平面)。至少兩個接地連接GC1和GC2的線(可以是不可見的線)可以穿過屏蔽結構47的主體和/或穿過電感器46的投影區域。根據本發明的實施例，至少兩個接地連接GC1和GC2可以連接到屏蔽結構47的不 同側(例如位於屏蔽結構47的相對的兩側，或相鄰的兩側等)。至少兩個接地連接GC1和GC2可以稱為一組接地連接，該組接地連接可以對稱的設置(對稱可以是中心對稱或軸對稱)或不對稱的設置(例如稍有錯位的設置、繞中心旋轉鈍角的設置等)，該組接地連接相互連接的直線可以經由屏蔽結構47並且與下述中干擾源裝置的電流方向基本一致。本發明實施例具有設置在屏蔽結構37相對的兩側的至少兩個接地連接GC1和GC2，相較於沒有設置接地連接或僅有一個接地連接，本發明實施例的上述結構可以大幅提升屏蔽效果，極大的遮蔽或屏蔽干擾源裝置或電路對受干擾裝置或電路(例如電子裝置或電感器46)的負面影響，有效抑制可能降低受干擾裝置或電路性能的耦合雜訊。
此外，根據本發明的實施例，至少兩個接地連接GC1和GC2可以設置在干擾源裝置49上方，並且可以沿著干擾源裝置49的預定跡線延伸的方向佈置或沿著干擾源裝置49的電流流動的方向佈置，其中預定跡線可以被配置為傳輸功率或訊號。在一個實施例中，干擾源裝置49的預定跡線的延伸方向可以表示干擾源裝置49的電流流動的方向。在圖4所示的實施例中，干擾源裝置49的預定跡線延伸的方向或干擾源裝置49的電流流動方向可以是水平方向(horizontal direction)(例如從金屬層48-1到金屬層48-2或從金屬層48-2到金屬層48-1)。此外，連接至少兩個接地連接GC1和GC2的線(可以是不可見的線)也可以沿著干擾源裝置49的預定跡線延伸的方向或干擾源裝置49的電流流動的方向延伸。此外，在本發明實施例中，封裝內屏蔽結構47可以插入或設置在電感器46(其可以是受干擾裝置)和干擾源裝置49之間。也就是說，電感器46可以放置在封裝內屏蔽結構47的一側，並且干擾源裝置49可以放置在封裝內屏蔽結構47的相對側。此外，根據本發明的一個實施例，至少兩個接地連接GC1和GC2還可以設置在干擾源件49在垂直方向上的投影區域(例如，從封裝基板到半導體晶粒的方向)和/或連接至少兩個接地連接GC1和GC2的線(其可以是不可見的線)可以穿過干擾 源裝置49的投影區域。例如，參考圖4和圖7，例如干擾源裝置49的電流走向或/和預定跡線是圖4或圖7中的由左至右(或由右至左)，則至少有兩個接地連接分別沿屏蔽結構47的左右兩端設置或分別沿左右兩側延伸。又例如，干擾源裝置49的電流走向或/和預定跡線是圖7中的由上至下(或由下至上)或圖4中垂直於紙面的方向，則至少有兩個接地連接分別沿屏蔽結構47的上下兩端設置(圖7)或分別沿垂直於紙面的方向延伸(圖4)。當然，上述方向僅為舉例說明，當干擾源裝置49的電流走向或/和預定跡線的其他方向(例如並非水平或豎直的其他方向，如相對於水平或豎直具有一定的夾角)時，則至少有兩個接地連接分別沿屏蔽結構47的相對的兩側延伸或設置，以形成沿其中一個接地連接穿過屏蔽結構47之後達到另一個接地連接的大致的直線型延伸，以與干擾源裝置49的電流走向或/和預定跡線相匹配。在另一個示例中，至少有兩個接地連接分別沿屏蔽結構47的不同側延伸或設置，以形成沿其中一個接地連接穿過屏蔽結構47之後達到另一個接地連接的其他線型(例如曲線型，拋物線型等)的延伸，以與干擾源裝置49的電流走向或/和預定跡線相匹配。採用本發明上述實施例的結構或設置，可以進一步提升屏蔽效果，極大的遮蔽或屏蔽干擾源裝置或電路對受干擾裝置或電路(例如電子裝置或電感器46等)的負面影響，有效抑制可能降低受干擾裝置或電路性能的耦合雜訊。
圖5是根據本發明的一個替代實施例的半導體裝置的截面圖的部分放大圖。半導體裝置500可以包括半導體晶粒部分51和封裝基板部分53。半導體晶粒部分51可以通過焊球(凸塊)52連接到封裝基板部分53，並且底部填充密封劑521可以包括在焊球52周圍的半導體晶粒和封裝基板(或基板)之間的間隙中。在另一個實施例中，模塑膠(molding compound)可以封裝在半導體晶粒部分51周圍。
封裝基板部分53可以包括金屬層54-1、54-2、55-1、55-2、58-1和58-2、 禁止區54、55和58以及封裝內屏蔽結構57。至少兩個接地連接GC1和GC2可以沿著預定跡線延伸的方向佈置，其中預定跡線可以是被配置為傳輸電力或訊號的干擾源裝置59的跡線，或者沿著干擾源設備(或裝置)59電流流動的方向佈置。
與圖4所示的實施例不同的是，在圖5所示的實施例中，除了電子設備(或裝置)，例如對於電感器56，半導體晶粒還可以包括晶粒上(on-die)屏蔽結構571，該晶粒上屏蔽結構571形成在半導體晶粒內部並設置在電感器56上方。晶粒上屏蔽結構571以及封裝內屏蔽結構57可以是具有複數個條帶和條帶之間的複數個槽的圖案化接地屏蔽(PGS)。晶粒上屏蔽結構571可以設置在電感器56的一側，封裝內屏蔽結構57可以設置在電感器56的相對側。晶粒上屏蔽結構571可以完全覆蓋電感器56，或者至少部分覆蓋電感器56。晶粒上屏蔽結構571位於半導體晶粒之中(或內部)，而封裝內屏蔽結構57(屏蔽結構57)設置在半導體晶粒之外(或外部)，並且屏蔽結構57設置在基板之中(或內部)。
圖5中所示的大部分元件與圖4中的相同。由於圖5中相同的附圖標記指代與圖4中相同的特徵，因此在此不再重複關於圖5中相同元件的細節。透過在晶粒中設置晶粒上屏蔽結構571，可以防止其他干擾源裝置或電路對電感器56的干擾，進一步有效抑制可能降低受干擾裝置或電路性能的耦合雜訊。
圖6是顯示根據本發明實施例的屏蔽結構與封裝基板(或基板)之間的連接的示例性佈局。在圖6所示的實施例中，其是類似於圖2的半導體裝置的透視俯視圖，有兩個接地連接64被配置為將封裝內PGS(或屏蔽結構)62連接到封裝基板的接地平面60。如圖4和圖5所示，接地平面可以是封裝內屏蔽結構的一個或複數個相鄰金屬層。注意，在本發明的一些實施例中，接地連接可以連接封裝內PGS(例如，PGS 62)連接到接地層或同一層的金屬層。然而，在本發明的其他實施例中，接地連接可以將封裝內的PGS(例如PGS 62)連接到接地平面或不同層中的金屬層。實驗結果表明，透過所提出的封裝內PGS和如圖6所 示的示例性至少兩個接地連接，與沒有所提議的封裝內PGS的半導體結構相比，在受干擾電感器處由干擾源設備(或裝置)引起的耦合雜訊至少降低了10dB雜訊。
圖7是顯示根據本發明另一個實施例的屏蔽結構與封裝基板(或基板)之間的連接的另一示例性佈局。與圖6不同，圖7中的實施例顯示了封裝內PGS與地之間的強連接。在圖7所示的實施例中，有兩個以上的接地連接(例如12個接地連接)74被配置為將封裝內PGS 72連接到封裝基板的接地平面70。強接地連接可以將封裝內PGS(例如PGS 62)連接到接地平面或金屬層(同一層或不同層中的)。實驗結果表明，通過所提出的封裝內PGS和如圖7所示的示例性強接地連接，與沒有所提議的封裝內PGS的半導體結構相比，在受干擾電感器處由干擾源設備(或裝置)引起的耦合雜訊至少降低了25dB雜訊。本發明實施例中，參考圖6和圖7，相較於圖6的實施例中具有兩個接地連接64，具有更多接地連接72的圖7的實施例可以達到更好的降低干擾及雜訊的效果。在本發明其他實施例中，考慮到增加接地連接可能會對電感器的電感值和品質因數(quality factor)造成負面影響，因此，雖然更多的接地連接可以進一步降低干擾源的干擾及雜訊，但是設置合適數量的接地連接以同時保證電感器的電感值和品質因數以及降低干擾源的干擾和雜訊為較優的選擇。例如，在圖6所示的實施例中，干擾源裝置的電流走向為圖6中的水平方向，因此可以僅設置沿水平方向延伸的、並位於PGS 62的左右相對的兩側的兩個接地連接62，以實現電感器的電感值和品質因數優秀以及可降低干擾源的干擾和雜訊的半導體裝置。例如，在圖7所示的實施例中，例如干擾源裝置的電流走向為圖7中的水平方向，因此可以設置沿水平方向延伸的、並位於PGS 72的左右相對的兩側的六個接地連接74(左右各三個，對稱設置或在另一個實施例中不對稱的設置)，並且為了進一步降低干擾源的干擾和雜訊，還設置有沿豎直方向延伸的、並位於PGS 72 的上下相對的兩側的六個接地連接74(上下各三個，對稱設置或在另一個實施例中不對稱的設置)，以實現電感器的電感值和品質因數良好以及可顯著降低干擾源的干擾和雜訊的半導體裝置。又例如，在圖7所示的實施例中，例如干擾源裝置的電流走向為圖7中的水平方向，因此可以設置沿水平方向延伸的、並位於PGS 72的左右相對的兩側的六個接地連接74(左右各三個，對稱設置或在另一個實施例中不對稱的設置)，並且將圖7中沿豎直方向延伸的、並位於PGS 72的上下相對的兩側的六個接地連接74(上下各三個，對稱設置或在另一個實施例中不對稱的設置)去除，以實現電感器的電感值和品質因數優良以及可較優的降低干擾源的干擾和雜訊的半導體裝置。再例如，在圖7所示的實施例中，例如干擾源裝置的電流走向為圖7中的豎直方向，因此可以設置沿豎直方向延伸的、並位於PGS 72的上下相對的兩側的六個接地連接74(上下各三個，對稱設置或在另一個實施例中不對稱的設置)，並且將圖7中沿水平方向延伸的、並位於PGS 72的左右相對的兩側的六個接地連接74(左右各三個，對稱設置或在另一個實施例中不對稱的設置)去除，以實現電感器的電感值和品質因數優良以及可較優的降低干擾源的干擾和雜訊的半導體裝置。在本發明的一個實施例中，可以根據干擾源裝置的電流走向，然後沿著干擾源裝置的電流走向的方向設置至少一組或兩組及以上接地連接(每組接地連接包括設置在屏蔽結構的相對的兩側的各一個接地連接)，每組接地連接的延伸方向沿著干擾源裝置的電流走向的方向延伸，而在其他的方向(也即與干擾源裝置的電流走向不同的方向)不設置接地連接，從而在保證電感器的電感值和品質因數的同時降低干擾源的干擾和雜訊。在本發明的另一個實施例中，可以根據干擾源裝置的電流走向，然後沿著干擾源裝置的電流走向的方向設置至少一組或兩組及以上接地連接(每組接地連接包括設置在屏蔽結構的相對的兩側的各一個接地連接)，每組接地連接的延伸方向沿著干擾源裝置的電流走向的方向延伸，而在其他的方 向(也即與干擾源裝置的電流走向不同的方向)也設置至少一組接地連接，從而進一步降低干擾源的干擾和雜訊，也可以使電感器的電感值和品質因數良好。在本發明的另一個實施例中，可以包括至少兩組接地連接，其中每組接地連接包括設置在屏蔽結構(例如PGS 72)的不同側的兩個接地連接，並且每個接地連接都配置為將屏蔽結構(例如PGS 72)連接到接地平面，其中至少兩組接地連接中的至少一組接地連接沿干擾源裝置的電流流動的方向或預定跡線延伸的方向佈置。此外，在一個實施例中，該至少兩組接地連接中的另外一組接地連接的延伸方向與干擾源裝置的電流流動的方向或預定跡線延伸的方向相同或不同；當相同時可以進一步保證電感器的電感值和品質因數，當不同時可以更多的降低干擾源的干擾和雜訊。透過上述方式可以在保證電感器的電感值和品質因數的同時還可以降低干擾源的干擾和雜訊。
需要注意的是，圖6和圖7所示的接地連接的數量僅僅是兩種可能的實現方式，並且可以在所提出的半導體器件結構例如圖1至圖5所示的結構中使用的接地連接的數量不限於圖6和圖7所示的數量。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:半導體裝置
31:矽晶粒
32,34:焊球
33:封裝基板
35:PCB
36:電子裝置
37:屏蔽結構
40:半導體部分

Claims (8)

  1. 一種半導體裝置，包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；以及第一屏蔽結構，形成在該半導體晶粒的外部並設置在電子裝置下方；其中，該第一屏蔽結構包括在該基板中；至少兩個接地連接，每個接地連接都配置為將該第一屏蔽結構連接到接地平面，該至少兩個接地連接連接到該第一屏蔽結構的不同側並且沿著干擾源裝置的電流流動的方向或沿著該干擾源裝置的預定跡線延伸的方向佈置。
  2. 如請求項1之半導體裝置，其中，該第一屏蔽結構設置於該基板的禁止區。
  3. 如請求項2之半導體裝置，其中，該禁止區設置在該電子裝置在垂直方向上的投影區域中。
  4. 如請求項1之半導體裝置，其中，該第一屏蔽結構設置於該電子裝置在垂直方向上的投影區域。
  5. 如請求項1之半導體裝置，還包括：第二屏蔽結構，包括在該半導體晶粒中，並且設置在該電子裝置上方。
  6. 如請求項1之半導體裝置，其中，該電子裝置是電感器，並且該第一屏蔽結構是圖案化接地屏蔽。
  7. 一種半導體裝置，包括：基板；半導體晶粒，設置在該基板上並且包括電子裝置；第一屏蔽結構，形成於該半導體晶粒外部，並設置於該電子裝置下方；其中，該第一屏蔽結構包括在該基板中；以及至少兩組接地連接，其中每組接地連接包括設置在該第一屏蔽結構的不同側的兩個接地連接，並且每個接地連接都配置為將該第一屏蔽結構連接到接地平面，其中該至少兩組接地連接中的至少一組接地連接沿干擾源裝置的電流流動的方向或沿著該干擾源裝置的預定跡線延伸的方向佈置。
  8. 如請求項7之半導體裝置，其中，該至少兩組接地連接中的另外一組接地連接的延伸方向與該干擾源裝置的電流流動的方向或該預定跡線延伸的方向相同或不同。
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