TWI814052B - 用於高速訊號特性驗證的智慧型探針卡 - Google Patents

用於高速訊號特性驗證的智慧型探針卡 Download PDF

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Abstract

一種智慧型探針卡，包括一探針卡以及一模擬板，其中模擬板將一第一測試資料混碼(scramble)產生一偽隨機二進位序列(pseudo random binary sequence,PRBS)，將偽隨機二進位序列以及第一測試資料傳輸至探針卡，並自探針卡接收偽隨機二進位序列以及第一測試資料以檢測第一測試資料的錯誤；模擬板還恢復(descramble)偽隨機二進位序列並產生一第二測試資料，並比較第一測試資料以及第二測試資料從而檢測第一測試資料的錯誤。

Description

用於高速訊號特性驗證的智慧型探針卡
本發明提供一種智慧型探針卡，且特別是關於一種用於高速訊號特性驗證的智慧型探針卡。
在半導體製程中，當晶圓製造(wafer fabrication)製程完畢後，在製作半導體晶片的封裝組合製程之前晶圓最後進行的製程是電性檢查(EDS)製程。此時，探針卡(probe card)作為把檢查對象，即半導體晶片與檢查設備加以連接的媒介物使用。
探針卡具有在檢查設備之間進行物理接觸並輸出輸入電訊號的探針針頭。半導體晶片透過和銲盤接觸的探針針頭從檢查設備接收預設的訊號後執行動作，其處理結果則再透過探針卡的探針針頭輸出給檢查設備。藉此，檢查設備檢查半導體晶片的通電特性並判定該晶片是否不良。
[先前技術文獻]：韓國註冊專利第10-0718460號
本發明的目的是提供一種用於以偽隨機二進位序列(pseudo random binary sequence,PRBS)為基礎進行高速訊號特性驗證的智慧型探針卡。
本發明的各種實施例要實現的技術課題不限於前面提到的事項，本發明所屬領域中具備通常知識者可以從以下說明的本發明各種實施例考慮前文沒有提到的其它課題。
本發明提供一種智慧型探針卡，包括一探針卡以及一模擬板，其中模擬板將一第一測試資料混碼(scramble)產生一偽隨機二進位序列(pseudo random binary sequence,PRBS)，將偽隨機二進位序列以及第一測試資料傳輸至探針卡，並自探針卡接收偽隨機二進位序列以及第一測試資料以檢測第一測試資料的錯誤；模擬板還恢復(descramble)偽隨機二進位序列並產生一第二測試資料，並比較第一測試資料以及第二測試資料從而檢測第一測試資料的錯誤。
在一實施例中，模擬板以64位元(64-bit)偽隨機二進位序列圖形為基礎將第一測試資料混碼以產生偽隨機二進位序列。
在一實施例中，模擬板將偽隨機二進位序列作為64位元偽隨機二進位序列圖形的輸出予以回送(loopback)而轉換成第一測試資料，並將偽隨機二進位序列以及第一測試資料依序傳輸至探針卡。
在一實施例中，模擬板還將偽隨機二進位序列、第一測試資料以及錯誤插入訊號輸入一多工器(multiplexer,MUX)，並將多工器的輸出資料轉換成一串列資料後傳輸至探針卡。
在一實施例中，模擬板還將第一測試資料檢測出錯誤的一次數資訊傳輸至一終端機，且終端機連接於智慧型探針卡。
在一實施例中，模擬板自探針卡接收第一測試資料後，不恢復第一測試資料而直接與第二測試資料進行比較。
在一實施例中，智慧型探針卡還包括一轉接板，其中轉接板連接至探針卡以及模擬板，且在N個通道上接收與發出偽隨機二進位序列以及第一測試資料，其中N為自然數。
在一實施例中，探針卡以及轉接板透過一串列介面連接，且轉接板以及模擬板透過另一串列介面連接。
上述解決課題的解決方法僅僅是本發明各種實施例中的一部份而已，本發明所屬領域中具備一般知識者能以以下的詳細說明為基礎導出並理解反映了本發明的技術特徵的各種實施例。
依據本發明的各種實施例，能提供一種用於根據偽隨機二進位序列進行高速訊號特性驗證的智慧型探針卡。
本發明的效果不限於前面提到的效果，本發明所屬領域中具備通常知識者可以在以下的記載中明確地了解到前面沒有提到的其它效果。
10:智慧型探針卡
100:探針卡
110~150:步驟
200:轉接板
300:模擬板
310:控制單元
320:第一連接單元
330:第二連接單元
340:顯示單元
350:SD插入單元
360:轉換器
圖式是為了幫助理解本發明的各種實施例而提供的，以下將提供詳細說明及本發明的各種實施例。然而，本發明的各種實施例的技術特徵並不侷限於特定圖式，各圖式中揭示的特徵可以互相組合後形成新的實施例。各圖式中的參考符號(reference numerals)表示結構性要素(structural elements)。
圖1為本發明的智慧型探針卡的一實施例的配置圖。
圖2用於說明偽隨機二進位序列圖形生成器。
圖3示出了本發明的一實施例的發信偽隨機二進位序列生成模組。
圖4示出了本發明的一實施例的收信偽隨機二進位序列檢查模組。
圖5是本發明的一實施例的訊號流程圖。
圖6是本發明的一實施例的智慧型探針卡的步驟流程圖。
以下結合圖式詳細說明本發明的實現例，揭示的詳細說明用於說明本發明的例示性實施形態，其並不表示本發明可實施的唯一形態。以下的詳細說明為了有助於完全理解本發明而包括具體細節，但本技術的領域人士應當瞭解即使沒有這些具體細節也能實施本發明。
在某些情況下，為了避免混淆本發明的概念而省略習知的結構及裝置，或者能以各結構及裝置的核心功能為中心以方塊圖方式圖示。此外，本發明的說明書中的同一要素將使用同一符號說明。
基於本發明的概念的各種實施例可以進行各種修改並且具有各種形態，因此以下將各種實施例圖示於各圖式中並在本說明書中詳細說明。然而，這些實施例並非用以將本發明概念的各種實施例限定於特定的揭示形態，而應該視為包括隸屬於本發明的精神及範圍的各種修改、等值物或替代物。
雖然在說明各種要素時使用第一或第二之類的術語，但不應將本發明的要素局限於這些術語，這些術語的使用目的僅在於使要素與其它要素區分開來。例如，在不脫離本發明概念的保護範圍的情形下，第一要素可以命名為第二要素，相似地，第二要素可以命名為第一要素。
某一要素被記載為「連接」或「接入」其它要素時，除了可以被理解為直接連接或接入上述其它要素外，也可以被理解為中間存在着其它的要素。與此相反的是，某一要素被記載為「直接連接」或「直接接入」其它要素時，應該被理解為中間不存在其它的要素。說明要素之間關係的表現方式，例如，「之間」和「就在~之間」或「和~直接相鄰的」也應按照同一方式闡釋。
本發明中使用的術語僅用以說明特定實施例，並非用以限定本發明。除非在句子的脈理中可以明顯地加以區分，否則單數表現方式也包括複數的 情形。在說明書中「包括」或「具有」等術語只是指定說明書上記載的特徵、數字、步驟、動作、要素、零件或它們組合的存在，不應視為事先排除了一個或一個以上的其它特徵、數字、步驟、動作、要素、零件或它們的組合的存在或附加可能性的存在。
除非另外給予不同的定義，否則此處所使用的包括技術或科學術語在內的一切術語所表示的意義，和本發明所屬技術領域中具有通常知識者所瞭解的意義相同。在一般辭典中有所定義的術語的意義應該被解釋為與根據相關技術的文章脈理所具有的意義一致，除非在本申請中明確地給予定義，否則不得異常地或過度形式主義地予以解釋。以下結合圖式詳細說明本發明的各種實施例。
圖1為本發明的智慧型探針卡的一實施例的配置圖。
請參閱圖1，本實施例的智慧型探針卡10可以包括探針卡100、轉接板(switch board)200以及模擬板300。
探針卡100用來檢查半導體晶片，可以根據製程需要而以晶片、以塊或以整片晶圓為單位且至少包含一個探針。探針卡100透過串列介面連接至轉接板200並且與轉接板200進行串列資料的收信與發信。
轉接板200可以透過串列介面分別連接至探針卡100及模擬板300並且進行串列資料的收信與發信。在此，串列資料的意義可以是模擬板300所生成的偽隨機二進位序列(pseudo random binary sequence,PRBS)及測試資料。轉接板200最多可以在N個通道上對上述串列資料進行收信與發信。作為範例，N是自然數，其可以是10，但本發明並不限定於此。
模擬板300可以為了驗證高速訊號特性而生成測試資料及偽隨機二進位序列並傳輸至探針卡100，再從探針卡100接收測試資料及偽隨機二進位序列後檢測測試資料的錯誤。
模擬板300可以包括控制單元310、第一連接單元320、第二連接單元330、顯示單元340、SD插入單元350以及轉換器360。
控制單元310可以將測試資料混碼(scramble)後生成偽隨機二進位序列或者把偽隨機二進位序列恢復(descramble)後轉換成測試資料。以下在本發明揭示中將需要混碼的測試資料稱為第一測試資料，並且將恢復偽隨機二進位序列後生成的測試資料稱為第二測試資料。
控制單元310可以為了實現上述動作而使用例如中央處理器(central processing unit,CPU)、微控制器(micro controller unit,MCU)、微處理器、場域可程式化邏輯閘陣列(field programmable gate array,FPGA)、特殊應用積體電路(application specific integrated circuit,ASIC)等能進行邏輯運算的半導體元件，但本發明並不限定於此。關於控制單元310的動作，將在下文中詳細說明。
第一連接單元320能將模擬板300連接到轉接板200。例如，第一連接單元320可以是做為差分(differential)(+/-)連接器的SMA連接器，但本發明並不限定於此。
第二連接單元330可以把模擬板300連接到使用者終端機。例如，第二連接單元330可以是UART(universal asynchronous receiver/transmitter)之類的非同步串行通訊，但本發明並不限定於此。作為範例，使用者終端機可以包括智慧型手機、一般手機、智慧型電視、機上盒(set-top box)、個人電腦、平板電腦、個人數位助理(personal digital assistants,PDA)、可攜式播放器(portable multimedia player,PMP)、穿戴式裝置等。在此，個人電腦可包括筆記型電腦以及桌上型電腦等。
藉此，模擬板300可以透過第二連接單元330將控制單元310檢測出測試資料錯誤的一次數資訊傳輸給連接到智慧型探針卡10的終端機。
顯示單元340能顯示探針卡100、轉接板200及模擬板300之間的通訊狀態、設定狀態及動作狀態等。作為範例，顯示單元340可以包括顯示器、字元LCD(character LCD)、LED以及螢幕等。
SD插入單元350用來插入SD卡，而SD卡則用來把場域可程式化邏輯閘陣列邏輯位元檔案輸入控制單元310進行程式設計。
轉換器360用來轉換控制單元310的電壓，作為範例，其可以是DC/DC轉換器，但本發明並不限定於此。
以下根據圖2至圖4具體說明控制單元310的動作。
圖2用於說明偽隨機二進位序列圖形生成器。
圖2例示了一種PRBS-7生成模組。根據圖2，為了生成7位元隨機圖形(pattern)，可以使用X7+X6+1形式的生成邏輯(logic)。此時，把D6的輸出與D7的輸出予以XOR而能夠反復生成27-1個資料。可以根據擬生成的資料的數量而進一步配備移位暫存器。例如，如果是PRBS-64的話，可以反復生成264-1個互不相同的資料。
圖3示出了本發明的一實施例的發信偽隨機二進位序列生成模組，圖4示出了本發明的一實施例的收信偽隨機二進位序列檢查模組。
請參閱圖3，本實施例的發信偽隨機二進位序列生成模組可使控制單元310用以執行測試資料混碼動作，其可以包含在控制單元310當中。
具體地，發信(Tx)偽隨機二進位序列生成模組能以n位元偽隨機二進位序列圖形為基礎混碼測試資料並生成偽隨機二進位序列，其中n為自然數。
例如，需要生成64位元隨機圖形的話，發信偽隨機二進位序列生成模組可以使用場域可程式化邏輯閘陣列邏輯閘實現X63+X61+X60+1形式的生成邏輯。以生成邏輯(或生成圖形)為基礎將第一測試資料An予以混碼，並生成混碼後的資料Ans。之後，發信偽隨機二進位序列生成模組再將Ans作為生成圖形的輸入，即，作為偽隨機二進位序列圖形的輸入予以回送(loopback)後還原成原先的來源測試資料，即，能還原成第一測試資料An。此時，回送的Ans經過兩次混碼後可以還原成An。另一方面，為了產生隨機訊號，用於偽隨機二進位序列圖形的X63+X61+X60+1生成式可以任意選擇後適用。
其結果，發信資料的順序繼續為[An、Ans]順序，能傳輸[原資料、混碼的資料]兩對發信資料。
接着，請參閱圖4，收信(Rx)偽隨機二進位序列檢查模組用來將來自探針卡100及轉接板200的資料予以恢復(XOR)，其中收信偽隨機二進位序列檢查模組可以包含在控制單元310當中。和發信偽隨機二進位序列生成模組相同，收信偽隨機二進位序列檢查模組能使用場域可程式化邏輯閘陣列邏輯閘實現用來生成n位元(例如64位元)隨機圖形的X63+X61+X60+1形式的邏輯。模擬板300所發送的An、Ans訊號經過探針卡100後再被模擬板300接收，此時，先收到的Ans訊號經過圖形生成器後還原成被恢復的An訊號，即，還原成第二測試資料。此外，An資料訊號可以不經過圖形生成器而直接輸入比較器。也就是說，收信偽 隨機二進位序列檢查模組從探針卡100收到第一測試資料後可以不恢復第一測試資料而直接與第二測試資料進行比較。
亦即，收信偽隨機二進位序列檢查模組能讓偽隨機二進位序列(例如Ans)經過圖形生成器予以恢復而產生第二測試資料，比較第一測試資料及第二測試資料後檢測第一測試資料的錯誤。此外，收信偽隨機二進位序列檢查模組檢測到錯誤的話可以輸出錯誤檢測次數(count)資訊。
以下將依據圖5及圖6，以上述控制單元310所包括的發信偽隨機二進位序列生成模組以及收信偽隨機二進位序列檢查模組為基礎，並針對用於錯誤檢測的訊號的流程進行說明。
圖5是本發明的一實施例的訊號流程圖。
請參閱圖5，首先，在偽隨機二進位序列生成模組(可對應前述發信偽隨機二進位序列生成模組)可以生成用於發送測試資料的64位元偽隨機二進位序列圖形。以生成的偽隨機二進位序列圖形為基礎可以生成發信資料(例如偽隨機二進位序列及第一測試資料)。例如，發信資料可以是512位元(64位元x8)，生成的發信資料可輸入多工器(multiplexer,MUX)模組。
之後，多工器模組可以對偽隨機二進位序列生成模組所生成的發信資料執行多工器動作。此時，發信資料與用來輸入錯誤的錯誤插入訊號能一起輸入多工器模組的輸入端。在另一個實施例中，可以在平常動作時不使用錯誤插入，而在需要檢驗通訊上的動作狀態時使用。
之後，串列轉換能把從多工器模組的輸出端輸入的512位元並列訊號轉換成串列資料(Differential +/-)。
之後，發信線介面能以電訊號把串列資料發送到轉接板200。例如，訊號發信時可以使用SMA連接器。
如上所述，當從模擬板300傳輸訊號後，傳輸的訊號經過轉接板200與探針卡100後重新傳輸至模擬板300。收信線介面模組能以RX介面(Differential +/-)形態接收來自轉接板200的電訊號後傳輸至串列-並列轉換器模組。例如，訊號收信方面可以使用SMA連接器。
之後，串列-並列轉換器模組能將輸入的串列資料轉換成512位元的並列訊號。
偽隨機二進位序列檢查模組(可對應前述收信偽隨機二進位序列檢查模組)能和發信一樣地使用64位元偽隨機二進位序列生成邏輯對收到的資料適用XOR邏輯並檢測錯誤與否。
錯誤檢測及復位模組能以計數器形態顯示檢測出來的錯誤而得以查看目前的計數器狀態，或者執行錯誤計數復位功能。
圖6是本發明的一實施例的智慧型探針卡的步驟流程圖。對於和前面說明內容重複的部份，以下將省略其詳細說明。
請參閱圖6，在步驟110中，可生成第一測試資料以及將第一測試資料混碼生成偽隨機二進位序列。此時，作為範例，偽隨機二進位序列能以64位元偽隨機二進位序列圖形為基礎生成。之後，所述偽隨機二進位序列能作為所述64位元偽隨機二進位序列圖形的輸入回送後轉換成一第一測試資料。
在步驟120中，可將偽隨機二進位序列及第一測試資料傳輸至探針卡100。作為範例，偽隨機二進位序列及第一測試資料能轉換成串列資料後透 過SMA連接器傳輸至轉接板200。此外，能將偽隨機二進位序列及第一測試資料依序傳輸至探針卡100。
在步驟130中，可以自探針卡100接收偽隨機二進位序列及第一測試資料。
在步驟140中，能將偽隨機二進位序列恢復後生成一第二測試資料。此時作為範例，偽隨機二進位序列能以64位元偽隨機二進位序列圖形為基礎恢復。此外，第一測試資料可以不恢復。
在步驟150中，可以比較第一測試資料與第二測試資料後，檢測第一測試資料的錯誤。
本文所揭示本發明的實施例是為了讓本發明相關技術領域的一般技術人員實現並實施本發明而提供。雖然結合本發明的實施例進行了說明，但本技術領域的一般技術人員可以對本發明的實施例進行各種修改及變形。因此，本發明並不侷限於此處記載的實施例，應該涵蓋和本文所揭示原理及新特徵一致的最廣泛範圍。
10:智慧型探針卡
100:探針卡
200:轉接板
300:模擬板
310:控制單元
320:第一連接單元
330:第二連接單元
340:顯示單元
350:SD插入單元
360:轉換器

Claims (5)

  1. 一種智慧型探針卡，包括：一探針卡；以及一模擬板，將一第一測試資料混碼(scramble)產生一偽隨機二進位序列(pseudo random binary sequence,PRBS)，將該偽隨機二進位序列以及該第一測試資料傳輸至該探針卡，並自該探針卡接收該偽隨機二進位序列以及該第一測試資料以檢測該第一測試資料的錯誤；該模擬板還恢復(descramble)該偽隨機二進位序列並產生一第二測試資料，並比較該第一測試資料以及該第二測試資料從而檢測該第一測試資料的錯誤；其中該模擬板以64位元(64-bit)偽隨機二進位序列圖形為基礎將該第一測試資料混碼以產生該偽隨機二進位序列；其中該模擬板將該偽隨機二進位序列作為該64位元偽隨機二進位序列圖形的輸出予以回送(loopback)而轉換成該第一測試資料，並將該偽隨機二進位序列以及該第一測試資料依序傳輸至該探針卡。
  2. 如請求項1所述的智慧型探針卡，其中該模擬板還將該第一測試資料檢測出錯誤的一次數資訊傳輸至一終端機，且該終端機連接於該智慧型探針卡。
  3. 如請求項1所述的智慧型探針卡，其中該模擬板自該探針卡接收該第一測試資料後，不恢復該第一測試資料而直接與該第二測試資料進行比較。
  4. 如請求項1所述的智慧型探針卡，還包括一轉接板，該轉接板連接至該探針卡以及該模擬板，且在N個通道上接收與發出該偽隨機二進位序列以及該第一測試資料，其中N為自然數。
  5. 如請求項4所述的智慧型探針卡，其中該探針卡以及該轉接板透過一串列介面連接，且該轉接板以及該模擬板透過另一串列介面連接。
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