TWI813633B - 壓電微加工超音波傳感器裝置 - Google Patents

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Abstract

本發明揭示一種壓電微加工超音波傳感器(PMUT)裝置，其可包含複數個層，該複數個層包含一結構層、一壓電層，及位於該壓電層之對置側上之電極層。導電障壁層可係位於該壓電層與該等電極之間，以防止該壓電層擴散至該等電極層中。

Description

壓電微加工超音波傳感器裝置
本申請案係關於一種傳感器裝置，且特定言之，本申請案係關於一種壓電微加工超音波傳感器(PMUT)裝置。
一壓電微加工超音波傳感器(PMUT)裝置可用於各種應用中。PMUT裝置可包含其基於一給定輸入信號來提供一機電回應之一壓電材料。例如，當將一電信號施加於壓電材料時，材料可展現一機械回應。壓電材料可回應於一所接收之機械信號而展現一電回應。
PMUT裝置之一應用可在於超音波應用。可藉由依一特定方式設計PMUT裝置或多個PMUT裝置來產生及/或感測所要信號。利用PMUT技術之一例示性感測器可為一PMUT指紋感測器。可由電信號選擇性啟動一PMUT裝置陣列之部分以輸出在一手指之方向上傳輸之對應超音波信號。亦可選擇性啟動PMUT裝置陣列之部分以基於歸因於由反射信號施加之機械力之電輸出來感測所傳輸之超音波信號之反射。可實施適合數目個PMUT裝置及陣列以基於反射信號來量測使用者之指紋之輪廓。
因此，一PMUT感測器可包含基於各種應用(諸如指紋感測)及各種終端產品(諸如小型可攜式裝置)中之PMUT裝置及陣列之一複雜組態。隨著PMUT感測器之複雜性增加且隨著PMUT感測器之潛在應用擴大，由習知設計涉及之信號強度、裝置大小及用電量考量會限制PMUT感測器之採用。
在本發明之一實施例中，一種壓電微加工超音波傳感器(PMUT)裝置可包括一結構層、一電組件層、位於該結構層與該電組件層之間的一第一電極及位於該結構層與該電組件層之間的一第二電極。該PMUT裝置可進一步包括位於該第一電極與該第二電極之間的一壓電層，其中該壓電層回應於施加於該第一電極與該第二電極之間的一信號而產生一機械回應，且其中該壓電層回應於施加於該壓電層之一機械應力而產生該第一電極與該第二電極之間的一電信號。該PMUT裝置可進一步包括一或多個障壁層，其中該一或多個障壁層防止該壓電層擴散至該第一電極及該第二電極中。
在本發明之一實施例中，一種壓電微加工超音波傳感器(PMUT)裝置可包括一結構層、一電組件層、安置成相鄰於該結構層且位於該結構層上方之一第一電極及安置成相鄰於該結構層且位於該結構層上方之一第二電極。該PMUT裝置可進一步包括位於該第一電極與該第二電極之間的一壓電層，其中該壓電層回應於施加於該第一電極與該第二電極之間的一信號而產生一機械回應，且其中該壓電層回應於施加於該壓電層之一機械應力而產生該第一電極與該第二電極之間的一電信號。該PMUT裝置可進一步包括一或多個障壁層，其中該一或多個障壁層防止該壓電層擴散至該第一電極及該第二電極中。
在本發明之一實施例中，一種用於製造一壓電微加工超音波傳感器(PMUT)裝置之方法可包括：提供一結構層；在該結構層上方沈積一第一導電層；在該第一導電層上方沈積一第一障壁層；在該第一障壁層上方沈積一壓電層；在該壓電層上方沈積一第二障壁層；及在該結構層上方沈積一第二導電層。該方法可進一步包括：圖案化該第二導電層；至少部分基於該第二導電層之該圖案化來蝕刻該壓電層；及在該第二導電層、該壓電層及該第一導電層上方沈積一第三障壁層。
相關申請案之交叉參考 本申請案主張2018年2月26日申請之美國臨時申請案第62/635,479號及2019年2月7日申請之美國申請案第16/269,892號的優先權權利，該等案之全部內容係以引用的方式併入本文中。
微機電系統(MEMS)可係指使用半導體類程序來製造且展現機械特性(諸如移動或變形能力)之一類結構或裝置。MEMS通常(但非總是)與電信號相互作用。MEMS裝置包含(但不限於)陀螺儀、加速度計、磁力計、壓力感測器及射頻組件。含有MEMS結構之矽晶圓可指稱MEMS層。
可透過一壓電微加工超音波傳感器(PMUT)裝置陣列及已附接至該壓電傳感器陣列以形成一諧振器陣列(例如一MEMS壓電音波諧振器陣列)之一腔陣列來達成透過MEMS裝置之指紋感測。諧振器陣列之一諧振器(例如一膜諧振器、一亥姆霍茲(Helmholtz)諧振器等等)可與對應於諧振器具有一非觸控基線條件之一判定之一第一頻率回應(例如諧振器之一諧振頻率、諧振器之一Q因數等等)相關聯。接著為對應於諧振器已(例如)由指嵴觸控之一判定之一第二頻率回應(例如諧振器之諧振頻率增大、諧振器之Q因數減小等等)。因此，可根據諧振器陣列中之諧振器之頻率回應變化來判定指紋圖。PMUT裝置可另外應用於醫學成像中，其中一生物特徵量測表面之一影像可由一PMUT裝置陣列擷取。例如，一PMUT裝置陣列可依一適合功率及頻率操作以產生適合於對一關注區域提供超音波信號、接收該等信號之反射及基於該等反射信號來產生一複合影像之超音波信號。
PMUT裝置之一壓電材料(諸如鋯鈦酸鉛(PZT))可係製造於PMUT裝置之一特定部分內，且可被定位成相鄰於PMUT裝置之各種其他材料及組件。例如，可依提供一所要音波輸出及/或準確接收反射音波信號之一方式來定位及圖案化一壓電材料層。在一些實施例中，導電電極可經電耦合於壓電材料之各側上且經耦合至各自電路(例如，在一外部或熟知電層(諸如一CMOS層)處)，使得一電信號可跨壓電材料施加或自壓電材料感測。依此方式，壓電材料可提供各自電極之間之一電連接。
導電障壁層可位於各自電極與壓電層之間，且可經選擇以提供適合導電性質，同時在PMUT裝置之製造及處理期間限制壓電材料擴散至電極層中。MEMS感測器之其他層及組件(諸如結構層、支座、電極之跡線、接合層等等)亦可被定位成相鄰於壓電層，使得可在製造及處理期間發生壓電材料之擴散。因此，在一些實施例中，可在壓電層與此等其他層之間新增額外障壁層。在一些實施例中，此等額外障壁層可以不是導電的，反而是可經選擇以使壓電層與其他層絕緣。
圖1描繪根據本發明之一些實施例之一例示性PMUT感測器系統，諸如一指紋感測系統10。儘管圖1中描繪特定組件，但應瞭解，感測器、處理組件、記憶體及其他電路之其他適合組合可根據需要用於不同應用及系統。在本文所描述之一實施例中，PMUT感測器系統可包含至少一MEMS壓電感測器12及支援電路，諸如處理電路14及記憶體16。在一些實施例中，一或多個額外感測器18 (例如MEMS陀螺儀、MEMS加速度計、MEMS壓力感測器及一羅盤)可被包含於指紋感測系統10內，以提供一整合識別及移動處理單元(例如，其包含3軸MEMS陀螺儀感測、3軸MEMS加速度計感測、壓力感測器及羅盤)。
處理電路14可包含基於指紋處理系統10之要求來提供所需處理之一或多個組件。在一些實施例中，處理電路14可包含硬體控制邏輯，其可整合於一感測器之一晶片內(例如，在一MEMS壓電感測器12或額外感測器18之一基板或罩上，或在相鄰於MEMS壓電感測器12或額外感測器18之一晶片之一部分上)以控制MEMS壓電感測器12或額外感測器18之操作且執行MEMS壓電感測器12或額外感測器18之處理態樣。在一些實施例中，MEMS壓電感測器12及額外感測器18可包含一或多個暫存器，其等允許修改硬體控制邏輯之操作之態樣(例如，藉由修改一暫存器之一值)。例如，在一些實施例中，可修改一或多個暫存器以改變與本文中所描述之處理電路相關聯之值(例如電阻器、電容器、濾波器等等)。在一些實施例中，處理電路14亦可包含諸如一微處理器之一處理器，其執行(例如)儲存於記憶體16中之軟體指令。微處理器可藉由與硬體控制邏輯相互作用來控制MEMS壓電感測器12之操作，且處理自MEMS壓電感測器12接收之信號。微處理器可依一類似方式與其他感測器相互作用。
一壓電PMUT結構可包括一矽晶種層及由一壓電材料(例如PZT)組成之一壓電層。由於其傾向於擴散至其他材料中，所以缺少一緩衝障壁層之一結構內之一壓電層會經歷壓電材料擴散。此擴散引起晶體結構改變，其繼而改動壓電性。
一壓電PMUT結構可包含一障壁層以防止壓電材料擴散。例如，障壁層可由氧化鋁Al2 O3 、TiO2 、SiO2 、Ir、LaNiO3 (LNO)、Si3 N4 、氧化釔穩定化氧化鋯(YSZ)、MgO、TiOx 或ZrO2 構成。儘管新增此障壁層，但壓電層仍可透過一針孔擴散。在另一實例中，由實質上與壓電層重疊之一YSZ材料組成之一障壁層可防止擴散且不受制於針孔。
一壓電PMUT結構可包括藉由一共晶接合來接合在一起之一MEMS層及一CMOS層。將在圖7至圖19中描述用於開發此結構之程序之一詳細解釋。障壁層可防止材料自壓電層潛在地擴散至矽裝置層中或可用作一絕緣障壁以使電連接與CMOS層及各自電極隔離。
圖2展示根據本發明之一實施例之一堆疊SOI結構200。在本發明之一實施例中，MEMS層602之製造開始於堆疊SOI結構200，其可被分成三個區段：第一電極202、壓電層204、第二電極206及SOI層208。結構200包括兩個電極層(第一電極202與第二電極206)之間的一壓電層204，其等駐留於SOI結構200之頂部部分上。第一電極202進一步包括一SRO層212上方之一鉑(Pt)層210。Pt層210可提供PZT結構與晶種層之間的結晶連續性。SRO層212可為一導電氧化物且可充當一擴散障壁以防止自壓電層204擴散至Pt層210中。另外，SRO層212可降低金屬電極擴散至PZT或用於壓電層204中之任何其他壓電模中之可能性。壓電層204可藉由將電能轉換為機械能來用作一轉導膜。第二電極206進一步包括氧化釔穩定化氧化鋯(YSZ)層214、YSZ層214上方之一鉑層216及Pt層216上方之一SRO層218。一晶種層(諸如YSZ層214)歸因於沿一唯一定向之結晶而用作一絕緣緩衝層以導致一完全對準及高品質壓電膜。Pt層210可充當一接地電極，其完成使電流通過PZT層204之一路徑。SRO層218可包括一導電氧化物且可充當一擴散障壁以防止壓電層204中之PZT擴散至第二電極206之Pt層216中。SOI層208進一步包括一矽裝置層220、一埋藏氧化物(BOX)層222及一矽處置層224。可將由絕緣二氧化矽構成之BOX層222沈積於一矽處置層224上方，矽處置層224亦可指稱一支撐層。BOX層222可用作一蝕刻停止層，其用作一障壁以停止進一步蝕刻。接著，在BOX層222上方沈積矽裝置層220以完成SOI層208。
可使用一絕緣體上多晶矽(POI)來代替一SOI來堆疊第一電極202、壓電層204及第二電極206。矽裝置層在PMUT裝置中扮演一被動層角色以在裝置堆疊中產生一中性軸，且可由諸如鍺、二氧化矽、氮化物或氧化鋁之任何其他材料替換。
圖3展示根據本發明之一實施例之具有背面對準標記之一堆疊SOI結構300。可藉由在堆疊SOI結構200上施加背面對準標記來產生堆疊SOI結構300。在一實施例中，堆疊SOI結構200可具有圖案化於晶圓之背面上且圖案化至矽處置層224中之對準標記302。
圖4展示根據本發明之一實施例之具有氧化物沈積及支座圖案化之一堆疊SOI結構400。可藉由在堆疊SOI結構300上沈積及圖案化氧化物支座402來產生堆疊SOI結構400。將氧化物沈積及圖案化至第一電極202上產生與CMOS層604接合(但圖4中未描繪)所需之支座。諸如氧化鋁及氮化矽之其他絕緣層亦可用作支座之材料。
圖5展示根據本發明之一實施例之具有一圖案化頂部電極層之一堆疊SOI結構500。可藉由圖案化堆疊SOI結構400之第一電極202來產生堆疊SOI結構500。可在沈積及圖案化支座402之前或沈積及圖案化支座402之後圖案化第一電極202。
圖6展示根據本發明之一實施例之具有一蝕刻壓電層之一堆疊SOI結構600。可藉由圖案化堆疊SOI結構500之壓電層204來產生堆疊SOI結構600。可使用一硬遮罩或光阻層來圖案化壓電層204。圖案化亦可稱為壓電蝕刻或通路圖案化。
圖7展示根據本發明之一實施例之具有一圖案化絕緣層之一堆疊SOI結構700。可藉由在堆疊SOI結構600上沈積及圖案化一絕緣層702來產生堆疊SOI結構700。包括諸如二氧化矽、氮化矽、氧化鋁、聚醯亞胺或其他潛在材料之一材料之絕緣層702用於消除PZT擴散至第三電極802中且減小裝置204之寄生電容。壓電層204可含有有害材料。例如，包括鉛之一壓電層不僅可擴散至其相鄰電極層中以藉此改動電極層之行為，且亦會固有地危害使用者及環境。絕緣層702用於確保壓電層204中之有害材料與外部環境隔離。絕緣層702亦可減輕或完全消除來自電極層之寄生。若壓電層204由諸如PZT之一壓電層構成，則消除寄生係至關重要的，因為PZT具有一大介電常數。替代地，壓電層可由鉛鎂鈮鐵礦-鈦酸鉛(PMN-PT)或鉛鋅鈮鐵礦-鈦酸鉛(PZN-PT)構成。在PMN-PT中將鎂及鈮鐵礦添加至PZT可增大壓電係數。絕緣層702可經圖案化以敞開MEMS裝置之主動區域用於稍後在用於產生PMUT裝置600之程序中新增之電極接點及通路位置。圖13及圖14中描繪電極接點及通路位置之一實例。可在支座沈積及圖案化之前或支座沈積及圖案化之後沈積絕緣層702。絕緣層亦可指稱一絕緣膜。
圖8展示根據本發明之一實施例之具有一額外頂部電極層之一堆疊SOI結構800。可藉由在堆疊SOI結構700上沈積一第三電極802來產生堆疊SOI結構800。第三電極802可包括鋁、氮化鈦(TiN)或任何其他導電材料。第三電極802用於能夠與CMOS層接觸且在通路位置處與第二電極206接觸。絕緣層702可充當壓電層204與第三電極802之間的一擴散障壁。
圖9展示根據本發明之一實施例之具有一圖案化鍺層之一堆疊SOI結構900。可藉由在堆疊SOI結構800上沈積及圖案化一鍺層902來產生堆疊SOI結構900。鍺層902能夠與CMOS層上之接點共晶接合。替代地，可在第三電極802上方沈積及圖案化錫、矽及銦來代替鍺。可在圖案化額外頂部層802之前即時沈積及圖案化鍺層902，或可延遲沈積直至圖案化第三電極802之後。
圖10展示根據本發明之一實施例之具有一圖案化額外頂部電極層之一堆疊SOI結構1000。可藉由圖案化堆疊SOI結構800之第三電極802來獲得堆疊SOI結構1000。可在圖案化及沈積鍺層902或能夠與CMOS層上之接點共晶接合之其他候選材料層之前圖案化第三電極802。
圖11展示根據本發明之一實施例之具有一淺溝槽及顯露區域之一堆疊SOI結構1100。可藉由在堆疊SOI結構1000之第二電極206中產生一淺溝槽1102來達成堆疊SOI結構1100。淺溝槽1102可用於將PMUT裝置600與相鄰PMUT裝置隔離，因為各PMUT裝置對應於一陣列中之一單元(例如一OLED顯示器中之一像素)。透過一蝕刻程序來產生淺溝槽1102，且蝕刻可延伸至矽裝置層220中。另外，可在堆疊SOI結構1000上產生一顯露區域1104。顯露區域1104可在隨後步驟中暴露CMOS墊。PMUT裝置600可在無淺溝槽1102及/或顯露區域1104之情況下適當運作，因而，淺溝槽1102及顯露區域1104兩者係選用的。
圖12展示根據本發明之一實施例之具有一圖案化凹口之一堆疊SOI結構1200。可藉由將一凹口區域1202圖案化至堆疊SOI結構1100中來產生堆疊SOI結構1200。在一些實施例中，凹口區域1202暴露CMOS墊。在此步驟中，凹口區域1202可延伸至矽處置層224中。
圖13描繪根據本發明之一實施例之MEMS層1302及CMOS層1304的共晶接合。堆疊SOI結構1200 (其亦可指稱一MEMS層1302)係藉由經由MEMS層1302之鍺層902及一CMOS層1304之接點1306之一共晶接合而接合至CMOS層1304。接點1306可係由鋁構成。在一些實施例中，CMOS層1304進一步包括一保護鈍化層，其已被圖案化使得接點1306被暴露用於與MEMS層1302接合。
圖14展示根據本發明之一實施例之一壓電PMUT結構1400。在完成共晶接合之後獲得壓電PMUT結構1400，且圖6中以一抽象細節層次表示壓電PMUT結構1400。接著，可移除處置層224 (儘管圖14中未描繪)以釋放結構。為移除處置層224，一方法係針對處置層224之大部分厚度使用化學機械拋光(CMP)，且使用一乾式蝕刻步驟來移除最終微米。BOX層222可用作一蝕刻停止層以停止進一步蝕刻。MEMS層包括可由二氧化矽構成之一BOX層222。將矽裝置層220沈積於BOX層222上方。將第二電極206沈積於矽裝置層220上方。
在鉑層216上方存在一障壁層218，以防止生長至第二電極206上之材料擴散至矽裝置層220中。將一壓電層204沈積於鉑層216及障壁層218上方(例如圖2中所描繪)。此壓電層204可包括諸如PZT之一壓電材料且係一導電層。經沈積於壓電層204上方之第一電極202包括使電流流動通過第一電極202與第二電極206之間的壓電層204之一路徑之一端。此電流可源自CMOS層1304，且CMOS層1304與MEMS層1302之間之一第三電極802可將電信號自CMOS層1304載送至第一電極202及/或第二電極206。電極層之間的施加電位產生電場以在壓電材料內誘發應變。PMUT陣列中之一些單元可被指定用於自CMOS層1304至第一電極202之信號，而其他單元被指定用於自CMOS層1304至第二電極206之信號。
一障壁層212可存在於鉑層210與壓電層204之間以防止材料自壓電層204擴散至鉑層210中。歸因於壓電層204之導電性質，一障壁層702可存在於壓電層與一第三電極802之間，其提供一絕緣障壁以使導引至或導引自一電極層之電信號免於由另一電極層不當接收。
為適當接合CMOS層1304及MEMS層1302，在第一電極202上方沈積包括諸如二氧化矽、氮化矽或矽之材料之支座402。支座402可提供MEMS層1302與CMOS層1304之間的分離以防止MEMS層1302與CMOS層1304之間的無用接觸。另外，支座402可判定MEMS層1302與CMOS層1304之間的間隙。第三電極802 (其中一障壁層702介於支座402與第三電極802之間)透過沈積及圖案化於MEMS層1302上之鍺層902來與CMOS層1304電接觸。鍺層902能夠與CMOS層1304共晶接合。CMOS層1304可包括一矽層。就鍺層902及包括矽之一CMOS層1304而言，可存在由沈積及圖案化於CMOS層1304上之鋁構成之接點1306。
圖15展示根據本發明之一實施例之具有一介電結構層之一PZT PMUT結構1500。PZT PMUT結構1500可包括一MEMS層1502及一CMOS層1504，其中MEMS層包含介電結構層1506。
在一實施例中，MEMS層1502包括電極1508與1510之間的一壓電層1512及提供來自MEMS層1502之鍺墊1516之一電佈線路徑之一導電互連層1514，鍺墊1516與CMOS層1504之接點1518接合。一絕緣層1520可用作一絕緣層且由二氧化矽、氮化矽、氧化鋁、聚醯亞胺或生長於壓電層1512之頂部上所需之其他潛在材料構成。絕緣層1520可用於防止來自壓電層1512之有害材料(諸如PZT中之鉛)接觸環境或使用者。另外，絕緣層1520可使傳至電極層1508之電信號免於行進至電極層1510，且反之亦然。
圖16展示根據本發明之一實施例之具有一導電結構層1602之一壓電PMUT結構1600。可藉由在沈積介電結構層1506之前及沈積介電結構層1506之後生長包圍導電結構層1602之一絕緣層1604使得絕緣層1604可圍繞介電結構層1506延伸且完全覆蓋介電結構層1506來獲得壓電PMUT結構1600。導電結構層1602可包括絕緣層1604及一介電結構層1506。絕緣層1604防止導電結構層與電極之間的短路。
以上描述包含根據本發明之例示性實施例。此等實例僅供說明且非意在限制。應瞭解，可以不同於本文中明確描述及描繪之形式的形式實施本發明，且一般技術者可依照以下申請專利範圍來實施各種修改、最佳化及變動。
10‧‧‧指紋感測系統 12‧‧‧微機電系統(MEMS)壓電感測器 14‧‧‧處理電路 16‧‧‧記憶體 18‧‧‧額外感測器 200‧‧‧堆疊SOI結構 202‧‧‧第一電極 204‧‧‧壓電層 206‧‧‧第二電極 208‧‧‧SOI層 210‧‧‧鉑(Pt)層 212‧‧‧SRO層/障壁層 214‧‧‧氧化釔穩定化氧化鋯(YSZ)層 216‧‧‧Pt層 218‧‧‧SRO層/障壁層 220‧‧‧矽裝置層 222‧‧‧埋藏氧化物(BOX)層 224‧‧‧矽處置層 300‧‧‧堆疊SOI結構 302‧‧‧對準標記 400‧‧‧堆疊SOI結構 402‧‧‧支座 500‧‧‧堆疊SOI結構 600‧‧‧堆疊SOI結構 700‧‧‧堆疊SOI結構 702‧‧‧絕緣層/障壁層 800‧‧‧堆疊SOI結構 802‧‧‧第三電極 900‧‧‧堆疊SOI結構 902‧‧‧鍺層 1000‧‧‧堆疊SOI結構 1100‧‧‧堆疊SOI結構 1102‧‧‧淺溝槽 1104‧‧‧顯露區域 1200‧‧‧堆疊SOI結構 1202‧‧‧凹口區域 1302‧‧‧微機電系統(MEMS)層 1304‧‧‧CMOS層 1306‧‧‧接點 1400‧‧‧壓電微加工超音波傳感器(PMUT)結構 1500‧‧‧鋯鈦酸鉛(PZT) PMUT結構 1502‧‧‧MEMS層 1504‧‧‧CMOS層 1506‧‧‧介電結構層 1508‧‧‧電極/電極層 1510‧‧‧電極/電極層 1512‧‧‧壓電層 1514‧‧‧導電互連層 1516‧‧‧鍺墊 1518‧‧‧接點 1520‧‧‧絕緣層 1600‧‧‧壓電PMUT結構 1602‧‧‧導電結構層 1604‧‧‧絕緣層
將在考量結合附圖之以下詳細描述之後更加明白本發明之上述及其他特徵、其本質及各種優點，其中：
圖1描繪根據本發明之一些實施例之一例示性指紋感測系統；
圖2展示根據本發明之一實施例之一堆疊SOI結構；
圖3展示根據本發明之一實施例之具有背面對準標記之一堆疊SOI結構；
圖4展示根據本發明之一實施例之具有氧化物沈積及支座圖案化之一堆疊SOI結構；
圖5展示根據本發明之一實施例之具有一圖案化頂部電極層之一堆疊SOI結構；
圖6展示根據本發明之一實施例之具有一蝕刻壓電層之一堆疊SOI結構；
圖7展示根據本發明之一實施例之具有一圖案化絕緣層之一堆疊SOI結構；
圖8展示根據本發明之一實施例之具有一額外頂部電極層之一堆疊SOI結構；
圖9展示根據本發明之一實施例之具有一圖案化鍺層之一堆疊SOI結構；
圖10展示根據本發明之一實施例之具有一圖案化額外頂部電極層之一堆疊SOI結構；
圖11展示根據本發明之一實施例之具有一淺溝槽及顯露區域之一堆疊SOI結構；
圖12展示根據本發明之一實施例之具有一圖案化凹口之一堆疊SOI結構；
圖13描繪根據本發明之一實施例之MEMS層及CMOS層之共晶接合；
圖14展示根據本發明之一實施例之包含一壓電層之一PMUT結構；
圖15展示根據本發明之一實施例之包含一壓電層及一介電結構層之一PMUT結構；及
圖16展示根據本發明之一實施例之包含一壓電層及一導電結構層之一PMUT結構。
202‧‧‧第一電極
204‧‧‧壓電層
206‧‧‧第二電極
220‧‧‧矽裝置層
222‧‧‧埋藏氧化物(BOX)層
402‧‧‧支座
702‧‧‧絕緣層/障壁層
802‧‧‧第三電極
902‧‧‧鍺層
1302‧‧‧微機電系統(MEMS)層
1304‧‧‧CMOS層
1306‧‧‧接點
1400‧‧‧壓電微加工超音波傳感器(PMUT)結構

Claims (19)

  1. 一種壓電微加工超音波傳感器(PMUT)裝置，其包括：一結構層；一電組件層，其平行於該結構層；一第一電極，其位於該結構層與該電組件層之間，其中該第一電極包含平行於該結構層之一第一平面表面；一第二電極，其位於該結構層與該電組件層之間，其中該第二電極包含平行於該第一平面表面之一第二平面表面；一壓電層，其位於該第一平面表面與該第二平面表面之間，其中該壓電層延伸平行於該第一平面表面，其中該壓電層回應於經施加於該第一電極與第二電極之間之一信號而產生一機械回應，且其中該壓電層回應於經施加於該壓電層之一機械應力而產生該第一電極與該第二電極之間之一電信號；及一或多個障壁層，其包含：覆蓋該第一平面表面之一第一障壁層，其防止該壓電層擴散至該第一電極中；及覆蓋該第二平面表面之一第二障壁層，其防止該壓電層擴散至該第二電極中。
  2. 如請求項1之PMUT裝置，其中該第一障壁層或該第二障壁層之至少一者包括三氧化鍶釕(SrRuO3)膜。
  3. 如請求項1之PMUT裝置，其中該第一電極及該第二電極各包括一鉑、鉬或鋁材料。
  4. 如請求項1之PMUT裝置，其中該第一障壁層與該壓電層接觸，且位於該壓電層與該第一電極之間，其中該第二障壁層與該壓電層接觸，且位於該壓電層與該第二電極之間，其中該第一障壁層和該第二障壁層覆蓋該壓電層之一第一部分，及其中該一或多個障壁層進一步包括：至少一額外障壁層，其與該壓電層接觸，其中該至少一額外障壁層覆蓋該壓電層之一第二部分。
  5. 如請求項4之PMUT裝置，其中該第一障壁層、該第二障壁層及該至少一額外障壁層包圍該壓電層。
  6. 如請求項5之PMUT裝置，其中該第一障壁層、該第二障壁層及該至少一額外障壁層完全包圍該壓電層。
  7. 如請求項4之PMUT裝置，其中該第一障壁層及該第二障壁層包括一導電層，且其中該至少一額外障壁層包括一絕緣層。
  8. 如請求項7之PMUT裝置，其中該第一障壁層與該第一電極接觸，且該第二障壁層與該第二電極接觸。
  9. 如請求項7之PMUT裝置，進一步包括來自該電組件層與該第一電極 之一第一電連接件，及該電組件層與該第二電極之間之一第二電連接件，其中該至少一額外障壁層位於該壓電層與該第一電連接件及該第二電連接件之各者之間。
  10. 如請求項9之PMUT裝置，其中該至少一額外障壁層包括：一第一額外障壁層，其與該第一電連接件接觸；及一第二額外障壁層，其與該第二電連接件接觸。
  11. 如請求項4之PMUT裝置，進一步包括與該第一電極及一矽層接觸之一絕緣緩衝層，及與該第二電極接觸之一支座。
  12. 如請求項11之PMUT裝置，其中該第一障壁層防止自該壓電層擴散至該矽層中，且該第二障壁層防止自該壓電層擴散至該支座中。
  13. 如請求項12之PMUT裝置，其中該至少一額外障壁層進一步防止自該壓電層擴散至該矽層中。
  14. 如請求項11之PMUT裝置，其中該第一障壁層及該第一電極與該壓電層及該矽層重疊，且其中該第二障壁層及該第二電極與該壓電層及該支座重疊。
  15. 如請求項1之PMUT裝置，其中該電組件層包括一CMOS層。
  16. 如請求項1之PMUT裝置，其中該壓電層包括鋯鈦酸鉛(PZT)、鉛鎂鈮鐵礦-鈦酸鉛(PMN-PZT)，或鉛鋅鈮鐵礦-鈦酸鉛(PZN-PT)。
  17. 如請求項1之PMUT裝置，其中該一或多個障壁層包括Al2O3、TiO2、SiO2、Ir、LNO、Si3N4、YSZ、MgO、TiOx或ZrO2。
  18. 一種壓電微加工超音波傳感器(PMUT)裝置，其包括：一結構層；一電元件層，其平行於該結構層；一第一電極，其經安置成相鄰於該結構層，且位於該結構層上方，其中該第一電極包含平行於該結構層之一第一平面表面；一第二電極，其經安置成相鄰於該結構層，且位於該結構層上方，其中該第二電極包含平行於該第一平面表面之一第二平面表面；一壓電層，其位於該第一平面表面與延伸並行於該第一平面表面之該第二平面表面之間，其中該壓電層回應於經施加於該第一電極與該第二電極之間之一信號而產生一機械回應，且其中該壓電層回應於經施加於該壓電層之一機械應力而產生該第一電極與該第二電極之間一之電信號；及一或多個障壁層，其包含：覆蓋該第一平面表面之一第一障壁層，其防止該壓電層擴散至該第一電極中；及覆蓋該第二平面表面之一第二障壁層，其防止該壓電層擴散至該第二電極中。
  19. 一種用於製造一壓電微加工超音波傳感器(PMUT)裝置之方法，其包括：提供一結構層；在該結構層上方沈積一第一導電層，其中該第一導電層包含平行於該結構層之一第一平面表面；在該第一導電層上方沈積一第一障壁層；在該第一障壁層上方沈積一壓電層；在該壓電層上方沈積一第二障壁層；在該結構層上方沈積一第二導電層，其中該第二導電層包含平行於該第一平面表面之一第二平面表面；及其中該壓電層延伸平行於該第一平面表面；圖案化該第二導電層；至少部分基於該第二導電層之該圖案化來蝕刻該壓電層；及在該第二導電層、該壓電層及該第一導電層上方沈積一第三障壁層。
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