TWI813104B - 匯流排系統 - Google Patents

匯流排系統 Download PDF

Info

Publication number
TWI813104B
TWI813104B TW110148331A TW110148331A TWI813104B TW I813104 B TWI813104 B TW I813104B TW 110148331 A TW110148331 A TW 110148331A TW 110148331 A TW110148331 A TW 110148331A TW I813104 B TWI813104 B TW I813104B
Authority
TW
Taiwan
Prior art keywords
slave
clock signal
component
bus system
clock
Prior art date
Application number
TW110148331A
Other languages
English (en)
Other versions
TW202326454A (zh
Inventor
邱康富
黃之鴻
張豪揚
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW110148331A priority Critical patent/TWI813104B/zh
Priority to CN202210080393.6A priority patent/CN116340235A/zh
Priority to US17/687,014 priority patent/US11880332B2/en
Publication of TW202326454A publication Critical patent/TW202326454A/zh
Application granted granted Critical
Publication of TWI813104B publication Critical patent/TWI813104B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Information Transfer Systems (AREA)
  • Platform Screen Doors And Railroad Systems (AREA)
  • Control Of Driving Devices And Active Controlling Of Vehicle (AREA)
  • Mechanical Operated Clutches (AREA)
  • Small-Scale Networks (AREA)
  • Bus Control (AREA)

Abstract

本發明提供一種匯流排系統。該匯流排系統包括一主控元件和複數從屬元件。每一該從屬元件具有一接腳。該等從屬元件的該等接腳係經由一控制線而電性連接在一起。一第一從屬元件經由該控制線提供一第一時脈信號至每一第二從屬元件，以使每一該第二從屬元件的一第二時脈信號同步於該第一時脈信號。在該等第二時脈信號同步於該第一時脈信號之後，每一該第二從屬元件在一時脈相移階段調整該第二時脈信號的相位，以使該第二時脈信號與該第一時脈信號具有一相位差。每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是不同的。

Description

匯流排系統
本發明係有關於一種匯流排系統，且特別係有關於一種具有複數從屬元件之匯流排系統。
以往在電腦系統中，晶片組如南橋晶片（south bridge chip）是藉由低接腳數（Low Pin Count，LPC）介面來與其他的電路模組，例如具不同功能的系統單晶片（System-on-a-chip，SoC）相電性連接。透過低接腳數介面連接的這些外接電路模組可分配到不同的獨立位址，南橋晶片可因此以一對多的方式和外接電路模組通訊。然而近年來，部分新提出的匯流排架構，例如增強序列週邊設備介面（Enhanced Serial Peripheral Interface，eSPI）匯流排，僅允許晶片組和外接電路模組間以一對一的機制通訊。
因此，需要一種能排程多個電路模組之匯流排的機制。
本發明提供一種匯流排系統。該匯流排系統包括一主控元件、一增強序列週邊設備介面匯流排以及經由該增強序列週邊設備介面匯流排電性連接於該主控元件的複數從屬元件。每一該從屬元件具有一接腳，以及該等從屬元件的該等接腳係經由一控制線而電性連接在一起。該等從屬元件之一第一從屬元件經由該控制線提供一第一時脈信號至該等從屬元件之每一第二從屬元件，以使每一該第二從屬元件的一第二時脈信號同步於該第一時脈信號。在該等第二時脈信號同步於該第一時脈信號之後，每一該第二從屬元件在一時脈相移階段調整該第二時脈信號的相位，以使該第二時脈信號與該第一時脈信號具有一相位差。每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是不同的。
再者，本發明提供一種匯流排系統。該匯流排系統包括一主控元件、一增強序列週邊設備介面匯流排以及複數從屬元件。該等從屬元件經由該增強序列週邊設備介面匯流排電性連接於該主控元件。每一該從屬元件具有一接腳，以及該等從屬元件的該等接腳係經由一控制線而電性連接在一起。該等從屬元件是透過驅動該控制線來決定是否透過該增強序列週邊設備介面匯流排與該主控元件進行通訊。在該等從屬元件之一第一從屬元件經由該控制線提供一第一時脈信號至該等從屬元件之每一第二從屬元件之後，每一該第二從屬元件控制一第二時脈信號與該第一時脈信號之間具有一相位差。每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是不同的。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
第1圖係顯示根據本發明一些實施例所述之匯流排系統1。匯流排系統1包括主控（master）元件10、匯流排12以及複數從屬（slave）元件14A-14D。在一些實施例中，主控元件10是南橋晶片。在一些實施例中，主控元件10可電性連接於一電腦系統（未顯示）的處理模組20，以便相應於處理模組20的指令而經由匯流排12與從屬元件14A-14D進行資料存取。在一些實施例中，處理模組20可電性連接於電腦系統的記憶體22，以便根據不同應用程式的需求來存取記憶體22。在一些實施例中，匯流排12為增強序列週邊設備介面（Enhanced Serial Peripheral Interface，eSPI）匯流排。主控元件10是經由匯流排12而電性連接於從屬元件14A-14D。此外，主控元件10是以一對一機制與從屬元件14A-14D通訊，而從屬元件14A-14D是根據仲裁機制與主控元件10進行通訊。值得注意的是，從屬元件14A-14D的數量僅是個例子，並非用以限定本發明。
第2圖係顯示根據本發明一些實施例所述之第1圖中匯流排系統1之連接配置圖。在此實施例中，匯流排12包括重置信號線eSPI_RST、晶片選擇（chip select）信號線eSPI_CS、時脈信號eSPI_CLK以及輸入輸出信號線eSPI_IO。主控元件10是藉由晶片選擇信號線eSPI_CS與從屬元件14A-14D以一對一機制來進行通訊。此外，透過仲裁機制，從屬元件14A-14D可經由輸入輸出信號線eSPI_IO與主控元件10進行通訊（例如傳輸資料與指令）。當主控元件10經由匯流排12與從屬元件14A-14D進行通訊時，時脈信號eSPI_CLK可做為參考時脈。
一般來說，根據晶片選擇信號線eSPI_CS的運作機制，主控元件10僅能選擇單一元件進行通訊。然而，藉由使用仲裁機制，於匯流排系統1中單一時間僅由從屬元件14A-14D之一者與主控元件10進行回應。因此，在主控元件10仍以一對一通訊機制運作的情形下，匯流排12可對應一個晶片選擇信號線eSPI_CS而連接從屬元件14A-14D進行通訊，因而可提高匯流排系統1的擴充性。
在第2圖中，從屬元件14A-14D包括位址區段選擇接腳18A-18D、位址進入選擇接腳16A-16D以及警示交握（handshake）接腳Alert_1-Alert_4。從屬元件14A-14D所對應的位址可藉由位址區段選擇接腳18A-18D以及位址進入選擇接腳16A-16D所接收的電壓準位的組合來進行配置，以使從屬元件14A-14D具有互異的位址區段。例如，從屬元件14A與14C的位址區段選擇接腳18A及18C是耦接於接地端GND，以對應於第一位址區段。從屬元件14A與14C的位址進入選擇接腳16A及16C分別耦接於接地端GND以及電源VDD，以分別對應不同的位址進入碼，例如分別對應於第一位址區段的第一位址及第二位址。此外，從屬元件14B與14D的位址區段選擇接腳18B及18D是耦接於電源VDD，以對應於第二位址區段。從屬元件14B與14D的位址進入選擇接腳16B及16D分別耦接於接地端GND以及電源VDD，以分別對應不同的位址進入碼，例如分別對應於第二位址區段的第一位址及第二位址。
從屬元件14A-14D的警示交握接腳Alert_1-Alert_4是彼此電性連接至警示交握控制線ALERT_HAND。在此實施例中，警示交握控制線ALERT_HAND是經由上拉（pull-up）電阻R而電性連接至電源VDD，以使警示交握控制線ALERT_HAND為高電壓位準（例如高邏輯信號“H”）。此外，根據從屬元件14A-14D之個別的時脈信號，從屬元件14A-14D內的排程控制器145A-145D可藉由控制所對應之警示交握接腳Alert_1-Alert_4為低電壓位準（例如低邏輯信號“L”），來驅動警示交握控制線ALERT_HAND，以使警示交握控制線ALERT_HAND為低電壓位準。於是，每一從屬元件14A-14D可藉由控制警示交握控制線ALERT_HAND的電壓位準，來取得主動和主控元件10通訊的權利。警示交握接腳Alert_1-Alert_4為雙向輸入/輸出接腳（bi-directional input/output），且在輸出模式下為汲極開路（open drain）。
在一些實施例中，警示交握控制線ALERT_HAND是經由下拉（pull-down）電阻（未顯示）而電性連接至接地端GND，以使警示交握控制線ALERT_HAND為低電壓位準（例如低邏輯信號“L”）。於是，根據從屬元件14A-14D之個別的時脈信號，從屬元件14A-14D內的排程控制器145A-145D可藉由控制所對應之警示交握接腳Alert_1-Alert_4為高電壓位準（例如高邏輯信號“H”），來驅動警示交握控制線ALERT_HAND，以使警示交握控制線ALERT_HAND為高電壓位準。因此，每一從屬元件14A-14D可藉由控制警示交握控制線ALERT_HAND的電壓位準，來取得主動和主控元件10通訊的權利。
在匯流排系統1中，透過時脈相位調整模組142A-142D，從屬元件14A-14D可分別具有相同週期（相同頻率）且不同相位的時脈信號。因此，從屬元件14A-14D是根據各自的時脈信號來驅動警示交握控制線ALERT_HAND，以便經由匯流排12與主控元件10進行通訊。 為了簡化說明，將省略從屬元件14A-14D內的時脈產生器。
第3圖係顯示根據本發明一些實施例所述之匯流排系統1之時脈相移（clock phase shift）排程控制方法300的流程圖。第3圖之時脈相移排程控制方法可由匯流排系統1中從屬元件14A-14D之排程控制器145A-145D和時脈相位調整模組142B-142D所執行。
首先，當從屬元件14A-14D上電或是被重置（步驟S302）時，排程控制器145A-145D會判斷該從屬元件是否具有與主控元件10進行通訊的最高優先權（步驟S304）。若該從屬元件具有最高優先權，則該從屬元件會驅動警示交握控制線ALERT_HAND，以便通知其他從屬元件進入相位同步需求階段Phase_Sync（步驟S306）。接著，在同步碼階段Sync_Code，具有最高優先權的該從屬元件會透過警示交握控制線ALERT_HAND傳送相位同步碼至其他從屬元件（步驟S308）。反之，若該從屬元件不具有最高優先權，則該從屬元件會在同步碼階段Sync_Code接收來自警示交握控制線ALERT_HAND的相位同步碼（步驟S310）。接著，在時脈相位同步階段ClockPhase_Sync，具有最高優先權的該從屬元件會透過警示交握控制線ALERT_HAND傳送自己的時脈信號至其他從屬元件（步驟S312）。同時地，根據來自警示交握控制線ALERT_HAND的時脈信號，其他從屬元件會將自己的時脈信號與所接受的時脈信號進行同步。接著，從屬元件14A-14D會進入時脈相位同步結束階段ClockPhase_SyncEnd（步驟S314）。
接著，判斷全部從屬元件14A-14D是否完成時脈相位同步的操作（步驟S316）。若有從屬元件未完成相位同步的操作，則該從屬元件會驅動警示交握控制線ALERT_HAND（步驟S318），以便通知其他從屬元件。接著，時脈相移排程控制方法300的流程會回到步驟S304，直到全部從屬元件完成時脈相位同步的操作。在一些實施例中，若有從屬元件未完成相位同步的操作，則脈相移排程控制方法300的流程會回到步驟S306、S308或S312。
第4圖係顯示從屬元件14A-14D之時脈信號clk1-clk4以及警示交握控制線ALERT_HAND的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中時脈相移操作未成功的狀態。此外，第4圖所顯示之時脈信號clk1-clk4與警示交握控制線ALERT_HAND的波形僅是個例子，並非用以限定本發明。
在第4圖中，假設從屬元件14A是具有與主控元件10進行通訊的最高優先權。在一些實施例中，對從屬元件而言，與主控元件10進行通訊的優先順序是透過位址區段選擇接腳18A-18D、位址進入選擇接腳16A-16D或是暫存器所設定。
在時間點t1，相應於中斷需求P_REQ，從屬元件14A的排程控制器145A會驅動警示交握控制線ALERT_HAND（例如控制警示交握控制線ALERT_HAND由高電壓位準改變為低電壓位準），以便通知從屬元件14B-14D進入相位同步需求階段Phase_Sync（步驟S306）。值得注意的是，警示交握控制線ALERT_HAND在相位同步需求階段Phase_Sync中被驅動之時脈週期的數量僅作為例子，並非用以限定本發明。
在時間點t2，排程控制器145A會在同步碼階段Sync_Code控制警示交握控制線ALERT_HAND傳送相位同步碼“01010”至從屬元件14B-14D（步驟S308）。值得注意的是，由於此時從屬元件14A-14D的時脈信號仍未同步（例如從屬元件14D的時脈信號clk4的相位相同於從屬元件14A的時脈信號clk1，而從屬元件14B和14C的時脈信號clk2和clk3的相位不同於從屬元件14A的時脈信號clk1），所以相位同步碼的每一位元需要被傳送並維持時脈信號clk1的兩個時脈週期，以確保每一從屬元件都可以接收到相位同步碼“01010”。值得注意的是，相位同步碼“01010”的位元數以及資料值僅作為例子，並非用以限定本發明。在一些實施例中，相位同步碼的位元數可以由從屬元件的數量所決定。例如，當從屬元件的數量增加時，相位同步碼的位元數也會增加。
在時間點t3，排程控制器145A會在時脈相位同步階段ClockPhase_Sync透過警示交握控制線ALERT_HAND傳送時脈信號clk1至從屬元件14B-14D。於是，從屬元件14B-14D的時脈相位調整模組142B-142D會以時脈信號clk1作為依據，來調整自己的時脈信號，以使自己的時脈信號能同步於警示交握控制線ALERT_HAND上的時脈信號clk1。
在一些實施例中，從屬元件14A-14D可根據特定條件來重新執行同步的操作，以重新對時脈信號clk1-clk4進行同步和相移，以便避免電壓與溫度等因素造成時脈信號的偏移而影響匯流排系統1的運作。
在一些實施例中，從屬元件14A-14D是以匯流排12的時脈信號eSPI_CLK作為依據，來調整時脈信號clk1-clk4。例如在匯流排系統1開機之後，只有最高優先權的從屬元件14A可以透過匯流排12與主控元件10進行通訊。此時，每一從屬元件可以使用時脈信號eSPI_CLK來進行同步，以達到持續進行同步的效果，因此可避免電壓與溫度浮動等因素造成的時脈信號的偏移。在此實施例中，每一從屬元件的時脈信號的頻率會相同於時脈信號eSPI_CLK。
在時間點t4，從屬元件14A-14D會進入時脈相位同步結束階段ClockPhase_SyncEnd。由於從屬元件14B尚未完成時脈相位同步的操作，所以從屬元件14B的排程控制器145B會驅動警示交握控制線ALERT_HAND（例如控制警示交握控制線ALERT_HAND由高電壓位準改變為低電壓位準），以便通知從屬元件14A、14C和14D同步操作尚未完成。如先前所描述，由於此時從屬元件14A-14D的時脈信號仍未同步，所以排程控制器145B需要將警示交握控制線ALERT_HAND驅動時脈信號clk2的兩個時脈週期，以確保從屬元件14A、14C和14D能得知有其他從屬元件未完成相位同步。於是，在時間點t5，時脈相位同步結束階段ClockPhase_SyncEnd會結束，而從屬元件14A-14D會重新執行相位同步的操作，直到完成時脈相位同步的操作。
參考回第3圖，在步驟S316中，若從屬元件14A-14D完成時脈相位同步的操作，則除了具有最高優先權的從屬元件之外，每一從屬元件會在時脈相移階段ClockPhase_Shift根據預先設定的相位值將自己的時脈信號調整到所對應的相位（步驟S320）。
在時脈相移階段ClockPhase_Shift（步驟S320）之後，全部從屬元件會完成時脈信號的相位同步操作與相移操作。於是，全部的從屬元件會分別具有相同頻率且不同相位的時脈信號。接著，這些從屬元件會根據個別的時脈信號執行排序操作S330，以便與主控元件10進行通訊。
在排序操作S330的待機等待階段IdleWait（步驟S332）中，每一從屬元件14A-14D的排程控制器145A-145D會控制所對應之警示交握接腳Alert_1-Alert_4為輸入模式，以便監看警示交握控制線ALERT_HAND是否被任一從屬元件14A-14D所驅動，例如警示交握控制線ALERT_HAND由高電壓位準改變為低電壓位準。
第5圖係顯示從屬元件14A-14D之時脈信號clk1-clk4以及警示交握控制線ALERT_HAND的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中時脈相移操作成功的狀態。第5圖的相位同步需求階段Phase_Sync、同步碼階段Sync_Code以及時脈相位同步階段ClockPhase_Sync是相同於第4圖。此外，第5圖所顯示之時脈信號clk1-clk4與警示交握控制線ALERT_HAND的波形僅是個例子，並非用以限定本發明。
在時間點t6，從屬元件14A-14D會進入時脈相位同步結束階段ClockPhase_SyncEnd。由於從屬元件14B-14D已完成時脈相位同步的操作，所以從屬元件14B-14D不會驅動警示交握控制線ALERT_HAND。此外，在時脈相位同步結束階段ClockPhase_SyncEnd，從屬元件14B-14D的時脈信號clk2-clk4會同步於從屬元件14A的時脈信號clk1。接著，在時間點t7，從屬元件14A-14D會進入時脈相移階段ClockPhase_Shift。在時脈相移階段ClockPhase_Shift中，從屬元件14A-14D會根據各自的優先權順序而對時脈信號進行相移。在此實施例中，欲與主控元件10進行通訊時（例如在待機等待階段IdleWait），從屬元件14A具有第一優先權（即最高優先權）、從屬元件14B具有第二優先權、從屬元件14C具有第三優先權和從屬元件14D具有第四優先權（即最低優先權）。此外，在此實施例中，由第一優先權的從屬元件至第四優先權的從屬元件會分別相移0°、90°、180°、270°，如時間點t7、t8、t9和t10所顯示。具體而言，從屬元件14A的時脈信號clk1與從屬元件14B的時脈信號clk2之間的相位差為90°（即特定相位差）、從屬元件14A的時脈信號clk1與從屬元件14C的時脈信號clk3之間的相位差為180°（即特定相位差的兩倍）以及從屬元件14A的時脈信號clk1與從屬元件14D的時脈信號clk4之間的相位差為270°（即特定相位差的三倍）。在此實施例中，特定相位差是由從屬元件14A-14D的數量所決定，例如360°/4=90°。換言之，從屬元件14B-14D的時脈相位調整模組142B-142D會根據時脈信號clk1來調整各自時脈信號的相位。此外，時脈信號clk2-clk4與時脈信號clk1之間的相位差是特定相位差的整數倍。在從屬元件14B-14D中，時脈信號clk2與時脈信號clk1之間具有最小相位差，而時脈信號clk4與時脈信號clk1之間具有最大相位差。換言之，在從屬元件14B-14D中，從屬元件14B的優先權最高，而從屬元件14D的優先權最低。接著，在時間點t11，會從時脈相移階段ClockPhase_Shift進入排序操作S330的待機等待階段IdleWait。
參考回第3圖的排序操作S330，在待機等待階段IdleWait（步驟S332）之後，每一從屬元件可決定是否需要發出中斷需求REQ來要求與主控元件10透過匯流排12進行通訊（步驟S334）。若不需要與主控元件10進行通訊，則該從屬元件會回到待機等待階段IdleWait。若需要與主控元件10進行通訊（例如eSPI通訊），則該從屬元件會根據其時脈信號來驅動警示交握控制線ALERT_HAND，以通知其他從屬元件（步驟S336），直到通訊完成（步驟S338）。在待機等待階段IdleWait，具有較高優先權的從屬元件可以越早驅動警示交握控制線ALERT_HAND。因此，具有較低優先權的從屬元件偵測到警示交握控制線ALERT_HAND被驅動之後，則不會控制所對應之警示交握接腳來驅動警示交握控制線ALERT_HAND。一旦完成與主控元件10的通訊之後，具有較高優先權的從屬元件則會停止驅動警示交握控制線ALERT_HAND。同時地，若有其他從屬元件有中斷需求REQ，則該從屬元件可根據自己的時脈信號來驅動警示交握控制線ALERT_HAND。接著，當偵測到警示交握控制線ALERT_HAND沒有被驅動之後，全部從屬元件會回到待機等待階段IdleWait（步驟S332）。
第6圖係顯示從屬元件14A-14D之時脈信號clk1-clk4以及警示交握控制線ALERT_HAND的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中的排序操作S330。此外，第6圖所顯示之時脈信號clk1-clk4與警示交握控制線ALERT_HAND的波形僅是個例子，並非用以限定本發明。
如先前所描述，在時間點t11，從屬元件14A-14D會進入待機等待階段IdleWait。
在此實施例中，從屬元件14A-14C需要與主控元件10進行通訊。因此，應於中斷需求REQ，從屬元件14A-14C會根據各自的時脈信號clk1-clk3而要求與主控元件10透過匯流排12進行通訊。
在時間點t12，由於從屬元件14A具有最高的優先權，所以從屬元件14A會相應於中斷需求REQ1來驅動警示交握控制線ALERT_HAND，以便透過匯流排12來與主控元件10進行通訊。然後，從屬元件14B和14C會偵測到警示交握控制線ALERT_HAND被驅動。因此，從屬元件14B和14C不會在時間點t13和t14來驅動警示交握控制線ALERT_HAND。在完成與主控元件的通訊之後，從屬元件14A會在時間點t15停止驅動警示交握控制線ALERT_HAND。
在從屬元件14A停止驅動警示交握控制線ALERT_HAND之後，從屬元件14B-14D會偵測到警示交握控制線ALERT_HAND未被驅動。接著，在時間點t16，從屬元件14B會相應於中斷需求REQ2來驅動警示交握控制線ALERT_HAND，以便透過匯流排12來與主控元件10進行通訊。由於警示交握控制線ALERT_HAND被驅動，所以從屬元件14C不會在時間點t17來驅動警示交握控制線ALERT_HAND。此外，值得注意的是，因為具有最高優先權的從屬元件14A在時脈信號clk1的週期CY1中已經過了可以驅動警示交握控制線ALERT_HAND的相位，因此只有其他具有較低優先權的從屬元件14B-14D可以偵測到警示交握控制線ALERT_HAND未被驅動。所以，具有較低優先權的從屬元件14B-14D可以提出中斷需求REQ。具體而言，當同時有多個從屬元件需要透過匯流排12與主控元件10進行通訊時，透過使用具有不同相位的時脈信號，可以避免匯流排12會一直被具有較高優先權的從屬元件所使用，從而影響到其他具有較低優先權的從屬元件與主控元件10進行通訊的使用權。換言之，從屬元件14A會偵測到警示交握控制線ALERT_HAND被驅動，所以不會在時間點t18來驅動警示交握控制線ALERT_HAND。
在完成與主控元件10的通訊之後，從屬元件14B會在時間點t19停止驅動警示交握控制線ALERT_HAND。在從屬元件14B停止驅動警示交握控制線ALERT_HAND之後，從屬元件14C會在時間點t20相應於中斷需求REQ3來驅動警示交握控制線ALERT_HAND，以便透過匯流排12來與主控元件10進行通訊。相似地，因為具有最高優先權的從屬元件14A在時脈信號clk1的週期CY2中已經過了可以驅動警示交握控制線ALERT_HAND的相位，即從屬元件14A會偵測到警示交握控制線ALERT_HAND被驅動，所以不會在時間點t21來驅動警示交握控制線ALERT_HAND。
在完成與主控元件10的通訊之後，從屬元件14C會在時間點t22停止驅動警示交握控制線ALERT_HAND。由於從屬元件14D在時脈信號clk1的週期CY3中沒有驅動警示交握控制線ALERT_HAND，所以從屬元件14A可以在時間點t23驅動警示交握控制線ALERT_HAND，以便與主控元件10進行通訊。接著，在完成與主控元件10的通訊之後，從屬元件14A會停止驅動警示交握控制線ALERT_HAND。若無其他從屬元件繼續驅動警示交握控制線ALERT_HAND，則從屬元件14A-14D會進入待機等待階段IdleWait。
在本發明實施例中，在不需要增加額外接腳的情況下，可使用警示交握控制線ALERT_HAND來進行時脈相位同步與時脈相移的操作，以排程各從屬元件使用匯流排12與主控元件10進行通訊的優先權。此外，透過調整各從屬元件的時脈信號的相位差，可以將驅動警示交握控制線ALERT_HAND的權力先讓給優先權較低的從屬元件。於是，可以避免具有較高優先權的從屬元件一直佔用匯流排12與主控元件10進行通訊。此外，相較於需要依照優先順序驅動警示交握控制線ALERT_HAND的傳統匯流排系統，在本發明實施例中，有中斷需求的從屬元件可以在偵測到警示交握控制線ALERT_HAND未被驅動之後的時脈信號的同一週期（例如週期CY1、CY2和CY3）內就驅動警示交握控制線ALERT_HAND，因此可以提升與主控元件進行通訊的效率。使得匯流排系統1對於緊急事件，可以有更快的反應速度與更靈活的應對政策。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1:匯流排系統 10:主控元件 12:匯流排 14A-14D:從屬元件 142A-142D:時脈相位調整模組 145A-145D:排程控制器 16A-16D:位址進入選擇接腳 18A-18D:位址區段選擇接腳 20:處理模組 22:記憶體 Alert_1-Alert_4:警示交握接腳 ALERT_HAND～警示交握控制線； clk1-clk4:時脈信號 eSPI_CS:晶片選擇信號線 eSPI_CLK:時脈信號 eSPI_IO:輸入輸出信號線 eSPI_RST:重置信號線 GND:接地端 R:上拉電阻 S302-S338～步驟 VDD:電源
第1圖係顯示根據本發明一些實施例所述之匯流排系統。 第2圖係顯示根據本發明一些實施例所述之第1圖中匯流排系統之連接配置圖。 第3圖係顯示根據本發明一些實施例所述之匯流排系統之時脈相移（clock phase shift）排程控制方法的流程圖。 第4圖係顯示從屬元件之時脈信號以及警示交握控制線的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中時脈相移操作未成功的狀態。 第5圖係顯示從屬元件之時脈信號以及警示交握控制線的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中時脈相移操作成功的狀態。 第6圖係顯示從屬元件之時脈信號以及警示交握控制線的示範信號波形圖，用以說明第3圖之時脈相移排程控制方法中的排序操作。
1:匯流排系統 10:主控元件 12:匯流排 14A-14D:從屬元件 20:處理模組 22:記憶體

Claims (20)

  1. 一種匯流排系統，包括： 一主控元件； 一增強序列週邊設備介面匯流排；以及 複數從屬元件，經由該增強序列週邊設備介面匯流排電性連接於該主控元件； 其中每一該從屬元件具有一接腳，以及該等從屬元件的該等接腳係經由一控制線而電性連接在一起； 其中該等從屬元件之一第一從屬元件經由該控制線提供一第一時脈信號至該等從屬元件之每一第二從屬元件，以使每一該第二從屬元件的一第二時脈信號同步於該第一時脈信號； 其中在該等第二時脈信號同步於該第一時脈信號之後，每一該第二從屬元件在一時脈相移階段調整該第二時脈信號的相位，以使該第二時脈信號與該第一時脈信號具有一相位差； 其中每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是不同的。
  2. 如請求項1之匯流排系統，其中每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是一特定相位差的整數倍。
  3. 如請求項2之匯流排系統，其中該特定相位差是由該等從屬元件的數量所決定。
  4. 如請求項1之匯流排系統，其中該等從屬元件是透過驅動該控制線來決定是否透過該增強序列週邊設備介面匯流排與該主控元件進行通訊。
  5. 如請求項4之匯流排系統，其中在一待機等待階段；該第一從屬元件在該等從屬元件中是具有與該主控元件進行通訊的最高優先權。
  6. 如請求項5之匯流排系統，其中在該待機等待階段；該等第二從屬元件與該主控元件進行通訊的優先權是由該等第二時脈信號與該第一時脈信號之間的該等相位差所決定。
  7. 如請求項6之匯流排系統，其中在該待機等待階段；在該等第二從屬元件中，具有與該主控元件進行通訊的最高優先權的該第二從屬元件之該第二時脈信號與該第一時脈信號之間的該相位差是最小的。
  8. 如請求項6之匯流排系統，其中在該等第二從屬元件中，具有與該主控元件進行通訊的最低優先權的該第二從屬元件之該第二時脈信號與該第一時脈信號之間的該相位差是最大的。
  9. 如請求項1之匯流排系統，其中在該第一從屬元件經由該控制線提供該第一時脈信號至該等第二從屬元件之前，該第一從屬元件更經由該控制線提供一相位同步碼至該等第二從屬元件，其中該相位同步碼具有複數位元。
  10. 一種匯流排系統，包括： 一主控元件； 一增強序列週邊設備介面匯流排；以及 複數從屬元件，經由該增強序列週邊設備介面匯流排電性連接於該主控元件； 其中每一該從屬元件具有一接腳，以及該等從屬元件的該等接腳係經由一控制線而電性連接在一起； 其中該等從屬元件是透過驅動該控制線來決定是否透過該增強序列週邊設備介面匯流排與該主控元件進行通訊； 其中在該等從屬元件之一第一從屬元件經由該控制線提供一第一時脈信號至該等從屬元件之每一第二從屬元件之後，每一該第二從屬元件控制一第二時脈信號與該第一時脈信號之間具有一相位差； 其中每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是不同的。
  11. 如請求項10之匯流排系統，其中該第一從屬元件是根據該第一時脈信號來驅動該控制線，以便透過該增強序列週邊設備介面匯流排與該主控元件進行通訊。
  12. 如請求項10之匯流排系統，其中該等第二從屬元件是分別根據具有不同相位差的該等第二時脈信號來驅動該控制線，以便透過該增強序列週邊設備介面匯流排與該主控元件進行通訊。
  13. 如請求項10之匯流排系統，其中該第一從屬元件經由該控制線提供該第一時脈信號至每一該第二從屬元件，以使每一該第二從屬元件的該第二時脈信號同步於該第一時脈信號。
  14. 如請求項13之匯流排系統，在每一該第二時脈信號同步於該第一時脈信號之後，每一該第二從屬元件在一時脈相移階段調整該第二時脈信號的相位，以使該第二時脈信號與該第一時脈信號之間具有該相位差。
  15. 如請求項10之匯流排系統，其中每一該第二從屬元件的該第二時脈信號與該第一時脈信號之間的該相位差是一特定相位差的整數倍。
  16. 如請求項15之匯流排系統，其中該特定相位差是由該等從屬元件的數量所決定。
  17. 如請求項10之匯流排系統，其中在一待機等待階段，該第一從屬元件在該等從屬元件中具有與該主控元件進行通訊的最高優先權。
  18. 如請求項17之匯流排系統，其中在該待機等待階段，該等第二從屬元件與該主控元件進行通訊的優先權是由該等第二時脈信號與該第一時脈信號之間的該等相位差所決定。
  19. 如請求項18之匯流排系統，其中在該待機等待階段，在該等第二從屬元件中，具有與該主控元件進行通訊的最高優先權的該第二從屬元件之該第二時脈信號與該第一時脈信號之間的該相位差是最小的。
  20. 如請求項18之匯流排系統，其中在該等第二從屬元件中，具有與該主控元件進行通訊的最低優先權的該第二從屬元件之該第二時脈信號與該第一時脈信號之間的該相位差是最大的。
TW110148331A 2021-12-23 2021-12-23 匯流排系統 TWI813104B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW110148331A TWI813104B (zh) 2021-12-23 2021-12-23 匯流排系統
CN202210080393.6A CN116340235A (zh) 2021-12-23 2022-01-24 总线系统
US17/687,014 US11880332B2 (en) 2021-12-23 2022-03-04 Bus system with controllable communication priority

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110148331A TWI813104B (zh) 2021-12-23 2021-12-23 匯流排系統

Publications (2)

Publication Number Publication Date
TW202326454A TW202326454A (zh) 2023-07-01
TWI813104B true TWI813104B (zh) 2023-08-21

Family

ID=86877870

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110148331A TWI813104B (zh) 2021-12-23 2021-12-23 匯流排系統

Country Status (3)

Country Link
US (1) US11880332B2 (zh)
CN (1) CN116340235A (zh)
TW (1) TWI813104B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160192360A1 (en) * 2014-12-31 2016-06-30 Samsung Electronics Co., Ltd. Method and Apparatus for Processing Signal in a Mobile Device
US20210081341A1 (en) * 2019-09-12 2021-03-18 Nuvoton Technology Corporation Integrated circuit, bus system and scheduling method
US20210138232A1 (en) * 2018-08-14 2021-05-13 Neurotrigger Ltd. Method and apparatus for transcutaneous facial nerve stimulation and applications thereof
TW202143651A (zh) * 2020-05-14 2021-11-16 南韓商三星電子股份有限公司 多相位時脈產生器以及包括其的記憶體裝置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671638B (zh) * 2018-05-24 2019-09-11 新唐科技股份有限公司 匯流排系統

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160192360A1 (en) * 2014-12-31 2016-06-30 Samsung Electronics Co., Ltd. Method and Apparatus for Processing Signal in a Mobile Device
US20210138232A1 (en) * 2018-08-14 2021-05-13 Neurotrigger Ltd. Method and apparatus for transcutaneous facial nerve stimulation and applications thereof
US20210081341A1 (en) * 2019-09-12 2021-03-18 Nuvoton Technology Corporation Integrated circuit, bus system and scheduling method
TW202143651A (zh) * 2020-05-14 2021-11-16 南韓商三星電子股份有限公司 多相位時脈產生器以及包括其的記憶體裝置

Also Published As

Publication number Publication date
CN116340235A (zh) 2023-06-27
US20230205725A1 (en) 2023-06-29
TW202326454A (zh) 2023-07-01
US11880332B2 (en) 2024-01-23

Similar Documents

Publication Publication Date Title
US10936524B2 (en) Bus system with slave devices
US9274997B2 (en) Point-to-point serial peripheral interface for data communication between devices configured in a daisy-chain
TWI706257B (zh) 匯流排系統
EP3254203B1 (en) Receive clock calibration for a serial bus
US8631179B1 (en) System and method for automatically assigning bus addresses to slave devices
US20120072629A1 (en) Communication system, master device and slave device, and communication method
CN102339267A (zh) I2c地址转换
KR20040077728A (ko) 시스템 및 버스 제어기 및 통신 방법
US11321258B2 (en) Integrated circuit, bus system and scheduling method
CN117215977B (zh) 一种i3c集线器及中断仲裁数字实现方法
TWI813104B (zh) 匯流排系統
US11907155B2 (en) Bus system connecting slave devices with single-wire data access communication
TWI836871B (zh) 匯流排系統
US6868457B2 (en) Direct memory access controller, direct memory access device, and request device
KR20100135642A (ko) 타이밍 제어기, 이를 이용하여 데이터를 송수신하는 장치
TW202431108A (zh) 匯流排系統
US20210297283A1 (en) Master slave communication system capable of reducing manufacturing cost, electronic device, control method for master slave communication system, and control method for electronic device
US6738830B2 (en) Universal controller expansion module system, method and apparatus
TWI776180B (zh) 電子系統
JPH11250008A (ja) シリアルｉ／ｏ回路
JP2005100015A (ja) シリアルデバイス回路
JP2001195356A (ja) 通信制御回路
JP2000330935A (ja) ウェイト制御回路