TWI811732B - 控制可連接至一主機之介面系統之方法 - Google Patents

控制可連接至一主機之介面系統之方法 Download PDF

Info

Publication number
TWI811732B
TWI811732B TW110125446A TW110125446A TWI811732B TW I811732 B TWI811732 B TW I811732B TW 110125446 A TW110125446 A TW 110125446A TW 110125446 A TW110125446 A TW 110125446A TW I811732 B TWI811732 B TW I811732B
Authority
TW
Taiwan
Prior art keywords
state
clock
host
data
clock generator
Prior art date
Application number
TW110125446A
Other languages
English (en)
Other versions
TW202217586A (zh
Inventor
斎藤利忠
藤本曜久
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202217586A publication Critical patent/TW202217586A/zh
Application granted granted Critical
Publication of TWI811732B publication Critical patent/TWI811732B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Power Sources (AREA)
  • Information Transfer Systems (AREA)
  • Selective Calling Equipment (AREA)

Abstract

根據一實施例，一介面系統包含一接收器、一第一時脈產生器、一第二時脈產生器及一取樣電路。該接收器經組態以接收來自一主機之一第一時脈及串列資料。該第一時脈產生器包含一第一電壓控制振盪器(VCO)，且其經組態以基於該第一時脈產生一第二時脈。該第二時脈產生器包含一第二電壓控制振盪器(VCO)，且其經組態以基於該串列資料產生一第三時脈。該取樣電路經組態以基於第三時脈及串列資料取樣接收資料。

Description

控制可連接至一主機之介面系統之方法
文中所描述之實施例大體上係關於一種介面系統。
UHS-II/-III用作(例如)記憶體卡之主機介面標準，且UHS-II/-III藉由一差動串列耦合來使一高速傳輸介面標準化。另一方面，記憶體卡係可移除裝置，且一記憶體卡與一主機之間的電連接係藉由該記憶體卡之一電極與一套筒之一電極之一實體接觸來保證。
10:主機
11:控制器
12:裝置介面
20:裝置
21:控制器
22:主機介面
23:接收器
23':接收器
24:鎖相迴路(PLL)電路
25:時脈資料恢復(CDR)電路
26:取樣電路
27:傳輸器
27':傳輸器
30:參考時脈傳輸線
31:資料傳輸線
32:資料傳輸線
33:隨機存取記憶體(RAM)
34:匯流排
35:非揮發性記憶體
36:匯流排
231:差動放大器
232:差動放大器
241:相位比較器
242:充電泵電路
243:迴路過濾器
244:電壓控制振盪器(VCO)
245:分頻器
246:操作控制單元
247:控制電壓記憶體單元
247a:計數暫存器
247b:數位類比轉換器(DAC)
247c:差動放大器(比較器)
251:相位比較器
252:充電泵電路
253:迴路過濾器
254:電壓控制振盪器(VCO)
255:操作控制單元
A,B,C,D,A',D':路徑
CLK0:內部時脈
CLK1:內部時脈
D0:串列資料
D1:串列資料
DIN:接收資料
DOUT:傳輸資料
EIDL:非作用狀態
FCLK:反饋時脈
GO_DS:命令
OS:操作系統
PKT:傳輸/接收資料(封包資料)
QR:旗標
RCLK:參考時脈
RCLK_Active:作用狀態
REG.0:暫存器
REG.1:暫存器
S_active:作用狀態
S_d0:待用狀態
S_d1:待用狀態
S_link:鏈路檢查狀態
SW:切換元件
V0:控制電壓
V1:控制電壓
VC_0:初始控制電壓(數位值)
Vss:接地電壓
X:區域
Y:區域
φ0:控制信號
φ1:控制信號
△0:較小變動
△1:較大變動
圖1係展示一介面系統之一實例之一圖。
圖2係展示一主機介面之一實例之一圖。
圖3係展示一PLL電路及一CDR電路之一實例之一圖。
圖4A係展示一控制電壓記憶體單元之一實例之一圖。
圖4B係展示更新一VCO之一初始控制電壓之一實例之一視圖。
圖5係展示PLL電路之特性之一視圖。
圖6係展示一CDR電路之特性之一視圖。
圖7係展示一裝置之一狀態轉變之一視圖。
圖8係展示自一重設狀態轉變至一作用狀態之一實例的一視圖。
圖9係展示當狀態自一待用狀態轉變至一作用狀態之一恢復模式之一實例的一視圖。
圖10A係展示自一作用狀態轉變至一待用狀態之一實例的一視圖。
圖10B係展示自一作用狀態轉變至一待用狀態之一實例的一視圖。
圖11係展示電源管理與恢復模式之間的一關係之一實例之一視圖。
圖12係展示在模式M0中恢復至一作用狀態之一實例之一視圖。
圖13係展示在模式M1中恢復至一作用狀態之一實例之一視圖。
圖14係展示在模式M2中恢復至一作用狀態之一實例之一視圖。
圖15係展示應用於一記憶體卡系統之一實例之一圖。
本申請案係基於且主張2016年10月20日申請之日本專利申請案第2016-206337號之優先權權利，該案之全部內容以引用方式併入本文中。
下文將參考隨附圖式描述各種實施例。
一般而言，根據一實施例，可與一主機連接之一介面系統包括一接收器、一第一時脈產生器、一第二時脈產生器、一取樣電路及一控制器。該接收器經組態以接收來自該主機之一第一時脈及串列資料。該第一時脈產生器包含一第一電壓控制振盪器(VCO)，且其經組態以基於該第一時脈產生一第二時脈。該第二時脈產生器包含一第二電壓控制振盪器(VCO)，且其經組態以基於該串列資料產生一第三時脈。該取樣電路經組態以基於第三時脈及串列資料取樣接收資料。該控制器經組態以控制其中該第一時脈產生器及該第二時脈產生器處於一操作狀態之一第一狀態及其中該第一時脈產生器及該第二時脈產生器處於一非操作狀態之一第二狀態。在第一 狀態中，該第一時脈及串列資料經供應至該接收器，且在第二狀態中，其等未經供應至該接收器。該控制器經進一步組態以在一第一恢復模式中，在確認自第二狀態轉變至第一狀態之後的一特定時間段之後，開始取樣接收資料或將傳輸資料傳輸至主機，且不將指示建立第二時脈及第三時脈之同步的一回應傳輸至主機。
(實施例)
圖1展示一介面系統之一實例。
一主機10包含一控制器11，及由控制器11控制之一裝置介面12。一裝置20包含一控制器21，及由控制器21控制之一主機介面22。
裝置20係諸如一記憶體卡之一可移除裝置。由於裝置20係一可移除裝置，因此主機10與裝置20之間的電連接係藉由一實體接觸來保證。因此，裝置20不適合於高頻傳輸，且主機10與裝置20之間的接觸狀態趨於不穩定。
因此，(例如)在作為介面標準之UHS-II/-III標準中，裝置介面12及主機介面22包含參考時脈傳輸線30及資料傳輸線31及32。傳輸線30、31及32之各者包含用於傳輸差動信號之信號線對(信道+及信道-)。
接著，與透過資料傳輸線31及32傳送串列資料D0及D1並行，主機10透過參考時脈傳輸線30將一參考時脈RCLK供應至裝置20。參考時脈RCLK係一低速(低頻)時脈，且裝置20產生一高頻內部時脈以基於參考時脈RCLK執行高速資料傳輸及接收。
如上文所解釋，在UHS-II/-III標準中，裝置20基於參考時脈RCLK產生內部時脈，且因此減小電磁干擾(EMI)，且傳輸/接收資料之資料傳送可係高效的。
然而，(例如)在UHS-II標準中，參考時脈RCLK之頻率經界定為資料傳輸速率(頻率)之1/15或1/30，且在UHS-III標準中，參考時脈RCLK之頻率經界定為資料傳輸速率之1/60或1/120。
因此，(例如)當將裝置20自一重設狀態或一待用狀態經改變至一作用狀態時，若內部時脈係基於此一低頻參考時脈RCLK產生，則在接收參考時脈RCLK之後穩定內部時脈之頻率所需要之一時間(即，在接收參考時脈RCLK之後直至鎖定一鎖相迴路(PLL)電路之輸出頻率所需要之一時間)變長，且該時間無法穩定(大幅變動)。
應注意，裝置20之重設狀態係其中裝置20自主機10實體地斷開之一狀態，即，其中一記憶體卡自一套筒取出之一狀態。
此外，裝置20之待用狀態係其中裝置20經實體連接至主機10之一狀態(即，其中一記憶體卡經插入至一套筒中之一狀態)，同時裝置20進入一省電模式(其中傳輸/接收資料之資料傳送不可行之一狀態)。
此外，裝置20之作用狀態係其中裝置20經實體連接至主機10之一狀態(即，其中一記憶體卡經插入至一套筒之一狀態)，且裝置20進入一正常操作模式(其中傳輸/接收資料之資料傳送可行之一狀態)。
在該情況中，為在主機10與裝置20之間開始傳輸/接收資料之資料傳送，主機10須確認完成準備裝置20中之傳輸/接收資料之資料傳送，即，主機10須確認內部時脈之頻率已經穩定。穩定內部時脈之頻率(即，鎖定PLL電路之輸出頻率)將指稱為建立內部時脈之同步。此外，確認建立內部時脈之同步將指稱為主機10與裝置20之間的一交握檢查(或鏈路檢查)。
為在主機10與裝置20之間執行一交握檢查，需要裝置20使用(例如)一資料傳輸線32來將指示建立內部時脈之同步的一回應傳輸至主機10。 因此，需要一較長時間來執行交握，且資料傳送中之延時增大。
另一方面，在UHS-II標準中，存在指稱為一低功率模式之一規格。在此規格中，(例如)由於即使在一待用狀態中亦將一參考時脈RCLK自主機10供應至裝置20，因此該內部時脈持續穩定。
因此，(例如)在其中將裝置20自一待用狀態改變至一作用狀態之一情況中，當指示自待用狀態轉變至作用狀態以來已過去一特定時間段時，可在未執行一交握檢查之情況下在主機10與裝置20之間執行傳輸/接收資料之資料傳送。與當在待用狀態中停止參考時脈RCLK之供應時執行傳輸/接收資料之資料傳送所需要之一時間相比，該特定時間段非常短。即，可減少資料傳送之延時。
然而，在此低功率模式中，(例如)即使裝置20處於一待用狀態，經組態以產生內部時脈之PLL電路亦須處於一操作狀態。因此，在一待用狀態中之裝置20之功耗增大。
在考慮此點時，在下列實施例中，添加其中當裝置20進入一待用狀態時停止供應參考時脈RCLK且當裝置20返回至一作用狀態時省略主機10與裝置20之間的一交握檢查之一模式以提出一介面系統，其中一待用狀態中之待機功率為小且可執行自一待用狀態至一作用狀態之一快速恢復。
應注意，下文將參考圖2來解釋控制器12中之第一電阻器REG.0及第二電阻器REG.1。
圖2展示一主機介面之一實例。
傳輸線30、31及32符合(例如)高速串列介面標準，諸如UHS-II/-III。在此等標準中，(例如)透過參考時脈傳輸線30來將一參考時脈RCLK輸入至主機介面22。此外，透過資料傳輸線31來將串列資料D0輸入至主 機介面22，且透過資料傳輸線32來將串列資料D1輸入至該主機。
主機介面22包含(例如)一接收器23、PLL電路(時脈產生器)24、時脈資料恢復(CDR)電路(時脈產生器)25、取樣電路26及傳輸器27。
接收器23包含差動放大器231及232。差動放大器231用作參考時脈RCLK之一輸入緩衝器且差動放大器232用作串列資料D0之一輸入緩衝器。
差動放大器231將參考時脈RCLK作為一差動信號轉換成一單端信號，且將該單端信號輸出至PLL電路24。差動放大器232將串列資料D0作為一差動信號轉換成一單端信號，且將該單端信號輸出至CDR電路25及取樣電路26。
PLL電路24基於參考時脈RCLK產生一內部時脈CLK0。內部時脈CLK0經輸出至(例如)一傳輸器27。傳輸器27基於內部時脈CLK0來將傳輸資料DOUT作為串列資料D1輸出至資料傳輸線32。
此外，PLL電路24包含一電壓控制振盪器(VCO)。VCO由一控制電壓V0控制。在此實例中，控制電壓V0亦經輸出至CDR電路25。
CDR電路25基於串列資料D0產生一內部時脈CLK1。CDR電路25亦用作一PLL電路。內部時脈CLK1經輸出至(例如)取樣電路26。取樣電路26基於內部時脈CLK1自串列資料D0擷取接收資料DIN。內部時脈CLK1並非產生自參考時脈RCLK而係產生自串列資料D0以執行高速資料接收。
例如，該裝置處於省電模式中時，PLL電路24及CDR電路25可改變至其中不輸出內部時脈CLK0及CLK1之一待機狀態。就處於待機狀態之PLL電路24及CDR電路25而言，可減少該主機與該裝置之間不執行傳輸/接收資料之資料傳送時的一時間段中之功耗。稍後將描述此點。
此處，將解釋圖1之暫存器REG.0及REG.1。
例如，暫存器REG.0指稱為裝置性能暫存器，且暫存器REG.1指稱為裝置設定暫存器。
暫存器REG.0儲存(例如)可操作圖2之PLL電路24及CDR電路25之參數。
例如，同步內部時脈CLK1所需要之一時間段T_EIDL_RECOVERY經儲存於暫存器REG.0中。該時間段由(例如)STBL信號之一長度來界定，或若STBL信號之一長度恆定，則該時間段由STBL信號之數目(符號之數目)來界定。暫存器REG.0可儲存STBH信號與STBL信號之間的EIDL信號之一時間段或EIDL信號之符號數目。
此外，暫存器REG.1儲存(例如)操作圖2之PLL電路24及CDR電路25所需要之參數。例如，此等參數(N_EIDL_RECOVERY_GAP、T_EIDL_RECOVERY、T_EIDL_GAP等等之值)取決於圖2之PLL電路24及CDR電路25之頻率範圍而改變。
圖1之控制器21基於暫存器REG.0及REG.1中所儲存之參數(同步內部時脈CLK0及CLK1所需要之一時間段)來控制主機介面22。
圖3展示一PLL電路及一CDR電路之一實例。
PLL電路24包含一相位比較器241、充電泵電路242、迴路過濾器243、電壓控制振盪器(VCO)244、分頻器245、操作控制單元246及控制電壓記憶體單元247。
相位比較器241將參考時脈RCLK之一相位與來自分頻器245之一反饋時脈FCLK之一相位比較。相位比較器241對應於此等時脈之一相位差來輸出控制信號(升高信號及降低信號)。
例如，若參考時脈RCLK之頻率高於反饋時脈FCLK之頻率，則相位比較器241輸出升高信號以增大反饋時脈FCLK之頻率。此外，若參考時脈RCLK之頻率低於反饋時脈FCLK之頻率，則相位比較器241輸出降低信號以減小反饋時脈FCLK之頻率。
充電泵電路242將來自相位比較器241之控制信號(升高信號及降低信號)轉換成一充電泵電流(類比信號)且將充電泵電流輸出至迴路過濾器243。迴路過濾器243將充電泵電流轉換成一控制電壓V0。電壓控制振盪器(VCO)244基於控制電壓V0輸出內部時脈CLK0。分頻器245輸出具有內部時脈CLK0之頻率之1/N頻率的反饋時脈FCLK。
即，PLL電路24產生具有參考時脈RCLK之頻率之N倍頻率的內部時脈CLK0。應注意，N係1或大於1之一自然數。此外，可根據傳輸/接收資料之資料傳輸速率自複數個值選擇N。
此外，若內部時脈CLK0之頻率低於參考時脈RCLK之頻率之N倍，則參考時脈RCLK之頻率變得高於反饋時脈FCLK之頻率。因此，相位比較器241輸出升高信號且電壓控制振盪器(VCO)244增大內部時脈CLK0之頻率。
另一方面，若內部時脈CLK0之頻率大於參考時脈RCLK之頻率之N倍，則參考時脈RCLK之頻率變得低於反饋時脈FCLK之頻率。因此，相位比較器241輸出降低信號且電壓控制振盪器(VCO)244減小內部時脈CLK0之頻率。
透過上述控制，最終將內部時脈CLK0之頻率鎖定至參考時脈RCLK之頻率之N倍。其中內部時脈CLK0之頻率被鎖定之此一狀態係其中建立內部時脈CLK0之同步且主機與裝置之間的傳輸/接收資料之資料傳送變得 可行之一狀態。
例如，當該裝置處於一省電模式時，操作控制單元246將PLL電路24自一操作狀態改變至一待機狀態。應注意，即使當該裝置處於一省電模式時，亦可將PLL電路24維持在一操作狀態。此處，該操作狀態係其中可輸出內部時脈CLK0之一狀態，且該待機狀態係其中不輸出內部時脈CLK0之一狀態。
在此實例中，在一待機狀態中，操作控制單元246分別將由一區域X包圍之充電泵電路242、迴路過濾器243、電壓控制振盪器(VCO)244及分頻器245改變至一非操作狀態。因此，在該主機與該裝置之間不執行傳輸/接收資料之資料傳送時之一時間段中，可減少該介面系統之功耗。
例如，當該裝置經實體連接至該主機時，相位比較器241持續處於一操作狀態。因此，操作控制單元246可基於來自相位比較器241之控制信號φ0來控制充電泵電路242、迴路過濾器243、電壓控制振盪器(VCO)244及分頻器245之操作。
例如，若控制信號φ0指示不輸入參考時脈RCLK，則操作控制單元246將充電泵電路242、迴路過濾器243、電壓控制振盪器(VCO)244及分頻器245改變至一非操作狀態。此外，若控制信號φ0指示輸入參考時脈RCLK，則操作控制單元246將充電泵電路242、迴路過濾器243、電壓控制振盪器(VCO)244及分頻器245改變至一操作狀態。
當內部時脈CLK0之頻率被鎖定時(即，當建立內部時脈CLK0之同步時)，在一鎖定狀態中控制電壓記憶體單元247將一控制電壓V0輸入儲存於電壓控制振盪器(VCO)244中。當該裝置進入一省電模式且接著自該省電模式恢復至一正常操作模式時，所儲存之控制電壓V0用於將內部時脈 CLK0之頻率鎖定至快速。
即，在省電模式之前及之後，傳輸/接收資料之資料傳輸速率(範圍)將不改變。在該情況中，在省電模式之後的正常操作模式中，藉由其鎖定內部時脈CLK之頻率的控制電壓V0將與在省電模式之前的正常操作模式中藉由其鎖定內部時脈CLK之頻率的控制電壓V0或其之一近似值相一致。
因此，在自省電模式恢復至正常操作模式之一情況中，若在省電模式之前的正常操作模式中藉由其鎖定內部時脈CLK之頻率的控制電壓V0用於電壓控制振盪器(VCO)244之一初始控制電壓(電壓控制振盪器244改變至操作狀態時之初始控制電壓)，則與(例如)其中電壓控制振盪器244之初始控制電壓係0V之一情況比較，可快速鎖定內部時脈CLK0之頻率。
應注意，僅有在自省電模式恢復至正常操作模式之情況中傳輸/接收資料之資料傳輸速率(範圍)不改變時，可實現上述情況。
即，在該介面系統中，存在其中傳輸/接收資料之資料傳輸速率改變之一模式。在此一情況中，使用資料傳輸速率改變之前電壓控制振盪器(VCO)244之控制電壓V0來在資料傳輸速率改變之後快速鎖定電壓控制振盪器(VCO)244之輸出頻率的一算法不採用。
CDR電路25包含一相位比較器251、充電泵電路252、迴路過濾器253、電壓控制振盪器(VCO)254及操作控制單元255。
相位比較器251將串列資料D0之一相位與來自電壓控制振盪器(VCO)254之一內部時脈(反饋時脈)CLK1之一相位比較。相位比較器251對應於此等時脈之一相位差來輸出控制信號(升高信號及降低信號)。
例如，若串列資料D0之頻率高於內部時脈CLK1之頻率，則相位比 較器251輸出升高信號以增大內部時脈CLK1之頻率。此外，若串列資料D0之頻率低於內部時脈CLK1之頻率，則相位比較器251輸出降低信號以減小內部時脈CLK1之頻率。
充電泵電路252將來自相位比較器251之控制信號(升高信號及降低信號)轉換成一充電泵電流(類比信號)且將充電泵電流輸出至迴路過濾器253。迴路過濾器253將充電泵電流轉換成一控制電壓V1。電壓控制振盪器(VCO)254基於控制電壓V1輸出內部時脈CLK1。即，CDR電路25產生與串列資料D0同步之內部時脈CLK1。
此外，若內部時脈CLK1之頻率低於串列資料D0之頻率(若串列資料D0之頻率大於內部時脈CLK1之頻率)，則相位比較器251輸出升高信號，且電壓控制振盪器(VCO)254增大內部時脈CLK1之頻率。
另一方面，若內部時脈CLK1之頻率大於串列資料D0之頻率(若串列資料D0之頻率小於內部時脈CLK1之頻率)，則相位比較器251輸出降低信號，且電壓控制振盪器(VCO)254減小內部時脈CLK1之頻率。
透過上述控制，最終將內部時脈CLK1之頻率鎖定至串列資料D0之頻率。其中內部時脈CLK1之頻率被鎖定之此一狀態係其中建立內部時脈CLK1之同步且主機與裝置之間的傳輸/接收資料之資料傳送變得可行之一狀態。
例如，當該裝置處於一省電模式時，操作控制單元255將CDR電路25自一操作狀態改變至一待機狀態。應注意，即使當該裝置處於一省電模式時，亦可將CDR電路25維持在一操作狀態。
在此實例中，在一待機狀態中，操作控制單元255分別將由一區域Y包圍之充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254改變 至一非操作狀態。因此，在該主機與該裝置之間不執行傳輸/接收資料之資料傳送時之一時間段中，可減少該介面系統之功耗。
例如，當該裝置經實體連接至該主機時，相位比較器251持續處於一操作狀態中。因此，操作控制單元255可基於來自相位比較器251之控制信號φ1來控制充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254之操作。
例如，若控制信號φ1指示不輸入串列資料D0，則操作控制單元255將充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254改變至一非操作狀態。此外，若控制信號φ1指示輸入串列資料D0，則操作控制單元255將充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254改變至一操作狀態。
當操作電壓控制振盪器(VCO)254時，操作控制單元255將PLL電路24之控制電壓V0作為一初始控制電壓(當電壓控制振盪器(VCO)254改變於一操作狀態時之控制電壓)供應至電壓控制振盪器(VCO)254。
因此，在自省電模式恢復至正常操作模式之一情況中，電壓控制振盪器(VCO)254之初始控制電壓變成PLL電路24中之電壓控制振盪器244之控制電壓V0或來自控制電壓記憶體單元247之初始控制電壓，且因此，與(例如)其中電壓控制振盪器(VCO)254之初始控制電壓係0V之一情況中比較，可快速鎖定內部時脈CLK1之頻率。
圖4A係展示控制電壓記憶體單元247之一實例之一圖。
控制電壓記憶體單元247包含一計數暫存器247a、數位類比轉換器(DAC)247b、差動放大器(比較器)247c及切換元件SW。
計數暫存器247a儲存電壓控制振盪器(VCO)244之初始控制電壓(數 位值)VC_0。當裝運該裝置時，將初始控制電壓VC_0儲存為一預設值。此外，當一主機與一裝置之間執行傳輸/接收資料之資料傳送時，在緊接當前時間點之前的一正常操作模式中，計數暫存器247a將儲存於經鎖定電壓控制振盪器(VCO)244中之控制電壓儲存為一初始控制電壓VC_0。
例如，在自省電模式改變至一正常操作模式之後，即接通切換元件SW。此外，儲存於計數暫存器247a中之初始控制電壓(數位值)VC_0藉由數位類比轉換器(DAC)247b轉換成一類比值，且作為一控制電壓V0供應至電壓控制振盪器(VCO)244。
因此，大幅縮短鎖定電壓控制振盪器(VCO)244之輸出頻率所需要之一時間段，即，直至建立內部時脈CLK0之同步之一鎖定時間。此外，鎖定時間係穩定的。即，例如，在確認該裝置自一省電模式進入一正常操作模式之後，在一特定時間段內安全地建立內部時脈CLK0之同步。
在將初始控制電壓VC_0供應至電壓控制振盪器(VCO)244之後，切斷切換元件SW。切斷切換元件SW之時序可係將初始控制電壓VC_0供應至電壓控制振盪器(VCO)244之後之時序之任何者。例如，可在安全地建立內部時脈CLK0之同步之上述特定時間段之前或之後切斷切換元件SW。
當切斷切換元件SW時，將來自迴路過濾器243之控制電壓V0(例如)輸入至差動放大器247c之一正輸入端子。此外，透過數位類比轉換器(DAC)247b來將儲存於計數暫存器247a中之初始控制電壓VC_0(例如)輸入至差動放大器247c之一負輸入端子中。
如圖4B中所展示，若控制電壓V0大於初始控制電壓VC_0，則差動放大器247c輸出升高信號(+)。該等升高信號之值與初始控制電壓VC_0與 控制電壓V0之間的一差成比例變大。計數暫存器247a根據該等升高信號之值來更新初始控制電壓VC_0，即，藉由對應於該等升高信號之值之階數來增大初始控制電壓VC_0。
此外，如圖4B中所展示，若初始控制電壓VC_0大於控制電壓V0，則差動放大器247c輸出降低信號(-)。該等降低信號之值與初始控制電壓VC_0與控制電壓V0之間的一差成比例變大。計數暫存器247a根據該等降低信號之值來更新初始控制電壓VC_0，即，藉由對應於該等降低信號之值之階數來減小初始控制電壓VC_0。
重複上述操作，且藉此來自數位類比轉換器(DAC)247b之一電壓輸出遵照來自迴路過濾器243之控制電壓V0。最終，當鎖定內部時脈CLK0之頻率(輸出頻率)時，來自迴路過濾器243之控制電壓V0作為一經更新初始控制電壓VC_0儲存於計數暫存器247a中。
應注意，在此實例中，升高/降低信號之階數與VC_0與V0之間的一差成比例；然而，差動放大器247c可作為一比較器操作，且藉此可逐階改變VC_0。在該情況中，對應於來自差動放大器247c之升高/降低信號(±1)，儲存於計數暫存器247a中之VC_0之值每次改變一階。透過此一程序，來自數位類比轉換器(DAC)247b之電壓輸出遵照來自迴路過濾器243之控制電壓V0。
就如上文之控制電壓記憶體單元247而言，儲存於計數暫存器247a中之初始控制電壓VC_0之值遵照來自迴路過濾器243之控制電壓V0來更新。就此一系統而言，本發明可適用於具有不同頻率之參考時脈RCLK之複數個介面系統。即，若初始控制電壓VC_0係一固定值或選自複數個固定值，則此一情況很難適用於其中參考時脈RCLK之頻率係一任意值之一 系統。
應注意，初始控制電壓VC_0可經儲存於不同於計數暫存器247a之一記憶體電路(即，揮發性RAM(諸如SRAM及DRAM)、非揮發性RAM(諸如MRAM)或鎖存電路)中。此外，初始控制電壓VC_0可經儲存為一數位值或一類比值。
如可自上文所瞭解，就圖2至圖4中所展示之實施例而言，在其中在一省電模式之前及之後傳送/接收資料之資料傳輸速率(範圍)未改變的一情況中，PLL電路24中之電壓控制振盪器(VCO)244之一初始控制電壓係儲存於控制電壓記憶體單元247中之一鎖定電壓VC_0(當鎖定電壓控制振盪器244之輸出頻率時之控制電壓)。儲存於控制電壓記憶體單元247中之鎖定電壓VC_0係在省電模式之前所使用之一鎖定電壓。此外，CDR電路25中之電壓控制振盪器(VCO)254之一初始控制電壓係PLL電路24中之電壓控制振盪器(VCO)244之一控制電壓V0或來自控制電壓記憶體單元247之鎖定電壓VC_0。
因此，在該實施例中，例如，如圖5中所展示，與一比較實例T0至T2比較，大幅減少鎖定PLL電路24之輸出頻率所需要之一時間段(即，直至建立內部時脈CLK0之同步之一鎖定時間(一實例T0至T1))。此外，若省電模式之後的一鎖定電壓B不同於省電模式之前的一鎖定電壓A，則該實施例中之鎖定時間之一變動△0小於比較實例中之鎖定時間之一變動△1。此意味著在該實施例中，PLL電路24之鎖定時間快且穩定。
因此，如隨後將描述般，可添加其中當該裝置改變至一待用狀態時停止供應參考時脈RCLK且在該裝置返回至一作用狀態之一情況中省略該主機與該裝置之間的一交握的一新模式。即，由於PLL電路24之鎖定時間 快且穩定，因此當該裝置返回至一作用狀態時，可在回復至作用狀態之後的一特定時間段之後立即執行傳輸/接收資料之資料傳送。
此外，在該實施例中，例如，如圖6中所展示，與一比較實例T0至T4比較，大幅減少鎖定CDR電路25之輸出頻率所需要之一時間段(即，直至建立內部時脈CLK1之同步之一鎖定時間(一實例T0至T3))。
因此，可實現具有較少待機功率及快速恢復之一介面系統。
圖7展示一裝置之一狀態轉變。
一裝置之狀態轉變由圖1之控制器21控制或管理。
重設狀態、待用狀態及作用狀態如參考圖1所解釋般，且因此此處將省略解釋。一鏈路檢查狀態係其中檢查圖1至圖6之由PLL電路24產生之內部時脈CLK0之同步及由CDR電路25產生之內部時脈CLK1之同步是否建立的一狀態。
在此實例中，存在兩種類型之待用狀態。
一待用狀態S_d0係(例如)其中在一省電模式中PLL電路24產生一內部時脈CLK0且CDR電路25不產生一內部時脈CLK1之一狀態。即，在待用狀態S_d0中，參考時脈RCLK自該主機供應至該裝置，且圖1及圖2之參考時脈傳輸線30處於一作用狀態。
例如，在待用狀態S_d0中，圖3之PLL電路24處於一操作狀態，而圖3之CDR電路25實質上處於一非操作狀態。即，在處於待用狀態S_d0之CDR電路25中，相位比較器251處於一操作狀態，而區域Y中之充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254處於一非操作狀態。此外，串列資料D0未自該主機供應至該裝置，且圖1及圖2之資料傳輸線31處於一非作用狀態。
一待用狀態S_d1係(例如)其中在一省電模式中PLL電路24不產生一內部時脈CLK0且CDR電路25不產生一內部時脈CLK1之一狀態。即，在待用狀態S_d1中，參考時脈RCLK及串列資料D0未自該主機供應至該裝置，且圖1及圖2之參考時脈傳輸線30及資料傳輸線31處於一非作用狀態(電閒置：EIDL)。
例如，在待用狀態S_d1中，圖3之PLL電路24及CDR電路25兩者實質上處於一非操作狀態。即，在處於待用狀態S_d1之PLL電路24中，相位比較器241處於一操作狀態，而區域X中之充電泵電路242、迴路過濾器243及電壓控制振盪器(VCO)244處於一非操作狀態。此外，在處於待用狀態S_d1之CDR電路25中，相位比較器251處於一操作狀態，而區域Y中之充電泵電路252、迴路過濾器253及電壓控制振盪器(VCO)254處於一非操作狀態。
[自重設狀態轉變至作用狀態]
圖8展示自一重設狀態轉變至一作用狀態之一實例。
當裝置20自一重設狀態(其中裝置20自主機10實體斷開)進入其中裝置20經實體連接至一主機之一狀態時，裝置20處於一待用狀態Sd_1。
在待用狀態(時間t0至t1)S_d1中，傳輸線30、31及32處於一非作用狀態(EIDL)。例如，若傳輸線30、31及32各具有作為一差動對之一信號線對(信道+及信道-)，則待用狀態S_d1中之信號線對(信道+及信道-)兩者(例如)經設定至一接地電壓Vss。
首先，主機10將STBL信號輸出至資料傳輸線31以指示裝置20轉變(改變)至一作用狀態S_active。主機10將一參考時脈RCLK輸出至參考時脈傳輸線30。
STBL信號係一DC位準信號，其中將一低位準電壓施加至資料傳輸線31之一正信號線(信道+)且將一高位準電壓施加至資料傳輸線31之一負信號線(信道-)。即，STBL信號意指藉由其將一低位準電壓施加至信道+且信號線對(信道+及信道-)之電壓不隨時間改變之一選通(STB)信號。
在偵測到STBL信號之後，裝置20即轉變(圖7之路徑B)至一鏈路檢查狀態(時間t1至t2)S_link以在轉變至一作用狀態之前檢查內部時脈CLK0之同步建立及內部時脈CLK1之同步建立之各者。鏈路檢查狀態S_link亦指稱為用於檢查主機10與裝置20之間之傳輸/接收資料之資料傳送是否變得可行之一交握檢查狀態。
在確認建立內部時脈CLK0之同步之後，裝置20將一STBL信號(交握之一回應)輸出至資料傳輸線32。主機10可藉由檢查透過資料傳輸線32自裝置20傳輸之STBL信號來確認在裝置20中建立內部時脈CLK0之同步。
在確認STBL信號之一交握(即，建立內部時脈CLK0之同步)之後，主機10將SYN信號輸出至資料傳輸線31。
SYN信號係(例如)AC位準信號，其中資料傳輸線31之信號線對(信道+及信道-)之一電壓隨時間在一高位準與一低位準之間改變。SYN信號係用於建立內部時脈CLK1之同步以執行傳輸/接收資料之資料傳送的同步信號。
當裝置20確認已使用SYN信號建立內部時脈CLK1之同步時，裝置20將SYN信號(交握之一回應)輸出至資料傳輸線32。主機10可藉由檢查透過資料傳輸線32自裝置20傳輸之SYN信號來確認在裝置20中完成建立內部時脈CLK1之同步。
當主機10確認在裝置20中完成建立內部時脈CLK0及CLK1之同步， 裝置20進入一作用狀態S_active，其中主機10與裝置20之間的傳輸/接收資料(封包資料)PKT之資料傳送變得可行(圖7之路徑C)。
[作用狀態與待用狀態之間的轉變]
圖9展示一作用狀態與一待用狀態之間的一轉變之一實例。
在圖9中，A、B、C、D、A'及D'對應於圖7之一狀態機器之路徑A、B、C、D、A'及D'。
在圖1至圖6之介面系統中，若滿足一特定條件，則裝置20自一正常操作模式(作用狀態)進入一省電模式(待用狀態)以減少系統中之功耗。一特定條件係(例如)其中在一特定時間段期間主機10與裝置20之間不執行傳輸/接收資料之資料傳送之一情況。
當滿足一特定條件時，裝置20進入該省電模式，且其中可由主機10或裝置20來判定是否滿足一特定條件。在其中主機10判定滿足一特定條件之一情況中，主機10透過(例如)一資料傳輸線31來將用於將裝置20之模式改變至省電模式的一命令傳輸至裝置20。
此處之一重點在於在本實施例之介面系統中，存在如上文所描述之兩種類型之待用狀態。一種係圖7之一待用狀態S_d0且另一種係圖7之一待用狀態S_d1。
待用狀態S_d0係其中一參考時脈RCLK經供應至PLL電路24且PLL電路24處於一操作狀態之一待用狀態，且對應於UHS-II標準之一低功率模式(不同於UHS-II中之一待用狀態)。待用狀態S_d1係其中一參考時脈RCLK未經供應至PLL電路24且PLL電路24處於一非操作狀態之一待用狀態，且對應於UHS-II標準之一待用狀態(在UHS-II標準中，僅存在一種待用狀態)。
此外，本發明之介面系統中之一重點在於存在自一待用狀態S_d1返回至一作用狀態S_active之兩種類型的路徑。一種係自待用狀態S_d1直接返回至一作用狀態S_active的一路徑(圖7之路徑D)，且另一種係透過一鏈路檢查狀態S_link自一待用狀態S_d1返回至一作用狀態S_active的一路徑(圖7之路徑B至C)。
即使當一參考時脈RCLK未經供應至PLL電路24且PLL電路24處於一非操作狀態時，路徑D亦在不經過一鏈路檢查狀態S_link之情況下自一待用狀態S_d1返回至一作用狀態S_active，且就此而言，路徑D在圖1至圖6之介面系統中很重要。
此一返回係可實現的，因為如上文參考圖1至圖6所描述般，在裝置20確認返回至一作用狀態之後，PLL電路24可在一特定時間段內建立內部時脈CLK0之同步，即，在裝置20確認返回至一作用狀態之後，PLL電路24可在一特定時間段內鎖定內部時脈CLK0之頻率。此外，由於CDR電路25使用PLL電路24之控制電壓V0來產生內部時脈CLK1，因此CDR電路25可在該特定時間段內建立內部時脈CLK1之同步，即，鎖定內部時脈CLK1之頻率。
即，在圖1至圖6之介面系統中，在該特定時間段內安全地建立內部時脈CLK0及CLK1之各者之同步，可在未執行一鏈路檢查(即，主機10與裝置20之間的一交握檢查)之情況下實現自待用狀態S_d1至作用狀態S_active之一直接返回。
請注意，路徑B至C對應於自UHS-II標準中之一待用狀態S-d1返回至一作用狀態S_active的一般路徑。
總之，如圖9中所展示，在圖1至圖6之介面系統中，存在三種類型之 恢復模式M0、M1及M2。
若主機10指示裝置20進入省電模式，則藉由(例如)在進入一省電模式之一指令命令中添加用於指定恢復模式M0、M1或M2之一旗標QR來執行模式之選擇。此處，由於存在三種類型之恢復模式M0、M1及M2，因此旗標QR係兩個位元。
例如，若旗標QR係01，則選擇恢復模式M0。在該情況中，裝置20自一作用狀態S_active進入一待用狀態S_d0(路徑A')，且接著直接自待用狀態S_d0返回至一作用狀態S_active(路徑D')。
此外，若旗標QR係10，則選擇恢復模式M1。在該情況中，裝置20自一作用狀態S_active進入一待用狀態S_d1(路徑A)，且接著直接自待用狀態S_d1返回至一作用狀態S_active(路徑D)。
此外，若旗標QR係11，則選擇恢復模式M2。在該情況中，裝置20自一作用狀態S_active進入一待用狀態S_d1(路徑A)，且接著透過一鏈路檢查狀態S_link自待用狀態S_d1返回至一作用狀態S_active(路徑B至C)。
[自作用狀態轉變至待用狀態]
圖10A及圖10B展示自一作用狀態轉變至一待用狀態之一實例。
若裝置20處於一作用狀態(時間t3至t4)S_active，則傳輸線30、31及32全部處於一作用狀態。參考時脈RCLK透過參考時脈傳輸線30自主機10傳輸至裝置20。傳輸/接收資料(封包資料)PKT透過資料傳輸線31及32傳送於主機10與裝置20之間。
在作用狀態S_active中，主機10將一命令GO_DS輸出至資料傳輸線31，以指示裝置20進入一待用狀態S_d0或S_d1。隨後，主機10將一 STBH信號輸出至資料傳輸線31。
命令GO_DS指示轉變至待用狀態S_d0或S_d1，且包含用於選擇恢復模式M0、M1及M2之一者的一旗標QR。可藉由(例如)如圖11中所展示之電源管理來執行恢復模式M0、M1及M2之選擇。
在圖11之一實例中，存在介面系統之四種電源狀態。
D0狀態係(例如)其中接通該介面系統之全部電源之一狀態且對應於一作用狀態S_active。D1狀態係(例如)其中部分切斷該介面系統之電源之一狀態且對應於一待用狀態S_d0。D2狀態係(例如)其中部分切斷該介面系統之電源之一狀態且對應於一待用狀態S_d1。D3狀態係(例如)其中部分或完全切斷該介面系統之電源之一狀態且對應於一待用狀態S_d1。
自D0狀態至D3狀態，該介面系統之功耗逐漸減小。比較而言，自D0狀態至D3狀態，自一待用狀態S_d0或S_d1返回至一作用狀態S_active所需要之一恢復時間逐漸增大。即，功耗與恢復時間處於一權衡關係。
考慮到該權衡，(例如)為將裝置20之狀態改變至一待用狀態S_d0或S_d1，用於主機10中之一操作系統(OS)將功耗及恢復時間用作參數以自恢復模式M0、M1及M2選擇一最佳模式。此外，該操作系統(例如)將恢復模式M0與D1狀態相關聯，將恢復模式M1與D2狀態相關聯，且將恢復模式M2與D3狀態相關聯。
此處，將解釋恢復模式M1與恢復模式M2之間的一差異。
若不執行傳輸/接收資料之資料傳輸速率(範圍)之一改變，則選擇恢復模式M1。在該情況中，藉由其鎖定PLL電路及CDR電路之輸出頻率的一控制電壓未大幅改變。因此，就如圖3及圖4中所展示之PLL電路24及CDR電路25而言，在一特定時間段內之一恢復係可行的，且可選 擇恢復模式M1。
若執行傳輸/接收資料之資料傳輸速率(範圍)之一改變，則選擇恢復模式M2。即，在圖1至圖6之介面系統中，在一些情況中，可改變PLL電路及CDR電路之輸出頻率(資料傳輸速率)，且其中，藉由其鎖定PLL電路及CDR電路之輸出頻率的一控制電壓大幅改變。因此，在一特定時間段內恢復至一作用狀態係不可行的，且選擇恢復模式M2。
STBH信號係一DC位準信號，其中將一高位準電壓施加至資料傳輸線31之一正信號線(信道+)且將一低位準電壓施加至資料傳輸線31之一負信號線(信道-)。即，STBH信號意指藉由其將一高位準電壓施加至信道+且信號線對(信道+及信道-)之電壓不隨時間改變之一選通(STB)信號。
在接收命令GO_DS且隨後偵測到STBH信號之後，裝置20即進入一待用狀態S_d0或S_d1(圖7之路徑A或A')。此外，在偵測到STBH信號之後，裝置20將STBH信號(指示接收來自主機10之STBH信號的一回應)輸出至信號傳輸線32。主機10可藉由檢查透過資料傳輸線32自裝置20傳輸之STBH信號來確認裝置20轉變至一待用狀態S_d0或S_d1。
應注意，LIDL係用於使用資料傳輸線32來維持資料傳送之同步的一信號。此外，在接收命令GO_DS之後，裝置20可將命令GO_DS(指示接收命令GO_DS之一回應)輸出至資料傳輸線32。
此處，在轉變至一待用狀態S_d0(圖10A)中，主機10保持將參考時脈RCLK輸出至參考時脈傳輸線30。另一方面，在轉變至一待用狀態S_d1(圖10B)中，主機10停止將參考時脈RCLK供應至裝置20。
即，在待用狀態S_d0中，參考時脈傳輸線30處於一作用狀態，且資料傳輸線31及32處於一非作用狀態(EIDL)。處於一非作用狀態之傳輸線 31及32之各者之信號線對(信道+及信道-)兩者經設定至一接地電壓Vss。
此外，在待用狀態S_d1中，參考時脈傳輸線30及資料傳輸線31及32全部處於一非作用狀態(EIDL)。處於一非作用狀態之傳輸線30、31及32之各者之信號線對(信道+及信道-)全部經設定至一接地電壓Vss。
[自待用狀態轉變至作用狀態(模式M0)]
圖12展示在模式M0中返回至一作用狀態之一實例。
在一待用狀態(時間t0至t1)S_d0中，參考時脈傳輸線30處於一作用狀態(RCLK_Active)，且參考時脈RCLK經供應至裝置20。另一方面，資料傳輸線31及32處於一非作用狀態(EIDL)。
首先，主機10將STBL信號輸出至資料傳輸線31以指示裝置20轉變(改變)至一作用狀態S_active。隨後，主機10將SYN信號輸出至資料傳輸線31。在偵測到STBL信號及SYN信號之後，裝置20立即轉變(改變)至一作用狀態S_active(圖7之路徑D')。
此處，STBL信號及SYN信號界定自指示裝置20轉變(改變)至一作用狀態S_active至鎖定PLL電路及CDR電路(直至內部時脈CLK0及CLK1同步)之一特定時間段(時間t1至t5)。
即，在模式M0中，未在主機10與裝置20之間執行用於檢查傳輸/接收資料之資料傳送是否變得可行之一交握檢查。此係因為，如上文所描述，在一待用狀態S_d0中供應參考時脈RCLK且PLL電路處於一操作狀態，且直至鎖定PLL電路及CDR電路(即，直至建立內部時脈CLK0及CLK1之各者之同步)所需要之一特定時間段短而穩定。
因此，裝置20轉變至一作用狀態S_active，其中在未執行一交握檢查之情況下確認轉換至主動狀態S_active之後的一特定時間段之後，主機10 與裝置20之間的傳輸/接收資料(封包資料)PKT之資料傳送變得可行。
[自待用狀態轉變至作用狀態(模式M1)]
圖13展示在模式M1中返回至一作用狀態之一實例。
在一待用狀態(時間t0至t1)S_d1中，傳輸線30、31及32處於一非作用狀態(EIDL)。
首先，主機10將STBL信號輸出至資料傳輸線31以指示裝置20轉變(改變)至一作用狀態S_active。隨後，主機10將SYN信號輸出至資料傳輸線31。此外，主機10將一參考時脈RCLK輸出至參考時脈傳輸線30。
在偵測到STBL信號及SYN信號之後，裝置20立即轉變(改變)至一作用狀態S_active(圖7之路徑D)。
此處，STBL信號及SYN信號界定自指示裝置20轉變(改變)至一作用狀態S_active至鎖定PLL電路及CDR電路(直至內部時脈CLK0及CLK1同步)之一特定時間段(時間t1至t5)。
即，在模式M1中，亦未在主機10與裝置20之間執行用於檢查傳輸/接收資料之資料傳送是否變得可行之一交握檢查。此係因為，如上文所描述，就高速PLL電路及高速CDR電路而言，即使在一待用狀態S_d1中停止參考時脈RCLK，直至鎖定此等PLL電路及CDR電路(即，直至建立內部時脈CLK0及CLK1之各者之同步)所需要之一特定時間段將短而穩定。
因此，裝置20轉變至一作用狀態S_active，其中在未執行一交握檢查之情況下確認轉換至主動狀態S_active之後的一特定時間段之後，主機10與裝置20之間的傳輸/接收資料(封包資料)PKT之資料傳送變得可行。
在模式M1中，如在模式M0中般，快速恢復至一作用狀態S_active係可執行的，且除此之外，由於在一待用狀態S_d1中停止參考時脈RCLK， 因此(例如)與模式M0比較，可更有效減少該介面系統在一省電模式中之功耗。
[自待用狀態轉變至作用狀態(模式M2)]
圖14展示在模式M2中返回至一作用狀態之一實例。
在一待用狀態(時間t0至t1)S_d1中，傳輸線30、31及32處於一非作用狀態(EIDL)。
首先，主機10將STBL信號輸出至資料傳輸線31以指示裝置20轉變(改變)至一作用狀態S_active。此外，主機10將一參考時脈RCLK輸出至參考時脈傳輸線30。
在偵測到STBL信號之後，在轉變至一作用狀態之前，裝置20即轉變至一鏈路檢查狀態(時間t1至t6)S_link，以檢查內部時脈CLK0之同步及內部時脈CLK1之同步(圖7之路徑B)。鏈路檢查狀態S_link係用於檢查主機10與裝置20之間之傳輸/接收資料之資料傳送是否變得可行之一交握檢查狀態。
在確認建立內部時脈CLK0之同步之後，裝置20將STBL信號(交握之一回應)輸出至資料傳輸線32。主機10可藉由檢查透過資料傳輸線32自裝置20傳輸之STBL信號來確認在裝置20中建立內部時脈CLK0之同步。
在確認STBL信號之一交握(即，建立內部時脈CLK0之同步)之後，主機10將SYN信號輸出至資料傳輸線31。
在使用SYN信號建立內部時脈CLK1之同步之後，裝置20將SYN信號(交握之一回應)輸出至資料傳輸線32。主機10可藉由檢查透過資料傳輸線32自裝置20傳輸之SYN信號來確認在裝置20中建立內部時脈CLK1之同步。
主機10確認在裝置20中建立內部時脈CLK0及CLK1之同步，且裝置20轉變至一作用狀態S_active，其中主機10與裝置20之間之傳輸/接收資料(封包資料)PKT之資料傳送變得可行(圖7之路徑C)。
(記憶體卡系統)
圖15展示可應用該實施例之一記憶體卡系統之一實例。
一主機10及一裝置20透過傳輸線(信道+及信道-)30、31及32來彼此連接。主機10係諸如一個人電腦、數位相機、智慧型電話或平板電腦之一電子裝置。裝置20係諸如一記憶體卡之一儲存裝置。
主機10包含一裝置介面12、傳輸器27'、接收器23'、控制器11、隨機存取記憶體(RAM)33及匯流排34。若主機10僅具有一資料傳送功能，則可省略主機10中之接收器23'。
裝置20包含一主機介面22、傳輸器27、接收器23、控制器21、非揮發性記憶體35及匯流排36。非揮發性記憶體35係(例如)一NAND快閃記憶體。非揮發性記憶體可包含二維結構之記憶體單元或三維結構之記憶體單元。
圖1至圖6之介面系統經應用於(例如)裝置20中之主機界面22。因此，可減少裝置20所消耗之功率且裝置20自一待用狀態快速恢復至一作用狀態係可行的。
(結論)
如自上文可瞭解，在本實施例中，添加其中當裝置轉變(改變)至一待用狀態時停止供應一參考時脈且當該裝置返回至一作用狀態時省略主機與裝置之間的一交握的一新模式，且因此，可實現其中一待機功率經最小化且一快速恢復係可行的一介面系統。
儘管已描述特定實施例，然此等實施例僅藉由實例呈現，且不意在限制本發明之範疇。實際上，本文所描述之新穎實施例可以多種其他形式體現；此外，可在不背離本發明之精神之情況下作出本文所描述之實施例之形式中之各種省略、替代及改變。隨附申請專利範圍及其等效物意在涵蓋如將落在本發明之範疇及精神內之此等形式或修改。
22:主機介面
23:接收器
24:鎖相迴路(PLL)電路
25:時脈資料恢復(CDR)電路
26:取樣電路
27:傳輸器
30:參考時脈傳輸線
31:資料傳輸線
32:資料傳輸線
231:差動放大器
232:差動放大器
CLK0:內部時脈
CLK1:內部時脈
D0:串列資料
D1:串列資料
DIN:接收資料
DOUT:傳輸資料
RCLK:參考時脈
V0:控制電壓

Claims (12)

  1. 一種控制可連接至一主機之介面系統之方法，該介面系統包括：一接收器、一第一時脈產生器、一第二時脈產生器及一取樣電路，該接收器經組態以接收來自該主機之一第一時脈及串列資料，該第一時脈產生器包含一第一電壓控制振盪器(VCO)，且其經組態以基於該第一時脈產生一第二時脈，該第二時脈產生器包含一第二電壓控制振盪器(VCO)，且其經組態以基於該串列資料產生一第三時脈，該取樣電路經組態以基於該第三時脈及該串列資料取樣接收資料；且該方法包括： 管理該介面系統之狀態，該介面系統之該狀態包含一第一狀態及一第二狀態，其中在該第一狀態中，該第一時脈及該串列資料經供應至該接收器，且在該第二狀態中，其等未經供應至該接收器，並且在該第一狀態中，該第一時脈產生器及該第二時脈產生器處於一操作狀態，且在該第二狀態中，該第一時脈產生器及該第二時脈產生器處於一非操作狀態； 在一第一恢復模式中，在確認自該第二狀態轉變至該第一狀態之後的一特定時間段之後，開始取樣該接收資料或將傳輸資料傳輸至該主機，且不將指示建立該第二時脈及該第三時脈之同步的一回應傳輸至該主機。
  2. 如請求項1之方法，其中 在一第二恢復模式中，當確認自該第二狀態轉變至該第一狀態時，將指示建立該第二時脈及該第三時脈之同步的該回應傳送至該主機，且接著開始取樣該接收資料或將該傳輸資料傳輸至該主機。
  3. 如請求項2之方法，其中 該介面系統之該狀態進一步包含一第三狀態； 在該第三狀態中，該第一時脈產生器處於一操作狀態且該第二時脈產生器處於一非操作狀態，且 該方法進一步包括： 在一第三恢復模式中，在確認自該第三狀態轉變至該第一狀態之後的一特定時間段之後，開始取樣該接收資料或將傳輸資料傳輸至該主機，且不將指示建立該第二時脈及該第三時脈之同步的一回應傳輸至該主機。
  4. 如請求項3之方法，其中 進一步包括：基於來自該主機之一命令來確認自該第二狀態轉變至該第一狀態，或自該第三狀態轉變至該第一狀態。
  5. 如請求項4之方法，其中該命令包含選擇該第一恢復模式、該第二恢復模式及該第三恢復模式之一者的一旗標。
  6. 如請求項5之方法，其進一步包括： 在一正常操作模式中將該第一時脈產生器及該第二時脈產生器設定至該第一狀態，且在一省電模式中將該第一時脈產生器及該第二時脈產生器設定至該第二狀態或該第三狀態，且 該第二狀態之功耗小於該第三狀態之功耗。
  7. 如請求項1之方法，其中在該特定時間段中鎖定該第二時脈之頻率及該第三時脈之頻率。
  8. 如請求項1之方法，其中該第一時脈產生器包含經組態以儲存該第一電壓控制振盪器(VCO)之一初始控制電壓之一記憶體單元。
  9. 如請求項8之方法，其中在該第一恢復模式之前，當在該第一狀態中鎖定該第二時脈之頻率時，該記憶體單元將該第一電壓控制振盪器(VCO)之一控制電壓儲存為該初始控制電壓，且在該第一恢復模式中將該初始控制電壓施加至該第一電壓控制振盪器(VCO)。
  10. 如請求項9之方法，其中該第一恢復模式之前在該第一狀態中之該接收資料或該傳輸資料之一資料傳輸速率實質上相同於該第一恢復模式之後在該第一狀態中之該接收資料或該傳輸資料之一資料傳輸速率。
  11. 如請求項1之方法，其進一步包括： 基於來自該主機之一命令來確認自該第二狀態轉變至該第一狀態。
  12. 如請求項2之方法，其進一步包括： 基於來自該主機之一命令來確認自該第二狀態轉變至該第一狀態。
TW110125446A 2016-10-20 2017-09-05 控制可連接至一主機之介面系統之方法 TWI811732B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016206337A JP6640696B2 (ja) 2016-10-20 2016-10-20 インターフェースシステム
JP??2016-206337 2016-10-20

Publications (2)

Publication Number Publication Date
TW202217586A TW202217586A (zh) 2022-05-01
TWI811732B true TWI811732B (zh) 2023-08-11

Family

ID=62018273

Family Applications (3)

Application Number Title Priority Date Filing Date
TW110125446A TWI811732B (zh) 2016-10-20 2017-09-05 控制可連接至一主機之介面系統之方法
TW106130341A TWI665608B (zh) 2016-10-20 2017-09-05 介面系統
TW108119915A TWI735887B (zh) 2016-10-20 2017-09-05 記憶體卡

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW106130341A TWI665608B (zh) 2016-10-20 2017-09-05 介面系統
TW108119915A TWI735887B (zh) 2016-10-20 2017-09-05 記憶體卡

Country Status (7)

Country Link
US (4) US11099597B2 (zh)
EP (2) EP4235362A3 (zh)
JP (1) JP6640696B2 (zh)
KR (3) KR102228031B1 (zh)
CN (1) CN110089067B (zh)
TW (3) TWI811732B (zh)
WO (1) WO2018073666A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6640696B2 (ja) * 2016-10-20 2020-02-05 キオクシア株式会社 インターフェースシステム
CN110597748B (zh) * 2019-07-31 2021-09-07 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
EP3992803A3 (en) * 2020-11-02 2022-05-11 Samsung Electronics Co., Ltd. Storage device and operating method of storage device
KR20220059981A (ko) 2020-11-02 2022-05-11 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
JP2023111422A (ja) * 2022-01-31 2023-08-10 キオクシア株式会社 情報処理装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI301236B (zh) * 2006-03-22 2008-09-21
CN101652768A (zh) * 2006-12-22 2010-02-17 美国思睿逻辑有限公司 具有rds调频输出功能的便携式音乐播放器
US20160149581A1 (en) * 2011-11-21 2016-05-26 Cirrus Logic International Semiconductor Ltd. Clock generator
TWI735887B (zh) * 2016-10-20 2021-08-11 日商東芝記憶體股份有限公司 記憶體卡

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3232351B2 (ja) * 1993-10-06 2001-11-26 三菱電機株式会社 デジタル回路装置
US5550489A (en) * 1995-09-29 1996-08-27 Quantum Corporation Secondary clock source for low power, fast response clocking
JPH10215289A (ja) * 1996-06-04 1998-08-11 Matsushita Electric Ind Co Ltd 同期装置
JP3923715B2 (ja) * 2000-09-29 2007-06-06 株式会社東芝 メモリカード
JP2004153712A (ja) * 2002-10-31 2004-05-27 Thine Electronics Inc 受信装置
US7017066B2 (en) * 2003-04-10 2006-03-21 International Business Machines Corporation Method, system and synchronization circuit for providing hardware component access to a set of data values without restriction
KR100832613B1 (ko) * 2003-05-07 2008-05-27 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 Ｅｌ 표시 장치
KR100510533B1 (ko) * 2003-06-11 2005-08-26 삼성전자주식회사 칼만 필터를 이용하여 ｇｐｓ 수신기 내 클럭오실레이터의 클럭 주파수 보상 방법, 위성 항법 방법,그리고 이를 구현한 장치들
US7298178B1 (en) * 2003-07-31 2007-11-20 Actel Corporation Clock-generator architecture for a programmable-logic-based system on a chip
KR100603180B1 (ko) * 2004-08-06 2006-07-20 학교법인 포항공과대학교 주파수 트래킹 기법을 이용한 씨모오스 버스트 모드 클럭데이터 복원 회로
US8085893B2 (en) * 2005-09-13 2011-12-27 Rambus, Inc. Low jitter clock recovery circuit
US20080063129A1 (en) * 2006-09-11 2008-03-13 Nokia Corporation System and method for pre-defined wake-up of high speed serial link
JP2010252090A (ja) * 2009-04-16 2010-11-04 Rohm Co Ltd 半導体装置
CN104657132B (zh) 2009-12-17 2018-08-03 东芝存储器株式会社 半导体系统、半导体装置以及电子装置初始化方法
KR101004766B1 (ko) * 2010-05-31 2011-01-03 주식회사 아나패스 Ｌｃ ｖｃｏ를 포함하는 ｐｌｌ 및 타이밍 컨트롤러
US8824222B2 (en) * 2010-08-13 2014-09-02 Rambus Inc. Fast-wake memory
JP5711949B2 (ja) * 2010-12-03 2015-05-07 ローム株式会社 シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法
US8634503B2 (en) * 2011-03-31 2014-01-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast lock clock-data recovery for phase steps
CN103021470B (zh) * 2011-09-21 2016-08-03 瑞昱半导体股份有限公司 取样相位校正方法和使用此取样相位校正方法的储存系统
JP2013102372A (ja) * 2011-11-09 2013-05-23 Renesas Electronics Corp クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路
KR101733273B1 (ko) * 2012-06-01 2017-05-24 블랙베리 리미티드 다중 포맷 오디오 시스템들에서의 확률적 로크 보장 방법에 기초한 범용 동기화 엔진
JP5814871B2 (ja) 2012-07-06 2015-11-17 株式会社東芝 メモリシステム
US8766695B1 (en) * 2012-12-28 2014-07-01 Sandisk Technologies Inc. Clock generation and delay architecture
US9792247B2 (en) * 2014-07-18 2017-10-17 Qualcomm Incorporated Systems and methods for chip to chip communication
CN105703768B (zh) * 2014-11-28 2018-08-07 龙芯中科技术有限公司 时钟恢复装置及接收器
US9673826B2 (en) * 2015-03-11 2017-06-06 Kabushiki Kaisha Toshiba Receiving device
US9781254B1 (en) * 2016-12-19 2017-10-03 Futurewei Technologies, Inc. Training-based backplane crosstalk cancellation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI301236B (zh) * 2006-03-22 2008-09-21
CN101652768A (zh) * 2006-12-22 2010-02-17 美国思睿逻辑有限公司 具有rds调频输出功能的便携式音乐播放器
US20160149581A1 (en) * 2011-11-21 2016-05-26 Cirrus Logic International Semiconductor Ltd. Clock generator
TWI735887B (zh) * 2016-10-20 2021-08-11 日商東芝記憶體股份有限公司 記憶體卡

Also Published As

Publication number Publication date
KR102281075B1 (ko) 2021-07-26
EP3529947A1 (en) 2019-08-28
KR102228031B1 (ko) 2021-03-12
KR20200140408A (ko) 2020-12-15
US20210341961A1 (en) 2021-11-04
EP3529947A4 (en) 2020-06-17
WO2018073666A1 (en) 2018-04-26
US20220382318A1 (en) 2022-12-01
US11460878B2 (en) 2022-10-04
EP3529947B1 (en) 2023-07-12
TW202217586A (zh) 2022-05-01
US11656651B2 (en) 2023-05-23
TW201826169A (zh) 2018-07-16
TWI665608B (zh) 2019-07-11
KR20190059933A (ko) 2019-05-31
CN110089067B (zh) 2022-05-31
TW201935321A (zh) 2019-09-01
US20230251682A1 (en) 2023-08-10
JP2018067211A (ja) 2018-04-26
US11099597B2 (en) 2021-08-24
KR102406824B1 (ko) 2022-06-10
TWI735887B (zh) 2021-08-11
JP6640696B2 (ja) 2020-02-05
CN110089067A (zh) 2019-08-02
EP3529947C0 (en) 2023-07-12
KR20210092334A (ko) 2021-07-23
US11960320B2 (en) 2024-04-16
US20190243410A1 (en) 2019-08-08
EP4235362A2 (en) 2023-08-30
EP4235362A3 (en) 2023-09-27

Similar Documents

Publication Publication Date Title
TWI811732B (zh) 控制可連接至一主機之介面系統之方法
US8422615B2 (en) Fast powering-up of data communication system
CN112130657B (zh) 基于协议的转接驱动器中的功耗管理
KR20110131129A (ko) 저전력 대역 외 통신 방법 및 장치
JP2002141911A (ja) データ転送制御装置及び電子機器
US10162402B2 (en) Serial communication method
US20110264849A1 (en) Protocol including timing calibration between memory request and data transfer
KR20170088768A (ko) 반도체 장치
KR102325388B1 (ko) 데이터 복원을 안정적으로 제어하는 파워 게이팅 제어 회로
TW201447559A (zh) 兩線串列介面及協定
KR102530347B1 (ko) 반도체 장치 및 반도체 시스템
US20200285602A1 (en) eUSB2 to USB 2.0 Data Transmission with Surplus Sync Bits
US9024668B1 (en) Clock generator
US20240219952A1 (en) Interface system
TWI752067B (zh) 半導體裝置及半導體系統
CN108268086B (zh) 半导体装置、半导体系统以及操作半导体装置的方法
TWI756225B (zh) 系統晶片、半導體系統以及時鐘信號輸出電路
JP2014033073A (ja) 半導体装置