TWI811528B - 用於將有用層移轉至支撐底材上之方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 97
- 238000000034 method Methods 0.000 title claims abstract description 47
- 230000003313 weakening effect Effects 0.000 claims abstract description 80
- 238000005496 tempering Methods 0.000 claims description 39
- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 9
- 239000001307 helium Substances 0.000 claims description 8
- 229910052734 helium Inorganic materials 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 150000002431 hydrogen Chemical class 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 25
- 230000000977 initiatory effect Effects 0.000 abstract description 7
- 238000000137 annealing Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 45
- 238000002513 implantation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 230000000877 morphologic effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000013467 fragmentation Methods 0.000 description 2
- 238000006062 fragmentation reaction Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 230000010070 molecular adhesion Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004971 IR microspectroscopy Methods 0.000 description 1
- 229910003327 LiNbO3 Inorganic materials 0.000 description 1
- 229910012463 LiTaO3 Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007596 consolidation process Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- -1 helium ions Chemical class 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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Abstract
本發明係涉及一種用於將表面層移轉至載體底材上之方法，其包括以下步驟：
a) 提供包含一埋置弱化平面之一施體底材，該有用層由該施體底材之正面及該埋置弱化平面界定；
b) 提供一載體底材；
c) 沿著一鍵合界面透過該施體底材之正面將該施體底材接合至該載體底材以形成一鍵合結構；
d) 回火該鍵合結構以增加該埋置弱化平面的弱化程度，
該移轉方法之特徵在於：
- 在回火步驟d)中，一預定壓力被施加到該埋置弱化平面達一段時間，該預定壓力被選定成一旦一給定弱化程度已達到時就引發分裂波；
- 在該段時間結束時，所述給定弱化程度已達到，該預定壓力造成分裂波沿著該埋置弱化平面引發及自持傳播，從而使該有用層移轉至該載體底材。
Description
本發明與微電子領域有關。詳言之，本發明涉及一種用於將有用層移轉至載體底材之方法。
圖1所示用於將有用層3移轉至載體底材4之方法為習知技術；該方法在文件WO2005043615及WO2005043616中已有說明，其包含以下步驟：
• 將輕質物種植入施體底材1以形成埋置弱化平面2，從而在該平面和施體底材的表面之間形成有用層3；
• 接著將施體底材1接合至載體底材4以形成鍵合結構5；
• 對鍵合結構5施加熱處理，以弱化埋置弱化平面；
• 最後，在埋置弱化平面2處施加能量脈衝(energy pulse)以引發分裂波(splitting wave)，分裂波在施體底材1中沿著所述埋置弱化平面2自持傳播(self-sustained propagation)。
在此方法中，在埋置弱化層2處植入之物種會引發微空腔形成。所述弱化熱處理具有促進微空腔之生長及加壓(pressurization)的效果。藉由在熱處理後施加額外的外力(能量脈衝)，可在埋置弱化平面2中引發分裂波，該分裂波以自持方式傳播，從而使有用層3透過在埋置弱化平面2處分離而被移轉。該方法可降低表面在移轉後的粗糙度。
該方法可用於製作絕緣體上矽(SOI)底材。在此情況下，施體底材1和載體底材4各由一矽晶圓形成，其標準直徑通常為200 mm、300 mm或450 mm 以供後續世代使用。施體底材1和載體底材4其中一者或兩者可經過表面氧化處理(surface-oxidized)。
SOI底材必須符合非常嚴格的規格。在有用層3的平均厚度及厚度均勻性方面尤其如此。為了使待形成於有用層3當中和上面的半導體元件能正確操作，符合所述規格是必須的。
在某些情況下，半導體元件結構所需要的SOI底材，其有用層3的平均厚度非常低，例如小於50 nm，並表現出非常高的有用層3厚度均勻性。所預期的厚度均勻性最多可為約5％，其對應於在有用層3的整個表面上通常在±0.3 nm到±1 nm之間的變化。即使在有用層3移轉到載體底材4之後進行額外精整步驟，例如蝕刻或表面平滑熱處理，重要的是移轉後的形態表面特性(morphological surface properties)要盡可能有利，以確保能符合最終規格。
本案申請人已觀察到，根據前述方法移轉的有用層3(其由在相似條件下製備且歷經相同弱化熱處理之鍵合結構所產生)，沒有表現出可在晶圓之間再現的形態表面特性(粗糙度、厚度均勻性)。移轉後有用層的形態表面特性的不可再現性可能影響產量，因為精整步驟無法總是能成功使全部有用層的粗糙度及厚度均勻性達到所要求的規格水準。
本發明涉及一種用於將有用層移轉至載體底材上之方法。該方法的目標在獲得表面粗糙度低及厚度均勻性高的移轉後有用層，並改善移轉後有用層的形態表面特性之晶圓間再現性(wafer-to-wafer reproducibility)。
本發明係涉及一種用於將表面層移轉至載體底材上之方法，其包括以下步驟：
a) 提供包含一埋置弱化平面之一施體底材，該有用層由該施體底材之正面及該埋置弱化平面界定；
b) 提供一載體底材；
c) 沿著一鍵合界面透過該施體底材之正面將該施體底材接合至該載體底材，以形成一鍵合結構；
d) 回火該鍵合結構以增加該埋置弱化平面的弱化程度。
該移轉方法之特徵在於：
- 在回火步驟d)中，一預定壓力被施加到該埋置弱化平面達一段時間，該預定壓力被選定成一給定弱化程度已達到時就引發分裂波；
- 在該段時間結束時，所述給定弱化程度已達到，該預定壓力造成分裂波沿著該埋置弱化平面引發及自持傳播(self-sustained propagation)，從而使該有用層移轉至該載體底材。
根據本發明之其他有利的和非限制性的特徵，其可以單獨實施，或以任何技術上可行的組合來實施：
- 該段時間可介於1分鐘及5小時之間；
- 該段時間為回火持續時間的一部分，介於1%及100%之間；
- 該移轉方法係用於複數個鍵合結構的批量處理，其中預定壓力係施加至每一鍵合結構的埋置弱化平面，以在每一鍵合結構之所述給定弱化程度已達到時引發分裂波；
- 步驟d)的回火係在水平或垂直組構的熱處理設備中實施，其適合批量處理複數個鍵合結構；
- 預定壓力係經由使用楔形物而局部施加至鍵合結構的埋置弱化平面，該楔形物被定置在鍵合界面處並對鍵合結構的施體底材及載體底材的斜切邊(chamfered edges)施加壓緊力，以在埋置弱化平面中產生拉伸應力(tensile strain)；
- 壓緊力在0.5 N及50 N之間；
- 給定弱化程度係由埋置弱化平面中的微空腔所佔面積定義，且被選定成介於1%及90%之間，較佳者為介於5%及40%之間；
- 步驟d)的回火達到300°C及600°C之間的最高溫度；
- 預定壓力係從步驟d)的回火開始時施加；
- 該施體底材及該載體底材由單晶矽製成，且其中該埋置弱化平面係經由將輕質物種以離子植入該施體底材而形成，所述輕質物種係從氫、氦或氫和氦的混合物中選定。
在以下說明中，圖式中相同的數字可代表同類型元件。為了可讀性，圖式為不按比例繪製之概要示意。更詳細而言，相對於x軸和y軸代表的橫向尺寸，z軸代表的層厚度並未按照比例繪製；此外，各層之間的相對厚度在圖式中不一定符合比例。應注意的是，圖1的坐標系(x,y,z)適用於圖2。
本發明涉及一種用於將有用層3移轉至載體底材4上之方法。有用層3之命名係因其旨在用於製作微電子或微系統元件。有用層及載體底材的性質，可取決於目標元件類型及目標應用而有所變化。由於矽是目前最常使用的半導體材料，因此有用層和載體底材可由單晶矽製成，但當然不限於該材料。
根據本發明之移轉方法首先包含提供施體底材1的步驟a)，有用層3將取自施體底材1。施體底材1包含埋置弱化平面2(圖2a))。埋置弱化平面2可有利地透過在預定深度處將輕質物種以離子植入施體底材1中形成。輕質物種優選者為選自氫、氦，或氫和氦的混合物，因所述物種可促進微孔洞在預定的植入深度處附近形成，進而形成埋置弱化平面2。
有用層3由施體底材1的正面1a及埋置弱化平面2所界定。
施體底材1可由選自矽、鍺、碳化矽、IV-IV族、III-V族或II-VI族半導體化合物及壓電材料(例如LiNbO3、LiTaO3等)中的至少一材料形成。施體底材1可更包含設置在其正面1a及／或背面1b的一或多個額外表面層，其可具有任何性質，例如介電性質。
該移轉方法亦包含提供載體底材4之步驟b)(圖2b))。
載體底材可由例如選自矽、碳化矽、玻璃、藍寶石、氮化鋁中的至少一材料形成，或由可以底材形式提供的任何材料形成。載體底材亦可包含一或多個任何性質之表面層，例如介電性質。
如前所述，根據本發明之移轉方法的一個有利應用為製作SOI底材。在此情況下，施體底材1和載體底材4由單晶矽製成，且此二底材之正面可擇一或同時包含矽氧化物6之表面層。
該移轉方法接著包含沿著鍵合界面7透過施體底材之正面1a將施體底材1接合至載體底材4，以形成鍵合結構5之步驟c)(圖2c))。
此接合操作可透過任何習知方法進行，詳言之可透過分子黏附進行直接鍵結、透過熱壓或透過靜電鍵合。該些眾所周知的習知技術不在此詳述。然而，應記住的是，在接合之前，施體底材1和載體底材4將接受表面活化及／或清潔程序，以在缺陷和鍵合能量方面確保鍵合界面7的品質。
根據本發明之移轉方法，接著進行回火鍵合結構5以增加埋置弱化平面2的弱化程度之步驟d)。對該埋置弱化平面2進行回火操作的溫度範圍，主要取決於鍵合結構5的類型(均質結構或異質結構)及施體底材1的性質。
舉例而言，在施體底材1和載體底材4為矽製的情況下，步驟d的回火可達到的最高溫度通常在200°C及600°C之間，有利者在300°C及500°C之間，更有利者在350°C及450°C之間。
該回火可包含溫度調升(通常在200°C及最高溫度之間)及保持在最高溫度。一般而言，該回火的持續時間在數十分鐘和數小時之間，取決於回火的最高溫度。時間／溫度的配對決定了回火期間施加到鍵合結構5的熱預算(thermal budget)。
埋置弱化平面2之弱化程度係由存在於埋置弱化平面2中的微空腔(microcavities)所佔面積定義。在施體底材1為矽製的情況下，微空腔所佔面積可由紅外顯微鏡描述。
弱化程度可從低度(>1%，低於測量儀器的檢測門檻)到高於80%，取決於回火期間施加到鍵合結構5的熱預算。弱化熱預算總是保持在低於分裂熱預算，後者會在回火期間於埋置弱化平面2中自發引起分裂波。
應記得的是，在前文所述之習知技術移轉方法期間，當埋置弱化平面2表現出一定程度的弱化時，鍵合結構5在回火步驟後被移開。接著，將能量脈衝施加到埋置弱化平面2以引發分裂波：分裂波的傳播使有用層3移轉到載體底材4上。如前所述，申請人已發現，即使在完全相同的條件下進行習知移轉方法中的步驟，移轉後有用層3形態表面特性(morphological surface properties)的再現性仍有困難。
詳細而言，缺乏再現性的原因是在植入輕質物種以形成埋置弱化層的步驟及回火步驟中存在易變性(variability)。此易變性可能源自植入劑量或植入能量的不均勻，或橫越一或多個結構的溫度不均勻。因此，對於同一熱預算而言，批量或分開回火的類似鍵合結構在回火過程中的弱化程度變化可能有所不同。
為了克服此問題，本發明之移轉方法提出在步驟d)之回火步驟中，施加一預定壓力(predetermined stress)至埋置弱化平面2達一段時間(圖2d))。「預定壓力」可理解為範圍明確且恆定之壓力。詳細而言，預定壓力可透過向鍵合結構5施加受到控制的機械負荷的方式實施，下文將進一步說明之。
預定壓力被選定成一旦埋置弱化平面2中達到給定的弱化程度時，就引發表現出自持傳播之分裂波。自持傳播(self-sustained propagation)意指分裂波一旦引發，無需施加額外壓力，便會自行在埋置弱化平面2的整個範圍中傳播，從而使有用層3從施體底材1完全分離並移轉到載體底材4上。
將預定壓力施加到埋置弱化平面2的時間通常大於一分鐘。更詳細而言，其介於一分鐘及五小時間之間。換言之，該段時間為回火持續時間的一部分，介於1%及100%之間。
在該段時間結束時，所述給定弱化程度已達到：預定壓力接著造成分裂波沿著埋置弱化平面2引發及自持傳播，從而使有用層3移轉至載體底材4(圖2e))。在根據本發明之移轉方法中，在埋置弱化平面2中引發分裂波與對埋置弱化平面2施加預定壓力兩者並非同時進行。唯有當埋置弱化平面已達到給定弱化程度時，分裂波才由預定壓力引發。
以此方式在回火步驟d)中對鍵合結構5施加預定壓力達一段時間，可允許一旦已達到給定、恆定且可再現的弱化程度時，分裂波即在埋置弱化平面2中引發。因此，分裂波不再根據恆定熱預算引發(如前述習知技術之移轉方法)，而是根據埋置弱化平面2的恆定弱化程度引發。即使在同一批或不同批處理的鍵合結構5之間的植入或回火條件存在變化，施加到每一鍵合結構5的埋置弱化平面2的相同預定壓力，也將在每一鍵合結構5特定的處理期間結束時，為同一給定弱化程度引發分裂波。這可確保有用層3形態表面特性的高度再現性，這些形態表面特性高度取決於分裂波引發和傳播時埋置弱化平面2的弱化程度。
根據第一變化例，預定壓力在回火步驟d)開始時施加到埋置弱化平面2：因此，預定壓力施加到埋置弱化平面2的持續時間為從回火開始時(或可能在回火之前)直至給定弱化程度達到時，即分裂波引發時。
根據第二變化例，預定壓力係在預定回火持續時間之後在不中斷所述回火的情況下施加。此變化例可在回火開始時促進鍵合結構5的鍵合界面7的鞏固，所述回火係在對埋置弱化平面2施加預定壓力之前。在此例中，持續時間從回火期間的中間時間(intermediate time)開始，直至給定弱化程度達到時，即分裂波引發時。
根據本發明之方法，預定壓力係根據分裂波傳播所需的弱化程度而選定。大壓力允許分裂波在埋置弱化平面2弱化程度低時引發；較小的壓力允許分裂波在埋置弱化平面2弱化程度較高時引發。給定弱化程度係由埋置弱化平面2中的微空腔所佔面積定義，其可被選定成在1%及90%之間，較佳者為5%及40%之間。相對較低的弱化程度，例如低於25%，有助於降低移轉後的表面粗糙度，並使移轉後的有用層3具有高度厚度均勻性。
該移轉方法可有利地應用於複數個鍵合結構5的批量處理，其中預定壓力係施加至每一鍵合結構5的埋置弱化平面2，以在每一鍵合結構5之給定弱化程度達到時引發分裂波。在此情況下，步驟d)的回火可在水平或垂直組構的熱處理設備中實施，其適合批量處理複數個鍵合結構5。
考慮到鍵合結構5之間的植入或回火條件之變化，對每一鍵合結構5而言，預定壓力施加至埋置弱化平面2及在其結束時引發分裂波的時間長度可能較長或較短：詳細而言，埋置弱化平面2不會全部達到讓所施加的預定壓力同時引發分裂波的給定弱化程度。回火的持續時間係經過界定，以將該些變化納入考量並允許分裂波在所有鍵合結構5之埋置弱化平面2中引發及自持傳播。接著，每一鍵合結構5將根據給定弱化程度，即以恆定且可再現的程度，經歷埋置弱化平面2之分裂。
本發明之移轉方法允許引發分裂波傳播之弱化程度可被選定，並確保所述分裂波對所有鍵合結構5以恆定的弱化程度引發：這允許移轉後之有用層3獲得有利的形態表面特性(低粗糙度、高均勻性及晶圓間再現性)。
根據一有利實施例，預定壓力係經由一楔形物10將點狀機械負荷(point mechanical load)施加至鍵合結構5而局部施加至埋置弱化平面2。楔形物10被定置在鍵合界面7處，並對鍵合結構5的施體底材1及載體底材4的斜切邊施加壓緊力。其會在埋置弱化平面2中產生拉伸應力。壓緊力之幅度為預定且恆定。舉例而言，壓緊力可在0.5 N及50 N之間。
示例性應用：
本發明之移轉方法可用於製作SOI底材，其有用層3非常薄，詳言之在數奈米及50 nm之間。
在所用示例中，施體底材1及載體底材4由單晶矽製成，且兩者皆為直徑300 mm之晶圓。施體底材1覆蓋有厚度50 nm之矽氧化物層。埋置弱化平面2係在以下條件中透過共同植入氫和氦離子而在施體底材1中形成：
• 氫：植入能量為38 keV，植入劑量為 1E16 H/cm2；
• 氦：植入能量為25 keV，植入劑量為 1E16 He/cm2。
埋置弱化層2位於距離施體底材1表面約290 nm深之處。其與氧化物層6界定出厚度約240 nm之有用層3。
施體底材1係透過分子黏附之直接鍵結而接合至載體底材4，從而形成鍵合結構5。在接合之前，施體底材1和載體底材4將接受習知的表面活化及／或清潔程序，以在缺陷和鍵合能量方面確保鍵合界面7的品質。
如前所述，水平組構的爐20被用於對複數個鍵合結構5進行批量回火。這類熱處理設備20包含裝料鏟(charge shovel)21，其帶有匣子(cassette)22，鍵合結構5係置於其中(圖3)。裝料鏟21在進入位置及退出位置之間移動，在進入位置時鍵合結構5在爐20內部，在退出位置時鍵合結構5在爐20外部。
楔形物10系統定置在每一匣子22上，在該些鍵合結構5的下方或上方，以對每一鍵合結構5的接合底材的斜切邊施加恆定的點狀壓緊力。
應注意的是，若楔形物位在鍵合結構5下方，每一鍵合結構的重量可能構成所述壓緊力。作為替代方案，可提供額外裝置11，以在該些鍵合結構5的邊緣及頂部局部施加額外壓緊力。
由楔形物10系統 (可具有或不具有額外裝置11)施加到鍵合結構5的機械負荷，會在埋置弱化平面2中產生預定的局部拉伸應力。所述機械負荷可從回火開始時施加，或在決定的持續時間之後施加。該決定的持續時間，總是遠短於達到給定弱化程度，而預定壓力將依所述給定弱化程度引發分裂波所需的持續時間。
對於最高溫度為350°C的回火而言，自發分裂平均在200分鐘後發生。
當500 g的重量(對應於約5N的壓緊力) 透過額外裝置11施加到每一鍵合結構5時，分裂波的引發平均在160分鐘後發生，弱化程度約16％。
當1500 g的重量(對應於約15N的壓緊力) 透過額外裝置11施加到每一鍵合結構5時，分裂波的引發平均在110分鐘後發生，弱化程度約12％。
分裂波在每一鍵合結構5中自持傳播後，將在移轉後獲得SOI底材(移轉後組件5a)及施體底材的剩餘部分5b。
在前述兩個以恆定期限(maturity)引發分裂波的示例中，移轉後的有用層3可獲得高度有利的形態表面特性(低粗糙度、高均勻性)且可在晶圓之間再現。
移轉後組件5a的精整步驟包含化學清潔操作及至少一高溫平滑熱處理。這些步驟完成後，SOI底材將包含一有用層3，其厚度為50 nm、不均勻度低於2%，且其表面粗糙度低於0.3 nm RMS。
當然，本發明不限於所述之實施方式，且對於實施例所為之各種變化，均落入以下申請專利範圍所界定之範疇。
1:施體底材
1a:正面
1b:背面
2:埋置弱化平面
3:有用層
4:載體底材
5:鍵合結構
5a:移轉後組件
5b:剩餘部分
6:氧化物層
7:鍵合界面
10:楔形物
11:額外裝置
20:熱處理設備
21:裝料鏟
22:匣子
下文關於本發明之實施方式一節，將更清楚說明本發明其他特徵和優點，實施方式係參照所附圖式提供，其中：
圖1繪示根據習知技術移轉薄層之方法；
圖2繪示根據本發明之移轉方法；
圖3繪示在根據本發明之移轉方法中批量處理複數個結構的示例。
Claims (11)
- 一種用於將一有用層(3)移轉至一載體底材(4)的方法，該方法包括以下步驟：a)提供包含一埋置弱化平面(2)之一施體底材(1)，該有用層(3)由該施體底材之正面(1a)及該埋置弱化平面(2)界定；b)提供一載體底材(4)；c)沿著一鍵合界面(7)透過該施體底材之正面(1a)將該施體底材(1)接合至該載體底材(4)以形成一鍵合結構(5)；d)回火該鍵合結構(5)以增加該埋置弱化平面(2)的弱化程度，該方法的特點在於：- 在回火步驟d)中，一預定壓力被施加到該埋置弱化平面(2)達一段時間，該預定壓力被選定成一旦一給定弱化程度達到時就引發分裂波；- 在該段時間結束時，所述給定弱化程度已達到，該預定壓力造成分裂波沿著該埋置弱化平面(2)引發及自持傳播(self-sustained propagation)，從而使該有用層(3)移轉至該載體底材(4)。
- 如申請專利範圍第1項之方法，其中該段時間在1分鐘及5小時之間。
- 如申請專利範圍第1項之方法，其中該段時間為所述回火持續時間的一部分，介於1%及100%之間。
- 如申請專利範圍第1至3項中任一項之方法，其係用於複數個鍵合結構(5)的批量處理，其中該預定壓力係施加至每一鍵合結構(5)的埋置弱化平面(2)，以在每一鍵合結構(5)之所述給定弱化程度已達到時引發分裂波。
- 如申請專利範圍第1項之方法，其中步驟d)的回火係在水平或垂直組構的一熱處理設備(20)中實施，其適合批量處理複數個鍵合結構(5)。
- 如申請專利範圍第4項之方法，其中該預定壓力係經由使用一楔形物(10)而局部施加至該鍵合結構(5)的埋置弱化平面(2)，該楔形物(10)被定置在該鍵合界面(7)處並對該鍵合結構(5)的施體底材(1)及載體底材(4)的斜切邊施加一壓緊力，以在該埋置弱化平面(2)中產生一拉伸應力。
- 如申請專利範圍第6項之方法，其中所述壓緊力在0.5N及50N之間。
- 如申請專利範圍第1項之方法，其中所述給定弱化程度係由該埋置弱化平面(2)中的微空腔所佔面積定義，且被選定成介於1%及90%之間，較佳者為介於5%及40%之間。
- 如申請專利範圍第1或5項之方法，其中步驟d)的回火達到300℃及600℃之間的最高溫度。
- 如申請專利範圍第1項之方法，其中該預定壓力係從步驟d)的回火開始時施加。
- 如申請專利範圍第1項之方法，其中該施體底材(1)及該載體底材(4)由單晶矽製成，且其中該埋置弱化平面(2)係經由將輕質物種以離子植入該施體底材(1)而形成，所述輕質物種係從氫、氦或氫和氦的混合物中選定。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1902668A FR3093858B1 (fr) | 2019-03-15 | 2019-03-15 | Procédé de transfert d’une couche utile sur un substrat support |
| FR1902668 | 2019-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202036782A TW202036782A (zh) | 2020-10-01 |
| TWI811528B true TWI811528B (zh) | 2023-08-11 |
Family
ID=67384006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109105909A TWI811528B (zh) | 2019-03-15 | 2020-02-24 | 用於將有用層移轉至支撐底材上之方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US20220172983A1 (zh) |
| EP (1) | EP3939076A1 (zh) |
| JP (1) | JP2022526250A (zh) |
| KR (1) | KR20210138051A (zh) |
| CN (1) | CN113574654A (zh) |
| FR (1) | FR3093858B1 (zh) |
| SG (1) | SG11202109798UA (zh) |
| TW (1) | TWI811528B (zh) |
| WO (1) | WO2020188167A1 (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
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-
2019
- 2019-03-15 FR FR1902668A patent/FR3093858B1/fr active Active
-
2020
- 2020-02-24 TW TW109105909A patent/TWI811528B/zh active
- 2020-02-26 US US17/436,532 patent/US20220172983A1/en active Pending
- 2020-02-26 CN CN202080016649.6A patent/CN113574654A/zh active Pending
- 2020-02-26 SG SG11202109798U patent/SG11202109798UA/en unknown
- 2020-02-26 WO PCT/FR2020/050367 patent/WO2020188167A1/fr active Application Filing
- 2020-02-26 KR KR1020217032705A patent/KR20210138051A/ko unknown
- 2020-02-26 EP EP20713728.2A patent/EP3939076A1/fr active Pending
- 2020-02-26 JP JP2021555272A patent/JP2022526250A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP2933828A1 (en) * | 2014-04-16 | 2015-10-21 | Soitec | Method for transferring a useful layer |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113574654A (zh) | 2021-10-29 |
| SG11202109798UA (en) | 2021-10-28 |
| KR20210138051A (ko) | 2021-11-18 |
| EP3939076A1 (fr) | 2022-01-19 |
| FR3093858B1 (fr) | 2021-03-05 |
| JP2022526250A (ja) | 2022-05-24 |
| TW202036782A (zh) | 2020-10-01 |
| FR3093858A1 (fr) | 2020-09-18 |
| WO2020188167A1 (fr) | 2020-09-24 |
| US20220172983A1 (en) | 2022-06-02 |
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