TWI809161B - 用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層 - Google Patents

用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層 Download PDF

Info

Publication number
TWI809161B
TWI809161B TW108127337A TW108127337A TWI809161B TW I809161 B TWI809161 B TW I809161B TW 108127337 A TW108127337 A TW 108127337A TW 108127337 A TW108127337 A TW 108127337A TW I809161 B TWI809161 B TW I809161B
Authority
TW
Taiwan
Prior art keywords
layer
sic
carbon
silicide region
refractory metal
Prior art date
Application number
TW108127337A
Other languages
English (en)
Other versions
TW202021124A (zh
Inventor
媞 秋 芳 范
朴京錫
安德里 公史丹提諾夫
湯瑪士 奈爾
Original Assignee
美商半導體組件工業公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商半導體組件工業公司 filed Critical 美商半導體組件工業公司
Publication of TW202021124A publication Critical patent/TW202021124A/zh
Application granted granted Critical
Publication of TWI809161B publication Critical patent/TWI809161B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/0355—Selective modification
    • H01L2224/03552—Selective modification using a laser or a focussed ion beam [FIB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/2908—Plural core members being stacked
    • H01L2224/29083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體功率裝置可包括碳化矽(SiC)層，該SiC層具有形成在該SiC層之第一表面上之主動功率裝置。歐姆接觸層可在該SiC層之第二相對表面上形成，該歐姆接觸層包括矽化鎳(NiSix)，其中含有第一未反應碳沉澱物的第一矽化物區域設置在該SiC層與第二矽化物區域之間。該第二矽化物區域可設置在該第一矽化物區域與第三矽化物區域之間，且該第二矽化物區域可包括第一耐火金屬碳化物沉澱物與第二未反應碳沉澱物的混合物。該第三矽化物區域可含有第二耐火金屬碳化物沉澱物。焊料金屬層可形成在該歐姆接觸層上，其中該第三矽化物區域設置在該第二矽化物區域與該焊料金屬層之間。

Description

用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層
本說明係關於碳化矽高功率半導體裝置。
碳化矽(SiC)功率裝置(具體而言，碳化矽高功率裝置)提供諸如高切換速度及低功率損耗的優點。高效率SiC功率裝置的實例包括(但不限於)整流器、場效電晶體(FET)、雙極性接面電晶體(BJT)。多個物理性質造就碳化矽高功率裝置的各種優點，例如其高臨界場以避免突崩崩潰。
因此，例如，800V與4500V之間的高電壓可被阻斷在例如約4μm與35μm之間的非常薄層內。在至少一些處理情境期間，機械穩定性考量指定至少介於約300至500um之間的一般SiC基材厚度，雖然此類厚度可高於電氣裝置功能之觀點所要求者。即，例如，極厚基材之電氣及熱電阻往往影響SiC高功率裝置的性能。
為了減輕此類影響，有可能執行SiC基材之至少一部分的薄化。在例如用以形成主動裝置結構的頂側半導體程序期間，此類經薄化 SiC基材(如僅參照)係非較佳或不可行。具體而言，比約280μm更薄的150-mm或更大的SiC基材可不相容於晶圓製造設定中的前端SiC裝置處理。而是，可在頂側主動結構完成(或幾乎完成)的階段執行晶圓薄化。結果，晶圓程序後薄化可限於特定操作，諸如，歐姆接觸形成，接著沉積焊料金屬。可在此類情境中使用脈衝能量來源(諸如脈衝雷射)以幾奈秒至幾百奈秒的脈衝持續時間進行背側接觸退火，以達成所欲之歐姆行為及低接觸電阻。然後，接觸退火後續接著沉積焊料金屬堆疊。
SiC的特定特徵在於，歐姆接觸形成一般需要大約850C與1050C之間的溫度。這對於形成提供低電阻率及良好程序穩定性的矽化鎳(NiSix)接觸尤其成立。可以類似於在矽上形成矽化鎳的方式，可透過SiC與金屬鎳之反應來在碳化矽上形成矽化鎳。在碳化矽上，此反應伴隨釋放過量碳，在SiC至NiSix界面處捕獲該碳之部分，且該碳之部分擴散至矽化物中，以在矽化物主體中以及矽化物之自由表面上形成碳簇(carbon clusters)。經報告SiC/NiSix界面處補獲的碳具有多層石墨烯的結構，且有利地與對SiC的低阻障形成界面。因此，碳至SiC的低阻障視為造就或係關於在SiC上的NiSix接觸之所欲歐姆性質。
然而，矽化物內的過量碳生產及其分布可導致一些問題及困難。例如，此類問題及困難可包括不良金屬黏著性(且缺乏所得接觸的穩定性)，以用於藉由爐或藉由快速熱處理(RTP)退火所形成的接觸。
在下文揭露中，揭露適合可靠形成用於採用經薄化SiC基材之SiC功率裝置的經脈衝雷射退火之背側接觸層的技術。如所述，已例如透過實際接觸組成物的研究、以及透過經完全處理、經切粒且經封裝之 SiC功率裝置的可靠度測試來驗證適合性。
本揭露描述能夠提供阻隔電壓與導通狀態電阻的近理論組合的裝置。藉由漂移區域之電阻來設定垂直非注入式功率裝置之導通狀態比電阻Rspon的限制。對於非衝穿裝置，此數字係Rspon=4BV2/(ε*μ*Ec3)，其中BV係崩潰電壓，ε係半導體之絕對介電係數，μ係載子移動率，及Ec係突崩崩潰的臨界場。
因此，高功率整流器可理解為包括具有不超過10倍理論值Rspon之比電阻的裝置。具有又較高比電阻的裝置高度受限於用於高功率轉換。比電阻Rspon應在其習知定義中被理解為例如導通狀態整流器或開關的微分電阻乘以主動裝置面積，即，乘以裝置單元胞的總面積。
關於高功率應用，在此類情境中的額定電流可受限於高於介於約4A與10A之間的最小電流的定義域(domain)。可實作具有較低電流額定之一些高電壓整流器，但是此類小面積功率裝置一般係主流高功率裝置之縮小版本。本揭露進一步關於額定在至少約600V之高阻隔電壓的裝置。
根據一項一般態樣，一種半導體功率裝置可包括碳化矽(SiC)層，其具有形成在其第一表面上之一功率裝置(諸如一主動式功率裝置)。該半導體功率裝置可包括形成於該SiC層之一第二相對表面上的一歐姆接觸層。該歐姆接觸層可包括矽化鎳(NiSix)，其中含有一第一未反應碳沉澱物的一第一矽化物區域設置在該SiC層與一第二矽化物區域之間。該第二矽化物區域可設置在該第一矽化物區域與一第三矽化物區域之間，且該第二矽化物區域可包括一第一耐火金屬碳化物沉澱物與一第二未反應碳沉澱物的一混合物。該第三矽化物區域可含有一第二耐火金屬碳化 物沉澱物。該半導體功率裝置可包括至少一焊料金屬層，該至少一焊料金屬層經形成在該歐姆接觸層上，且該第三矽化物區域設置於該第二矽化物區域與該至少一焊料金屬層之間。在一些實施方案中，在該第三矽化物區域與該至少一焊料金屬層的一接觸面積之至少五十百分比中，該第三矽化物區域中的碳被包括在該第二耐火金屬碳化物沉澱物內。
在此類(多種)半導體功率裝置之一些實施方案中，該第一未反應碳沉澱物及該第二未反應碳沉澱物可包括在矽化以形成該NiSix期間從SiC層釋放的碳。此外，該第一耐火金屬碳化物沉澱物及該第二耐火金屬碳化物沉澱物可包括在形成該歐姆接觸層期間包括有鎳的一第一耐火金屬之沉澱物、及第二耐火金屬之沉澱物。
於附圖及以下說明中提出一或多個實施方案之細節。可從說明及圖式以及申請專利範圍中明白了解其他特徵。
101a:SiC基材層/SiC基材
101b:SiC基材層/SiC層
102:主動裝置/主動裝置結構
160:鎳層/吸除層/層
161:鈦酸鋇層/吸除層/層
170:短脈衝/第二(或更高)雷射退火
175:歐姆接觸層
176:碳沉澱物/第一矽化物區域
176a:第一矽化物區域/界面碳簇區域
177:混合物/耐火金屬碳化物/第二矽化物層
177a:第二矽化物區域/區域
178:耐火金屬碳化物沉澱物
178a:第三矽化物區域/區域
181:焊料金屬層
302:形成頂側功率裝置結構
304:晶圓薄化
306:沉積鎳(或鎳合金，諸如NiV)
308:沉積碳吸除材料(諸如耐火金屬，例如，鈦)
310:執行第一雷射退火
312:沉積第二鎳層
314:第二雷射退火
316:焊料金屬
318:晶粒單切
320:封裝
402:頂側功率裝置形成
404:晶圓薄化
406:鎳沉積
408:第一雷射退火
410:沉積碳吸除化材料(諸如鈦)
412:第二沉積鎳
414:第二雷射退火
416:沉積焊料金屬堆疊
418:晶粒單切
420:封裝
502:頂側功率裝置結構形成
504:晶圓薄化
506:鎳沉積
508:沉積適當的碳吸除材料
510:單一雷射退火
512:焊料金屬堆疊沉積
514:晶粒單切
516:封裝
702a:SiC功率裝置之接觸剖面圖/SiC層/層
702b:STEM影像
704a:SiC功率裝置之接觸剖面圖/歐姆接觸層
704b:STEM影像；NiSix歐姆接觸金屬
706a:SiC功率裝置之接觸剖面圖/層
706b:STEM影像
708a:SiC功率裝置之接觸剖面圖/層
708b:STEM影像
710a:SiC功率裝置之接觸剖面圖/層
710b:STEM影像
801b:SiC基材
874a:區域
875:歐姆接觸層
876:第一矽化物區域
876a:區域/界面碳沉澱物層/界面碳層/界面碳簇區域/碳沉澱物層
877:第二矽化物層/第二矽化物區域
877a:區域/第二矽化物區域
878a:區域/第三矽化物區域
880:富TiC層/TiC層/層
881:焊料金屬
881a:焊料金屬堆疊
881b:焊料金屬堆疊
975:NiSix歐姆接觸層
976a:區域/界面碳簇區域
977a:區域
978a:區域
981:焊料金屬
W1:晶圓
W2:晶圓
W3:晶圓
W4:晶圓
圖1A係SiC功率裝置的示意剖面圖。
圖1B係圖1A之SiC功率裝置之經半處理版本的第一示意剖面圖。
圖1C係圖1A之SiC功率裝置之經半處理版本的第二示意剖面圖。
圖1D係圖1A之SiC功率裝置之經半處理版本的第三示意剖面圖。
圖1E係圖1A之SiC功率裝置之經半處理版本的第四示意剖面圖。
圖1F係圖1A之SiC功率裝置之經半處理版本的第五示意剖面圖。
圖1G係圖1A之SiC功率裝置之經半處理版本的第六示意剖面圖。
圖2係繪示參考程序之熱機械循環之後的正向電壓降漂移依據晶粒數目而變化的圖表。
圖3係繪示用於形成圖1A至1G之(多個)半導體功率裝置的第一實例實施例的流程圖。
圖4係繪示用於形成圖1A至1G之(多個)半導體功率裝置的第二實例實施例的流程圖。
圖5係繪示用於形成圖1A至1G之(多個)半導體功率裝置的第三實例實施例的流程圖。
圖6展示針對4個晶圓研究的平均BV對平均VF之相依性的趨勢線。
圖7A展示根據參考程序形成的經雷射退火之NiSix接觸的示意剖面圖。
圖7B展示根據圖7A之參考程序形成的經雷射退火之NiSix接觸的電子顯微照片。
圖7C展示根據圖7A之參考程序形成的經雷射退火之NiSix接觸的組成物。
圖8A展示根據一例示性實施例之使用碳吸除(carbon gettering)形成的經雷射退火之NiSix接觸的電子顯微照片。
圖8B展示根據如圖8A之實例實施例之碳吸除所形成的經雷射退火之NiSix接觸的組成物。
圖8C展示圖8A及圖8B之實例實施例針對鎳、碳、釩、矽、及鈦的矽化鎳接觸之元素對比掃描穿透式電子顯微鏡(Scanning Transmission Electron microscopy)影像。
圖9展示根據一例示性實施例之NiSix接觸的電子顯微照片。
圖10展示圖9之實施例之歐姆接觸組成物的高解析度掃描。
圖1A係SiC功率裝置結構。在圖1A中，一SiC基材層101b繪示為具有形成在其一第一表面上的一主動裝置102。如上文所提及，且關於以下圖1B所說明及繪示，SiC層101b可表示一原始較厚之SiC基材層101a之一薄化層。
以術語來說，於其上形成主動裝置102的SiC層101b之第一表面亦可稱為前側或頂側表面。同時，一歐姆接觸層175形成在SiC層101b之一第二相對表面上，其因此可稱為一背側或底表面。
如下文所詳細說明者，歐姆接觸層175可表示形成於SiC層101b上的矽化物，諸如矽化鎳、或鎳釩矽化物。如本文所述，使用來自SiC層101b之矽形成此類矽化物一般也會伴隨存在於SiC層101b中之碳的釋放及可能擴散。
在圖1A中，歐姆接觸層175係以一第一矽化物區域176a建構，其中從SiC層101b釋放的碳沉澱物176位於SiC與歐姆接觸層175之矽化物的界面附近(即，接近SiC層101b的背側表面)。如本文所述，第一矽化物區域的碳沉澱物176可採用石墨烯及/或石墨的形式，且有利地用於降低介於SiC層101b與歐姆接觸層175之矽化物之間的界面處的接觸電阻。在各種實施方案中，第一矽化物區域176a含有很少或無耐火金屬碳化物沉澱物。
此外，一第二矽化物區域177a包括金屬碳化物沉澱物及額外未反應碳沉澱物的混合物177。可透過耐火金屬(諸如鈦)與從SiC層101b且穿過第一矽化物區域176a擴散的碳的組合而形成混合物177的金屬碳化物沉澱物。在此內容脈絡中，未反應碳係指在矽化反應期間未與耐火金屬反應的碳，且亦可稱為游離碳。
進一步關於歐姆接觸層175，第三矽化物區域178a繪示為與一或多個焊料金屬層181相鄰且電接觸。如所繪示，第三矽化物區域178a通常應不包括未反應碳的沉澱物。具體而言，第三矽化物區域178a可含有過量碳；然而，任何此類過量的碳應完全鍵結或幾乎完全鍵結在接觸面積之一主要部分上的耐火金屬碳化物沉澱物178。例如，耐火金屬碳化物沉澱物178可發生在接觸面積之至少五十百分比。在其他實施方案中，該百分比可大於75%、90%、或95%。同樣地，在各種實例實施方案中，具有游離碳(例如，未反應碳沉澱物)的接觸面積之百分比可小於50%、20%、10%、或5%。
因此，相對於焊料金屬層181，第三矽化物區域178a提供具有優異黏著性質的表面。如下文所詳細描述，可焊接金屬層因此能夠經耐受高程度的熱及機械應力，同時維持與歐姆接觸層175的實體及電接觸。
以術語來說，用語沉澱物應理解為參考，且包括相關材料之任何簇、分散體、微晶或非連續分佈。例如，混合物177之金屬碳化物沉澱物及金屬碳化物沉澱物178可表示由已與從SiC層101b擴散且穿過第一矽化物區域176a並且進入第二矽化物區域177a及第三矽化物區域178a中的碳產生反應的(至少部分地)熔融之鈦所形成的碳化鈦(TiC)之非連續分布。結果，來自SiC層101b的矽大致上游離或能夠移動穿過第二矽化物區域177a並且進入第三矽化物區域178a中，以獲得歐姆接觸層175之一完全且高品質的矽化。
為了繪示及描述本文所述及主張之SiC半導體功率裝置的大致結構及一些相關聯特徵的目的而包括圖1A。應瞭解，圖1A非意欲針對 任何特定裝置或裝置類型或其部分而按比例繪製或表示。圖1A之元件之相關大小、厚度、及其他實體參數的具體實例將於下文提供，或對於所屬技術領域中具有通常知識者而言將顯而易見。
因此，圖1A的大致結構連同用於製作此一結構及相關結構之各種技術的一般結構可例如用於任何相關的功率SiC裝置。在本說明書(包括關於以下圖1B至圖1I)中，提供就碳化矽肖特基二極體整流器的內容脈絡而論的具體實例。
因此，在圖1B至圖1I中，此類整流器可理解為提供圖1A之主動裝置102的實例，在薄化SiC基材101a以獲得SiC基材層101b之前，該主動裝置形成於該SiC基材101a之頂側上。在具體測試實例中，所得二極體晶圓被機械地薄化至200μm或100μm之總SiC晶體厚度。使用在頂部上具有一Ti層之Ni-V層的沉積來執行晶圓背側的歐姆接觸製備。使用波長為532nm的脈衝綠色雷射將所得背側接觸退火，之後沉積且雷射退火額外NiV層，導致具有所述矽化物區域176a至178a之歐姆接觸層175。
接著沉積一焊料金屬(其表示含有Ti/Ni/Ag堆疊之(多個)焊料金屬層181的實例)在該歐姆接觸金屬之頂部上。矽化鎳組成物之研究已展示耐火金屬碳化物177之形成，以及在NiSix與焊料金屬的界面附近(即，在第三矽化物區域178a中)無碳沉澱物。
相反地，雷射燒結純Ni或鎳釩已展示焊料金屬對矽化鎳的次標準黏著性。例如，由於NiSix與焊料金屬界面附近之過量碳含量，歸因於焊料金屬之剝離而失敗。因此，從所得SiC功率裝置的可靠度觀點，本文所述之程序及結構與參考程序/結構的比較已表明展現非常清楚的優點。
在圖1A中，從電氣觀點，最佳或較佳裝置厚度係介於大約8μm與50μm之間，或在實例實施方案中，不大於約280μm，其遠小於可經處理以形成主動裝置結構102的SiC基材之厚度。一般半導體製造程序需要至少300至350μm厚的晶圓。額外SiC材料厚度增加二極體導通狀態電阻，以及其熱電阻。
如上文所提及，圖1B係根據一個實施例之經半處理裝置的示意性剖面圖。薄化程序可施加至SiC基材層101a以移除非所欲的SiC厚度，且獲得SiC層101b，如圖1C所示。薄化程序可係使用專用晶圓薄化工具的機械研磨。機械研磨較佳地應使用拋光來完成，以減少子表面損壞且獲得晶圓背側之平滑表面。至少在今日的加工水準下，機械研磨一般受限於約100μm的臨界厚度，低於此厚度，可預期晶圓破裂的某些問題。
機械薄化亦可後續接著進行蝕刻。機械研磨與乾式蝕刻的組合可達成比可單獨使用機械研磨更小的晶圓厚度。
在一些實例中，晶圓被機械薄化至介於約50μm與100μm之間的厚度。機械薄化可導致某些量的子表面損傷，其仍可存在於晶圓背側，即使在薄化程序的最後階段拋光晶圓背側。子表面損傷可引起晶圓破裂的高風險，例如在自載體移除基材的階段期間。
因此，可施加乾電漿蝕刻，以藉由自SiC背側移除至少5μm至15μm的材料而最小化此類子表面損壞。較佳於蝕刻工具中以適中功率位準移除至少最前面5μm，以避免在電漿蝕刻期間在晶圓處的熱應力，該熱應力可能增加晶圓中裂紋發展的可能性。移除子表面損壞可促進SiC功率裝置基材薄化至實質上低於100μm的厚度，而不會在晶圓中發展裂紋。
如從前文圖1A之論述可理解，可藉由形成一歐姆接觸層175，且藉由沉積晶粒附接所需的焊料金屬層181，來完成主動裝置102(例如，功率肖特基整流器晶圓)之製造。因此，可在金屬沉積工具中置放經清潔的晶圓，在該在金屬沉積工具中沉積一或多個金屬層。
例如，如在圖1D中所示，可在生產磁控濺鍍工具中沉積鎳層160，對於生產磁控濺鍍工具，純鎳之鐵磁性質可能變成問題。通常更方便的是，沉積鎳且添加入小百分比的釩。
可能可在相同運行中沉積其他金屬層。將具有經沉積之含鎳層之晶圓轉移至雷射退火工具，在該雷射退火工具中，該層被曝光於係脈衝長度為約100ns的短脈衝170。對於具有150ns脈衝持續時間及接近2J/cm2脈衝能量的綠色(532nm)雷射，一般的曝光能量可係例如約2J/cm2。
歐姆金屬沉積及雷射退火之步驟可重複進行一或多次，且可用不同雷射脈衝能量進行第二(或更高)雷射退火170。例如，鈦酸鋇層161(或如本文所述之其他耐火金屬)可經沉積及退火。
在完成歐姆接觸程序之後，可沉積一焊料金屬堆疊。該焊料金屬堆疊可例如係Ti/Ni/Ag，然而，可使用其他類型焊料堆疊。於圖1C展示經完成裝置結構之示意剖面圖。
在一態樣中，雷射輔助NiSix形成的時間可如介於幾奈秒與100至200ns之間一樣小，這比RTP矽化程序的一般持續時間更短9量值級。亦可係不藉由直接讀取來測量確切燒結溫度的情況，此係因為在奈秒時間尺度難以直接讀取溫度。因此，對於一般的製造程序，雷射退火的尖峰溫度值通常會保持未知。
可透過某些量測的組合來估計尖峰退火溫度，例如運用電腦模擬的表面反射率。在矽晶圓上的尖峰鎳矽化溫度可發生在約1400C，即，接近矽的熔點，且係比矽上Ni的RTP矽化之溫度(在400C與800C之間)更高的溫度。
對於碳化矽，鎳之RTP矽化發生在高於矽上Ni之RTP矽化溫度的溫度。一般而言，用於本文中所揭露之程序的尖峰溫度可係至少1400C，且可超過1600C，其係約Ti的熔點(所以當如本文所述般處理時，鈦可部分或完全液化)。此外，可藉由雷射光刺激而進一步增強雷射輔助程序(包括化學反應及相變態)。
在另一態樣中，根據本說明書之功率裝置可係利用經薄化SiC基材的三端碳化矽功率裝置。三端裝置可例如係碳化矽場效電晶體，例如，SiC MOSFET、或SiC JFET。替代地，三端裝置可係雙極性，諸如BJT或IGBT、或形成在SiC中的閘流體。用於該三端SiC功率裝置之背側接觸的設計及程序可與用於整流器者相同。所屬技術領域中具有通常知識者必須明白，至三端裝置的前側接合線必須多於一個，且該等接合線一般可多於兩個，以適應該功率裝置之高導通狀態電流而無過度寄生電阻，以及最小化寄生引線電感。
在另一態樣中，根據本說明書所製造的碳化矽功率裝置晶片可安裝為一功率模組的一組件。一功率模組經常組裝於直接銅接合(DCB)基材上，其中銅層接合至一絕緣陶瓷基板。DCB基材填入有所欲半導體晶片，可藉由焊接或使用擴散焊接技術或藉由另一方法，而附接半導體晶片至其頂部金屬層。安裝在模組中的半導體晶片組可例如完全由根據本揭露所製造的經薄化碳化矽功率裝置所組成。
替代地，碳化矽功率裝置可與矽功率裝置組合，以及與意欲作為功率模組之部件的其他元件組合。頂側功率裝置端子被線接合或藉由一些其他技術而連接。然後，接著使用聚矽氧橡膠或使用EMC灌入功率模組以隔離功率裝置免於環境影響。該功率模組可進一步用作為一功率轉換裝置之一子電路。
根據本說明書之用於薄化SiC功率裝置之背側接觸的經改善完整性將對裝置可靠性具有正面影響。在一些實施方案中，利用根據本發明之SiC功率裝置的低成本功率模組可組裝在不含陶瓷基材的EMC模塑型模組中。在此種低成本功率裝置模組中的半導體裝置附接至引線框架，且由EMC提供模組之所欲部件的電絕緣。
在一態樣中，透過如由JEDEC(美國電子工程設計發展聯合協會)及/或AEC(汽車工程師協會)所設定的一組合格性測試來驗證SiC功率裝置的SiC功率裝置適合性。所參考的設定包括多個測試，其中最相關於背側接觸完整性之測試係如上文所提及之熱機械循環(TMCL)。TMCL測試內容可取決於封裝類型。
在其餘描述中，參考程序(稱為「POR」)提供各種所揭露實施例(諸如上文所述者)的比較、以及圖3至圖5的更具體實例處理選項(下文)。更具體而言，參考程序(POR)歐姆接觸程序包括Ni-V沉積及針對矽化之雷射退火的單一循環。下文關於例如圖7A至圖7C描述及繪示POR程序的具體實例結果。
一般而言，經發現POR程序導致用於貫通孔封裝的TMCL測試失敗，除非在沉積焊料金屬之前先進行延長預濺鍍。在銲料金屬沉積之前，延長預濺鍍經退火之NiSix表面導致貫通孔封裝無失敗。然而，經 安裝在SMT封裝中的相同晶粒未通過TMCL測試。在歐姆接觸層中用純Ni取代Ni-V不會導致統計上顯著的改善。
圖2展示在預調節加上100次TMCL循環之後，在額定電流(VF)下二極體正向電壓降之值的分佈。展示測試之前的VF值以供比較。標繪依據樣本數目而變化的所有VF值。在圖2中，四個不同的標繪圖對應於封裝中採用的五種不同類型EMC。VF之明顯地改變指示晶粒開始從散熱器脫層，此係藉由失敗分析來驗證。失敗數量係強烈取決於所施加之EMC類型；然而，如預調節前，77個部件之批次皆無法成功地通過1000次循環TMCL測試，而不管所採用的TMCL類型。
執行失敗分析以識別脫層之確切部位，且失敗分析指示晶粒脫層確切沿NiSix接觸與焊料金屬的界面發生，其係透過脫層後在SiC晶片上之殘留物的X射線發射分析予以確立。因此，失敗分析證實上文關於圖1A之論述，例如，在NiSix/焊料金屬界面附近之游離碳的存在導致粗糙表面及不良黏著性質。
圖3係繪示根據本說明書之用於半導體製造程序之第一選項的流程圖。在圖3中，形成頂側功率裝置結構(302)後續接著晶圓薄化(304)，如上文所述。沉積鎳(或鎳合金，諸如NiV)(306)後續接著沉積碳吸除材料(諸如耐火金屬，例如，鈦)(308)。
然後，執行第一雷射退火(310)，後續接著沉積第二鎳層(312)。第二雷射退火(314)後續接著沉積一或多種焊料金屬(316)。然後，可執行晶粒單切(318)，後續接著進行所形成之裝置的合適封裝(320)。
舉圖3之選項1的更具體實例，可藉由在待雷射退火之鎳的兩個層之間沉積50nm鈦層來形成歐姆接觸。70nm Ni-V層及50nm Ti層 可沉積至SiC功率整流器晶圓之背側上，該SiC功率整流器晶圓經機械地薄化至100um。可使用具有約140ns脈衝長度的綠色(532nm)脈衝雷射來執行接觸的雷射退火，其中脈衝具有2J/cm2之能量。
在第一次退火後，可沉積額外70nm之Ni-V，之後可執行第二次雷射退火。然後，可將Ti/Ni/Ag之焊料金屬堆疊施加至晶圓之背側。
使用根據選項1之設計及程序的裝置晶圓被切粒，且被封裝在D2PACK封裝中，且經受預調節及從-55C及150C之1000次溫度循環的熱機械循環(TMCL)。測試條件及所測試批量大小(77個裝置)與應用至根據參考程序(POR)所處理及測試之裝置相同。未觀察到正向電壓漂移或其他裝置失敗的情況，其與根據參考程序(POR)之結果的測試結果(已經關於圖2所描述)的差異極大。
圖4係繪示根據本說明書之用於半導體製造程序之第二選項的流程圖，本文中稱為選項2。在選項2中，頂側功率裝置形成(402)、晶圓薄化(404)、及鎳沉積(406)後續直接接著第一雷射退火(408)。
然後，沉積碳吸除化材料(諸如鈦)可繼續進行(410)，後續接著第二沉積鎳(412)及第二雷射退火(414)。之後，類似於圖3，圖4之程序可繼續進行沉積焊料金屬堆疊(416)、晶粒單切(418)、及封裝(420)。
舉關於圖4之選項2的更具體實例，可藉由在待雷射退火之鎳的兩個層之間沉積50nm鈦層來形成歐姆接觸。70nm Ni-V層可沉積至SiC功率整流器晶圓之背側上，該SiC功率整流器晶圓經機械地薄化至100um。可使用具有約140ns脈衝長度的綠色(532nm)脈衝雷射來執行接觸的雷射退火，脈衝具有2J/cm2之能量。
在雷射退火後，可循序沉積額外50nm厚之Ti層與70nm之Ni-V，之後可重複雷射退火。焊料金屬堆疊可實作為Ti/Ni/Ag，然後，可將其施加至晶圓之背側。
使用根據選項2之設計及程序的裝置晶圓被切粒，且被封裝在D2PACK封裝中，且經受預調節及從-55C及150C之1000次溫度循環的熱機械循環(TMCL)。測試條件及所測試批量大小(77個裝置)與應用至根據參考程序所處理及測試之裝置相同且與使用程序選項1之裝置相同。未觀察到正向電壓漂移或其他裝置故障的情況。
圖5係繪示根據本說明書之用於半導體製造程序之第三選項的流程圖，本文中稱為選項3。如所示及所述，在圖5中之選項3僅需要單一雷射退火。具體而言，頂側功率裝置結構形成(502)後續接著晶圓薄化(504)，且然後，鎳沉積(506)及沉積適當的碳吸除材料(508)。然後，執行單一雷射退火(510)。然後，可繼續進行焊料金屬堆疊沉積(512)、晶粒單切(514)及封裝(516)。
在圖5之選項3的具體實施方案中，可使用金屬沉積及雷射退火的單一循環來形成歐姆接觸，其中循序沉積70nm之Ni-V層與50nm之Ti層於SiC功率整流器晶圓之背側上，該SiC功率整流器晶圓經機械地薄化至100um。可使用具有約140ns脈衝長度的綠色(532nm)脈衝雷射來執行接觸的雷射退火，其中脈衝具有2J/cm2之能量。然後，可將Ti/Ni/Ag之焊料金屬堆疊施加至晶圓之背側。
使用根據選項3之設計及程序的裝置晶圓被切粒，且被封裝在D2PACK封裝中，且經受預調節及從-55C及150C之1000次溫度循環的熱機械循環(TMCL)。測試條件及所測試批量大小(77個裝置)與應用至 根據參考程序所處理及測試之裝置相同且與使用程序選項1或選項2之裝置相同。未觀察到正向電壓漂移或其他裝置故障的情況。
如上所述，執行至少一次雷射退火可包括：在沉積鎳層及耐火金屬層之後，且在沉積第二鎳層之前，執行第一雷射退火；及在沉積該第二鎳層之後執行第二雷射退火。在其他實施方案中，執行至少一次雷射退火可包括：在沉積鎳層之後，且在沉積耐火金屬層及第二鎳層之前，執行第一雷射退火；及在沉積耐火金屬層及第二鎳層之後執行第二雷射退火。
因此，使用採用碳吸除之雷射退火形成的矽化鎳接觸(諸如上文關於圖3至圖5所描述)可與焊料金屬形成界面，其具有足夠強的黏著力以防止沿著焊料金屬之股層。可施加兩種類型的測試以驗證此類焊料金屬黏著性，例如，晶粒抗剪測試及膠帶測試。
在進一步態樣中，利用經形成有碳吸除層的經雷射退火之背側矽化鎳的SiC功率裝置(如同圖3至圖5中)具有低接觸電阻，其不顯著地促成導通狀態電壓降。達成此目的所需之實例性比接觸電阻較佳地低於0.1mOhm*cm2。
因此，對於許多類型之SiC裝置的背側接觸的一個需求係低比接觸電阻(specific contact resistance)。例如，具有650V阻斷電壓額定的SiC整流器可具有低於1mOhm*cm2之比導通狀態電阻(specific on-state resistance)。0.1mOhm*cm2之比接觸電阻將引入導致非所欲的超過10%額外電阻。對於需要比電阻實質低於0.1mOhm*cm2之接觸的未來SiC裝置，預期比導通狀態電阻之值又更低。
表1展示4個功率整流器晶圓之晶圓測試結果。所有晶粒具 有10安培之標稱導通狀態電流及650V之標稱阻斷電壓。實際的阻隔電壓的值較高，以提供所需的安全邊限。使用參考程序(POR)製造晶圓W1及W2。運用圖4之新程序選項2進行晶圓W3，且運用圖3之新程序選項1進行晶圓W4。該等整流器具有超過630A/cm2的高電流密度，這就是為什麼在額外接觸電阻實質上高的情況中，整流器之正向電壓降必須受到此類電阻影響。平均正向電壓降值及平均VF值的值提供於表1中，且於圖6繪製趨勢。
Figure 108127337-A0305-02-0019-1
在圖6中，針對4個晶圓的平均BV對平均VF的相依性之趨勢線表明，受測試的所有4個晶圓的相依性約屬於介於平均崩潰電壓對平均正向電壓降之間相同的權衡相依性。因此，程序修改不會顯著影響功率整流器之總電壓降。在630A/cm2之額定電流密度，任何程序選項的0.1mOhm cm2接觸電阻將使正向偏壓偏移63mV，其對趨勢線的偏移明顯不存在於圖6中。63mV的偏移將超過圖6所示之標繪圖的電壓軸的整個跨距，其明顯不是此情況。因此，不同程序選項的接觸電阻實質上低於0.1mOhmcm2。使用圖5之選項3(即，金屬沉積及雷射退火之單一循環)所形成的整流器裝置之測試資料亦指示與選項1相同的低正向電壓降，在630A/cm2之電流密度，促成的歐姆接觸不影響整流器正向電壓降。
如上文所提及，圖7A至圖7C繪示掃描穿透式電子顯微鏡 (STEM)分析之結果，STEM分析經執行以分析使用POR程序之一者所形成的SiC功率裝置之接觸剖面圖702a至710a。具體而言，圖7A至圖7C繪示經雷射退火之NiSix接觸的示意剖面圖(圖7A)、電子顯微照片(圖7B)、及組成物(圖7C)。
如在圖7A中所示，層702a係SiC層，歐姆接觸層704a係具有分散於各處之碳的NiSix層，且層706a、708a、710a分別表示Ti/NiV/Ag的焊料金屬堆疊。對應之參考數字702b至710b係指對應的STEM影像。
如在圖7B中可見，相當量的碳沉澱物存在於NiSix歐姆接觸金屬704b的主體中。碳簇或沉澱物存在於SiC與NiSix界面附近處、在NiSix的主體中及在NiSix之頂部表面(即，在與焊料金屬的界面附近)。
在NiSix與焊料金屬的界面附近之層組成物的元素分布上亦可見高尖峰碳含量，如在圖7C中所示。如所述，此峰係特別非所欲的，此係因為此峰隱含該界面之粗糙度以及相關聯的黏著性缺乏。具有純Ni作為NiSix形成(而非NiV)之來源的POR樣本展示類似的界面附近之碳尖峰，及類似的可靠性問題。在此情況中，NiSix組成物係以約62/38之比例，其對應於約Ni3Si2的NiSix之組成物。
相比而言，圖8A係STEM影像，其大致上對應於圖1A之結構。圖8A對應於使用圖3之選項1所形成之結構，其中在第一雷射退火之前，提供碳吸除層Ti。圖8B提供垂直方向的元素組成物之線掃描。
圖8A繪示對應於圖1A之歐姆接觸層175的歐姆接觸層875之矽化物。此外，碳沉澱物繪示為存在於NiSix與SiC界面附近處的區域876a中，且對應於圖1之第一矽化物區域176a。
大碳沉澱物(或簇)與未反應碳之混合物形成於區域877a(該區域高於區域876a且對應於圖1A之第二矽化物區域177a)中。更具體而言，在此區域877a中，可發現游離碳或未反應碳，但在第二矽化物區域877a之主體矽化物內的此類碳大致上不會不利於介於歐姆接觸層875與焊料金屬堆疊881a/881b之間的界面之接觸及表面性質。
在對比STEM影像中(其中愈重元素展示愈亮對比)，諸如圖8C(其中在各影像的右上角中包括對應的元件符號)，可觀察到碳之明亮對比完全與Ti之對比相關。在此類影像中，在區域877a中，碳之明亮對比及鈦之明亮對比相關於鎳與矽之暗對比(其指示Ti與Ni的黏聚係沉澱物)。Ti之明亮對比亦相關於釩之明亮對比相關，雖然雖然V的濃度低於Ti。因此，區域877a中之碳黏聚係鈦之碳化物之沉澱物、且部分係釩之碳化物之沉澱物。
連續Ti層不再存在於區域877a中。此與如上所述之Ti之部分或完全熔融一致、及/或相關於Ti之擴散與固態反應組合。
TiC的形成亦發生在區域878a(對應於圖1之第三矽化物區域178a)中，其主要於圖3的第二雷射退火期間形成。然而，此區域中的平均TiC粒徑小於區域874a者。如從以上所提及之對比STEM影像類型可觀察到，釩的對比圖案緊密遵循在整個區域877a及878a中的碳及鈦的對比圖案，指示碳化釩的形成發生在與形成碳化鈦相同的部位中。然而，此類碳化釩的形成不足以透過使用額外的碳吸除耐火金屬(諸如鈦)來解決及校正本文中所解決之穩定性及黏著性問題。換言之，納入第一耐火金屬(諸如釩)連同NiSix層之鎳(例如，為了促進形成如本文所提及的矽化處理的目的)不足以形成本文所述的矽化物結構(其包括第一、第二、及 第三矽化物區域)，亦不解決本文所描述之穩定性及黏著性顧慮。然而，亦如本文中所描述，以本文所述的方式包括第二耐火金屬(諸如鈦)足以產生經反應及未反應之碳穿過歐姆接觸層175/875的所述分布。
富TiC層880亦存在於歐姆接觸層875與SiC基材801b的界面附近處。此界面附近之TiC層可潛在地及/或部分阻斷形成碳沉澱物層876a，如圖8A所示之剖面圖的右方部分可見。形成界面碳沉澱物層876a之此類阻斷係非所欲的，此係因為會增加接觸電阻率，如上文關於圖1A所述。
使用太厚的吸除Ti層(例如，在圖1中的層161)可能歸因於過早形成TiC層880而非所欲地使接觸電阻劣化。為了減輕或避免此結果，吸除層160之厚度可保持小於或等於鎳層160之厚度。
進一步，若鎳層160太薄，則會發生接觸性質之相同劣化，導致在退火期間Ti過快遷移朝向SiC基材。Ni(或Ni-V)的厚度可維持超過約20nm，以避免增加歐姆接觸電阻。
因此，區域876a中之碳濃度經設計成獨立於被包括於最初置放在圖3之第一鎳層上之Ti的碳吸除層中的Ti。換言之，可實質上形成至少部分造就歐姆接觸層875之接觸電阻的界面碳層876a，猶如吸除層161不存在，同時仍獲得吸除層161之所有優點。
最後關於圖8A及圖8B，可觀察到，得自於圖3之程序選項1的NiSix組成物對應於Ni3Si。POR參考程序之NiSix組成物係Ni3Si2。下文更詳細地論述NiSix組成物。
圖9展示使用圖4之選項2所形成的NiSix歐姆接觸層975之剖面的STEM影像。在STEM影像中標記游離碳(「C」)之沉澱物的部 位、以及所測量的NiSix組成物(Ni3Si2)。此組成物可與POR(Ni2Si3)相比較，且不同於程序選項1(Ni3Si)。
游離碳存在於在區域976a中之NiSix層之下部部分中的層中。然而，在NiSix層的較高區域977a、978a中，元素解析的STEM影像展示與碳、鈦、及釩的元素影像相關的明亮對比，指示碳吸除至碳化鈦中，且部分吸除至碳化釩中。
在NiSix與焊料金屬981的界面附近進行高解析度掃描，且圖10中展示此類掃描的實例。圖10中之掃描的x座標在從歐姆接觸層875至焊料金屬881的方向上增加。在歐姆金屬中鎳對矽的比率係約3：2，其歸因於POR程序而接近Ni/Si比率。此分析中所檢驗之焊料金屬部分對應於Ti，其係Ti/Ni/Ag焊料金屬堆疊之第一層。掃描展示在界面附近之碳含量增加，在該界面處此碳鍵結至碳化物，從圖10可明白該鍵結。碳含量保持低於Ti含量。此外，在與碳濃度之尖峰相同的位置亦觀察釩的累積。
來自歐姆接觸層175、875、975之結構研究的結論在於，雷射退火過程中，例如140ns之短退火時間，約或高於Ti熔點的高溫，皆不會阻礙有效率吸除過度碳。另一結論是添加具有對碳高親和力的其他金屬可用於吸除在NiSix雷射退火接觸中之過量碳至SiC。釩表示此一金屬的一個實例，如上文所提及。亦可使用其他金屬，如W、Mo、或Ta。此類金屬的矽化物可被用作為純金屬的替代物。此外，所施加的耐火金屬不必然限於重元素。例如，可採用二硼化鈦作為碳吸除。硼也會與碳反應以形成碳化硼(B4C)。
在一態樣中，如本文所述，經退火矽化鎳之頂部表面較佳地應不含有任何游離碳，此係因為游離碳可能影響焊料金屬黏著性的可靠 性。矽化鎳接觸之頂部表面可具有增加的碳含量；然而，此類增加的碳應較佳地鍵結至耐火金屬碳化物中，如同選項1及2之組成物特性曲線實例的情況。未反應碳之沉澱物(或簇)可確實存在於矽化鎳接觸層之主體中，而不會任何不利地影響接觸可靠度(例如，第二矽化物區域177a/877a)，如同圖4之選項2之情況。然而，根據選項2的矽化鎳之結構的第三矽化物區域178a/878a(相鄰於焊料金屬)不含未反應碳之沉澱物，該相鄰區域對焊料金屬之黏著性質最關鍵。相鄰區域178a/878a的厚度應至少約10nm，以提供矽化物之一些回蝕的可能性，而不會由於此類回蝕而達到在第二矽化物區域177a/877a內的未反應碳之沉澱物。在一些情況中，在矽化鎳與焊料金屬的界面處之耐火金屬碳化物層可不存在於經完成之SiC功率裝置中。可例如在焊料金屬堆疊沉積之前的原位回蝕期間至少部分地移除在該界面處的此類界面碳化物層。
有可能第二矽化物層177/877僅在其較低部分中含有游離碳之沉澱物，例如，表示從第一矽化物區域876至第二矽化物區域877的過渡(例如，如可在圖3之選項1的情況中發生，如在圖8A/圖8C中所表示)。換言之，從第一矽化物區域176/876至第二矽化物區域177/877的過渡可能不一定具有銳緣邊界，且矽化鎳之主體中的碳沉澱物之某些部分會屬於第二矽化物層。
在各種實施方案中，可存在用於較佳量之碳吸除金屬之邊界，及/或在雷射退火之前用於此類金屬之較佳部位的邊界。上文例如關於與圖3之程序選項1相關之實施例揭露彼等邊界中之一些者。由於抑制在SiC表面旁邊形成碳沉澱物的可能性(該抑制會增加接觸電阻)，較佳地，碳吸除金屬不應置放至含SiC的界面旁邊。一般而言，已展示，由於 界面游離碳的形成(游離碳具有對n型SiC的非常低阻障高度)，至利用純鎳之接觸的重n摻雜SiC基材的歐姆接觸具有10至100倍的比電阻。
較佳的，藉由至少10nm至20nm的鎳使吸除金屬與SiC表面分離。在雷射退火之前，低於10%至15%的最少量之吸除金屬可仍然存在作為至沉積於SiC表面上的Ni層之添加物，這可藉由在上文所揭露之3個程序選項中的釩之角色表明。上述說明表明藉由具有足夠厚度的鎳層來隔開吸除金屬的重要性。
因此，太厚及/或經置放而太接近SiC/NiSix界面的碳吸除材料會抑制界面碳簇區域(176a、876a、976a)的形成，其至少部分造就接觸的歐姆性質。另一方面，太低量之吸除金屬將允許區域177a、877a、977a內以及NiSix層與焊料金屬層之界面附近(即，區域178a、878a、978a)的太多游離碳。
在後者情況中，可從關於前文之實施例揭露的釩之角色觀察到具有不足量之吸除材料的影響。即，如所提及，在半導體製造中，經常添加釩至鎳濺鍍靶材，以避免影響純鎳之鎳鐵磁性質，鐵磁性質對於某些類型之金屬濺鍍工具而言係非所欲的。一般的釩添加物濃度係7%，其亦係前文之實施例中所描述之Ni-V合金的情況。然而，7%的濃度不足以提供背側接觸堆疊之穩定性所需位準的碳吸除。歐姆金屬堆疊(如在圖1中示意性表示之層160及161)中的吸除金屬量之下邊界可估計為介於約20%與25%之間。
可使用化學計量規則來判定存在於待雷射退火的鎳-耐火金屬(ReM)金屬堆疊中的ReM之最少量。ReM之量應足以吸附由鎳與SiC的矽化反應所產生的碳，且不會在矽化鎳的頂側黏聚未反應碳的沉澱物。
在雷射退火之前幾乎所有沉積於SiC上的鎳將會反應以形成矽化鎳；因此，取決於實際的矽化鎳組成物(其可從Ni3Si至Ni3Si2而變化)，每一Ni原子將平均產生0.33至0.67個碳原子。因此，由於從SiC及Ni形成矽化鎳，在經雷射退火之金屬堆疊中的耐火金屬量應足以鍵結至少約25%碳。如上文所提及，有可能所有或幾乎所有沉積的鎳經受矽化，此係因為耐火金屬被分散及/或非連續的，所以極少或無矽被耐火金屬防止擴散穿過鎳層。
在矽化物之主體中，經釋放之碳之某些部分仍可呈游離碳沉澱物之形式存在於矽化鎳中。彼等沉澱物之部分將位於矽化物與SiC界面處旁邊，而另一部分仍可能存在於矽化鎳之主體中而未達到頂部矽化物表面，如圖9中所展示之選項2程序之STEM分析影像中所表明者。在矽化鎳主體中的未反應碳之部分可高達由於與鎳之SiC反應所釋放的總量之75%。剩餘的至少25%的經釋放碳可鍵結至耐火金屬之碳化物，以避免在矽化鎳之頂部表面處的未反應碳。舉實例而言，在程序選項2中所利用的50nm之Ti將理論上消耗由鎳與SiC反應以形成Ni2Si3而產生的碳之至多38%。38%的數量計入所沉積Ni-V層中的釩之7%分率，此係因為釩亦參與吸除過量的碳。
耐火金屬之確切最小所需量將取決於由耐火金屬所形成之碳化物的化學計量。舉例而言，對於鈦的情況，化學計量係數係1，即，1原子之Ti鍵結1原子之碳。若耐火金屬被引入作為矽化物，則歸因於耐火金屬碳化物形成所釋放的矽亦應計入對應的化學計量計算中。碳吸除金屬之最小所需量可取決於經雷射退火之金屬堆疊的確切組態，如從選項1與選項2的比較而明白。
將吸除金屬定位在SiC表面的附近(如同圖3之選項1的情況)可促進在SiC表面旁邊形成耐火金屬碳化物。在圖8A中，該界面附近之金屬碳化物層的實例展示為層880。該界面附近之耐火金屬碳化物將繼而促進形成Ni3Si，而不是形成Ni3Si2，在此情況中，需要吸除較低量的碳。
在一態樣中，未預期雷射退火背側接觸的程序以提供在晶圓上的完美均勻性。舉實例而言，可用的雷射不提供使整個晶圓背側在所需密度下曝光的可能性。存在使雷射束掃描整個晶圓區，且存在某些拼接曝光區。拼接區域可在偏離最佳的條件下曝光，且完全吸除游離碳可不必然發生在此類拼接區域中的矽化物歐姆接觸與焊料金屬的界面處。
另一種可能的不規則性來源可係在金屬沉積之前SiC表面受到污染，此係因為在晶圓薄化之後用於清潔背側的例行工作會未完全遵循與應用至前側程序者相同的標準。在根據本說明書之選項1、選項2或選項3所形成的樣本中未觀察到在焊料金屬區域旁邊的此類未反應碳區域；然而，在某些實施方案中可能會出現此類未反應碳區域。
焊料金屬黏著性可不大幅受影響，前提是在其界面旁邊的界面碳經吸除以在裝置區之主要部分中形成耐火碳化物，在此情況中，所得SiC裝置將不會實質上偏離此說明中所教示者。預期相對不良的可焊接金屬黏著性區域若其分率不超過總背側接觸面積的約三分之一(該數量設定該等有缺陷部分之分率與在區域178a中之非吸除碳的實例上邊界)，則形成不連續網路。儘管較佳的是，該分率應保持盡可能低，較佳的是0.1或0.01，或完全消除。
使用具有532nm波長之脈衝可見光雷射來執行在上文實例 中所揭露之雷射退火實施例。此雷射波長經選擇以考量SiC程序與矽裝置處理所利用之已存在程序的相容性，但其他波長亦可適合的，例如，介於170nm與10微米之間。
前文揭露的雷射退火至SiC的NiSix歐姆接觸受限於使用紫外光(UV)雷射，該等雷射具有介於約360nm與240nm之間的波長。UV雷射可能具有穿透被曝光金屬層之一部分的雷射光將很可能在SiC中被吸收的優點。然而，此需求不必然適用於雷射退火至SiC的NiSix接觸。理論上，利用可見光退火背側接觸確實可能雷射損害頂側裝置特徵，此係因為SiC對可見光雷射功率透明，若經退火金屬接觸含有空隙，則雷射功率可能穿透至SiC。然而，對於SiC肖特基二極體及SiC程序兩者，可消除對該頂側裝置圖案的雷射損壞。此係透過應用標準半導體程序控制以避免待雷射退火之金屬堆疊中的大空隙來達成。
可利用UV光之雷射脈衝進行同等地執行本文所揭露之NiSix經雷射退火之歐姆接觸形成的碳吸除技術。利用脈衝紅外線(IR)雷射來達成NiSix歐姆接觸退火的目的亦可行。若程序穩定性不夠好以確保在晶圓背側處形成連續金屬膜(需要連續金屬膜以保護頂側主動結構圖案免於過度曝光於可見光雷射光)，則可使用例如UV雷射退火。使用可見光及IR雷射系統的一項優點可係其設備成本較低，此係因為脈衝UV輻射經常藉由IR或可見光之增頻轉換來達成。
應理解，在前面描述中，當元件(諸如層、區域、基材、或組件)被稱為在另一元件上、連接至另一元件、電連接至另一元件、耦接或電耦接至另一元件時，其可直接在另一元件上、連接或耦接至另一元件、或可存在一或多個中間元件。相反地，當元件被稱為直接在另一元件 或層上、直接連接至或直接耦接至另一元件或層時，則無中間元件或層存在。雖然用語直接在...上(directly on)、直接連接至(directly connected to)、或直接耦接至(directly coupled to)可能不在實施方式各處使用，但可如此稱呼顯示為直接在...上、直接連接至、或直接耦接至的元件。本申請案之申請專利範圍(若有)可經修改成敘述在本說明書中描述或圖式中所展示之例示性關係。
當用於本說明書中及申請專利範圍時，單數形式可包括複數形式，除非在內文中明確指示特定情況。除了圖式中所描繪之定向之外，空間相對用語(例如，之上(over)、上方(above)、上部(upper)、下(under)、底下(beneath)、下方(below)、下部(lower)等)旨在涵蓋裝置在使用中或操作中的不同定向。在一些實施方案中，相對用語上方(above)及下方(below)分別地包括垂直上方及垂直下方。在一些實施方案中，用語相鄰(adjacent)可包括側向相鄰於或水平相鄰於。
一些實施方案可使用各種半導體處理及/或封裝技術來實作。一些實施方案可使用與半導體基材相關聯的各種類型半導體處理技術來實作，包括但不限於例如矽(Si)、砷化鎵(GaAs)、氮化鎵(GaN)、碳化矽(SiC)、及/或等等。
雖然所描述之實施方案的某些特徵已如本文所描述而說明，但所屬技術領域中具有通常知識者現將想到許多修改、替換、改變及均等物。因此，應當理解，隨附申請專利範圍旨在涵蓋落於實施方案範圍內的所有此類修改及改變。應當理解，其等僅以實例(非限制)方式呈現，並且可進行各種形式及細節改變。本文所描述之設備及/或方法之任何部分可以任何組合進行組合，除了互斥組合之外。本文所描述之實施方 案可包括所描述之不同實施方案之功能、組件及/或特徵的各種組合及/或子組合。
101b:SiC基材層/SiC層
102:主動裝置
175:歐姆接觸層
176:碳沉澱物
176a:第一矽化物區域
177:混合物
177a:第二矽化物區域
178:耐火金屬碳化物沉澱物
178a:第三矽化物區域
181:焊料金屬層

Claims (13)

  1. 一種半導體功率裝置，其包含： 一碳化矽(SiC)層，其具有形成在該SiC層之一第一表面上之一功率裝置； 一歐姆接觸層，其形成在該SiC層之一第二相對表面上，該歐姆接觸層包括矽化鎳(NiSix)，其中含有一第一未反應碳沉澱物的一第一矽化物區域設置在該SiC層與一第二矽化物區域之間，該第二矽化物區域設置在該第一矽化物區域與一第三矽化物區域之間，且該第二矽化物區域包括一第一耐火金屬碳化物沉澱物與一第二未反應碳沉澱物的一混合物，該第三矽化物區域含有一第二耐火金屬碳化物沉澱物；及 至少一個焊料金屬層，其形成在該歐姆接觸層上，其中該第三矽化物區域設置在該第二矽化物區域與該至少一個焊料金屬層之間。
  2. 如請求項1之半導體功率裝置，其中該第一耐火金屬碳化物沉澱物及該第二耐火金屬碳化物沉澱物包括在矽化以形成該NiSix期間自該SiC層釋放之碳的至少25%。
  3. 如請求項1之半導體功率裝置，其中在該歐姆接觸層與該SiC層之間的一接觸電阻小於約0.1 mOhm*cm2 。
  4. 如請求項1之半導體功率裝置，其中該第一未反應碳沉澱物及該第二未反應碳沉澱物包括在矽化以形成該NiSix期間自該SiC層釋放的碳。
  5. 如請求項1之半導體功率裝置，其中在該第三矽化物區域與該至少一個焊料金屬層的一接觸面積之至少五十百分比之上，該第三矽化物區域中的碳被包括在該第二耐火金屬碳化物沉澱物內。
  6. 如請求項1之半導體功率裝置，其中該第一耐火金屬碳化物沉澱物及該第二耐火金屬碳化物沉澱物係至少部分以具有一碳親和性之一耐火金屬所形成且至少部分熔融在該NiSix內。
  7. 如請求項1之半導體功率裝置，其中該SiC層具有小於280 µm的一厚度。
  8. 一種半導體功率裝置，其包含： 一碳化矽(SiC)層，其具有形成在該SiC層之一第一表面上之一裝置； 一歐姆接觸層，其形成在該SiC層之一第二相對表面上，該歐姆接觸層包括矽化鎳(NiSix)，其中含有一第一未反應碳沉澱物的一第一矽化物區域設置在該SiC層與一第二矽化物區域之間，該第二矽化物區域設置在該第一矽化物區域與一第三矽化物區域之間，且該第二矽化物區域包括一第一耐火金屬碳化物沉澱物與一第二未反應碳沉澱物的一混合物，該第三矽化物區域含有一第二耐火金屬碳化物沉澱物；及 至少一個焊料金屬層，其形成在該歐姆接觸層上，其中該第三矽化物區域設置在該第二矽化物區域與該至少一個焊料金屬層之間， 其中該第一耐火金屬碳化物沉澱物及該第二耐火金屬碳化物沉澱物含有在矽化以形成該NiSix期間自該SiC層釋放之碳的至少25%。
  9. 如請求項8之半導體功率裝置，其中該第三矽化物區域實質上不含在矽化以形成該NiSix期間自該SiC層釋放之未反應碳。
  10. 如請求項8之半導體功率裝置，其中該第一耐火金屬碳化物沉澱物及該第二耐火金屬碳化物沉澱物係以具有一碳親和性之一耐火金屬所形成且至少部分熔融在該NiSix內。
  11. 一種製作一半導體功率裝置之方法，該方法包含： 沉積一鎳層在一碳化矽(SiC)基材上； 沉積一耐火金屬之一層在該鎳層上； 執行該鎳層及該耐火金屬之該層之至少一次雷射退火，以形成包括耐火金屬碳化物沉澱物的一矽化鎳歐姆接觸層；及 沉積至少一焊料金屬在該矽化鎳歐姆接觸層上。
  12. 如請求項11之方法，其包含： 沉積一第二鎳層在該耐火金屬上。
  13. 如請求項11之方法，其包含： 在沉積該鎳層於該SiC基材上之前，將該SiC基材薄化至小於280 µm的一厚度。
TW108127337A 2018-08-02 2019-08-01 用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層 TWI809161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/052,876 2018-08-02
US16/052,876 US10629686B2 (en) 2018-08-02 2018-08-02 Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device

Publications (2)

Publication Number Publication Date
TW202021124A TW202021124A (zh) 2020-06-01
TWI809161B true TWI809161B (zh) 2023-07-21

Family

ID=69168157

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108127337A TWI809161B (zh) 2018-08-02 2019-08-01 用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層

Country Status (4)

Country Link
US (1) US10629686B2 (zh)
CN (1) CN110797260B (zh)
DE (1) DE102019005354A1 (zh)
TW (1) TWI809161B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018204376B4 (de) * 2018-03-22 2022-07-07 Infineon Technologies Ag Siliziumcarbidvorrichtungen und Verfahren zur Herstellung derselben
JP7283053B2 (ja) * 2018-11-09 2023-05-30 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体組立体および炭化珪素半導体装置の製造方法
WO2021044854A1 (ja) * 2019-09-02 2021-03-11 株式会社 東芝 接合体、回路基板、及び半導体装置
IT202000004696A1 (it) * 2020-03-05 2021-09-05 St Microelectronics Srl METODO DI FABBRICAZIONE DI UN DISPOSITIVO ELETTRONICO IN SiC CON FASI DI MANIPOLAZIONE RIDOTTE, E DISPOSITIVO ELETTRONICO IN SiC
IT202000008167A1 (it) 2020-04-17 2021-10-17 St Microelectronics Srl Attivazione droganti e formazione di contatto ohmico in un dispositivo elettronico in sic, e dispositivo elettronico in sic
EP4057340A1 (en) * 2021-03-08 2022-09-14 Infineon Technologies Austria AG Semiconductor device with a layer stack comprising a nisi layer and a niv layer for mounting on an electrically conductive layer, method for producing the same and corresponding mounted semiconductor arrangement
US11615959B2 (en) * 2021-08-31 2023-03-28 Hestia Power Shanghai Technology Inc. Silicon carbide semiconductor device and manufacturing method thereof
IT202100027101A1 (it) * 2021-10-21 2023-04-21 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo elettronico di carburo di silicio e dispositivo elettronico di carburo di silicio
US20230317666A1 (en) * 2022-04-04 2023-10-05 Infineon Technologies Ag Semiconductor device with metal silicide layer
EP4322202A1 (en) * 2022-08-09 2024-02-14 Infineon Technologies AG Method for manufacturing a contact on a silicon carbide semiconductor substrate, and silicon carbide semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
US20150048383A1 (en) * 2012-03-30 2015-02-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor element and fabrication method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759683B1 (en) * 2001-08-27 2004-07-06 The United States Of America As Represented By The Secretary Of The Army Formulation and fabrication of an improved Ni based composite Ohmic contact to n-SiC for high temperature and high power device applications
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
EP1935007B1 (en) 2005-09-16 2023-02-22 Wolfspeed, Inc. Methods of processing semiconductor wafers having silicon carbide power devices thereon
DE102006050360B4 (de) 2006-10-25 2014-05-15 Infineon Technologies Austria Ag Verfahren zum Erzeugen eines elektrischen Kontakts auf SiC
JP4140648B2 (ja) 2006-11-02 2008-08-27 住友電気工業株式会社 ＳｉＣ半導体用オーミック電極、ＳｉＣ半導体用オーミック電極の製造方法、半導体装置および半導体装置の製造方法
JP2011171551A (ja) 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
US8373175B1 (en) * 2010-06-01 2013-02-12 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Dual ohmic contact to N- and P-type silicon carbide
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
US9368458B2 (en) * 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
CN103578960B (zh) 2013-11-20 2016-08-17 中国科学院微电子研究所 一种在SiC衬底背面制备欧姆接触的方法
EP2993690A4 (en) 2013-11-22 2017-01-18 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method for producing silicon carbide semiconductor device
JP6160541B2 (ja) * 2014-03-31 2017-07-12 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2016111833A1 (en) * 2015-01-09 2016-07-14 Applied Materials, Inc. Direct deposition of nickel silicide nanowire
JP6540585B2 (ja) * 2016-04-27 2019-07-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
US20150048383A1 (en) * 2012-03-30 2015-02-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor element and fabrication method thereof

Also Published As

Publication number Publication date
CN110797260A (zh) 2020-02-14
DE102019005354A1 (de) 2020-02-06
US20200044031A1 (en) 2020-02-06
TW202021124A (zh) 2020-06-01
US10629686B2 (en) 2020-04-21
CN110797260B (zh) 2024-09-13

Similar Documents

Publication Publication Date Title
TWI809161B (zh) 用於在碳化矽功率半導體裝置上之背側歐姆接觸的受碳控制之歐姆接觸層
US10020226B2 (en) Method for forming a semiconductor device and a semiconductor device
JP7328234B2 (ja) 窒化ガリウム材料中の拡散によりドープ領域を形成するための方法およびシステム
EP2388803B1 (en) Silicon carbide semiconductor device and method for producing silicon carbide semiconductor device
JP4221012B2 (ja) 半導体装置とその製造方法
KR101356575B1 (ko) 반도체 기판을 금속 기판에 본딩하는 방법
JP7190245B2 (ja) 垂直窒化ガリウムショットキーダイオード
CA2790077A1 (en) Semiconductor device and method of manufacturing the same
US11211459B2 (en) Semiconductor device and method of manufacturing a semiconductor device
Rupp et al. Laser backside contact annealing of SiC power devices: A prerequisite for SiC thin wafer technology
US20200013859A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2014209508A (ja) はんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法
US11183476B2 (en) Silicon carbide semiconductor device, silicon carbide semiconductor assembly, and method of manufacturing silicon carbide semiconductor device
US20110291146A1 (en) Dry flux bonding device and method
Khan et al. On the metallic bonding of GaN-based vertical light-emitting diode
TW201814870A (zh) 半導體裝置及其製造方法
CN113451247A (zh) 半导体装置
US12080762B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6918902B2 (ja) 半導体装置の製造方法
JP5303008B2 (ja) 半導体素子及び半導体素子の製造方法
Tan et al. Semiconductor Wafer Bonding: Science, Technology, and Applications 15
Thomason et al. Manufacturing optimization for silicon trench rectifiers using NiPt salicide: NiPt salicide formation to modulate electrical parameters
Belyaev et al. Role of dislocations in formation of ohmic contacts to heavily doped n-Si
Asai et al. Application of AuSn Adjusting Layer for a Novel Ohmic Back Metal for n-Type Si Devices
JPH0119251B2 (zh)